JP2677969B2 - 直交変換装置 - Google Patents
直交変換装置Info
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/14—Fourier, Walsh or analogous domain transformations, e.g. Laplace, Hilbert, Karhunen-Loeve, transforms
- G06F17/147—Discrete orthonormal transforms, e.g. discrete cosine transform, discrete sine transform, and variations therefrom, e.g. modified discrete cosine transform, integer transforms approximating the discrete cosine transform
Description
【０００１】
【産業上の利用分野】本発明は、離散フーリエ変換（di
screte Fourier transform：略してＤＦＴ）、離散コサ
イン変換（discrete cosine transform ：略してＤＣ
Ｔ）などの直交変換の手法を用いて、時間領域の信号を
周波数領域の信号にあるいはその逆に変換するための直
交変換装置に関するものである。
screte Fourier transform：略してＤＦＴ）、離散コサ
イン変換（discrete cosine transform ：略してＤＣ
Ｔ）などの直交変換の手法を用いて、時間領域の信号を
周波数領域の信号にあるいはその逆に変換するための直
交変換装置に関するものである。
【０００２】
【従来の技術】近年、画像情報、音声情報などの高能率
圧縮符号化方式の重要な一部分として、直交変換を実現
する小規模かつ高速な回路が要求されている。符号器で
は順方向の直交変換が、復号器では逆方向の直交変換が
要求される。米国特許４，７９１，５９８（及びその対
応日本出願に係る特公平５−２６２２９）には直交変換
装置の１つである１次元ＤＣＴプロセッサの内部構成が
示されている。この１次元ＤＣＴプロセッサは、第１段
の周波数間引き（decimation-in-frequency ）の技術
と、乗算器を用いずにベクトル内積を求めるための分布
演算（distributedarithmetic）の技術とを用いたもの
である。なお、周波数間引きの技術は、ＤＦＴの高速ア
ルゴリズムである高速フーリエ変換（fast Fourier tra
nsform：略してＦＦＴ）において所要の乗算回数を低減
するための周知の技術である。
圧縮符号化方式の重要な一部分として、直交変換を実現
する小規模かつ高速な回路が要求されている。符号器で
は順方向の直交変換が、復号器では逆方向の直交変換が
要求される。米国特許４，７９１，５９８（及びその対
応日本出願に係る特公平５−２６２２９）には直交変換
装置の１つである１次元ＤＣＴプロセッサの内部構成が
示されている。この１次元ＤＣＴプロセッサは、第１段
の周波数間引き（decimation-in-frequency ）の技術
と、乗算器を用いずにベクトル内積を求めるための分布
演算（distributedarithmetic）の技術とを用いたもの
である。なお、周波数間引きの技術は、ＤＦＴの高速ア
ルゴリズムである高速フーリエ変換（fast Fourier tra
nsform：略してＦＦＴ）において所要の乗算回数を低減
するための周知の技術である。
【０００３】詳細には、上記米国特許４，７９１，５９
８の（Ｎ×１）ＤＣＴプロセッサは、次のような入力シ
フトレジスタと保持レジスタ（holding register）とを
備えている。すなわち、入力シフトレジスタは、Ｎ×Ｎ
ワード（Ｍビット／ワード）のデータからなる１ブロッ
クのうちの１行又は１列からなる入力ベクトルを構成す
るＮワードのデータを順次入力するように、互いに縦続
接続されたＮ個の入力レジスタ（各々Ｍビット幅）で構
成されたものである。保持レジスタは、入力シフトレジ
スタのＮ個の入力レジスタの全てがデータで満たされる
毎に該入力シフトレジスタから前記Ｎワードのデータを
並列に受け取るように、各々入力シフトレジスタのＮ個
の入力レジスタのうちの対応する入力レジスタに接続さ
れた入力を有し、かつ１サイクルに１ビットずつをＮビ
ットのビットスライスワードの一部としてシフトアウト
するための出力を有するＮ個のビットシフトレジスタ
（各々Ｍビット幅）で構成されたものである。これらの
入力シフトレジスタと保持レジスタとは、２×Ｎ×Ｍビ
ットの規模のビット列配布回路を構成する。
８の（Ｎ×１）ＤＣＴプロセッサは、次のような入力シ
フトレジスタと保持レジスタ（holding register）とを
備えている。すなわち、入力シフトレジスタは、Ｎ×Ｎ
ワード（Ｍビット／ワード）のデータからなる１ブロッ
クのうちの１行又は１列からなる入力ベクトルを構成す
るＮワードのデータを順次入力するように、互いに縦続
接続されたＮ個の入力レジスタ（各々Ｍビット幅）で構
成されたものである。保持レジスタは、入力シフトレジ
スタのＮ個の入力レジスタの全てがデータで満たされる
毎に該入力シフトレジスタから前記Ｎワードのデータを
並列に受け取るように、各々入力シフトレジスタのＮ個
の入力レジスタのうちの対応する入力レジスタに接続さ
れた入力を有し、かつ１サイクルに１ビットずつをＮビ
ットのビットスライスワードの一部としてシフトアウト
するための出力を有するＮ個のビットシフトレジスタ
（各々Ｍビット幅）で構成されたものである。これらの
入力シフトレジスタと保持レジスタとは、２×Ｎ×Ｍビ
ットの規模のビット列配布回路を構成する。
【０００４】上記米国特許４，７９１，５９８の（Ｎ×
１）ＤＣＴプロセッサは、次のようなバタフライ演算器
とＲＯＭ／累算回路とを更に備えている。すなわち、バ
タフライ演算器は、第１段の周波数間引き演算を実行す
るために、前記保持レジスタから受け取ったＮビットの
ビットスライスワードから一対のＮ／２ビットのワード
を作り出すように該保持レジスタの出力に接続されたＮ
／２個のシリアル加算器とＮ／２個のシリアル減算器と
で構成されたものである。例えば、８個のデータからな
るデータ列ｘ１、ｘ２、ｘ３、ｘ４、ｘ５、ｘ６、ｘ
７、ｘ８に対して、ｘ１＋ｘ８、ｘ１−ｘ８、ｘ２＋ｘ
７、ｘ２−ｘ７、ｘ３＋ｘ６、ｘ３−ｘ６、ｘ４＋ｘ
５、ｘ４−ｘ５のバタフライ演算が実行される。ＲＯＭ
／累算回路は、バタフライ演算器の出力に接続されたＮ
個のＲＯＭ／累算器（ROM and accumulator ：略してＲ
ＡＣ）で構成されたものである。該Ｎ個のＲＡＣの各々
は、離散コサイン行列に基づくベクトル内積の部分和を
ルックアップテーブルの形式で記憶した少なくとも１個
のＲＯＭと、前記ビットスライスワードをアドレスとし
て前記ＲＯＭから順次索引された部分和を桁合わせ加算
して前記入力ベクトルに対応する各々１個のベクトル内
積を得るための累算器とを有する。ＲＯＭ／累算回路
は、乗算器を用いずにＮ個のベクトル内積を同時に計算
するための分布演算回路を構成する。
１）ＤＣＴプロセッサは、次のようなバタフライ演算器
とＲＯＭ／累算回路とを更に備えている。すなわち、バ
タフライ演算器は、第１段の周波数間引き演算を実行す
るために、前記保持レジスタから受け取ったＮビットの
ビットスライスワードから一対のＮ／２ビットのワード
を作り出すように該保持レジスタの出力に接続されたＮ
／２個のシリアル加算器とＮ／２個のシリアル減算器と
で構成されたものである。例えば、８個のデータからな
るデータ列ｘ１、ｘ２、ｘ３、ｘ４、ｘ５、ｘ６、ｘ
７、ｘ８に対して、ｘ１＋ｘ８、ｘ１−ｘ８、ｘ２＋ｘ
７、ｘ２−ｘ７、ｘ３＋ｘ６、ｘ３−ｘ６、ｘ４＋ｘ
５、ｘ４−ｘ５のバタフライ演算が実行される。ＲＯＭ
／累算回路は、バタフライ演算器の出力に接続されたＮ
個のＲＯＭ／累算器（ROM and accumulator ：略してＲ
ＡＣ）で構成されたものである。該Ｎ個のＲＡＣの各々
は、離散コサイン行列に基づくベクトル内積の部分和を
ルックアップテーブルの形式で記憶した少なくとも１個
のＲＯＭと、前記ビットスライスワードをアドレスとし
て前記ＲＯＭから順次索引された部分和を桁合わせ加算
して前記入力ベクトルに対応する各々１個のベクトル内
積を得るための累算器とを有する。ＲＯＭ／累算回路
は、乗算器を用いずにＮ個のベクトル内積を同時に計算
するための分布演算回路を構成する。
【０００５】上記米国特許４，７９１，５９８の（Ｎ×
１）ＤＣＴプロセッサは、次のような出力シフトレジス
タを更に備えている。すなわち、該出力シフトレジスタ
は、前記ＲＯＭ／累算回路からＮ個のベクトル内積を並
列に受け取るように各々前記Ｎ個のＲＡＣのうちの対応
するＲＡＣの累算器に接続され、かつ該受け取ったＮ個
のベクトル内積を順次出力するように互いに縦続接続さ
れたＮ個の出力レジスタで構成されたものである。
１）ＤＣＴプロセッサは、次のような出力シフトレジス
タを更に備えている。すなわち、該出力シフトレジスタ
は、前記ＲＯＭ／累算回路からＮ個のベクトル内積を並
列に受け取るように各々前記Ｎ個のＲＡＣのうちの対応
するＲＡＣの累算器に接続され、かつ該受け取ったＮ個
のベクトル内積を順次出力するように互いに縦続接続さ
れたＮ個の出力レジスタで構成されたものである。
【０００６】
【発明が解決しようとする課題】上記のとおり、従来の
ＤＣＴプロセッサは多数のレジスタを備えた大規模な回
路構成であった。このため、集積化されたプロセッサの
チップ面積が大きくなる問題があった。
ＤＣＴプロセッサは多数のレジスタを備えた大規模な回
路構成であった。このため、集積化されたプロセッサの
チップ面積が大きくなる問題があった。
【０００７】本発明の目的は、従来より小規模の直交変
換装置を提供することにある。
換装置を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明の直交変換装置では、順方向直交変換の場合
には第１のメモリからのデータ読み出しをｘ８、ｘ１、
ｘ７、ｘ２、ｘ６、ｘ３、ｘ５、ｘ４の順序で行うよう
に第１のアドレス発生器がはたらき、このようにして得
られたデータ列がバタフライ演算器に供給される。これ
により、順方向直交変換の周波数間引き演算のために必
要なレジスタの数が削減される。
め、本発明の直交変換装置では、順方向直交変換の場合
には第１のメモリからのデータ読み出しをｘ８、ｘ１、
ｘ７、ｘ２、ｘ６、ｘ３、ｘ５、ｘ４の順序で行うよう
に第１のアドレス発生器がはたらき、このようにして得
られたデータ列がバタフライ演算器に供給される。これ
により、順方向直交変換の周波数間引き演算のために必
要なレジスタの数が削減される。
【０００９】また、本発明の直交変換装置では、例えば
１６ビットパラレル入力と２ビットシフト出力とを持ち
各々ビット幅が異なっている８個のレジスタからなるレ
ジスタ回路をビット列配布回路として採用する。これに
より、従来はビット列配布回路が２×８×１６ビットの
規模であったのに対して、ビット列配布回路が８×１６
＋（１４＋１２＋．．．＋２）ビットの規模に削減され
る。
１６ビットパラレル入力と２ビットシフト出力とを持ち
各々ビット幅が異なっている８個のレジスタからなるレ
ジスタ回路をビット列配布回路として採用する。これに
より、従来はビット列配布回路が２×８×１６ビットの
規模であったのに対して、ビット列配布回路が８×１６
＋（１４＋１２＋．．．＋２）ビットの規模に削減され
る。
【００１０】更に、本発明の直交変換装置では、例えば
ＲＯＭ／累算回路の８個のＲＡＣに１サイクル毎ずらし
てビット列を入力することにより最終累算結果が逆方向
直交変換の場合にＦ８、Ｆ１、Ｆ７、Ｆ２、Ｆ６、Ｆ
３、Ｆ５、Ｆ４の順序で順次出力されるように、ビット
列配布回路とＲＯＭ／累算回路との間に複数のシフトレ
ジスタを設ける。このようにして得られた逆方向直交変
換の場合のデータ列は、バタフライ演算器に供給され
る。これにより、逆方向直交変換の周波数間引き演算の
ために必要なレジスタの数が削減される。
ＲＯＭ／累算回路の８個のＲＡＣに１サイクル毎ずらし
てビット列を入力することにより最終累算結果が逆方向
直交変換の場合にＦ８、Ｆ１、Ｆ７、Ｆ２、Ｆ６、Ｆ
３、Ｆ５、Ｆ４の順序で順次出力されるように、ビット
列配布回路とＲＯＭ／累算回路との間に複数のシフトレ
ジスタを設ける。このようにして得られた逆方向直交変
換の場合のデータ列は、バタフライ演算器に供給され
る。これにより、逆方向直交変換の周波数間引き演算の
ために必要なレジスタの数が削減される。
【００１１】また、本発明のバタフライ演算器は、３個
のレジスタと、１個のマルチプレクサと、１個の並列加
算器とで構成された小規模なものである。
のレジスタと、１個のマルチプレクサと、１個の並列加
算器とで構成された小規模なものである。
【００１２】
【作用】本発明の双方向直交変換器によれば、第１のア
ドレス発生器により第１のメモリから２次元データの１
行又は１列を適切な順序でデータ列として読み出し、該
読み出されたデータ列に対してバタフライ演算器が加算
と減算を交互に行うことによって周波数間引き演算を行
い、バタフライ演算器の加算結果を第１のレジスタ回路
でＰ個のビット列にまとめ、バタフライ演算器の減算結
果を第２のレジスタ回路でＰ個のビット列にまとめ、該
第１のレジスタ回路と第２のレジスタ回路から出力され
るビット列に対応してＲＯＭ／累算回路で部分積を累算
し、該ＲＯＭ／累算回路から最終累算結果が１サイクル
毎に適切な順序で出力され、該ＲＯＭ／累算回路の出力
をＮ入力マルチプレクサが適切な順序で選択し、第２の
アドレス発生器により最終累算結果が第２のメモリに格
納され、以上の動作を複数行分又は複数列分行うことに
より順方向の直交変換を実現する。
ドレス発生器により第１のメモリから２次元データの１
行又は１列を適切な順序でデータ列として読み出し、該
読み出されたデータ列に対してバタフライ演算器が加算
と減算を交互に行うことによって周波数間引き演算を行
い、バタフライ演算器の加算結果を第１のレジスタ回路
でＰ個のビット列にまとめ、バタフライ演算器の減算結
果を第２のレジスタ回路でＰ個のビット列にまとめ、該
第１のレジスタ回路と第２のレジスタ回路から出力され
るビット列に対応してＲＯＭ／累算回路で部分積を累算
し、該ＲＯＭ／累算回路から最終累算結果が１サイクル
毎に適切な順序で出力され、該ＲＯＭ／累算回路の出力
をＮ入力マルチプレクサが適切な順序で選択し、第２の
アドレス発生器により最終累算結果が第２のメモリに格
納され、以上の動作を複数行分又は複数列分行うことに
より順方向の直交変換を実現する。
【００１３】また、本発明の双方向直交変換器によれ
ば、第１のアドレス発生器により第１のメモリから２次
元データの１行又は１列を適切な順序でデータ列として
読み出し、該読み出されたデータ列の半分を第１のレジ
スタ回路でＰ個のビット列にまとめ、前記読み出された
データ列の他の半分を第２のレジスタ回路でＰ個のビッ
ト列にまとめ、該第１のレジスタ回路と第２のレジスタ
回路から出力されるビット列に対応してＲＯＭ／累算回
路で部分積を累算し、該ＲＯＭ／累算回路から最終累算
結果が１サイクル毎に適切な順序で出力され、該ＲＯＭ
／累算回路の出力をＮ入力マルチプレクサが適切な順序
で選択し、該Ｎ入力マルチプレクサの出力に対してバタ
フライ演算器が加算と減算を交互に行うことによって周
波数間引き演算を行い、該バタフライ演算器の出力が第
２のアドレス発生器により第２のメモリに格納され、以
上の動作を複数行分又は複数列分行うことにより逆方向
の直交変換を実現する。
ば、第１のアドレス発生器により第１のメモリから２次
元データの１行又は１列を適切な順序でデータ列として
読み出し、該読み出されたデータ列の半分を第１のレジ
スタ回路でＰ個のビット列にまとめ、前記読み出された
データ列の他の半分を第２のレジスタ回路でＰ個のビッ
ト列にまとめ、該第１のレジスタ回路と第２のレジスタ
回路から出力されるビット列に対応してＲＯＭ／累算回
路で部分積を累算し、該ＲＯＭ／累算回路から最終累算
結果が１サイクル毎に適切な順序で出力され、該ＲＯＭ
／累算回路の出力をＮ入力マルチプレクサが適切な順序
で選択し、該Ｎ入力マルチプレクサの出力に対してバタ
フライ演算器が加算と減算を交互に行うことによって周
波数間引き演算を行い、該バタフライ演算器の出力が第
２のアドレス発生器により第２のメモリに格納され、以
上の動作を複数行分又は複数列分行うことにより逆方向
の直交変換を実現する。
【００１４】また、本発明のバタフライ演算器によれ
ば、Ｎを偶数とするとき、データ列ｘ（Ｎ）、ｘ
（１）、ｘ（Ｎ−１）、ｘ（２）、．．．ｘ（Ｎ／２＋
１）、ｘ（Ｎ／２）を第１と第２のレジスタに入力し、
第１のレジスタがｘ（１）、ｘ（２）、．．．ｘ（Ｎ／
２）を取り込み、第２のレジスタがｘ（Ｎ）、ｘ（Ｎ−
１）、．．．ｘ（Ｎ／２＋１）を取り込み、マルチプレ
クサは、第２のレジスタから出力されたｘ（Ｎ）、ｘ
（Ｎ−１）、．．．ｘ（Ｎ／２＋１）の正の値と負の値
を交互に選択し、並列加算器の第１入力に第１のレジス
タからｘ（１）、ｘ（１）、ｘ（２）、ｘ
（２）、．．．ｘ（Ｎ／２）、ｘ（Ｎ／２）を入力し、
並列加算器の第２入力に第３のレジスタからｘ（Ｎ）、
！ｘ（Ｎ）、ｘ（Ｎ−１）、！ｘ（Ｎ−１）．．．ｘ
（Ｎ／２＋１）、！ｘ（Ｎ／２＋１）を入力し、該並列
加算器がｘ（１）＋ｘ（Ｎ）、ｘ（１）−ｘ（Ｎ）、ｘ
（２）＋ｘ（Ｎ−１）、ｘ（２）−ｘ（Ｎ−
１）、．．．ｘ（Ｎ／２）＋ｘ（Ｎ／２＋１）、ｘ（Ｎ
／２）−ｘ（Ｎ／２＋１）を出力する。ここに、！ｘ
（Ｎ）はｘ（Ｎ）の反転データを意味するものである。
ば、Ｎを偶数とするとき、データ列ｘ（Ｎ）、ｘ
（１）、ｘ（Ｎ−１）、ｘ（２）、．．．ｘ（Ｎ／２＋
１）、ｘ（Ｎ／２）を第１と第２のレジスタに入力し、
第１のレジスタがｘ（１）、ｘ（２）、．．．ｘ（Ｎ／
２）を取り込み、第２のレジスタがｘ（Ｎ）、ｘ（Ｎ−
１）、．．．ｘ（Ｎ／２＋１）を取り込み、マルチプレ
クサは、第２のレジスタから出力されたｘ（Ｎ）、ｘ
（Ｎ−１）、．．．ｘ（Ｎ／２＋１）の正の値と負の値
を交互に選択し、並列加算器の第１入力に第１のレジス
タからｘ（１）、ｘ（１）、ｘ（２）、ｘ
（２）、．．．ｘ（Ｎ／２）、ｘ（Ｎ／２）を入力し、
並列加算器の第２入力に第３のレジスタからｘ（Ｎ）、
！ｘ（Ｎ）、ｘ（Ｎ−１）、！ｘ（Ｎ−１）．．．ｘ
（Ｎ／２＋１）、！ｘ（Ｎ／２＋１）を入力し、該並列
加算器がｘ（１）＋ｘ（Ｎ）、ｘ（１）−ｘ（Ｎ）、ｘ
（２）＋ｘ（Ｎ−１）、ｘ（２）−ｘ（Ｎ−
１）、．．．ｘ（Ｎ／２）＋ｘ（Ｎ／２＋１）、ｘ（Ｎ
／２）−ｘ（Ｎ／２＋１）を出力する。ここに、！ｘ
（Ｎ）はｘ（Ｎ）の反転データを意味するものである。
【００１５】
【実施例】以下、本発明の実施例に係る１次元ＤＣＴプ
ロセッサについて、図面を参照しながら説明する。
ロセッサについて、図面を参照しながら説明する。
【００１６】（実施例１）まず、本発明の第１の実施例
に係る双方向ＤＣＴプロセッサの構成について、図１〜
図４に基づき説明する。
に係る双方向ＤＣＴプロセッサの構成について、図１〜
図４に基づき説明する。
【００１７】図１に示す双方向ＤＣＴプロセッサにおい
て、１０は８×８ワードの１６ビット幅のメモリであ
り、２０はアドレス発生器であり、３０は１６ビット幅
のパイプラインレジスタであり、４０は１６ビット幅の
第１と第２入力と出力を持つマルチプレクサであり、３
００は１６ビット幅の入力と３４ビット幅の出力を持つ
積和演算器であり、１９０は３４ビット幅のパイプライ
ンレジスタであり、５０は１６ビット幅の第１入力と３
４ビット幅の第２入力と３４ビット幅の出力を持つマル
チプレクサであり、６０は３４ビット幅の入力と１６ビ
ット幅の出力を持つバタフライ演算器であり、６６は１
６ビット幅のパイプラインレジスタであり、２００は３
４ビットの第１入力と１６ビットの第２入力と１６ビッ
トの出力を持つマルチプレクサであり、２１０は１６ビ
ット幅のパイプラインレジスタであり、２２０は８×８
ワードの１６ビット幅のメモリであり、２３０はアドレ
ス発生器である。
て、１０は８×８ワードの１６ビット幅のメモリであ
り、２０はアドレス発生器であり、３０は１６ビット幅
のパイプラインレジスタであり、４０は１６ビット幅の
第１と第２入力と出力を持つマルチプレクサであり、３
００は１６ビット幅の入力と３４ビット幅の出力を持つ
積和演算器であり、１９０は３４ビット幅のパイプライ
ンレジスタであり、５０は１６ビット幅の第１入力と３
４ビット幅の第２入力と３４ビット幅の出力を持つマル
チプレクサであり、６０は３４ビット幅の入力と１６ビ
ット幅の出力を持つバタフライ演算器であり、６６は１
６ビット幅のパイプラインレジスタであり、２００は３
４ビットの第１入力と１６ビットの第２入力と１６ビッ
トの出力を持つマルチプレクサであり、２１０は１６ビ
ット幅のパイプラインレジスタであり、２２０は８×８
ワードの１６ビット幅のメモリであり、２３０はアドレ
ス発生器である。
【００１８】図２に示す積和演算器３００において、７
１は３０ビット幅のビットシフトレジスタであり、７２
は２６ビット幅のビットシフトレジスタであり、７３は
２２ビット幅のビットシフトレジスタであり、７４は１
８ビット幅のビットシフトレジスタであり、８１は２８
ビット幅のビットシフトレジスタであり、８２は２４ビ
ット幅のビットシフトレジスタであり、８３は２０ビッ
ト幅のビットシフトレジスタであり、８４は１６ビット
幅のビットシフトレジスタであり、７０は前記ビットシ
フトレジスタ７１〜７４からなるレジスタ回路であり、
８０は前記ビットシフトレジスタ８１〜８４からなるレ
ジスタ回路であり、前記レジスタ回路７０の各ビットシ
フトレジスタはＬＳＢからＭＳＢの順序で２ビットづつ
シフト出力し、前記レジスタ回路８０の各ビットシフト
レジスタはＬＳＢからＭＳＢの順序で２ビットづつシフ
ト出力し、９０は４ビット幅のバスであり、１００は４
ビット幅のバスであり、１１０は４ビット幅のバスであ
り、１２０は４ビット幅のバスであり、前記レジスタ回
路７０の全レジスタの上位ビット出力（上位ビットスラ
イスワード）を前記バス９０にまとめ、前記レジスタ回
路７０の全レジスタの下位ビット出力（下位ビットスラ
イスワード）を前記バス１１０にまとめ、前記レジスタ
回路８０の全レジスタの上位ビット出力（上位ビットス
ライスワード）を前記バス１００にまとめ、前記レジス
タ回路８０の全レジスタの下位ビット出力（下位ビット
スライスワード）を前記バス１２０にまとめ、１３０は
７つの４ビット幅を持つレジスタ１３１〜１３７からな
るシフトレジスタであり、１５０は７つの４ビット幅を
持つレジスタ１５１〜１５７からなるシフトレジスタで
あり、１４０は６つの４ビット幅を持つレジスタ１４１
〜１４６からなるシフトレジスタであり、１６０は６つ
の４ビット幅を持つレジスタ１６１〜１６６からなるシ
フトレジスタであり、１７０は分布演算による双方向Ｄ
ＣＴの部分積を累算するための８個の４ビット幅の第１
と第２入力と３４ビット幅の出力を持つＲＯＭ／累算器
（ＲＡＣ）１７１〜１７８からなるＲＯＭ／累算回路で
あり、１８０は３４ビット幅の第１〜第８入力と出力を
持つマルチプレクサである。
１は３０ビット幅のビットシフトレジスタであり、７２
は２６ビット幅のビットシフトレジスタであり、７３は
２２ビット幅のビットシフトレジスタであり、７４は１
８ビット幅のビットシフトレジスタであり、８１は２８
ビット幅のビットシフトレジスタであり、８２は２４ビ
ット幅のビットシフトレジスタであり、８３は２０ビッ
ト幅のビットシフトレジスタであり、８４は１６ビット
幅のビットシフトレジスタであり、７０は前記ビットシ
フトレジスタ７１〜７４からなるレジスタ回路であり、
８０は前記ビットシフトレジスタ８１〜８４からなるレ
ジスタ回路であり、前記レジスタ回路７０の各ビットシ
フトレジスタはＬＳＢからＭＳＢの順序で２ビットづつ
シフト出力し、前記レジスタ回路８０の各ビットシフト
レジスタはＬＳＢからＭＳＢの順序で２ビットづつシフ
ト出力し、９０は４ビット幅のバスであり、１００は４
ビット幅のバスであり、１１０は４ビット幅のバスであ
り、１２０は４ビット幅のバスであり、前記レジスタ回
路７０の全レジスタの上位ビット出力（上位ビットスラ
イスワード）を前記バス９０にまとめ、前記レジスタ回
路７０の全レジスタの下位ビット出力（下位ビットスラ
イスワード）を前記バス１１０にまとめ、前記レジスタ
回路８０の全レジスタの上位ビット出力（上位ビットス
ライスワード）を前記バス１００にまとめ、前記レジス
タ回路８０の全レジスタの下位ビット出力（下位ビット
スライスワード）を前記バス１２０にまとめ、１３０は
７つの４ビット幅を持つレジスタ１３１〜１３７からな
るシフトレジスタであり、１５０は７つの４ビット幅を
持つレジスタ１５１〜１５７からなるシフトレジスタで
あり、１４０は６つの４ビット幅を持つレジスタ１４１
〜１４６からなるシフトレジスタであり、１６０は６つ
の４ビット幅を持つレジスタ１６１〜１６６からなるシ
フトレジスタであり、１７０は分布演算による双方向Ｄ
ＣＴの部分積を累算するための８個の４ビット幅の第１
と第２入力と３４ビット幅の出力を持つＲＯＭ／累算器
（ＲＡＣ）１７１〜１７８からなるＲＯＭ／累算回路で
あり、１８０は３４ビット幅の第１〜第８入力と出力を
持つマルチプレクサである。
【００１９】図３に示すＲＡＣ１７１において、３１１
は正出力と負出力を持ち前記シフトレジスタ１３０から
の上位ビットスライスワードを４ビット幅のアドレスと
して入力するＲＯＭであり、３１２は１６ビット幅の第
１と第２入力と出力を持つマルチプレクサであり、３１
３は前記シフトレジスタ１５０からの下位ビットスライ
スワードを４ビット幅のアドレスとして入力するＲＯＭ
であり、３１４は１６ビット幅の第１と第２入力と３４
ビット幅の第３入力と３４ビット幅の出力を持つ並列加
算器であり、３１５は３４ビット幅のシフトレジスタで
あり、３１６は該シフトレジスタ３１５のための初期値
設定器である。ＲＯＭ３１１及びＲＯＭ３１３は、各々
順方向ＤＣＴ及び逆方向ＤＣＴのための離散コサイン行
列に基づくベクトル内積の部分和をルックアップテーブ
ルの形式で記憶している。マルチプレクサ３１２は、２
の補数演算を行うため最後のＭＳＢのビットスライスを
減算するように、ＲＯＭ３１１の出力を選択する。並列
加算器３１４及びシフトレジスタ３１５は、ＲＯＭ３１
１及びＲＯＭ３１３から索引された部分和を桁合わせ加
算するための累算器を構成する。
は正出力と負出力を持ち前記シフトレジスタ１３０から
の上位ビットスライスワードを４ビット幅のアドレスと
して入力するＲＯＭであり、３１２は１６ビット幅の第
１と第２入力と出力を持つマルチプレクサであり、３１
３は前記シフトレジスタ１５０からの下位ビットスライ
スワードを４ビット幅のアドレスとして入力するＲＯＭ
であり、３１４は１６ビット幅の第１と第２入力と３４
ビット幅の第３入力と３４ビット幅の出力を持つ並列加
算器であり、３１５は３４ビット幅のシフトレジスタで
あり、３１６は該シフトレジスタ３１５のための初期値
設定器である。ＲＯＭ３１１及びＲＯＭ３１３は、各々
順方向ＤＣＴ及び逆方向ＤＣＴのための離散コサイン行
列に基づくベクトル内積の部分和をルックアップテーブ
ルの形式で記憶している。マルチプレクサ３１２は、２
の補数演算を行うため最後のＭＳＢのビットスライスを
減算するように、ＲＯＭ３１１の出力を選択する。並列
加算器３１４及びシフトレジスタ３１５は、ＲＯＭ３１
１及びＲＯＭ３１３から索引された部分和を桁合わせ加
算するための累算器を構成する。
【００２０】図４に示すバタフライ演算器６０におい
て、６１は３４ビット幅のレジスタであり、６２は正出
力と負出力を持つ３４ビット幅のレジスタであり、６３
は３４ビット幅の第１と第２入力と出力を持つマルチプ
レクサであり、６４は３４ビット幅のレジスタであり、
６５は３４ビット幅の第１と第２入力と１６ビット幅の
出力を持つ並列加算器である。
て、６１は３４ビット幅のレジスタであり、６２は正出
力と負出力を持つ３４ビット幅のレジスタであり、６３
は３４ビット幅の第１と第２入力と出力を持つマルチプ
レクサであり、６４は３４ビット幅のレジスタであり、
６５は３４ビット幅の第１と第２入力と１６ビット幅の
出力を持つ並列加算器である。
【００２１】次に、図５〜図７に基づき、図１に示す双
方向ＤＣＴプロセッサの順方向ＤＣＴの動作を説明す
る。順方向ＤＣＴの場合には、マルチプレクサ４０はパ
イプラインレジスタ６６の出力を、マルチプレクサ５０
はパイプラインレジスタ３０の出力を、マルチプレクサ
２００はパイプラインレジスタ１９０の出力を各々選択
する。
方向ＤＣＴプロセッサの順方向ＤＣＴの動作を説明す
る。順方向ＤＣＴの場合には、マルチプレクサ４０はパ
イプラインレジスタ６６の出力を、マルチプレクサ５０
はパイプラインレジスタ３０の出力を、マルチプレクサ
２００はパイプラインレジスタ１９０の出力を各々選択
する。
【００２２】まず、アドレス発生器２０によりメモリ１
０からデータ列ｘ１〜ｘ８がｘ８、ｘ１、ｘ７、ｘ２、
ｘ６、ｘ３、ｘ５、ｘ４の順序で１サイクル毎に読み出
され、該メモリ２０の出力がパイプラインレジスタ３０
に入力される（図５（ａ））。このパイプラインレジス
タ３０の出力がマルチプレクサ５０に選択され、該マル
チプレクサ５０からデータ列ｘ１〜ｘ８がｘ８、ｘ１、
ｘ７、ｘ２、ｘ６、ｘ３、ｘ５、ｘ４の順序で１サイク
ル毎に出力され、バタフライ演算器６０の中のレジスタ
６２にデータ列ｘ５〜ｘ８がｘ８、ｘ７、ｘ６、ｘ５の
順序で２サイクル毎に格納される（図５（ｂ））。ま
た、バタフライ演算器６０の中のレジスタ６１にデータ
列ｘ１〜ｘ４がｘ１、ｘ２、ｘ３、ｘ４の順序で２サイ
クル毎に格納される（図５（ｃ））。
０からデータ列ｘ１〜ｘ８がｘ８、ｘ１、ｘ７、ｘ２、
ｘ６、ｘ３、ｘ５、ｘ４の順序で１サイクル毎に読み出
され、該メモリ２０の出力がパイプラインレジスタ３０
に入力される（図５（ａ））。このパイプラインレジス
タ３０の出力がマルチプレクサ５０に選択され、該マル
チプレクサ５０からデータ列ｘ１〜ｘ８がｘ８、ｘ１、
ｘ７、ｘ２、ｘ６、ｘ３、ｘ５、ｘ４の順序で１サイク
ル毎に出力され、バタフライ演算器６０の中のレジスタ
６２にデータ列ｘ５〜ｘ８がｘ８、ｘ７、ｘ６、ｘ５の
順序で２サイクル毎に格納される（図５（ｂ））。ま
た、バタフライ演算器６０の中のレジスタ６１にデータ
列ｘ１〜ｘ４がｘ１、ｘ２、ｘ３、ｘ４の順序で２サイ
クル毎に格納される（図５（ｃ））。
【００２３】更にバタフライ演算器６０の中では、レジ
スタ６２の正出力からデータ列ｘ５〜ｘ８がｘ８、ｘ
７、ｘ６、ｘ５の順序で２サイクル毎に出力され、レジ
スタ６２の負出力からデータ列ｘ５〜ｘ８の反転データ
列！ｘ５〜！ｘ８が！ｘ８、！ｘ７、！ｘ６、！ｘ５の
順序で２サイクル毎に出力され、マルチプレクサ６３に
よりデータ列ｘ５〜ｘ８とデータ列！ｘ５〜！ｘ８がｘ
８、！ｘ８、ｘ７、！ｘ７、ｘ６、！ｘ６、ｘ５、！ｘ
５の順序でレジスタ６２の正出力と負出力を交互に選択
され、レジスタ６４にマルチプレクサ６３の出力が格納
される（図５（ｄ））。並列加算器６５がレジスタ６１
とレジスタ６４の出力を加算することによりデータｘ１
＋ｘ８、ｘ１−ｘ８、ｘ２＋ｘ７、ｘ２−ｘ７、ｘ３＋
ｘ６、ｘ３−ｘ６、ｘ４＋ｘ５、ｘ４−ｘ５が１サイク
ル毎に出力され、パイプラインレジスタ６６に並列加算
器６５の出力が格納される（図５（ｅ））。
スタ６２の正出力からデータ列ｘ５〜ｘ８がｘ８、ｘ
７、ｘ６、ｘ５の順序で２サイクル毎に出力され、レジ
スタ６２の負出力からデータ列ｘ５〜ｘ８の反転データ
列！ｘ５〜！ｘ８が！ｘ８、！ｘ７、！ｘ６、！ｘ５の
順序で２サイクル毎に出力され、マルチプレクサ６３に
よりデータ列ｘ５〜ｘ８とデータ列！ｘ５〜！ｘ８がｘ
８、！ｘ８、ｘ７、！ｘ７、ｘ６、！ｘ６、ｘ５、！ｘ
５の順序でレジスタ６２の正出力と負出力を交互に選択
され、レジスタ６４にマルチプレクサ６３の出力が格納
される（図５（ｄ））。並列加算器６５がレジスタ６１
とレジスタ６４の出力を加算することによりデータｘ１
＋ｘ８、ｘ１−ｘ８、ｘ２＋ｘ７、ｘ２−ｘ７、ｘ３＋
ｘ６、ｘ３−ｘ６、ｘ４＋ｘ５、ｘ４−ｘ５が１サイク
ル毎に出力され、パイプラインレジスタ６６に並列加算
器６５の出力が格納される（図５（ｅ））。
【００２４】そして、パイプラインレジスタ６６からデ
ータｘ１＋ｘ８、ｘ１−ｘ８、ｘ２＋ｘ７、ｘ２−ｘ
７、ｘ３＋ｘ６、ｘ３−ｘ６、ｘ４＋ｘ５、ｘ４−ｘ５
が出力され、マルチプレクサ４０によりパイプラインレ
ジスタ６６の出力が選択され、積和演算器３００の中の
レジスタ７１にデータｘ１＋ｘ８が入力され、レジスタ
８１にデータｘ１−ｘ８が入力され、レジスタ７２にデ
ータｘ２＋ｘ７が入力され、レジスタ８２にデータｘ２
−ｘ７が入力され、レジスタ７３にデータｘ３＋ｘ６が
入力され、レジスタ８３にデータｘ３−ｘ６が入力さ
れ、レジスタ７４にデータｘ４＋ｘ５が入力され、レジ
スタ８４にデータｘ４−ｘ５が入力されることによりデ
ータｘ１＋ｘ８、ｘ２＋ｘ７、ｘ３＋ｘ６、ｘ４＋ｘ５
がレジスタ回路７０に格納され（図５（ｆ））、データ
ｘ１−ｘ８、ｘ２−ｘ７、ｘ３−ｘ６、ｘ４−ｘ５がレ
ジスタ回路８０に格納される（図５（ｇ））。この際、
レジスタ回路７０及びレジスタ回路８０を構成する８個
のレジスタ７１〜７４，８１〜８４のうちのビット幅の
長いレジスタから順にデータが左詰めで入力され、かつ
該８個のレジスタは各々ＬＳＢからＭＳＢの順序で１サ
イクルに２ビット毎シフトアウトするので、１６ビット
幅のレジスタ８４が１６ビットのデータｘ４−ｘ５で満
たされた時点では他のレジスタ７１〜７４，８１〜８３
の中のデータはいずれも右詰めになっており、次のサイ
クルで全てのレジスタ７１〜７４，８１〜８４から同時
に２ビットづつシフトアウトされることとなる。また、
３０ビット幅のレジスタ７１から１６ビットのデータｘ
１＋ｘ８のうちの２ビットがシフトアウトされた時点で
該レジスタ７１に１６ビット幅のブランクができるの
で、該ブランクへ直ちに次のデータ列に由来するデータ
ｘ１＋ｘ８を書き込むことができる。
ータｘ１＋ｘ８、ｘ１−ｘ８、ｘ２＋ｘ７、ｘ２−ｘ
７、ｘ３＋ｘ６、ｘ３−ｘ６、ｘ４＋ｘ５、ｘ４−ｘ５
が出力され、マルチプレクサ４０によりパイプラインレ
ジスタ６６の出力が選択され、積和演算器３００の中の
レジスタ７１にデータｘ１＋ｘ８が入力され、レジスタ
８１にデータｘ１−ｘ８が入力され、レジスタ７２にデ
ータｘ２＋ｘ７が入力され、レジスタ８２にデータｘ２
−ｘ７が入力され、レジスタ７３にデータｘ３＋ｘ６が
入力され、レジスタ８３にデータｘ３−ｘ６が入力さ
れ、レジスタ７４にデータｘ４＋ｘ５が入力され、レジ
スタ８４にデータｘ４−ｘ５が入力されることによりデ
ータｘ１＋ｘ８、ｘ２＋ｘ７、ｘ３＋ｘ６、ｘ４＋ｘ５
がレジスタ回路７０に格納され（図５（ｆ））、データ
ｘ１−ｘ８、ｘ２−ｘ７、ｘ３−ｘ６、ｘ４−ｘ５がレ
ジスタ回路８０に格納される（図５（ｇ））。この際、
レジスタ回路７０及びレジスタ回路８０を構成する８個
のレジスタ７１〜７４，８１〜８４のうちのビット幅の
長いレジスタから順にデータが左詰めで入力され、かつ
該８個のレジスタは各々ＬＳＢからＭＳＢの順序で１サ
イクルに２ビット毎シフトアウトするので、１６ビット
幅のレジスタ８４が１６ビットのデータｘ４−ｘ５で満
たされた時点では他のレジスタ７１〜７４，８１〜８３
の中のデータはいずれも右詰めになっており、次のサイ
クルで全てのレジスタ７１〜７４，８１〜８４から同時
に２ビットづつシフトアウトされることとなる。また、
３０ビット幅のレジスタ７１から１６ビットのデータｘ
１＋ｘ８のうちの２ビットがシフトアウトされた時点で
該レジスタ７１に１６ビット幅のブランクができるの
で、該ブランクへ直ちに次のデータ列に由来するデータ
ｘ１＋ｘ８を書き込むことができる。
【００２５】更に積和演算器３００の中では、データｘ
１＋ｘ８、ｘ２＋ｘ７、ｘ３＋ｘ６、ｘ４＋ｘ５を保持
しているレジスタ回路７０のビットシフトレジスタ７１
〜７４から１サイクル毎に順次シフトアウトされる最下
位２ビットのうちの上位ビットはバス９０に上位ビット
スライスデータ列ａ１、ａ３、．．．ａ１３、ａ１５と
して出力され、該２ビットのうちの下位ビットはバス１
１０に下位ビットスライスデータ列ａ２、ａ４、．．．
ａ１４、ａ１６として出力され、データｘ１−ｘ８、ｘ
２−ｘ７、ｘ３−ｘ６、ｘ４−ｘ５を保持しているレジ
スタ回路８０のビットシフトレジスタ８１〜８４から１
サイクル毎に順次シフトアウトされる最下位２ビットの
うちの上位ビットはバス１１０に上位ビットスライスデ
ータ列ｂ１、ｂ３、．．．ｂ１３、ｂ１５として出力さ
れ、該２ビットのうちの下位ビットはバス１２０に下位
ビットスライスデータ列ｂ２、ｂ４、．．．ｂ１４、ｂ
１６として出力され、レジスタ回路７０から出力される
データ列ａ１、ａ３、．．．ａ１３、ａ１５がシフトレ
ジスタ１３０に入力され（図６（ａ））、レジスタ回路
７０から出力されるデータ列ａ２、ａ４、．．．ａ１
４、ａ１６がシフトレジスタ１５０に入力され（図６
（ｂ））、レジスタ回路８０から出力されるデータ列ｂ
１、ｂ３、．．．ｂ１３、ｂ１５がシフトレジスタ１４
０に入力され（図６（ｃ））、レジスタ回路８０から出
力されるデータ列ｂ２、ｂ４、．．．ｂ１４、ｂ１６が
シフトレジスタ１６０に入力される（図６（ｄ））。シ
フトレジスタ１３０に入力されたデータ列ａ１、ａ
３、．．．ａ１３、ａ１５の各データは、１サイクル後
にＲＡＣ１７１の第１入力に入力され、３サイクル後に
ＲＡＣ１７２の第１入力に入力され、５サイクル後にＲ
ＡＣ１７３の第１入力に入力され、７サイクル後にＲＡ
Ｃ１７４の第１入力に入力される。シフトレジスタ１５
０に入力されたデータ列ａ２、ａ４、．．．ａ１４、ａ
１６の各データは、１サイクル後にＲＡＣ１７１の第２
入力に入力され、３サイクル後にＲＡＣ１７２の第２入
力に入力され、５サイクル後にＲＡＣ１７３の第２入力
に入力され、７サイクル後にＲＡＣ１７４の第２入力に
入力される。シフトレジスタ１４０に入力されたデータ
列ｂ１、ｂ３、．．．ｂ１３、ｂ１５の各データは、０
サイクル後にＲＡＣ１７５の第１入力に入力され、２サ
イクル後にＲＡＣ１７６の第１入力に入力され、４サイ
クル後にＲＡＣ１７７の第１入力に入力され、６サイク
ル後にＲＡＣ１７８の第１入力に入力される。シフトレ
ジスタ１６０に入力されたデータ列ｂ２、ｂ４、．．．
ｂ１４、ｂ１６の各データは、０サイクル後にＲＡＣ１
７５の第２入力に入力され、２サイクル後にＲＡＣ１７
６の第２入力に入力され、４サイクル後にＲＡＣ１７７
の第２入力に入力され、６サイクル後にＲＡＣ１７８の
第２入力に入力される。ＲＯＭ／累算回路１７０のＲＡ
Ｃ１７１〜１７４は、１サイクル毎にデータ列ａ１、ａ
３、．．．ａ１３、ａ１５とデータ列ａ２、ａ
４、．．．ａ１４、ａ１６とに対応している部分積を８
サイクルの期間で累算する。ＲＯＭ／累算回路１７０の
ＲＡＣ１７５〜１７８は、１サイクル毎にデータ列ｂ
１、ｂ３、．．．ｂ１３、ｂ１５とデータ列ｂ２、ｂ
４、．．．ｂ１４、ｂ１６とに対応している部分積を８
サイクルの期間で累算する。この結果、ＲＯＭ／累算回
路１７０からＲＡＣ１７５、１７１、１７６、１７２、
１７７、１７３、１７８、１７４の順序で最終累算結果
Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８が１
サイクル毎に出力され、マルチプレクサ１８０がデータ
Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８を１
サイクル毎に選択し、パイプラインレジスタ１９０にマ
ルチプレクサ１８０の出力が入力される（図７
（ａ））。
１＋ｘ８、ｘ２＋ｘ７、ｘ３＋ｘ６、ｘ４＋ｘ５を保持
しているレジスタ回路７０のビットシフトレジスタ７１
〜７４から１サイクル毎に順次シフトアウトされる最下
位２ビットのうちの上位ビットはバス９０に上位ビット
スライスデータ列ａ１、ａ３、．．．ａ１３、ａ１５と
して出力され、該２ビットのうちの下位ビットはバス１
１０に下位ビットスライスデータ列ａ２、ａ４、．．．
ａ１４、ａ１６として出力され、データｘ１−ｘ８、ｘ
２−ｘ７、ｘ３−ｘ６、ｘ４−ｘ５を保持しているレジ
スタ回路８０のビットシフトレジスタ８１〜８４から１
サイクル毎に順次シフトアウトされる最下位２ビットの
うちの上位ビットはバス１１０に上位ビットスライスデ
ータ列ｂ１、ｂ３、．．．ｂ１３、ｂ１５として出力さ
れ、該２ビットのうちの下位ビットはバス１２０に下位
ビットスライスデータ列ｂ２、ｂ４、．．．ｂ１４、ｂ
１６として出力され、レジスタ回路７０から出力される
データ列ａ１、ａ３、．．．ａ１３、ａ１５がシフトレ
ジスタ１３０に入力され（図６（ａ））、レジスタ回路
７０から出力されるデータ列ａ２、ａ４、．．．ａ１
４、ａ１６がシフトレジスタ１５０に入力され（図６
（ｂ））、レジスタ回路８０から出力されるデータ列ｂ
１、ｂ３、．．．ｂ１３、ｂ１５がシフトレジスタ１４
０に入力され（図６（ｃ））、レジスタ回路８０から出
力されるデータ列ｂ２、ｂ４、．．．ｂ１４、ｂ１６が
シフトレジスタ１６０に入力される（図６（ｄ））。シ
フトレジスタ１３０に入力されたデータ列ａ１、ａ
３、．．．ａ１３、ａ１５の各データは、１サイクル後
にＲＡＣ１７１の第１入力に入力され、３サイクル後に
ＲＡＣ１７２の第１入力に入力され、５サイクル後にＲ
ＡＣ１７３の第１入力に入力され、７サイクル後にＲＡ
Ｃ１７４の第１入力に入力される。シフトレジスタ１５
０に入力されたデータ列ａ２、ａ４、．．．ａ１４、ａ
１６の各データは、１サイクル後にＲＡＣ１７１の第２
入力に入力され、３サイクル後にＲＡＣ１７２の第２入
力に入力され、５サイクル後にＲＡＣ１７３の第２入力
に入力され、７サイクル後にＲＡＣ１７４の第２入力に
入力される。シフトレジスタ１４０に入力されたデータ
列ｂ１、ｂ３、．．．ｂ１３、ｂ１５の各データは、０
サイクル後にＲＡＣ１７５の第１入力に入力され、２サ
イクル後にＲＡＣ１７６の第１入力に入力され、４サイ
クル後にＲＡＣ１７７の第１入力に入力され、６サイク
ル後にＲＡＣ１７８の第１入力に入力される。シフトレ
ジスタ１６０に入力されたデータ列ｂ２、ｂ４、．．．
ｂ１４、ｂ１６の各データは、０サイクル後にＲＡＣ１
７５の第２入力に入力され、２サイクル後にＲＡＣ１７
６の第２入力に入力され、４サイクル後にＲＡＣ１７７
の第２入力に入力され、６サイクル後にＲＡＣ１７８の
第２入力に入力される。ＲＯＭ／累算回路１７０のＲＡ
Ｃ１７１〜１７４は、１サイクル毎にデータ列ａ１、ａ
３、．．．ａ１３、ａ１５とデータ列ａ２、ａ
４、．．．ａ１４、ａ１６とに対応している部分積を８
サイクルの期間で累算する。ＲＯＭ／累算回路１７０の
ＲＡＣ１７５〜１７８は、１サイクル毎にデータ列ｂ
１、ｂ３、．．．ｂ１３、ｂ１５とデータ列ｂ２、ｂ
４、．．．ｂ１４、ｂ１６とに対応している部分積を８
サイクルの期間で累算する。この結果、ＲＯＭ／累算回
路１７０からＲＡＣ１７５、１７１、１７６、１７２、
１７７、１７３、１７８、１７４の順序で最終累算結果
Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８が１
サイクル毎に出力され、マルチプレクサ１８０がデータ
Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８を１
サイクル毎に選択し、パイプラインレジスタ１９０にマ
ルチプレクサ１８０の出力が入力される（図７
（ａ））。
【００２６】そして、マルチプレクサ２００はパイプラ
インレジスタ１９０の出力を選択し、次段のパイプライ
ンレジスタ２１０にマルチプレクサ２００の出力が入力
される（図７（ｂ））。つまり、メモリ２２０にデータ
Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８が１
サイクル毎に入力され、データＸ１、Ｘ２、Ｘ３、Ｘ
４、Ｘ５、Ｘ６、Ｘ７、Ｘ８がメモリ２２０の中の連続
アドレスに格納されるようにアドレス発生器２３０から
アドレスが発生される。
インレジスタ１９０の出力を選択し、次段のパイプライ
ンレジスタ２１０にマルチプレクサ２００の出力が入力
される（図７（ｂ））。つまり、メモリ２２０にデータ
Ｘ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ６、Ｘ７、Ｘ８が１
サイクル毎に入力され、データＸ１、Ｘ２、Ｘ３、Ｘ
４、Ｘ５、Ｘ６、Ｘ７、Ｘ８がメモリ２２０の中の連続
アドレスに格納されるようにアドレス発生器２３０から
アドレスが発生される。
【００２７】以上の動作を８行分パイプライン的に行う
ことにより、順方向の１次元ＤＣＴを実現する。
ことにより、順方向の１次元ＤＣＴを実現する。
【００２８】次に、図８〜図１０に基づき、図１に示す
双方向ＤＣＴプロセッサの逆方向ＤＣＴの動作を説明す
る。逆方向ＤＣＴの場合には、マルチプレクサ４０はパ
イプラインレジスタ３０の出力を、マルチプレクサ５０
はパイプラインレジスタ１９０の出力を、マルチプレク
サ２００はパイプラインレジスタ６６の出力を各々選択
する。
双方向ＤＣＴプロセッサの逆方向ＤＣＴの動作を説明す
る。逆方向ＤＣＴの場合には、マルチプレクサ４０はパ
イプラインレジスタ３０の出力を、マルチプレクサ５０
はパイプラインレジスタ１９０の出力を、マルチプレク
サ２００はパイプラインレジスタ６６の出力を各々選択
する。
【００２９】まず、アドレス発生器２０によりメモリ１
０からデータ列Ｘ１〜Ｘ８がＸ１、Ｘ２、Ｘ３、Ｘ４、
Ｘ５、Ｘ６、Ｘ７、Ｘ８の順序で１サイクル毎に読み出
され、該メモリ１０の出力がパイプラインレジスタ３０
に入力される（図８（ａ））。このパイプラインレジス
タ３０からデータＸ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ
６、Ｘ７、Ｘ８が出力され、マルチプレクサ４０により
該パイプラインレジスタ３０の出力が選択され、積和演
算器３００の中のレジスタ７１にデータＸ１が入力さ
れ、レジスタ８１にデータＸ２が入力され、レジスタ７
２にデータＸ３が入力され、レジスタ８２にデータＸ４
が入力され、レジスタ７３にデータＸ５が入力され、レ
ジスタ８３にデータＸ６が入力され、レジスタ７４にデ
ータＸ７が入力され、レジスタ８４にデータＸ８が入力
されることによりデータＸ１、Ｘ３、Ｘ５、Ｘ７がレジ
スタ回路７０に格納され（図８（ｂ））、データＸ２、
Ｘ４、Ｘ６、Ｘ８がレジスタ回路８０に格納される（図
８（ｃ））。
０からデータ列Ｘ１〜Ｘ８がＸ１、Ｘ２、Ｘ３、Ｘ４、
Ｘ５、Ｘ６、Ｘ７、Ｘ８の順序で１サイクル毎に読み出
され、該メモリ１０の出力がパイプラインレジスタ３０
に入力される（図８（ａ））。このパイプラインレジス
タ３０からデータＸ１、Ｘ２、Ｘ３、Ｘ４、Ｘ５、Ｘ
６、Ｘ７、Ｘ８が出力され、マルチプレクサ４０により
該パイプラインレジスタ３０の出力が選択され、積和演
算器３００の中のレジスタ７１にデータＸ１が入力さ
れ、レジスタ８１にデータＸ２が入力され、レジスタ７
２にデータＸ３が入力され、レジスタ８２にデータＸ４
が入力され、レジスタ７３にデータＸ５が入力され、レ
ジスタ８３にデータＸ６が入力され、レジスタ７４にデ
ータＸ７が入力され、レジスタ８４にデータＸ８が入力
されることによりデータＸ１、Ｘ３、Ｘ５、Ｘ７がレジ
スタ回路７０に格納され（図８（ｂ））、データＸ２、
Ｘ４、Ｘ６、Ｘ８がレジスタ回路８０に格納される（図
８（ｃ））。
【００３０】更に積和演算器３００の中では、データＸ
１、Ｘ３、Ｘ５、Ｘ７を保持しているレジスタ回路７０
のビットシフトレジスタ７１〜７４から１サイクル毎に
順次シフトアウトされる最下位２ビットのうちの上位ビ
ットはバス９０に上位ビットスライスデータ列Ａ１、Ａ
３、．．．Ａ１３、Ａ１５として出力され、該２ビット
のうちの下位ビットはバス１１０に下位ビットスライス
データ列Ａ２、Ａ４、．．．Ａ１４、Ａ１６として出力
され、データＸ２、Ｘ４、Ｘ６、Ｘ８を保持しているレ
ジスタ回路８０のビットシフトレジスタ８１〜８４から
１サイクル毎に順次シフトアウトされる最下位２ビット
のうちの上位ビットはバス１１０に上位ビットスライス
データ列Ｂ１、Ｂ３、．．．Ｂ１３、Ｂ１５として出力
され、該２ビットのうちの下位ビットはバス１２０に下
位ビットスライスデータ列Ｂ２、Ｂ４、．．．Ｂ１４、
Ｂ１６として出力され、レジスタ回路７０から出力され
るデータ列Ａ１、Ａ３、．．．Ａ１３、Ａ１５がシフト
レジスタ１３０に入力され（図９（ａ））、レジスタ回
路７０から出力されるデータ列Ａ２、Ａ４、．．．Ａ１
４、Ａ１６がシフトレジスタ１５０に入力され（図９
（ｂ））、レジスタ回路８０から出力されるデータ列Ｂ
１、Ｂ３、．．．Ｂ１３、Ｂ１５がシフトレジスタ１４
０に入力され（図９（ｃ））、レジスタ回路８０から出
力されるデータ列Ｂ２、Ｂ４、．．．Ｂ１４、Ｂ１６が
シフトレジスタ１６０に入力される（図９（ｄ））。シ
フトレジスタ１３０に入力されたデータ列Ａ１、Ａ
３、．．．Ａ１３、Ａ１５の各データは、１サイクル後
にＲＡＣ１７１の第１入力に入力され、３サイクル後に
ＲＡＣ１７２の第１入力に入力され、５サイクル後にＲ
ＡＣ１７３の第１入力に入力され、７サイクル後にＲＡ
Ｃ１７４の第１入力に入力される。シフトレジスタ１５
０に入力されたデータ列Ａ２、Ａ４、．．．Ａ１４、Ａ
１６の各データは、１サイクル後にＲＡＣ１７１の第２
入力に入力され、３サイクル後にＲＡＣ１７２の第２入
力に入力され、５サイクル後にＲＡＣ１７３の第２入力
に入力され、７サイクル後にＲＡＣ１７４の第２入力に
入力される。シフトレジスタ１４０に入力されたデータ
列Ｂ１、Ｂ３、．．．Ｂ１３、Ｂ１５の各データは、０
サイクル後にＲＡＣ１７５の第１入力に入力され、２サ
イクル後にＲＡＣ１７６の第１入力に入力され、４サイ
クル後にＲＡＣ１７７の第１入力に入力され、６サイク
ル後にＲＡＣ１７８の第１入力に入力される。シフトレ
ジスタ１６０に入力されたデータ列Ｂ２、Ｂ４、．．．
Ｂ１４、Ｂ１６の各データは、０サイクル後にＲＡＣ１
７５の第２入力に入力され、２サイクル後にＲＡＣ１７
６の第２入力に入力され、４サイクル後にＲＡＣ１７７
の第２入力に入力され、６サイクル後にＲＡＣ１７８の
第２入力に入力される。ＲＯＭ／累算回路１７０のＲＡ
Ｃ１７１〜１７４は、１サイクル毎にデータ列Ａ１、Ａ
３、．．．Ａ１３、Ａ１５とデータ列Ａ２、Ａ
４、．．．Ａ１４、Ａ１６とに対応している部分積を８
サイクルの期間で累算する。ＲＯＭ／累算回路１７０の
ＲＡＣ１７５〜１７８は、１サイクル毎にデータ列Ｂ
１、Ｂ３、．．．Ｂ１３、Ｂ１５とデータ列Ｂ２、Ｂ
４、．．．Ｂ１４、Ｂ１６とに対応している部分積を８
サイクルの期間で累算する。この結果、ＲＯＭ／累算回
路１７０からＲＡＣ１７５、１７１、１７６、１７２、
１７７、１７３、１７８、１７４の順序で最終累算結果
Ｆ２、Ｆ１、Ｆ４、Ｆ３、Ｆ６、Ｆ５、Ｆ８、Ｆ７が１
サイクル毎に出力され、マルチプレクサ１８０がデータ
Ｆ２、Ｆ１、Ｆ４、Ｆ３、Ｆ６、Ｆ５、Ｆ８、Ｆ７を１
サイクル毎に選択し、パイプラインレジスタ１９０にマ
ルチプレクサ１８０の出力が入力される（図１０
（ａ））。
１、Ｘ３、Ｘ５、Ｘ７を保持しているレジスタ回路７０
のビットシフトレジスタ７１〜７４から１サイクル毎に
順次シフトアウトされる最下位２ビットのうちの上位ビ
ットはバス９０に上位ビットスライスデータ列Ａ１、Ａ
３、．．．Ａ１３、Ａ１５として出力され、該２ビット
のうちの下位ビットはバス１１０に下位ビットスライス
データ列Ａ２、Ａ４、．．．Ａ１４、Ａ１６として出力
され、データＸ２、Ｘ４、Ｘ６、Ｘ８を保持しているレ
ジスタ回路８０のビットシフトレジスタ８１〜８４から
１サイクル毎に順次シフトアウトされる最下位２ビット
のうちの上位ビットはバス１１０に上位ビットスライス
データ列Ｂ１、Ｂ３、．．．Ｂ１３、Ｂ１５として出力
され、該２ビットのうちの下位ビットはバス１２０に下
位ビットスライスデータ列Ｂ２、Ｂ４、．．．Ｂ１４、
Ｂ１６として出力され、レジスタ回路７０から出力され
るデータ列Ａ１、Ａ３、．．．Ａ１３、Ａ１５がシフト
レジスタ１３０に入力され（図９（ａ））、レジスタ回
路７０から出力されるデータ列Ａ２、Ａ４、．．．Ａ１
４、Ａ１６がシフトレジスタ１５０に入力され（図９
（ｂ））、レジスタ回路８０から出力されるデータ列Ｂ
１、Ｂ３、．．．Ｂ１３、Ｂ１５がシフトレジスタ１４
０に入力され（図９（ｃ））、レジスタ回路８０から出
力されるデータ列Ｂ２、Ｂ４、．．．Ｂ１４、Ｂ１６が
シフトレジスタ１６０に入力される（図９（ｄ））。シ
フトレジスタ１３０に入力されたデータ列Ａ１、Ａ
３、．．．Ａ１３、Ａ１５の各データは、１サイクル後
にＲＡＣ１７１の第１入力に入力され、３サイクル後に
ＲＡＣ１７２の第１入力に入力され、５サイクル後にＲ
ＡＣ１７３の第１入力に入力され、７サイクル後にＲＡ
Ｃ１７４の第１入力に入力される。シフトレジスタ１５
０に入力されたデータ列Ａ２、Ａ４、．．．Ａ１４、Ａ
１６の各データは、１サイクル後にＲＡＣ１７１の第２
入力に入力され、３サイクル後にＲＡＣ１７２の第２入
力に入力され、５サイクル後にＲＡＣ１７３の第２入力
に入力され、７サイクル後にＲＡＣ１７４の第２入力に
入力される。シフトレジスタ１４０に入力されたデータ
列Ｂ１、Ｂ３、．．．Ｂ１３、Ｂ１５の各データは、０
サイクル後にＲＡＣ１７５の第１入力に入力され、２サ
イクル後にＲＡＣ１７６の第１入力に入力され、４サイ
クル後にＲＡＣ１７７の第１入力に入力され、６サイク
ル後にＲＡＣ１７８の第１入力に入力される。シフトレ
ジスタ１６０に入力されたデータ列Ｂ２、Ｂ４、．．．
Ｂ１４、Ｂ１６の各データは、０サイクル後にＲＡＣ１
７５の第２入力に入力され、２サイクル後にＲＡＣ１７
６の第２入力に入力され、４サイクル後にＲＡＣ１７７
の第２入力に入力され、６サイクル後にＲＡＣ１７８の
第２入力に入力される。ＲＯＭ／累算回路１７０のＲＡ
Ｃ１７１〜１７４は、１サイクル毎にデータ列Ａ１、Ａ
３、．．．Ａ１３、Ａ１５とデータ列Ａ２、Ａ
４、．．．Ａ１４、Ａ１６とに対応している部分積を８
サイクルの期間で累算する。ＲＯＭ／累算回路１７０の
ＲＡＣ１７５〜１７８は、１サイクル毎にデータ列Ｂ
１、Ｂ３、．．．Ｂ１３、Ｂ１５とデータ列Ｂ２、Ｂ
４、．．．Ｂ１４、Ｂ１６とに対応している部分積を８
サイクルの期間で累算する。この結果、ＲＯＭ／累算回
路１７０からＲＡＣ１７５、１７１、１７６、１７２、
１７７、１７３、１７８、１７４の順序で最終累算結果
Ｆ２、Ｆ１、Ｆ４、Ｆ３、Ｆ６、Ｆ５、Ｆ８、Ｆ７が１
サイクル毎に出力され、マルチプレクサ１８０がデータ
Ｆ２、Ｆ１、Ｆ４、Ｆ３、Ｆ６、Ｆ５、Ｆ８、Ｆ７を１
サイクル毎に選択し、パイプラインレジスタ１９０にマ
ルチプレクサ１８０の出力が入力される（図１０
（ａ））。
【００３１】パイプラインレジスタ１９０の出力はマル
チプレクサ５０に選択され、該マルチプレクサ５０から
データ列Ｆ１〜Ｆ８がＦ２、Ｆ１、Ｆ４、Ｆ３、Ｆ６、
Ｆ５、Ｆ８、Ｆ７の順序で１サイクル毎に出力され、バ
タフライ演算器６０の中のレジスタ６２にデータＦ２、
Ｆ４、Ｆ６、Ｆ８が２サイクル毎に格納される（図１０
（ｂ））。また、バタフライ演算器６０の中のレジスタ
６１にデータＦ１、Ｆ３、Ｆ５、Ｆ７が２サイクル毎に
格納される（図１０（ｃ））。
チプレクサ５０に選択され、該マルチプレクサ５０から
データ列Ｆ１〜Ｆ８がＦ２、Ｆ１、Ｆ４、Ｆ３、Ｆ６、
Ｆ５、Ｆ８、Ｆ７の順序で１サイクル毎に出力され、バ
タフライ演算器６０の中のレジスタ６２にデータＦ２、
Ｆ４、Ｆ６、Ｆ８が２サイクル毎に格納される（図１０
（ｂ））。また、バタフライ演算器６０の中のレジスタ
６１にデータＦ１、Ｆ３、Ｆ５、Ｆ７が２サイクル毎に
格納される（図１０（ｃ））。
【００３２】更にバタフライ演算器６０の中では、レジ
スタ６２の正出力からデータ列Ｆ２、Ｆ４、Ｆ６、Ｆ８
が２サイクル毎に出力され、レジスタ６２の負出力から
データ列Ｆ２、Ｆ４、Ｆ６、Ｆ８の反転データ列！Ｆ
２、！Ｆ４、！Ｆ６、！Ｆ８がこの順序で２サイクル毎
に出力され、マルチプレクサ６３によりデータ列Ｆ２、
Ｆ４、Ｆ６、Ｆ８とデータ列！Ｆ２、！Ｆ４、！Ｆ６、
！Ｆ８が！Ｆ２、Ｆ２、！Ｆ４、Ｆ４、！Ｆ６、Ｆ６、
！Ｆ８、Ｆ８の順序でレジスタ６２の正出力と負出力を
交互に選択され、レジスタ６４にマルチプレクサ６３の
出力が格納される（図１０（ｄ））。並列加算器６５が
レジスタ６１とレジスタ６４の出力を加算することによ
りデータｘ８＝Ｆ１−Ｆ２、ｘ１＝Ｆ１＋Ｆ２、ｘ７＝
Ｆ３−Ｆ４、ｘ２＝Ｆ３＋Ｆ４、ｘ６＝Ｆ５−Ｆ６、ｘ
３＝Ｆ５＋Ｆ６、ｘ５＝Ｆ７−Ｆ８、ｘ４＝Ｆ７＋Ｆ８
が１サイクル毎に出力され、パイプラインレジスタ６６
に並列加算器６５の出力が格納される（図１０
（ｅ））。
スタ６２の正出力からデータ列Ｆ２、Ｆ４、Ｆ６、Ｆ８
が２サイクル毎に出力され、レジスタ６２の負出力から
データ列Ｆ２、Ｆ４、Ｆ６、Ｆ８の反転データ列！Ｆ
２、！Ｆ４、！Ｆ６、！Ｆ８がこの順序で２サイクル毎
に出力され、マルチプレクサ６３によりデータ列Ｆ２、
Ｆ４、Ｆ６、Ｆ８とデータ列！Ｆ２、！Ｆ４、！Ｆ６、
！Ｆ８が！Ｆ２、Ｆ２、！Ｆ４、Ｆ４、！Ｆ６、Ｆ６、
！Ｆ８、Ｆ８の順序でレジスタ６２の正出力と負出力を
交互に選択され、レジスタ６４にマルチプレクサ６３の
出力が格納される（図１０（ｄ））。並列加算器６５が
レジスタ６１とレジスタ６４の出力を加算することによ
りデータｘ８＝Ｆ１−Ｆ２、ｘ１＝Ｆ１＋Ｆ２、ｘ７＝
Ｆ３−Ｆ４、ｘ２＝Ｆ３＋Ｆ４、ｘ６＝Ｆ５−Ｆ６、ｘ
３＝Ｆ５＋Ｆ６、ｘ５＝Ｆ７−Ｆ８、ｘ４＝Ｆ７＋Ｆ８
が１サイクル毎に出力され、パイプラインレジスタ６６
に並列加算器６５の出力が格納される（図１０
（ｅ））。
【００３３】そして、マルチプレクサ２００はパイプラ
インレジスタ６６の出力を選択し、次段のパイプライン
レジスタ２１０にマルチプレクサ２００の出力が入力さ
れる（図１０（ｆ））。つまり、メモリ２２０にデータ
ｘ８、ｘ１、ｘ７、ｘ２、ｘ６、ｘ３、ｘ５、ｘ４が１
サイクル毎に入力され、データｘ１、ｘ２、ｘ３、ｘ
４、ｘ５、ｘ６、ｘ７、ｘ８がメモリ２２０の中の連続
アドレスに格納されるようにアドレス発生器２３０から
アドレスが発生される。
インレジスタ６６の出力を選択し、次段のパイプライン
レジスタ２１０にマルチプレクサ２００の出力が入力さ
れる（図１０（ｆ））。つまり、メモリ２２０にデータ
ｘ８、ｘ１、ｘ７、ｘ２、ｘ６、ｘ３、ｘ５、ｘ４が１
サイクル毎に入力され、データｘ１、ｘ２、ｘ３、ｘ
４、ｘ５、ｘ６、ｘ７、ｘ８がメモリ２２０の中の連続
アドレスに格納されるようにアドレス発生器２３０から
アドレスが発生される。
【００３４】以上の動作を８行分パイプライン的に行う
ことにより、逆方向の１次元ＤＣＴを実現する。
ことにより、逆方向の１次元ＤＣＴを実現する。
【００３５】（実施例２）本発明の第２の実施例に係る
順方向ＤＣＴプロセッサは、図１１に示すように、図１
の構成から３個のパイプラインレジスタ３０，６６，１
９０と３個のマルチプレクサ４０，５０，２００とを取
り除き、メモリ１０の出力をバタフライ演算器６０の入
力に直結し、該バタフライ演算器６０の出力を積和演算
器３００の入力に直結し、かつ該積和演算器３００の出
力をパイプラインレジスタ２１０に直結したものであ
る。ただし、本実施例では順方向ＤＣＴの演算精度に適
したビット幅が採用され、バタフライ演算器６０の入力
は１６ビット幅であり、積和演算器３００の出力も１６
ビット幅となっている。ＲＯＭ／累算回路１７０には、
順方向ＤＣＴのみのためのベクトル内積の部分和を格納
している。
順方向ＤＣＴプロセッサは、図１１に示すように、図１
の構成から３個のパイプラインレジスタ３０，６６，１
９０と３個のマルチプレクサ４０，５０，２００とを取
り除き、メモリ１０の出力をバタフライ演算器６０の入
力に直結し、該バタフライ演算器６０の出力を積和演算
器３００の入力に直結し、かつ該積和演算器３００の出
力をパイプラインレジスタ２１０に直結したものであ
る。ただし、本実施例では順方向ＤＣＴの演算精度に適
したビット幅が採用され、バタフライ演算器６０の入力
は１６ビット幅であり、積和演算器３００の出力も１６
ビット幅となっている。ＲＯＭ／累算回路１７０には、
順方向ＤＣＴのみのためのベクトル内積の部分和を格納
している。
【００３６】図１１の順方向ＤＣＴプロセッサの動作
は、図１の双方向ＤＣＴプロセッサに関する前述の順方
向ＤＣＴの動作説明から明らかであろう。
は、図１の双方向ＤＣＴプロセッサに関する前述の順方
向ＤＣＴの動作説明から明らかであろう。
【００３７】（実施例３）本発明の第３の実施例に係る
逆方向ＤＣＴプロセッサは、図１２に示すように、図１
の構成から３個のパイプラインレジスタ３０，６６，１
９０と３個のマルチプレクサ４０，５０，２００とを取
り除き、メモリ１０の出力を積和演算器３００の入力に
直結し、該積和演算器３００の出力をバタフライ演算器
６０の入力に直結し、かつ該バタフライ演算器６０の出
力をパイプラインレジスタ２１０に直結したものであ
る。積和演算器３００の出力及びバタフライ演算器６０
の入力は、いずれも３４ビット幅である。ＲＯＭ／累算
回路１７０には、逆方向ＤＣＴのみのためのベクトル内
積の部分和を格納している。
逆方向ＤＣＴプロセッサは、図１２に示すように、図１
の構成から３個のパイプラインレジスタ３０，６６，１
９０と３個のマルチプレクサ４０，５０，２００とを取
り除き、メモリ１０の出力を積和演算器３００の入力に
直結し、該積和演算器３００の出力をバタフライ演算器
６０の入力に直結し、かつ該バタフライ演算器６０の出
力をパイプラインレジスタ２１０に直結したものであ
る。積和演算器３００の出力及びバタフライ演算器６０
の入力は、いずれも３４ビット幅である。ＲＯＭ／累算
回路１７０には、逆方向ＤＣＴのみのためのベクトル内
積の部分和を格納している。
【００３８】図１２の逆方向ＤＣＴプロセッサの動作
は、図１の双方向ＤＣＴプロセッサに関する前述の逆方
向ＤＣＴの動作説明から明らかであろう。
は、図１の双方向ＤＣＴプロセッサに関する前述の逆方
向ＤＣＴの動作説明から明らかであろう。
【００３９】なお、上記各実施例ではＤＣＴに話題を限
定したが、本発明は他の直交変換にも適用可能である。
定したが、本発明は他の直交変換にも適用可能である。
【００４０】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、小規模の順方向、逆方向及び双方向の直交変換装置
の実現が可能となり、集積化された直交変換装置のチッ
プ面積が小さくなる本発明の実用的効果は大きい。
ば、小規模の順方向、逆方向及び双方向の直交変換装置
の実現が可能となり、集積化された直交変換装置のチッ
プ面積が小さくなる本発明の実用的効果は大きい。
【００４１】また、本発明のバタフライ演算器によれ
ば、入力データの並べ替えをせずに小規模回路でバタフ
ライ演算を実行できる。
ば、入力データの並べ替えをせずに小規模回路でバタフ
ライ演算を実行できる。
【図１】本発明の第１の実施例に係る双方向ＤＣＴプロ
セッサの構成を示すブロック図である。
セッサの構成を示すブロック図である。
【図２】図１中の積和演算器の内部構成を示すブロック
図である。
図である。
【図３】図２中の１つのＲＯＭ／累算器の内部構成を示
すブロック図である。
すブロック図である。
【図４】図１中のバタフライ演算器の内部構成を示すブ
ロック図である。
ロック図である。
【図５】図１の双方向ＤＣＴプロセッサの順方向動作の
第１のタイミング図である。
第１のタイミング図である。
【図６】図１の双方向ＤＣＴプロセッサの順方向動作の
第２のタイミング図である。
第２のタイミング図である。
【図７】図１の双方向ＤＣＴプロセッサの順方向動作の
第３のタイミング図である。
第３のタイミング図である。
【図８】図１の双方向ＤＣＴプロセッサの逆方向動作の
第１のタイミング図である。
第１のタイミング図である。
【図９】図１の双方向ＤＣＴプロセッサの逆方向動作の
第２のタイミング図である。
第２のタイミング図である。
【図１０】図１の双方向ＤＣＴプロセッサの逆方向動作
の第３のタイミング図である。
の第３のタイミング図である。
【図１１】本発明の第２の実施例に係る順方向ＤＣＴプ
ロセッサの構成を示すブロック図である。
ロセッサの構成を示すブロック図である。
【図１２】本発明の第３の実施例に係る逆方向ＤＣＴプ
ロセッサの構成を示すブロック図である。
ロセッサの構成を示すブロック図である。
１０ メモリ（第１のメモリ） ２０ アドレス発生器（第１のアドレス発生器） ３０ パイプラインレジスタ ４０ マルチプレクサ（第１のマルチプレクサ） ５０ マルチプレクサ（第２のマルチプレクサ） ６０ バタフライ演算器 ６１ レジスタ（第１のレジスタ） ６２ レジスタ（第２のレジスタ） ６３ マルチプレクサ ６４ レジスタ（第３のレジスタ） ６５ 並列加算器 ６６ パイプラインレジスタ ７０ レジスタ回路（第１のレジスタ回路） ７１〜７４ ビットシフトレジスタ ８０ レジスタ回路（第２のレジスタ回路） ８１〜８４ ビットシフトレジスタ ９０ バス（第１のバス） １００ バス（第２のバス） １１０ バス（第３のバス） １２０ バス（第４のバス） １３０ シフトレジスタ（第１のシフトレジスタ） １３１〜１３７ レジスタ １４０ シフトレジスタ（第２のシフトレジスタ） １４１〜１４６ レジスタ １５０ シフトレジスタ（第３のシフトレジスタ） １５１〜１５７ レジスタ １６０ シフトレジスタ（第４のシフトレジスタ） １６１〜１６６ レジスタ １７０ ＲＯＭ／累算回路 １７１〜１７８ ＲＯＭ／累算器（ＲＡＣ） １８０ マルチプレクサ（Ｎ入力マルチプレクサ） １９０ パイプラインレジスタ ２００ マルチプレクサ（第３のマルチプレクサ） ２１０ パイプラインレジスタ ２２０ メモリ（第２のメモリ） ２３０ アドレス発生器（第２のアドレス発生器） ３００ 積和演算器 ３１１ ＲＯＭ ３１２ マルチプレクサ ３１３ ＲＯＭ ３１４ 並列加算器 ３１５ シフトレジスタ ３１６ 初期値設定器
Claims (4)
- 【請求項１】 ２次元の要素データを保持する第１のメ
モリを有し、 第１のアドレス発生器を有し、前記第１のアドレス発生
器のアドレス出力を前記第１のメモリのアドレス入力に
接続し、 バタフライ演算器と、２入力の第１と第２のマルチプレ
クサとを有し、前記第１のメモリの出力を前記第１のマ
ルチプレクサの第１入力と前記第２のマルチプレクサの
第１入力に接続し、前記第２のマルチプレクサの出力を
前記バタフライ演算器の入力に接続し、前記バタフライ
演算器の出力を前記第１のマルチプレクサの第２入力に
接続し、 各々ＬＳＢからＭＳＢの順序でＰ（Ｐは整数）ビットづ
つシフトアウトしかつ互いに幅が異なるＮ／２個（Ｎは
偶数）のビットシフトレジスタからそれぞれなる第１と
第２のレジスタ回路を有し、前記第１のマルチプレクサ
の出力を前記第１のレジスタ回路と前記第２のレジスタ
回路の各ビットシフトレジスタの入力に接続し、 第１から第２Ｐのバスを有し、前記第１のレジスタ回路
の全レジスタのＰビット出力を前記第１、第３、．．．
第２Ｐ−１のバスにまとめ、前記第２のレジスタ回路の
全レジスタのＰビット出力を前記第２、第４、．．．第
２Ｐのバスにまとめ、 各々Ｎ−１個の同じビット幅を持つレジスタからなる第
１、第３、．．．第２Ｐ−１のシフトレジスタを有し、
各々Ｎ−２個の同じビット幅を持つレジスタからなる第
２、第４、．．．第２Ｐのシフトレジスタを有し、前記
第１、第３、．．．第２Ｐ−１のバスを前記第１、第
３、．．．第２Ｐ−１のシフトレジスタの入力に接続
し、前記第２、第４、．．．第２Ｐのバスを前記第２、
第４、．．．第２Ｐのシフトレジスタの入力に接続し、 分布演算による直交変換の部分積を累算するためのＮ個
のＲＯＭ／累算器からなるＰ入力のＲＯＭ／累算回路を
有し、前記第１、第３、．．．第２Ｐ−１のシフトレジ
スタの１番、３番、．．．Ｎ−１番目のレジスタの１番
目からＰ番目の出力を前記ＲＯＭ／累算回路の１番、２
番、．．．Ｎ／２番目のＲＯＭ／累算器の１番目からＰ
番目の入力に接続し、前記第２、第４、．．．第２Ｐの
バスを前記ＲＯＭ／累算回路のＮ／２＋１番目のＲＯＭ
／累算器の入力に接続し、前記第２、第４、．．．第２
Ｐのシフトレジスタの２番、４番、．．．Ｎ−２番目の
レジスタの１番目からＰ番目の出力を前記ＲＯＭ／累算
回路のＮ／２＋２番、Ｎ／２＋３番、．．．Ｎ番目のＲ
ＯＭ／累算器の１番目からＰ番目の入力に接続し、 Ｎ入力マルチプレクサを有し、前記ＲＯＭ／累算回路の
出力を前記Ｎ入力マルチプレクサのＮ個の入力に接続
し、 第３のマルチプレクサを有し、前記Ｎ入力マルチプレク
サの出力を前記第２のマルチプレクサの第２入力と前記
第３のマルチプレクサの第１入力に接続し、前記バタフ
ライ演算器の出力を前記第３のマルチプレクサの第２入
力に接続し、 ２次元の要素データを保持する第２のメモリを有し、前
記第３のマルチプレクサの出力を前記第２のメモリの入
力に接続し、 第２のアドレス発生器を有し、前記第２のアドレス発生
器のアドレス出力を前記第２のメモリのアドレス入力に
接続したことを特徴とする双方向の直交変換装置。 - 【請求項２】 請求項１記載の双方向直交変換装置の構
成から前記第１と第２と第３のマルチプレクサを取り除
き、 前記第１のメモリの出力を前記バタフライ演算器の入力
に接続し、前記バタフライ演算器の出力を前記第１のレ
ジスタ回路の入力と前記第２のレジスタ回路の入力に接
続し、前記Ｎ入力マルチプレクサの出力を前記第２のメ
モリの入力に接続したことを特徴とする順方向直交変換
装置。 - 【請求項３】 請求項１記載の双方向直交変換装置の構
成から前記第１と第２と第３のマルチプレクサを取り除
き、 前記第１のメモリの出力を前記第１のレジスタ回路の入
力と前記第２のレジスタ回路の入力に接続し、前記Ｎ入
力マルチプレクサの出力を前記バタフライ演算器の入力
に接続し、前記バタフライ演算器の出力を前記第２のメ
モリの入力に接続したことを特徴とする逆方向直交変換
装置。 - 【請求項４】 第１と第２と第３のレジスタと、２入力
のマルチプレクサと、２入力の並列加算器とを有し、 前記第１と第２のレジスタの入力を互いに接続し、前記
第２のレジスタの正の出力を前記マルチプレクサの第１
入力に接続し、前記第２のレジスタの負の出力を前記マ
ルチプレクサの第２入力に接続し、前記マルチプレクサ
の出力を前記第３のレジスタの入力に接続し、前記第１
のレジスタの出力を前記並列加算器の第１入力に接続
し、前記第３のレジスタの出力を前記並列加算器の第２
入力に接続したことを特徴とするバタフライ演算器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6307244A JP2677969B2 (ja) | 1993-12-27 | 1994-12-12 | 直交変換装置 |
| US08/364,037 US5477478A (en) | 1993-12-27 | 1994-12-27 | Orthogonal transform processor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-330094 | 1993-12-27 | ||
| JP33009493 | 1993-12-27 | ||
| JP6307244A JP2677969B2 (ja) | 1993-12-27 | 1994-12-12 | 直交変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07234864A JPH07234864A (ja) | 1995-09-05 |
| JP2677969B2 true JP2677969B2 (ja) | 1997-11-17 |
Family
ID=26565032
Family Applications (1)
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