KR100999875B1 - 버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치 - Google Patents

버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치 Download PDF

Info

Publication number
KR100999875B1
KR100999875B1 KR1020080097884A KR20080097884A KR100999875B1 KR 100999875 B1 KR100999875 B1 KR 100999875B1 KR 1020080097884 A KR1020080097884 A KR 1020080097884A KR 20080097884 A KR20080097884 A KR 20080097884A KR 100999875 B1 KR100999875 B1 KR 100999875B1
Authority
KR
South Korea
Prior art keywords
signal
response
burst
signals
enable
Prior art date
Application number
KR1020080097884A
Other languages
English (en)
Other versions
KR20100038792A (ko
Inventor
이주현
이인재
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020080097884A priority Critical patent/KR100999875B1/ko
Priority to JP2008329849A priority patent/JP2010092577A/ja
Priority to US12/319,063 priority patent/US8014227B2/en
Publication of KR20100038792A publication Critical patent/KR20100038792A/ko
Application granted granted Critical
Publication of KR100999875B1 publication Critical patent/KR100999875B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 제1 및 제2 버스트신호에 응답하여 클럭신호로부터 제1 및 제2 내부클럭신호를 생성하는 클럭신호생성부; 상기 제1 및 제2 내부클럭신호에 응답하여 구동되어, 리드 또는 라이트 동작 시 상기 제1 및 제2 버스트신호에 따라 인에이블 구간이 조절되는 제1 및 제2 제어신호를 생성하는 제어신호생성부; 및 상기 제1 및 제2 버스트신호에 응답하여 버스트 종료신호를 생성하는 버스트 종료신호생성부를 포함하되, 상기 제1 제어신호는 상기 버스트 종료신호에 응답하여 디스에이블되는 버스트길이 제어회로를 제공한다.
Figure R1020080097884
버스트 길이, BL16, 버스트종료신호

Description

버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치{BURST LENGTH CONTROL CIRCUIT AND SEMICONDUCTOR MEMORY DEVICE USING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 구체적으로는 버스트길이에 따라 리드 또는 라이트 동작들을 고속으로 수행할 수 있도록 한 버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치에 관한 것이다.
잘 알려진 바와 같이, 데이터 입출력시에 클럭의 상승 에지 및 하강 에지 모두에서 각각 동기되어 데이터를 입출력할 수 있도록 하는 DDR(Double Data Rate)은 연속적인 리드 또는 라이트 동작들을 효과적으로 수행하기 위해 버스트 모드(BURST MODE)에서 동작한다.
버스트 모드에서는 BL4, BL8 등이 제공된다. 여기서, BL4는 버스트길이(Burst Length)가 4로 설정되어 하나의 커맨드에 의해 4 비트의 데이터가 입출력되는 모드를 말하고, BL8은 8비트의 데이터가 출력되는 모드를 말한다.
한편, DDR에서는 프리패치 기능을 사용하는데, 일반적으로 DDR은 2비트 프리 패치가 적용되어 2비트의 데이터가 연속출력되고, DDR2는 4비트 프리패치가 적용되어 4비트의 데이터가 연속출력된다.
도 1은 4비트 프리패치가 적용된 DDR2에서 사용되는 일반적인 버스트길이 제어회로의 상세 회로도이다.
도시된 바와 같이, 종래의 버스트길이 제어회로는 버스트길이를 설정하기 위한 버스트신호(SBL4), 외부 리드 명령에 의해 인에이블되는 리드신호(IRDP) 및 외부 라이트 명령에 의해 인에이블되는 라이트신호(IWTP)를 입력받아 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)를 생성한다. 여기서, 버퍼제어신호(FYBST)는 데이터입출력버퍼의 인에이블 구간을 제어하기 위한 신호이고, 컬럼제어신호(IYBST)는 데이터입출력라인과 센스앰프 간의 데이터 전달을 위한 컬럼선택신호(YI)를 생성하기 위한 신호이다.
이하, 도 1에 도시된 버스트길이 제어회로의 동작을 설명하되, BL4와 BL8로 나누어 설명한다.
우선, BL4에서 버스트신호(SBL4)는 하이레벨이므로, PMOS 트랜지스터(P10)가 턴온되어 노드(nd10)는 하이레벨로 풀업 구동된다. 노드(nd10)의 신호는 클럭신호(BCKB)에 동기되어 선택적으로 턴온되는 전달게이트(T10, T11, T12)를 통해 전달되어 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)를 로우레벨로 설정한다. 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)가 모두 로우레벨인 경우 데이터입출력버퍼는 디스에이블 상태를 유지하고, 컬럼선택신호(YI)는 생성되지 않는다. 기본적으로, 4비트 프리패치가 적용된 DDR2의 경우 버퍼제어신호(FYBST) 및 컬럼제어신 호(IYBST)의 제어에 관계없이 4비트의 데이터가 데이터입출력버퍼를 통해 입출력된다.
다음으로, BL8에서 버스트신호(SBL4)는 로우레벨이다. 이때, 리셋신호(RST)에 의해 노드(nd10)는 하이레벨로 초기화되고, 클럭신호(BCKB)에 동기되어 턴온되는 전달게이트(T10)에 의해 노드(nd12)도 하이레벨로 초기화되므로, 낸드게이트(ND11)는 하이레벨을 출력한다. 로우레벨의 버스트신호(SBL4)와 하이레벨의 낸드게이트(ND11)의 출력신호에 의해 NMOS 트랜지스터(N10)가 턴온되고, 리드신호(IRDP) 및 라이트신호(IWTP)에 의해 NMOS 트랜지스터(N11) 또는 NMOS 트랜지스터(N12)가 턴온된 상태이므로, 노드(nd10)는 로우레벨로 풀다운 구동된다. 노드(nd10)의 신호는 클럭신호(BCKB)에 동기되어 선택적으로 턴온되는 전달게이트(T10, T11, T12)를 통해 전달되어 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)를 하이레벨로 천이시킨다.
이때, 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)의 인에이블 구간은 노드(nd12)의 레벨 천이구간에 따라 결정된다. 이를 구체적으로 살펴보면 다음과 같다. NMOS 트랜지스터(N10)가 턴온되어 로우레벨로 풀다운 구동된 노드(nd10)의 신호는 클럭신호(BCKB)의 하강 에지에 동기되어 턴온되는 전달게이트(T10)에 의해 노드(nd12)로 전달된다. 클럭신호(BCKB)의 상승 에지에서 로우레벨의 노드(nd12)의 신호가 입력되면 낸드게이트(ND11)는 로우레벨을 출력하고, 이에 따라 PMOS 트랜지스터(P10)가 턴온되어 노드(nd10)를 하이레벨로 풀업 구동한다. 하이레벨의 노드(nd10)의 신호는 클럭신호(BCKB)의 하강 에지에 동기되어 턴온되는 전달게이 트(T10)에 의해 노드(nd12)로 전달되어, 노드(nd12)를 하이레벨로 천이시킨다. 이상 살펴본 바와 같이, 노드(nd12)는 클럭신호(BCKB)의 한주기 구간(1tCK) 동안 로우레벨을 유지하므로, 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)의 인에이블 구간도 클럭신호(BCKB)의 한주기 구간(1tCK) 동안으로 설정된다.
컬럼제어신호(IYBST)가 클럭신호(BCKB)의 한주기 구간(1tCK) 동안 하이레벨로 인에이블되면 4비트의 데이터를 연속적으로 입출력하기 위한 컬럼선택신호(YI)를 생성하고, 버퍼제어신호(FYBST)가 클럭신호(BCKB)의 한주기 구간(1tCK) 동안 하이레벨로 인에이블되면 4비트의 데이터가 연속적으로 입출력되도록 데이터입출력버퍼를 인에이블시킨다. 앞서, 살펴본 바와 같이 4비트 프리패치가 적용된 DDR2의 경우 기본적으로, 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)의 제어에 관계없이 4비트의 데이터가 데이터입출력버퍼를 통해 입출력되므로, BL8에서는 8비트의 데이터가 연속적으로 입출력된다.
이상 설명한 종래 기술에 따른 버스트길이 제어회로는 DDR2에서 버스트신호(SBL4)에 의해 BL4 또는 BL8만이 제어가능할 뿐, BL16을 지원하지 못하는 문제점이 있었다.
본 발명은 DDR2에서 BL16을 제공함으로써, 리드 또는 라이트 동작들을 고속으로 수행할 수 있도록 한 버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치를 개시한다.
이를 위해 본 발명은 제1 및 제2 버스트신호에 응답하여 클럭신호로부터 제1 및 제2 내부클럭신호를 생성하는 클럭신호생성부; 상기 제1 및 제2 내부클럭신호에 응답하여 구동되어, 리드 또는 라이트 동작 시 상기 제1 및 제2 버스트신호에 따라 인에이블 구간이 조절되는 제1 및 제2 제어신호를 생성하는 제어신호생성부; 및 상기 제1 및 제2 버스트신호에 응답하여 버스트 종료신호를 생성하는 버스트 종료신호생성부를 포함하되, 상기 제1 제어신호는 상기 버스트 종료신호에 응답하여 디스에이블되는 버스트길이 제어회로를 제공한다.
본 발명에서, 상기 클럭신호생성부는 상기 제1 버스트신호가 인에이블되는 경우 상기 클럭신호를 상기 제1 내부클럭신호로 전달하고, 상기 제2 버스트신호가 인에이블되는 경우 상기 클럭신호를 상기 제1 및 제2 내부클럭신호로 전달하는 것이 바람직하다.
본 발명에서, 상기 클럭신호생성부는 상기 제1 및 제2 버스트신호에 응답하여 상기 클럭신호를 상기 제1 내부클럭신호로 전달하는 제1 전달부; 및 상기 제1 및 제2 버스트신호에 응답하여 상기 클럭신호를 상기 제2 내부클럭신호로 전달하는 제2 전달부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제어신호생성부는 상기 제1 내부클럭신호에 응답하여 구동되고, 상기 제1 및 제2 버스트신호와 리드신호 및 라이트신호에 응답하여 상태신호를 생성하는 상태신호생성부; 상기 상태신호 및 상기 버스트 종료신호를 입력받아 상기 제1 제어신호를 생성하는 제1 제어신호생성부; 상기 제1 내부클럭신호 및 상기 제2 내부클럭신호에 응답하여 구동되고, 상기 상태신호를 입력받아 제1 내지 제3 인에이블신호를 생성하는 인에이블신호생성부; 및 상기 제1 내지 제3 인에이블신호를 입력받아 상기 제2 제어신호를 생성하는 제2 제어신호생성부를 포함하는 것이 바람직하다.
본 발명에서, 상기 상태신호생성부는 상기 제1 내부클럭신호, 상기 제1 및 제2 버스트신호를 입력받아 구동신호를 생성하는 구동신호생성부; 상기 구동신호, 상기 리드신호 및 라이트신호에 응답하여 제1 노드를 구동하는 상태신호구동부를 포함하는 것이 바람직하다.
본 발명에서, 상기 구동신호생성부는 상기 제1 내부클럭신호 및 상기 인에이블신호 생성부로부터 피드백되는 피드백신호를 입력받아 논리연산을 수행하는 제1 논리부; 상기 제1 및 제2 버스트신호를 입력받아 논리연산을 수행하는 제2 논리부; 및 상기 제1 논리부의 출력신호 및 상기 제2 논리부의 출력신호를 입력받아 논리연산을 수행하는 제3 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 상태신호구동부는 전원전압과 상기 제1 노드 사이에 연결되어, 상기 구동신호에 응답하여 상기 제1 노드를 풀업 구동하는 풀업소자; 상기 제1 노드와 제2 노드사이에 연결되어, 상기 구동신호에 응답하여 턴온되는 스위치 소자; 상기 제2 노드와 접지전압 사이에 연결되어, 상기 리드신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제1 풀다운소자; 및 상기 제2 노드와 접지전압 사이에 연결되어, 상기 라이트신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 제어신호 생성부는 전원전압과 제1 노드 사이에 연결되어, 상기 버스트 종료신호에 응답하여 상기 제1 노드를 풀업 구동하는 풀업소자; 상기 제1 노드와 접지전압 사이에 연결되어, 상기 상태신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운소자; 상기 전원전압과 상기 제1 노드 사이에 연결되어, 파워업신호에 응답하여 상기 제1 노드를 초기화하는 초기화소자; 및 상기 제1 노드와 제2 노드사이에 연결된 래치를 포함하는 것이 바람직하다.
본 발명에서, 상기 인에이블신호 생성부는 상기 제1 내부클럭신호에 응답하여 상기 상태신호를 레벨시프트하여 상기 제1 인에이블신호를 생성하는 제1 인에이블신호 생성부; 상기 제2 내부클럭신호에 응답하여 상기 제1 인에이블신호를 레벨시프트하여 상기 제2 인에이블신호를 생성하는 제2 인에이블신호 생성부; 및 상기 제2 내부클럭신호에 응답하여 상기 제2 인에이블신호를 레벨시프트하여 상기 제3 인에이블신호를 생성하는 제3 인에이블신호 생성부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 인에이블신호 생성부는 상기 상태신호를 상기 제1 내부클럭신호의 기설정된 주기만큼 레벨시프팅하는 레벨시프터; 및 상기 레벨시프터의 출력신호 및 인터럽트 종료신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 인에이블신호 생성부는 상기 제1 인에이블신호를 상기 제2 내부클럭신호의 기설정된 주기만큼 레벨시프팅하는 레벨시프터; 및 상기 레벨시프터의 출력신호 및 인터럽트 종료신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제3 인에이블신호 생성부는 상기 제2 인에이블신호를 상기 제2 내부클럭신호의 기설정된 주기만큼 레벨시프팅하는 레벨시프터; 및 상기 레벨시프터의 출력신호 및 인터럽트 종료신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 제어신호생성부는 상기 제1 내지 제3 인에이블신호 중 적어도 하나의 신호가 인에이블되는 경우 인에이블되는 상기 제2 제어신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 버스트종료신호 생성부는 리드신호 및 라이트신호를 입력받아 제1 신호를 생성하는 신호입력부; 상기 제1 신호에 의해 구동된 신호를 상기 클럭신호에 응답하여 전달하여 제2 신호 및 제1 주기신호를 생성하는 제1 주기신호 생성부; 상기 제1 신호에 의해 구동된 신호를 상기 제2 신호에 응답하여 전달하여 제3 신호 및 제2 주기신호를 생성하는 제2 주기신호 생성부; 상기 제1 신호에 의해 구동된 신호를 상기 제2 및 제3 신호에 응답하여 전달하여 제3 주기신호를 생성하는 제3 주기신호 생성부; 및 상기 제1 및 제2 버스트신호에 응답하여, 상기 제1 내지 제3 주기신호로부터 상기 버스트종료신호의 인에이블 주기를 설정하는 주기설정부를 포함하는 것이 바람직하다.
본 발명에서, 상기 신호입력부는 상기 리드신호 또는 라이트신호가 인에이블되는 경우 인에이블되는 상기 제1 신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 제1 내지 제3 주기신호는 상기 제1 신호가 인에이블되는 경우 각각 기설정된 주기로 생성되는 것이 바람직하다.
본 발명에서, 상기 주기설정부는 상기 제1 및 제2 버스트신호를 입력받아 논리연산을 수행하는 제1 논리부; 상기 제1 논리부의 출력신호와 상기 제1 내지 제3 주기신호를 입력받아 논리연산을 수행하는 제2 논리부; 및 상기 제1 논리부의 출력신호와 상기 제2 논리부의 출력신호를 입력받아 논리연산을 수행하는 제3 논리부를 포함하는 것이 바람직하다.
본 발명에서, 인터럽트신호에 응답하여 인터럽트종료신호를 생성하는 인터럽트종료신호생성부를 더 포함하되, 상기 인터럽트종료신호는 상기 인터럽트신호가 인에이블되는 경우 인에이블되는 것이 바람직하다.
본 발명에서, 상기 제1 및 제2 제어신호는 상기 인터럽트신호가 인에이블되는 경우 디스에이블되는 것이 바람직하다.
또한, 본 발명은 적어도 하나의 내부클럭신호에 의해 구동되어, 리드 또는 라이트 동작 시 버스트모드에 따라 인에이블 구간이 조절되는 제1 및 제2 제어신호를 생성하되, 상기 제1 제어신호는 상기 버스트모드에 따라 생성된 버스트 종료신호에 응답하여 디스에이블되는 버스트길이 제어회로; 및 상기 제1 및 제2 제어신호에 응답하여 데이터 입출력 동작을 제어하는 데이터 입출력제어부를 포함하는 반도체 메모리 장치를 제공한다.
본 발명에서, 상기 버스트길이 제어회로는 상기 버스트모드를 설정하기 위한 제1 및 제2 버스트신호에 응답하여 클럭신호로부터 제1 및 제2 내부클럭신호를 생성하는 클럭신호생성부; 상기 제1 및 제2 내부클럭신호에 응답하여 구동되어, 상기 리드 또는 라이트 동작 시 상기 제1 및 제2 버스트신호에 따라 인에이블 구간이 조절되는 상기 제1 및 제2 제어신호를 생성하는 제어신호생성부; 및 상기 제1 및 제2 버스트신호에 응답하여 상기 버스트 종료신호를 생성하는 버스트종료신호생성부를 포함하는 것이 바람직하다.
본 발명에서, 상기 클럭신호생성부는 상기 제1 버스트신호가 인에이블되는 경우 상기 클럭신호를 상기 제1 내부클럭신호로 전달하고, 상기 제2 버스트신호가 인에이블되는 경우 상기 클럭신호를 상기 제1 및 제2 내부클럭신호로 전달하는 것이 바람직하다.
본 발명에서, 상기 제어신호생성부는 상기 제1 내부클럭신호에 응답하여 구동되고, 상기 제1 및 제2 버스트신호와 상기 리드신호 및 라이트신호에 응답하여 상태신호를 생성하는 상태신호생성부; 상기 상태신호 및 상기 버스트 종료신호를 입력받아 상기 제1 제어신호를 생성하는 제1 제어신호생성부; 상기 제1 및 제2 내부클럭신호에 응답하여 구동되고, 상기 상태신호를 입력받아 제1 내지 제3 인에이블신호를 생성하는 인에이블신호생성부; 및 상기 제1 내지 제3 인에이블신호를 입력받아 상기 제2 제어신호를 생성하는 제2 제어신호생성부를 포함하는 것이 바람직하다.
본 발명에서, 상기 상태신호생성부는 상기 제1 내부클럭신호, 상기 제1 및 제2 버스트신호를 입력받아 구동신호를 생성하는 구동신호생성부; 상기 구동신호, 상기 리드신호 및 라이트신호에 응답하여 제1 노드를 구동하는 상태신호구동부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제1 제어신호 생성부는 전원전압과 제1 노드 사이에 연결되어, 상기 버스트 종료신호에 응답하여 상기 제1 노드를 풀업 구동하는 풀업소자; 상기 제1 노드와 접지전압 사이에 연결되어, 상기 상태신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운소자; 상기 전원전압과 상기 제1 노드 사이에 연결되어, 파워업신호에 응답하여 상기 제1 노드를 초기화하는 초기화소자; 및 상기 제1 노드와 제2 노드 사이에 연결된 래치를 포함하는 것이 바람직하다.
본 발명에서, 상기 인에이블신호 생성부는 상기 제1 내부클럭신호에 응답하여 상기 상태신호를 레벨시프트하여 상기 제1 인에이블신호를 생성하는 제1 인에이블신호 생성부; 상기 제2 내부클럭신호에 응답하여 상기 제1 인에이블신호를 레벨시프트하여 상기 제2 인에이블신호를 생성하는 제2 인에이블신호 생성부; 및 상기 제2 내부클럭신호에 응답하여 상기 제2 인에이블신호를 레벨시프트하여 상기 제3 인에이블신호를 생성하는 제3 인에이블신호 생성부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제2 제어신호생성부는 상기 제1 내지 제3 인에이블신호 중 적어도 하나의 신호가 인에이블되는 경우 인에이블되는 제2 제어신호를 생성하는 것이 바람직하다.
본 발명에서, 상기 버스트종료신호 생성부는 상기 리드신호 및 라이트신호를 입력받아 제1 신호를 생성하는 신호입력부; 상기 제1 신호에 의해 구동된 신호를 상기 클럭신호에 응답하여 전달하여 제2 신호 및 제1 주기신호를 생성하는 제1 주기신호 생성부; 상기 제1 신호에 의해 구동된 신호를 상기 제2 신호에 응답하여 전달하여 제3 신호 및 제2 주기신호를 생성하는 제2 주기신호 생성부; 상기 제1 신호에 의해 구동된 신호를 상기 제2 및 제3 신호에 응답하여 전달하여 제3 주기신호를 생성하는 제3 주기신호 생성부; 및 상기 제1 및 제2 버스트신호에 응답하여, 상기 제1 내지 제3 주기신호로부터 상기 버스트종료신호의 인에이블 주기를 설정하는 주기설정부를 포함하는 것이 바람직하다.
본 발명에서, 상기 데이터 입출력제어부는 상기 제1 제어신호에 응답하여 데이터입출력버퍼를 제어하기 위한 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성부; 및 상기 제2 제어신호에 응답하여 데이터입출력스위치를 제어하기 위한 컬럼선택신호를 생성하는 컬럼선택신호생성부를 포함하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 일실시예에 따른 반도체 메모리 장치의 구성을 도시한 블럭도이다.
도 2에 도시된 바와 같이, 본 실시예의 반도체 메모리 장치는 버스트길이 제어회로(1) 및 데이터입출력제어부(6)로 구성된다. 버스트길이 제어회로(1)는 클럭 신호생성부(2), 제어신호생성부(3), 버스트종료신호생성부(4), 인터럽트종료신호생성부(5)로 구성된다. 데이터입출력제어부(6)는 버퍼인에이블신호 생성부(60), 데이터입출력버퍼(61), 컬럼선택신호생성부(62) 및 데이터입출력스위치(63)로 구성된다.
클럭신호생성부(2)는 도 3에 도시된 바와 같이 제1 전달부(20) 및 제2 전달부(22)로 구성된다. 제1 전달부(20)는 제1 버스트신호(SBL8) 및 제2 버스트신호(SBL16)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR20) 및 노어게이트(NR20)의 출력신호에 응답하여 클럭신호(BCKB)를 제1 내부클럭신호(BCKB1)로 전달하는 인버터(IV200)로 구성된다. 제2 전달부(22)는 제1 버스트신호(SBL8) 및 제2 버스트신호(SBL16)의 반전신호를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR21) 및 노어게이트(NR21)의 출력신호에 응답하여 클럭신호(BCKB)를 제2 내부클럭신호(BCKB2)로 전달하는 인버터(IV204)로 구성된다. 여기서, 제1 버스트신호(SBL8)는 BL8에서 하이레벨로 인에이블되고, 제2 버스트신호(SBL16)는 BL16에서 하이레벨로 인에이블된다.
이와 같은 구성의 클럭신호생성부(2)는 BL4에서 클럭신호(BCKB)를 제1 내부클럭신호(BCKB1) 및 제2 내부클럭신호(BCKB2)로 전달하지 않고, BL8에서는 클럭신호(BCKB)를 제1 내부클럭신호(BCKB1)로 전달하며, BL16에서는 클럭신호(BCKB)를 제1 내부클럭신호(BCKB1) 및 제2 내부클럭신호(BCKB2)로 전달한다. 좀 더 구체적으로, BL4에서는 인버터(IV200) 및 인버터(IV204)가 모두 턴오프되어 클럭신호(BCKB)가 제1 내부클럭신호(BCKB1) 및 제2 내부클럭신호(BCKB2)로 전달되지 않고, BL8에 서는 인버터(IV200)만 턴온되어 클럭신호(BCKB)가 제1 내부클럭신호(BCKB1)로 전달되며, BL16에서는 인버터(IV200) 및 인버터(IV204)가 모두 턴온되어 클럭신호(BCKB)가 제1 내부클럭신호(BCKB1) 및 제2 내부클럭신호(BCKB2)로 전달된다.
제어신호생성부(3)는 도4에 도시된 바와 같이, 상태신호생성부(30), 버퍼제어신호생성부(31), 인에이블신호생성부(32) 및 컬럼제어신호생성부(36)로 구성된다. 인에이블신호생성부(32)는 제1 인에이블신호생성부(33), 제2 인에이블신호생성부(34) 및 제3 인에이블신호생성부(35)로 구성된다.
상태신호생성부(30)는 도 5에 도시된 바와 같이, 구동신호생성부(300) 및 상태신호구동부(304), PMOS 트랜지스터(P301) 및 래치(306)로 구성된다. PMOS 트랜지스터(P301)는 파워업 구간에서 로우레벨로 인에이블되는 파워업신호(PWRUPb)에 응답하여 노드(nd300)를 하이레벨로 초기화한다. 래치(306)는 노드(nd300) 및 노드(nd302) 사이에 연결되어 노드(nd300)의 신호를 래치하여 상태신호(CON)를 생성한다.
구동신호생성부(300)는 제1 내부클럭신호(BCKB1) 및 제1 인에이블신호 생성부(33)로부터 피드백되는 피드백신호(FDB)의 반전신호를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND300)로 구성되는 논리부(301)와, 제1 버스트신호(SBL8) 및 제2 버스트신호(SBL16)를 입력받아 논리합 연산을 수행하는 논리부(302)와, 논리부(301) 및 논리부(302)의 출력신호를 입력받아 논리곱 연산을 수행하여 구동신호(DRV)를 생성하는 논리부(303)로 구성된다. 여기서, 피드백신호(FDB)는 구동신호(DRV)의 반전신호를 제1 내부클럭신호(BCKB1)의 반주기 구간(0.5tCK)만큼 지연시 킨 신호와 동일한 레벨로 생성된다.
상태신호구동부(304)는 구동신호(DRV)에 응답하여 노드(nd300)를 풀업 구동하는 PMOS 트랜지스터(P300)와, 노드(nd300) 및 노드(nd301) 사이에 연결되어 구동신호(DRV)에 응답하여 턴온되는 NMOS 트랜지스터(N300)와, 리드 동작 시 하이레벨로 인에이블되는 리드신호(IRDP)에 응답하여 노드(nd301)를 풀다운 구동하는 NMOS 트랜지스터(N301) 및 라이트 동작 시 하이레벨로 인에이블되는 라이트신호(IWTP)에 응답하여 노드(nd301)를 풀다운 구동하는 NMOS 트랜지스터(N302)로 구성된다.
이와 같은 구성의 구동신호생성부(300)는 BL8 또는 BL16에서 리드 또는 라이트 동작이 수행되는 경우 제1 내부클럭신호(BCKB1)의 한주기 구간(1tCK) 동안 하이레벨로 인에이블되는 구동신호(DRV)를 생성한다. 좀 더 구체적으로, 제1 버스트신호(SBL8) 또는 제2 버스트신호(SBL16)가 하이레벨로 입력되고, 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력되는 경우 노드(nd300)는 로우레벨로 천이되어 상태신호(CON)를 하이레벨로 인에이블킨다. 하이레벨의 상태신호(CON)는 제1 내부클럭신호(BCKB1)의 반주기 구간(0.5tCK) 경과 후 피드백신호(FDB)를 로우레벨로 천이시키고, 다시 제1 내부클럭신호(BCKB1)의 반주기 구간(0.5tCK) 경과 후 논리부(301)는 로우레벨을 출력하므로 상태신호(CON)는 로우레벨로 천이한다. 즉, 상태신호(CON)는 제1 내부클럭신호(BCKB1)의 한주기 구간(1tCK) 동안 하이레벨로 인에이블된다.
버퍼제어신호생성부(31)는 도 6에 도시된 바와 같이, 상태신호(CON)에 응답하여 노드(nd310)를 풀다운 구동하는 NMOS 트랜지스터(N310)와, 버스트종료신 호(BENDB)에 응답하여 노드(nd310)를 풀업 구동하는 PMOS 트랜지스터(P310)와, 인터럽트신호(IBSTPB)에 응답하여 노드(nd310)를 풀업 구동하는 PMOS 트랜지스터(P310)와, 파워업신호(PWRUPb)에 응답하여 노드(nd310)를 하이레벨로 초기화하는 PMOS 트랜지스터(P312)와, 노드(nd310) 및 노드(nd311)의 신호를 래치하여 버퍼제어신호(FYBST)를 생성하는 래치(310)로 구성된다. 여기서, 버스트종료신호(BENDB)는 버스트종료신호생성부(4)에서 생성되는 신호로 BL8에서는 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력된 후 클럭신호(BCKB)의 3주기 구간(3tCK)이 경과되고 난 후 로우레벨로 천이하고, BL 16에서는 7주기 구간(7tCK)이 경과되고 난 후 로우레벨로 천이한다. 인터럽트신호(IBSTPB)는 데이터 입출력 동작을 종료하기 위해 로우레벨로 인에이블되어 외부에서 인가되는 신호이다.
제1 인에이블신호생성부(33)는 도 7에 도시된 바와 같이, 제1 레벨시프터(330)와 논리부(334)로 구성된다. 제1 레벨시프터(330)는 전달게이트들(T330, T331, T332)과 래치들(331, 332, 333) 및 PMOS 트랜지스터들(P330, P331)로 구성되어, 상태신호(CON)를 제1 내부클럭신호(BCKB1)의 한주기 반 구간(1.5tCK)만큼 레벨 시프팅한다. 논리부(334)는 래치(333)의 출력신호와 인터럽트종료신호(TERM)를 입력받아 논리합 연산을 수행한다. 여기서, 인터럽트종료신호(TERM)는 인터럽트신호(IBSTPB)가 로우레벨인 경우 하이레벨로 인에이블된다.
이와 같은 구성의 제1 인에이블신호생성부(33)는 인터럽트종료신호(TERM)가 로우레벨인 상태에서 상태신호(CON)를 입력받아 제1 내부클럭신호(BCKB1)의 한주기 반 구간(1.5tCK)만큼 레벨 시프팅하여 출력한다. 따라서, 제1 인에이블신호생성 부(33)에서 생성되는 제1 인에이블신호(EN1)는 상태신호(CON)가 제1 내부클럭신호(BCKB1)의 한주기 반 구간(1.5tCK)만큼 레벨 시프팅된 신호이다.
제2 인에이블신호생성부(34)는 도 8에 도시된 바와 같이, 제2 레벨시프터(340)와 논리부(345)로 구성된다. 제2 레벨시프터(340)는 전달게이트들(T340, T341, T342, T343)과 래치들(341, 342, 343, 344) 및 PMOS 트랜지스터들(P340, P341, P342)로 구성되어, 제1 인에이블신호(EN1)를 제2 내부클럭신호(BCKB2)의 두주기 구간(2tCK)만큼 레벨 시프팅한다. 논리부(345)는 래치(344)의 출력신호와 인터럽트종료신호(TERM)를 입력받아 논리합 연산을 수행한다.
이와 같은 구성의 제2 인에이블신호생성부(34)는 인터럽트종료신호(TERM)가 로우레벨인 상태에서 제1 인에이블신호(EN1)를 입력받아 제2 내부클럭신호(BCKB2)의 두주기 구간(2tCK)만큼 레벨 시프팅하여 출력한다. 따라서, 제2 인에이블신호생성부(34)에서 생성되는 제2 인에이블신호(EN2)는 제1 인에이블신호(EN1)가 제2 내부클럭신호(BCKB2)의 두주기 구간(2tCK)만큼 레벨 시프팅된 신호이다.
제3 인에이블신호생성부(35)는 도 9에 도시된 바와 같이, 제3 레벨시프터(350)와 논리부(355)로 구성된다. 제3 레벨시프터(350)는 전달게이트들(T350, T351, T352, T353)과 래치들(351, 352, 353, 354) 및 PMOS 트랜지스터들(P350, P351, P352)로 구성되어, 제2 인에이블신호(EN2)를 제2 내부클럭신호(BCKB2)의 두주기 구간(2tCK)만큼 레벨 시프팅한다. 논리부(355)는 래치(354)의 출력신호와 인터럽트종료신호(TERM)를 입력받아 논리합 연산을 수행한다.
이와 같은 구성의 제3 인에이블신호생성부(35)는 인터럽트종료신호(TERM)가 로우레벨인 상태에서 제2 인에이블신호(EN2)를 입력받아 제2 내부클럭신호(BCKB2)의 두주기 구간(2tCK)만큼 레벨 시프팅하여 출력한다. 따라서, 제3 인에이블신호생성부(35)에서 생성되는 제3 인에이블신호(EN3)는 제2 인에이블신호(EN2)가 제2 내부클럭신호(BCKB2)의 두주기 구간(2tCK)만큼 레벨 시프팅된 신호이다.
컬럼제어신호생성부(36)는 도 10에 도시된 바와 같이, 제1 인에이블신호(EN1), 제2 인에이블신호(EN2) 및 제3 인에이블신호(EN3)를 입력받아 부정논리곱 연산을 수행하여 컬럼제어신호(IYBST)를 생성하는 낸드게이트(ND360)로 구성된다. 컬럼제어신호생성부(36)는 제1 인에이블신호(EN1), 제2 인에이블신호(EN2) 및 제3 인에이블신호(EN3) 중 적어도 하나의 신호가 로우레벨인 경우 하이레벨로 인에이블되는 컬럼제어신호(IYBST)를 생성한다.
버스트종료신호생성부(4)는 도 11 및 도 12에 도시된 바와 같이, 신호입력부(40), 제1 주기신호생성부(41), 제2 주기신호생성부(42), 제3 주기신호생성부(43) 및 주기설정부(44)로 구성된다.
신호입력부(40)는 리드신호(IRDP) 및 라이트신호(IWTP)의 반전신호를 입력받아 부정논리곱 연산을 수행하여 제1 신호(S1)를 생성하는 낸드게이트(ND40)로 구성된다. 신호입력부(40)는 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력되는 경우 하이레벨로 인에이블되는 제1 신호(S1)를 생성한다.
제1 주기신호생성부(41)는 제1 신호(S1)에 응답하여 노드(nd400)를 풀다운 구동하는 NMOS 트랜지스터(N40)와, 클럭신호(BCKB)를 버퍼링한 신호에 응답하여 노드(nd400)의 신호를 전달하는 인버터들(IV404-IV410)과, 노드(nd401)의 신호 및 클 럭신호(BCKB)를 버퍼링한 신호를 입력받아 부정논리곱 연산을 수행하여 제2 신호(S2)를 생성하는 낸드게이트(ND41)와, 인버터(IV409)의 출력신호를 반전시켜 제1 주기신호(out1)를 생성하는 인버터(IV411)로 구성된다. 이와 같은 구성의 제1 주기신호생성부(41)에서 생성되는 제2 신호(S2) 및 제1 주기신호(out1)는 클럭신호(BCKB)의 2주기(2tCK)만큼의 주기를 갖는 주기신호로 생성된다.
제2 주기신호생성부(42)는 제1 신호(S1)에 응답하여 노드(nd402)를 풀업 구동하는 PMOS 트랜지스터(P40)와, 제2 신호(S2)에 응답하여 노드(nd402)의 신호를 전달하는 인버터들(IV412-IV419)과, 노드(nd403)의 신호 및 클럭신호(BCKB)를 입력받아 부정논리곱 연산을 수행하여 제3 신호(S3)를 생성하는 낸드게이트(ND42)와, 인버터(IV418)의 출력신호를 반전시켜 제2 주기신호(out2)를 생성하는 인버터(IV420)로 구성된다. 이와 같은 구성의 제2 주기신호생성부(42)에서 생성되는 제3 신호(S3) 및 제2 주기신호(out2)는 클럭신호(BCKB)의 4주기(4tCK)만큼의 주기를 갖는 주기신호로 생성된다.
제3 주기신호생성부(43)는 제1 신호(S1)에 응답하여 노드(nd404)를 풀업 구동하는 PMOS 트랜지스터(P41)와, 제2 신호(S2) 및 제3 신호(S3)를 입력받아 부정논리곱 연산을 수행하는 낸드게이트(ND43)와, 낸드게이트(ND43)의 출력신호에 응답하여 노드(nd404)의 신호를 전달하는 인버터들(IV431-IV436)과, 인버터(IV435)의 출력신호를 반전시켜 제3 주기신호(out3)를 생성하는 인버터(IV437)로 구성된다. 이와 같은 구성의 제3 주기신호생성부(43)에서 생성되는 제3 주기신호(out3)는 클럭신호(BCKB)의 5주기(5tCK)만큼의 주기를 갖는 주기신호로 생성된다.
주기설정부(44)는 제1 버스트신호(SBL8) 및 제2 버스트신호(SBL16)를 입력받아 부정논리합 연산을 수행하는 논리부(440)와, 제1 버스트신호(SBL8), 제2 버스트신호(SBL16), 제1 주기신호(out1), 제2 주기신호(out2), 제3 주기신호(out3) 및 논리부(440)의 출력신호를 입력받아 논리연산을 수행하는 논리부(441)와, 논리부(440) 및 논리부(441)의 출력신호를 입력받아 부정논리곱 연산을 수행하는 논리부(442)로 구성된다.
이와 같은 구성의 주기설정부(44)는 BL8의 경우 제1 버스트신호(SBL8)만 하이레벨로 인에이블되므로 제1 주기신호(out1) 및 제2 주기신호(out2)가 낸드게이트(ND45, ND47) 및 논리부(442)를 통해 출력된다. 따라서, 버스트종료신호(BENDB)는 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력된 후 클럭신호(BCKB)의 3주기(3tCK)만큼의 구간이 경과된 후 로우레벨로 인에이블된다. 한편, BL16의 경우 제2 버스트신호(SBL16)만 하이레벨로 인에이블되므로 제1 주기신호(out1), 제2 주기신호(out2) 및 제3 주기신호(out3)가 낸드게이트(ND46, ND47) 및 논리부(442)를 통해 출력된다. 따라서, 버스트종료신호(BENDB)는 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력된 후 클럭신호(BCKB)의 7주기(7tCK)만큼의 구간이 경과된 후 로우레벨로 인에이블된다.
인터럽트종료신호생성부(5)는 종료신호구동부(50), 초기화부(51), 래치(52), 지연부(53) 및 낸드게이트(ND50)로 구성된다. 종료신호구동부(50)는 반도체 메모리 장치가 아이들(IDLE) 상태 일때 하이레벨로 인에이블되는 라스아이들신호(RASIDLE), 인터럽트신호(IBSTPB), 리드신호(IRDP) 및 라이트신호(IWTP)를 입력 받아 노드(nd50)를 구동한다. 초기화부(51)는 라스아이들신호(RASIDLE) 및 파워업신호(PWRUPb)를 입력받아 부정논리합 연산을 수행하는 노어게이트(NR50)의 반전신호 및 노어게이트(NR50)의 출력신호에 응답하여 노드(nd50)를 로우레벨로 초기화하는 NMOS 트랜지스터(N52)로 구성된다. 이와 같은 구성의 인터럽트종료신호생성부(5)는 데이터 입출력 동작을 중단하기 위해 외부에서 인터럽트신호(IBSTPB)가 인가되는 경우 인터럽트종료신호(TERM)를 하이레벨로 인에이블시킨다. 또한, 인터럽트종료신호생성부(5)는 인터럽트종료신호(TERM)가 하이레벨인 상태에서 리드신호(IRDP) 또는 라이트신호(IWTP)가 입력되는 경우 지연부(53)의 지연구간이 경과되고 난 후 인터럽트종료신호(TERM)를 로우레벨로 디스에이블시킨다.
버퍼인에이블신호 생성부(60)는 하이레벨의 버퍼제어신호(FYBST)가 입력되는 구간에서 하이레벨의 버퍼인에이블신호(BUF_EN)를 생성하여 데이터입출력버퍼(61)를 구동하여 데이터 입출력 동작을 인에이블시킨다.
컬럼선택신호 생성부(62)는 하이레벨의 컬럼제어신호(IYBST)가 입력되는 구간에서 하이레벨의 컬럼선택신호(YI)를 생성하여 데이터입출력스위치(63)를 턴온시킨다. 여기서, 데이터입출력스위치(63)는 비트라인센스앰프(미도시)와 입출력라인(미도시) 사이에 연결되어 데이터 입출력을 위해 턴온된다.
이와 같은 구성의 반도체 메모리 장치의 동작을 설명한다.
파워업구간에서 로우레벨로 인에이블되는 파워업신호(PWRUPb)에 의해 버스트길이 제어회로(1)는 초기화된다. 즉, 상태신호(CON) 및 버퍼제어신호(FYBST)는 로우레벨로 초기화되고, 제1 내지 제3 인에이블신호(EN1-EN3)는 하이레벨로 초기화되 어 컬럼제어신호(IYBST)를 로우레벨로 초기화시킨다. 이와 같은 상태에서 진행되는 버스트모드 동작을 BL4, BL8, BL16으로 나누어 설명하면 다음과 같다.
이하, BL4 동작을 설명한다.
BL4에서 클럭신호생성부(2)는 클럭신호(BCKB)를 제1 내부클럭신호(BCKB1) 및 제2 내부클럭신호(BCKB2)로 전달하지 않으므로, 제1 내부클럭신호(BCKB1) 및 제2 내부클럭신호(BCKB2)에 응답하여 동작하는 상태신호생성부(30) 및 인에이블신호생성부(32)는 구동되지 않는다. 따라서, 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)는 로우레벨을 유지한다.
버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)가 모두 로우레벨인 경우 데이터입출력버퍼(61)는 디스에이블 상태를 유지하고, 컬럼선택신호(YI)는 생성되지 않는다. 기본적으로, 4비트 프리패치가 적용된 DDR2의 경우 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)의 제어에 관계없이 4비트의 데이터가 데이터입출력버퍼(61)를 통해 입출력된다.
이하, BL8 동작을 도 14를 참고하여 설명하면 다음과 같다.
BL8에서 클럭신호생성부(2)는 클럭신호(BCKB)를 제1 내부클럭신호(BCKB1)으로 전달하고, 제2 내부클럭신호(BCKB2)로는 전달하지 않는다. 제1 내부클럭신호(BCKB1)에 의해 상태신호생성부(30) 및 제1 인에이블신호생성부(33)은 구동하나, 제2 내부클럭신호(BCKB2)는 BL16인 경우에만 인에이블되어, 제2 인에이블신호생성부(34) 및 제3 인에이블신호생성부(35)는 구동되지 않음으로써, 불필요한 전류소모 를 감소시킬 수 있다.
우선, 상태신호생성부(30)는 하이레벨의 제1 버스트신호(SBL8)가 입력되고, 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력되는 경우 제1 내부클럭신호(BCKB1)의 한주기 구간동안 하이레벨로 인에이블되는 상태신호(CON)를 생성한다. 상태신호(CON)가 하이레벨로 천이하면 버퍼제어신호(FYBST)는 하이레벨로 인에이블된다. 또한, 앞서 설명한 바와 같이, 버스트종료신호생성부(4)에서 생성되는 버스트종료신호(BENDB)는 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력된 후 클럭신호(BCKB)의 3주기(3tCK)만큼의 구간이 경과된 후 로우레벨로 인에이블되므로, 버퍼제어신호(FYBST)의 인에이블 상태는 클럭신호(BCKB)의 3주기(3tCK) 구간동안 유지된다.
다음으로, 제1 인에이블신호생성부(33)는 인터럽트신호(IBSTPB)가 인가되지 않아 인터럽트종료신호(TERM)가 로우레벨인 상태에서 상태신호(CON)를 제1 내부클럭신호(BCKB1)의 한주기 반 구간(1.5tCK)만큼 레벨 시프팅하여 제1 인에이블신호(EN1)로 출력한다.
컬럼제어신호생성부(36)는 제1 인에이블신호(EN1)를 반전시켜 컬럼제어신호(IYBST)를 생성한다. 즉, 컬럼제어신호(IYBST)는 t1 시점에서 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력된 후 t1 시점에서 t2 시점까지 제1 내부클럭신호(BCKB1)의 한주기 반 구간(1.5tCK)만큼 경과된 후 t2 시점에서 t3 시점까지 제1 내부클럭신호(BCKB1)의 한주기 구간(1tCK) 동안 하이레벨 상태를 유지한다.
컬럼제어신호(IYBST)가 t2 시점에서 t3 시점까지 한주기 구간(1tCK) 동안 하 이레벨로 인에이블되면, 컬럼선택신호생성부(62)는 4비트의 데이터를 연속적으로 입출력하기 위한 컬럼선택신호(YI)를 생성하고, 버퍼제어신호(FYBST)가 t4 시점에서 로우레벨로 인에이블되는 버스트종료신호(BENDB)가 입력되기 전까지 4비트의 데이터가 연속적으로 입출력되도록 데이터입출력버퍼(61)를 인에이블시킨다. 앞서, 살펴본 바와 같이 4비트 프리패치가 적용된 DDR2의 경우 기본적으로, 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)의 제어에 관계없이 4비트의 데이터가 데이터입출력버퍼(61)를 통해 입출력되므로, BL8에서는 8비트의 데이터가 연속적으로 입출력된다.
이하, BL16 동작을 도 15를 참고하여 설명하면 다음과 같다.
BL16에서 클럭신호생성부(2)는 클럭신호(BCKB)를 제1 내부클럭신호(BCKB1) 및 제2 내부클럭신호(BCKB2)로 전달하므로, 상태신호생성부(30), 제1 인에이블신호생성부(33), 제2 인에이블신호생성부(34) 및 제3 인에이블신호생성부(35)가 구동된다.
우선, 상태신호생성부(30)는 하이레벨의 제2 버스트신호(SBL16)가 입력되고, 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력되는 경우 제1 내부클럭신호(BCKB1)의 한주기 구간동안 하이레벨로 인에이블되는 상태신호(CON)를 생성한다. 상태신호(CON)가 하이레벨로 천이하면 버퍼제어신호(FYBST)는 하이레벨로 인에이블된다. 또한, 앞서 설명한 바와 같이, 버스트종료신호생성부(4)에서 생성되는 버스트종료신호(BENDB)는 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입 력된 후 클럭신호(BCKB)의 7주기(7tCK)만큼의 구간이 경과된 후 로우레벨로 인에이블되므로, 버퍼제어신호(FYBST)의 인에이블 상태는 클럭신호(BCKB)의 7주기(7tCK) 구간동안 유지된다.
다음으로, 제1 인에이블신호생성부(33)는 인터럽트신호(IBSTPB)가 인가되지 않아 인터럽트종료신호(TERM)가 로우레벨인 상태에서 상태신호(CON)를 제1 내부클럭신호(BCKB1)의 한주기 반 구간(1.5tCK)만큼 레벨 시프팅하여 제1 인에이블신호(EN1)로 출력한다. 제2 인에이블신호생성부(34)는 인터럽트신호(IBSTPB)가 인가되지 않아 인터럽트종료신호(TERM)가 로우레벨인 상태에서 제1 인에이블신호(EN1)를 제2 내부클럭신호(BCKB2)의 두주기 반 구간(2tCK)만큼 레벨 시프팅하여 제2 인에이블신호(EN2)로 출력한다. 제3 인에이블신호생성부(35)는 인터럽트신호(IBSTPB)가 인가되지 않아 인터럽트종료신호(TERM)가 로우레벨인 상태에서 제2 인에이블신호(EN2)를 제2 내부클럭신호(BCKB2)의 두주기 반 구간(2tCK)만큼 레벨 시프팅하여 제3 인에이블신호(EN3)로 출력한다.
컬럼제어신호생성부(36)는 제1 인에이블신호(EN1), 제2 인에이블신호(EN2) 및 제3 인에이블신호(EN3)에 의해 컬럼제어신호(IYBST)를 생성한다. 즉, t1 시점에서 컬럼제어신호(IYBST)는 리드신호(IRDP) 또는 라이트신호(IWTP)가 하이레벨로 입력된 후 t1 시점에서 t2 시점까지 한주기 반 구간(1.5tCK)만큼 경과된 후 t2 시점에서 t3 시점까지 한주기 구간(1tCK) 동안 하이레벨 상태를 유지하고, t4 시점에서 t5 시점까지 한주기 구간(1tCK) 동안 하이레벨 상태를 유지하며, t6 시점에서 t7 시점까지 한주기 구간(1tCK) 동안 하이레벨 상태를 유지한다.
컬럼제어신호(IYBST)가 제1 내부클럭신호(BCKB1) 및 제2 내부클럭신호(BCKB2)의 한주기 구간(1tCK) 동안 즉, t2 시점에서 t3 시점까지, t4 시점에서 t5 시점까지, t6 시점에서 t7시점까지 한주기 구간(1tCK) 동안 하이레벨로 인에이블되면, 컬럼선택신호생성부(62)는 12비트의 데이터를 연속적으로 입출력하기 위한 컬럼선택신호(YI)를 생성하고, 버퍼제어신호(FYBST)가 t8 시점에서 하이레벨로 인에이블되면 12비트의 데이터가 연속적으로 입출력되도록 데이터입출력버퍼(61)를 인에이블시킨다. 앞서, 살펴본 바와 같이 4비트 프리패치가 적용된 DDR2의 경우 기본적으로, 버퍼제어신호(FYBST) 및 컬럼제어신호(IYBST)의 제어에 관계없이 4비트의 데이터가 데이터입출력버퍼(61)를 통해 입출력되므로, BL16에서는 16비트의 데이터가 연속적으로 입출력된다.
이상 살펴본 바와 같이, 본 실시예의 버스트길이 제어회로는 DDR2에서 BL16을 제공함으로써, 버스트종료신호(BENDB)를 이용하여 버퍼제어신호(FYBST)의 인에이블구간을 조절하여 리드 또는 라이트 동작들을 고속으로 수행할 수 있다.
도 1은 4비트 프리패치가 적용된 DDR2에서 사용되는 일반적인 버스트길이 제어회로의 상세 회로도이다.
도 2는 본 발명의 일실시예에 따른 버스트길이 제어회로의 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 버스트길이 제어회로에 포함된 클럭신호생성부의 상세 회로도이다.
도 4는 도 2에 도시된 버스트길이 제어회로에 포함된 제어신호생성부의 구성을 도시한 블럭도이다.
도 5는 도 4에 도시된 제어신호생성부에 포함된 상태신호생성부의 상세 회로도이다.
도 6은 도 4에 도시된 제어신호생성부에 포함된 버퍼제어신호생성부의 상세 회로도이다.
도 7은 도 4에 도시된 제어신호생성부에 포함된 제1 인에이블신호 생성부의 상세 회로도이다.
도 8은 도 4에 도시된 제어신호생성부에 포함된 제2 인에이블신호 생성부의 상세 회로도이다.
도 9는 도 4에 도시된 제어신호생성부에 포함된 제3 인에이블신호 생성부의 상세 회로도이다.
도 10은 도 4에 도시된 제어신호생성부에 포함된 컬럼제어신호 출력부의 상 세 회로도이다.
도 11 및 도 12는 도 2에 도시된 버스트길이 제어회로에 포함된 버스트 종료 신호생성부의 회로도이다.
도 13은 도 2에 도 2에 도시된 버스트길이 제어회로에 포함된 인터럽트 종료 신호생성부의 회로도이다.
도 14는 도 2에 도시된 버스트길이 제어회로의 BL8 동작을 보여주는 타이밍도이다.
도 15는 도 2에 도시된 버스트길이 제어회로의 BL16 동작을 보여주는 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
1: 버스트길이 제어회로 2: 클럭신호생성부
20: 제1 전달부 22: 제2 전달부
3: 제어신호생성부 30: 상태신호생성부
300: 구동신호생성부 301-303: 논리부
304: 상태신호구동부 305: 초기화부
306: 래치 31: 버퍼제어신호생성부
310: 래치 32: 인에이블신호생성부
33: 제1 인에이블신호생성부 330: 제1 레벨시프터
34: 제2 인에이블신호생성부 330: 제2 레벨시프터
35: 제3 인에이블신호생성부 330: 제3 레벨시프터
334, 344, 354: 논리부 36: 컬럼제어신호생성부
4: 버스트종료신호생성부 40: 신호입력부
41: 제1 주기신호생성부 42: 제2 주기신호생성부
43: 제3 주기신호생성부 44: 주기설정부
5: 인터럽트종료신호생성부 50: 종료신호구동부
51: 초기화부 52: 래치
53: 지연부 6: 데이터입출력제어부
60: 버퍼인에이블신호 생성부 61: 데이터입출력버퍼데이터
62: 컬럼선택신호 생성부 63: 데이터입출력스위치

Claims (29)

  1. 제1 및 제2 버스트신호에 응답하여 클럭신호로부터 제1 및 제2 내부클럭신호를 생성하는 클럭신호생성부;
    상기 제1 및 제2 내부클럭신호에 응답하여 구동되어, 리드 또는 라이트 동작 시 상기 제1 및 제2 버스트신호에 따라 인에이블 구간이 조절되는 제1 및 제2 제어신호를 생성하는 제어신호생성부; 및
    상기 제1 및 제2 버스트신호에 응답하여 버스트 종료신호를 생성하는 버스트 종료신호생성부를 포함하되,
    상기 제1 제어신호는 상기 버스트 종료신호에 응답하여 디스에이블되는 버스트길이 제어회로.
  2. 제 1 항에 있어서, 상기 클럭신호생성부는 상기 제1 버스트신호가 인에이블되는 경우 상기 클럭신호를 상기 제1 내부클럭신호로 전달하고, 상기 제2 버스트신호가 인에이블되는 경우 상기 클럭신호를 상기 제1 및 제2 내부클럭신호로 전달하는 버스트길이 제어회로.
  3. 제 2 항에 있어서, 상기 클럭신호생성부는
    상기 제1 및 제2 버스트신호에 응답하여 상기 클럭신호를 상기 제1 내부클럭신호로 전달하는 제1 전달부; 및
    상기 제1 및 제2 버스트신호에 응답하여 상기 클럭신호를 상기 제2 내부클럭신호로 전달하는 제2 전달부를 포함하는 버스트길이 제어회로.
  4. 제 1 항에 있어서, 상기 제어신호생성부는
    상기 제1 내부클럭신호에 응답하여 구동되고, 상기 제1 및 제2 버스트신호와 리드신호 및 라이트신호에 응답하여 상태신호를 생성하는 상태신호생성부;
    상기 상태신호 및 상기 버스트 종료신호를 입력받아 상기 제1 제어신호를 생성하는 제1 제어신호생성부;
    상기 제1 내부클럭신호 및 상기 제2 내부클럭신호에 응답하여 구동되고, 상기 상태신호를 입력받아 제1 내지 제3 인에이블신호를 생성하는 인에이블신호생성부; 및
    상기 제1 내지 제3 인에이블신호를 입력받아 상기 제2 제어신호를 생성하는 제2 제어신호생성부를 포함하는 버스트길이 제어회로.
  5. 제 4 항에 있어서, 상기 상태신호생성부는
    상기 제1 내부클럭신호, 상기 제1 및 제2 버스트신호를 입력받아 구동신호를 생성하는 구동신호생성부;
    상기 구동신호, 상기 리드신호 및 라이트신호에 응답하여 제1 노드를 구동하는 상태신호구동부를 포함하는 버스트길이 제어회로.
  6. 제 5 항에 있어서, 상기 구동신호생성부는
    상기 제1 내부클럭신호 및 상기 인에이블신호 생성부로부터 피드백되는 피드백신호를 입력받아 논리연산을 수행하는 제1 논리부;
    상기 제1 및 제2 버스트신호를 입력받아 논리연산을 수행하는 제2 논리부; 및
    상기 제1 논리부의 출력신호 및 상기 제2 논리부의 출력신호를 입력받아 논리연산을 수행하는 제3 논리부를 포함하는 버스트길이 제어회로.
  7. 제 5 항에 있어서, 상기 상태신호구동부는
    전원전압과 상기 제1 노드 사이에 연결되어, 상기 구동신호에 응답하여 상기 제1 노드를 풀업 구동하는 풀업소자;
    상기 제1 노드와 제2 노드사이에 연결되어, 상기 구동신호에 응답하여 턴온되는 스위치소자;
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 리드신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제1 풀다운소자; 및
    상기 제2 노드와 접지전압 사이에 연결되어, 상기 라이트신호에 응답하여 상기 제2 노드를 풀다운 구동하는 제2 풀다운소자를 포함하는 버스트길이 제어회로.
  8. 제 4 항에 있어서, 상기 제1 제어신호 생성부는
    전원전압과 제1 노드 사이에 연결되어, 상기 버스트 종료신호에 응답하여 상기 제1 노드를 풀업 구동하는 풀업소자;
    상기 제1 노드와 접지전압 사이에 연결되어, 상기 상태신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운소자;
    상기 전원전압과 상기 제1 노드 사이에 연결되어, 파워업신호에 응답하여 상기 제1 노드를 초기화하는 초기화소자; 및
    상기 제1 노드와 제2 노드사이에 연결된 래치를 포함하는 버스트길이 제어회로.
  9. 제 4 항에 있어서, 상기 인에이블신호 생성부는
    상기 제1 내부클럭신호에 응답하여 상기 상태신호를 레벨시프트하여 상기 제1 인에이블신호를 생성하는 제1 인에이블신호 생성부;
    상기 제2 내부클럭신호에 응답하여 상기 제1 인에이블신호를 레벨시프트하여 상기 제2 인에이블신호를 생성하는 제2 인에이블신호 생성부; 및
    상기 제2 내부클럭신호에 응답하여 상기 제2 인에이블신호를 레벨시프트하여 상기 제3 인에이블신호를 생성하는 제3 인에이블신호 생성부를 포함하는 버스트길이 제어회로.
  10. 제 9 항에 있어서, 상기 제1 인에이블신호 생성부는
    상기 상태신호를 상기 제1 내부클럭신호의 기설정된 주기만큼 레벨시프팅하는 레벨시프터; 및
    상기 레벨시프터의 출력신호 및 인터럽트 종료신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 버스트길이 제어회로.
  11. 제 9 항에 있어서, 상기 제2 인에이블신호 생성부는
    상기 제1 인에이블신호를 상기 제2 내부클럭신호의 기설정된 주기만큼 레벨시프팅하는 레벨시프터; 및
    상기 레벨시프터의 출력신호 및 인터럽트 종료신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 버스트길이 제어회로.
  12. 제 9 항에 있어서, 상기 제3 인에이블신호 생성부는
    상기 제2 인에이블신호를 상기 제2 내부클럭신호의 기설정된 주기만큼 레벨시프팅하는 레벨시프터; 및
    상기 레벨시프터의 출력신호 및 인터럽트 종료신호를 입력받아 논리연산을 수행하는 논리부를 포함하는 버스트길이 제어회로.
  13. 제 4 항에 있어서, 상기 제2 제어신호생성부는 상기 제1 내지 제3 인에이블신호 중 적어도 하나의 신호가 인에이블되는 경우 인에이블되는 상기 제2 제어신호를 생성하는 버스트길이 제어회로.
  14. 제 1 항에 있어서, 상기 버스트종료신호 생성부는
    리드신호 및 라이트신호를 입력받아 제1 신호를 생성하는 신호입력부;
    상기 제1 신호에 의해 구동된 신호를 상기 클럭신호에 응답하여 전달하여 제2 신호 및 제1 주기신호를 생성하는 제1 주기신호 생성부;
    상기 제1 신호에 의해 구동된 신호를 상기 제2 신호에 응답하여 전달하여 제3 신호 및 제2 주기신호를 생성하는 제2 주기신호 생성부;
    상기 제1 신호에 의해 구동된 신호를 상기 제2 및 제3 신호에 응답하여 전달하여 제3 주기신호를 생성하는 제3 주기신호 생성부; 및
    상기 제1 및 제2 버스트신호에 응답하여, 상기 제1 내지 제3 주기신호로부터 상기 버스트종료신호의 인에이블 주기를 설정하는 주기설정부를 포함하는 버스트길이 제어회로.
  15. 제 14 항에 있어서, 상기 신호입력부는 상기 리드신호 또는 라이트신호가 인에이블되는 경우 인에이블되는 상기 제1 신호를 생성하는 버스트길이 제어회로.
  16. 제 15 항에 있어서, 상기 제1 내지 제3 주기신호는 상기 제1 신호가 인에이블되는 경우 각각 기설정된 주기로 생성되는 버스트길이 제어회로.
  17. 제 14 항에 있어서, 상기 주기설정부는
    상기 제1 및 제2 버스트신호를 입력받아 논리연산을 수행하는 제1 논리부;
    상기 제1 논리부의 출력신호와 상기 제1 내지 제3 주기신호를 입력받아 논리연산을 수행하는 제2 논리부; 및
    상기 제1 논리부의 출력신호와 상기 제2 논리부의 출력신호를 입력받아 논리연산을 수행하는 제3 논리부를 포함하는 버스트길이 제어회로.
  18. 제 1 항에 있어서, 인터럽트신호에 응답하여 인터럽트종료신호를 생성하는 인터럽트종료신호생성부를 더 포함하되, 상기 인터럽트종료신호는 상기 인터럽트신호가 인에이블되는 경우 인에이블되는 버스트길이 제어회로.
  19. 제 18 항에 있어서, 상기 제1 및 제2 제어신호는 상기 인터럽트신호가 인에이블되는 경우 디스에이블되는 버스트길이 제어회로.
  20. 적어도 하나의 내부클럭신호에 의해 구동되어, 리드 또는 라이트 동작 시 버스트모드에 따라 인에이블 구간이 조절되는 제1 및 제2 제어신호를 생성하되, 상기 제1 제어신호는 상기 버스트모드에 따라 생성된 버스트 종료신호에 응답하여 디스에이블되는 버스트길이 제어회로; 및
    상기 제1 및 제2 제어신호에 응답하여 데이터 입출력 동작을 제어하는 데이터 입출력제어부를 포함하는 반도체 메모리 장치.
  21. 제 20 항에 있어서, 상기 버스트길이 제어회로는
    상기 버스트모드를 설정하기 위한 제1 및 제2 버스트신호에 응답하여 클럭신 호로부터 제1 및 제2 내부클럭신호를 생성하는 클럭신호생성부;
    상기 제1 및 제2 내부클럭신호에 응답하여 구동되어, 상기 리드 또는 라이트 동작 시 상기 제1 및 제2 버스트신호에 따라 인에이블 구간이 조절되는 상기 제1 및 제2 제어신호를 생성하는 제어신호생성부; 및
    상기 제1 및 제2 버스트신호에 응답하여 상기 버스트 종료신호를 생성하는 버스트종료신호생성부를 포함하는 반도체 메모리 장치.
  22. 제 21 항에 있어서, 상기 클럭신호생성부는 상기 제1 버스트신호가 인에이블되는 경우 상기 클럭신호를 상기 제1 내부클럭신호로 전달하고, 상기 제2 버스트신호가 인에이블되는 경우 상기 클럭신호를 상기 제1 및 제2 내부클럭신호로 전달하는 반도체 메모리 장치.
  23. 제 21 항에 있어서, 상기 제어신호생성부는
    상기 제1 내부클럭신호에 응답하여 구동되고, 상기 제1 및 제2 버스트신호와 리드신호 및 라이트신호에 응답하여 상태신호를 생성하는 상태신호생성부;
    상기 상태신호 및 상기 버스트 종료신호를 입력받아 상기 제1 제어신호를 생성하는 제1 제어신호생성부;
    상기 제1 및 제2 내부클럭신호에 응답하여 구동되고, 상기 상태신호를 입력받아 제1 내지 제3 인에이블신호를 생성하는 인에이블신호생성부; 및
    상기 제1 내지 제3 인에이블신호를 입력받아 상기 제2 제어신호를 생성하는 제2 제어신호생성부를 포함하는 반도체 메모리 장치.
  24. 제 23 항에 있어서, 상기 상태신호생성부는
    상기 제1 내부클럭신호, 상기 제1 및 제2 버스트신호를 입력받아 구동신호를 생성하는 구동신호생성부;
    상기 구동신호, 상기 리드신호 및 라이트신호에 응답하여 제1 노드를 구동하는 상태신호구동부를 포함하는 반도체 메모리 장치.
  25. 제 23 항에 있어서, 상기 제1 제어신호 생성부는
    전원전압과 제1 노드 사이에 연결되어, 상기 버스트 종료신호에 응답하여 상기 제1 노드를 풀업 구동하는 풀업소자;
    상기 제1 노드와 접지전압 사이에 연결되어, 상기 상태신호에 응답하여 상기 제1 노드를 풀다운 구동하는 풀다운소자;
    상기 전원전압과 상기 제1 노드 사이에 연결되어, 파워업신호에 응답하여 상기 제1 노드를 초기화하는 초기화소자; 및
    상기 제1 노드와 제2 노드 사이에 연결된 래치를 포함하는 반도체 메모리 장 치.
  26. 제 23 항에 있어서, 상기 인에이블신호 생성부는
    상기 제1 내부클럭신호에 응답하여 상기 상태신호를 레벨시프트하여 상기 제1 인에이블신호를 생성하는 제1 인에이블신호 생성부;
    상기 제2 내부클럭신호에 응답하여 상기 제1 인에이블신호를 레벨시프트하여 상기 제2 인에이블신호를 생성하는 제2 인에이블신호 생성부; 및
    상기 제2 내부클럭신호에 응답하여 상기 제2 인에이블신호를 레벨시프트하여 상기 제3 인에이블신호를 생성하는 제3 인에이블신호 생성부를 포함하는 반도체 메모리 장치.
  27. 제 23 항에 있어서, 상기 제2 제어신호생성부는 상기 제1 내지 제3 인에이블신호 중 적어도 하나의 신호가 인에이블되는 경우 인에이블되는 제2 제어신호를 생성하는 반도체 메모리 장치.
  28. 제 21 항에 있어서, 상기 버스트종료신호 생성부는
    리드신호 및 라이트신호를 입력받아 제1 신호를 생성하는 신호입력부;
    상기 제1 신호에 의해 구동된 신호를 상기 클럭신호에 응답하여 전달하여 제2 신호 및 제1 주기신호를 생성하는 제1 주기신호 생성부;
    상기 제1 신호에 의해 구동된 신호를 상기 제2 신호에 응답하여 전달하여 제3 신호 및 제2 주기신호를 생성하는 제2 주기신호 생성부;
    상기 제1 신호에 의해 구동된 신호를 상기 제2 및 제3 신호에 응답하여 전달하여 제3 주기신호를 생성하는 제3 주기신호 생성부; 및
    상기 제1 및 제2 버스트신호에 응답하여, 상기 제1 내지 제3 주기신호로부터 상기 버스트종료신호의 인에이블 주기를 설정하는 주기설정부를 포함하는 반도체 메모리 장치.
  29. 제 20 항에 있어서, 상기 데이터 입출력제어부는
    상기 제1 제어신호에 응답하여 데이터입출력버퍼를 제어하기 위한 버퍼인에이블신호를 생성하는 버퍼인에이블신호 생성부; 및
    상기 제2 제어신호에 응답하여 데이터입출력스위치를 제어하기 위한 컬럼선택신호를 생성하는 컬럼선택신호생성부를 포함하는 반도체 메모리 장치.
KR1020080097884A 2008-10-06 2008-10-06 버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치 KR100999875B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020080097884A KR100999875B1 (ko) 2008-10-06 2008-10-06 버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치
JP2008329849A JP2010092577A (ja) 2008-10-06 2008-12-25 バースト長制御回路及びこれを用いた半導体メモリー装置
US12/319,063 US8014227B2 (en) 2008-10-06 2008-12-30 Burst length control circuit and semiconductor memory device using the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080097884A KR100999875B1 (ko) 2008-10-06 2008-10-06 버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치

Publications (2)

Publication Number Publication Date
KR20100038792A KR20100038792A (ko) 2010-04-15
KR100999875B1 true KR100999875B1 (ko) 2010-12-09

Family

ID=42075707

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080097884A KR100999875B1 (ko) 2008-10-06 2008-10-06 버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치

Country Status (3)

Country Link
US (1) US8014227B2 (ko)
JP (1) JP2010092577A (ko)
KR (1) KR100999875B1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5703586B2 (ja) 2010-04-13 2015-04-22 Jnc株式会社 伸縮不織布およびそれを用いた加工物品
KR101215953B1 (ko) * 2011-01-26 2012-12-27 에스케이하이닉스 주식회사 버스트 오더 제어회로
KR101187639B1 (ko) * 2011-02-28 2012-10-10 에스케이하이닉스 주식회사 집적회로
KR20160029394A (ko) * 2014-09-05 2016-03-15 에스케이하이닉스 주식회사 반도체 장치

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3099931B2 (ja) 1993-09-29 2000-10-16 株式会社東芝 半導体装置
US5652724A (en) * 1994-12-23 1997-07-29 Micron Technology, Inc. Burst EDO memory device having pipelined output buffer
JP4057084B2 (ja) * 1996-12-26 2008-03-05 株式会社ルネサステクノロジ 半導体記憶装置
KR100528450B1 (ko) 1997-12-26 2006-02-10 삼성전자주식회사 동기형 메모리 장치
US5973993A (en) * 1998-02-27 1999-10-26 Micron Technology, Inc. Semiconductor memory burst length count determination detector
KR100378191B1 (ko) * 2001-01-16 2003-03-29 삼성전자주식회사 고주파 동작을 위한 레이턴시 제어회로 및 제어방법과이를구비하는 동기식 반도체 메모리장치
KR100414734B1 (ko) * 2001-12-21 2004-01-13 주식회사 하이닉스반도체 반도체 메모리 장치
KR100468719B1 (ko) * 2002-01-11 2005-01-29 삼성전자주식회사 Ｎ 비트 프리페치 방식과 2ｎ 버스트 길이를 지원할 수있는 반도체 메모리 장치
US20060143330A1 (en) * 2004-12-23 2006-06-29 Oliver Kiehl Method for data transmit burst length control
JP4221423B2 (ja) * 2006-08-09 2009-02-12 エルピーダメモリ株式会社 コマンド制御回路
KR101020290B1 (ko) * 2009-01-12 2011-03-07 주식회사 하이닉스반도체 버스트모드 제어회로
KR101046998B1 (ko) * 2009-05-28 2011-07-06 주식회사 하이닉스반도체 버퍼제어신호 생성회로 및 이를 이용한 반도체 메모리 장치
KR101096261B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 내부커맨드생성회로

Also Published As

Publication number Publication date
KR20100038792A (ko) 2010-04-15
US20100085819A1 (en) 2010-04-08
US8014227B2 (en) 2011-09-06
JP2010092577A (ja) 2010-04-22

Similar Documents

Publication Publication Date Title
JP4987458B2 (ja) 半導体記憶装置のデータ出力回路及び方法
US6198327B1 (en) Pulse generator with improved high speed performance for generating a constant pulse width
KR100999875B1 (ko) 버스트길이 제어회로 및 이를 이용한 반도체 메모리 장치
KR101020290B1 (ko) 버스트모드 제어회로
KR101096261B1 (ko) 내부커맨드생성회로
US8754688B2 (en) Signal output circuit and semiconductor device including the same
JP4907877B2 (ja) デジタル回路
KR100748461B1 (ko) 반도체 메모리 장치의 데이터 입력 회로 및 방법
KR100313603B1 (ko) 반도체 메모리의 센스앰프 제어회로
US8694818B2 (en) Control circuit and operating method thereof
KR100535102B1 (ko) 컬럼 어드레스 전송 구조 및 방법
KR20000045322A (ko) 펄스 발생장치 및 이를 이용한 데이타 전송장치
KR20020032081A (ko) 글로벌 입·출력라인 선택장치
KR100940273B1 (ko) 버퍼 제어 회로
KR20090113711A (ko) 클럭제어회로 및 이를 이용한 반도체 메모리 장치
US7800966B2 (en) Precharge control circuit
KR101046997B1 (ko) 데이터 입력회로
KR100507866B1 (ko) 디디알 에스디램의 파이프래치 출력단 프리차지 구조
KR100340071B1 (ko) 고속의 라이트 동작을 수행하는 디디알 동기식 메모리 장치
KR100390898B1 (ko) 데이타 출력 버퍼
US7349290B2 (en) Semiconductor memory device
KR20060114232A (ko) 반도체메모리소자
KR20070021372A (ko) 반도체 메모리 장치의 센스앰프를 제어하는 회로 및 방법
KR100732765B1 (ko) 반도체 장치
KR100999874B1 (ko) 레벨 시프터

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee