JP4040953B2 - 同期式半導体メモリ装置のデータ入力回路及びデータ入力方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は同期式半導体メモリ装置に係り、より詳細には同期式半導体メモリ装置のデータ入力回路及び同期式半導体メモリ装置にデータを入力する方法に関する。
【０００２】
【従来の技術】
コンピュータシステムにおいて、半導体メモリ装置は、データを書込んだり読み出したりするメーンメモリとして使われうる。半導体メモリ装置のデータ入力（書込み）／出力（読み出し）の速度は、コンピュータシステムの動作速度を決定する非常に重要な要素である。そのため、半導体メモリ装置の動作速度を向上させるために継続的な努力がなされてきた。
【０００３】
かかる努力の結果として、同期式ダイナミックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲＡＭ）が開発された。ＳＤＲＡＭは、例えば、コンピュータシステムのクロック信号と同期してメモリ動作を制御する内部回路を含んでいる。ＳＤＲＡＭの例として、単一データレートＳＤＲＡＭ（ＳＤＲ ＳＤＲＡＭ：Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）とダブルデータレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）とがある。ＳＤＲ ＳＤＲＡＭは、クロック信号の立上がりエッジまたは立下がりエッジに応答して、クロック信号のサイクルごとに１データを入力または出力できる。一方、ＤＤＲ ＳＤＲＡＭは、クロック信号の第１立上がりエッジ及びその次の立下がりエッジに応答して、クロック信号のサイクルごとに２つのデータを入力または出力できる。すなわち、ＤＤＲ ＳＤＲＡＭの帯域幅は、ＳＤＲ ＳＤＲＡＭの帯域幅の２倍である。
【０００４】
２倍の伝送速度を有するので、ＤＤＲ ＳＤＲＡＭは、ＳＤＲ ＳＤＲＡＭのウインドより小さいウインドを有することが分かる。ＤＤＲ ＳＤＲＡＭのウインドは、ＤＤＲ ＳＤＲＡＭに対するデータ伝達及びそれからのデータ伝達が可能な範囲として理解されうる。より小さいウインドを可能にするために、データストローブ信号が入力／出力データ信号からデータの取り出しを補助するために使われうる。従って、ＤＤＲ ＳＤＲＡＭは、データストローブ信号が入力される余分のピンを含みうる。
【０００５】
図１は、従来の同期式半導体メモリ装置のデータ入力回路を示すブロックダイヤグラムである。図１を参照すれば、データ入力回路１００は、データ入力バッファ１１０、データ遅延回路１１２、データフェッチ回路１２０、同期回路１４０、データストローブバッファ１６０、第１遅延回路１６２、第２遅延回路１６４、クロック入力バッファ１８０及びオートパルス発生回路１８２を含む。外部入力データ信号ＤＩＮ、外部データストローブ信号ＤＳ及び外部クロック信号ＣＬＫは、データ入力バッファ１１０、データストローブバッファ１６０及びクロック入力バッファ１８０の入力端子にそれぞれ印加されうる。
【０００６】
データ入力回路１００の動作の間、データは、データストローブ信号ＰＤＳＤ１に従って内部データ信号ＰＤＩＮＤからフェッチされる。その後、そのフェッチされた信号は、二つの分離された内部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓに変換される。その後、さらに遅延されたデータストローブ信号ＰＤＳＤ２に応じて内部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓからデータがフェッチされ、それらのデータは、内部クロック信号ＰＣＬＫ２に同期して内部並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓとして提供される。
【０００７】
外部データストローブ信号ＤＳと外部クロック信号ＣＬＫとの相互間の位相差は、それらの２信号間に１／２サイクルまでの変化を生じさせうる。技術的標準であるｔＤＱＳＳは、外部クロック信号ＣＬＫと外部データストローブ信号ＤＳとの相互間のタイミングマージンを示し、二つのケースを含みうる。第１のケースでは、技術的標準であるｔＤＱＳＳが０．７５×ｔＣＫであり（以下、ｔＤＱＳＳ＿ＭＩＮとする）、このケースでは、外部データストローブ信号ＤＳの位相が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ進む。第２のケースでは、技術的標準であるｔＤＱＳＳが１．２５×ｔＣＫであり（以下、ｔＤＱＳＳ＿ＭＡＸとする）、このケースでは、外部データストローブ信号ＤＳの位相が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ遅れる。ここで、ｔＣＫは、外部クロック信号ＣＬＫの１周期時間または外部クロック信号ＣＬＫの１サイクル時間を示す。
【０００８】
図２は、外部クロック信号ＣＬＫの周期が相対的に大きい場合における図１のデータ入力回路の例示的動作を説明するためのタイミングダイヤグラムである。図２を参照すれば、第１動作（ＣＡＳＥ１）は、技術的位相標準がｔＤＱＳＳ＿ＭＩＮである場合のデータ入力回路１００の動作を示す。第２動作（ＣＡＳＥ２）は、技術的位相標準がｔＤＱＳＳ＿ＭＡＸである場合のデータ入力回路１００の動作を示す。図２を参照すれば、データセットアップ時間ｔＤＳは、データのセットアップのために必要な時間であり、データホールド時間ｔＤＨは、外部入力データ信号ＤＩＮのデータがデータストローブ信号ＤＳの立上がりエッジの後に存在すべき時間、あるいはホールドされるために必要な時間である。内部並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓは、内部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓが第２内部データストローブ信号ＰＤＳＤ２によりフェッチされた内部データ信号である。
【０００９】
ｔＤＱＳＳ＿ＭＩＮのケース１（ＣＡＳＥ１）では、外部データストローブ信号ＤＳの位相が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ進んでいる。このようなケース１（ＣＡＳＥ１）では、外部データストローブ信号ＤＳによりフェッチされた外部入力データ信号ＤＩＮを外部クロック信号ＣＬＫの位相に同期させるために、内部データストローブ信号ＰＤＳＤ１のエッジと内部データストローブ信号ＰＤＳＤ２のエッジとの相互間に大きい遅延が必要となる。図２に示された遅延時間Ｔ１は、それぞれのデータ信号からの有効なデータの取り出しを可能にするように十分に大きくなければならない。
【００１０】
ｔＤＱＳＳ＿ＭＡＸのケース２（ＣＡＳＥ２）では、外部データストローブ信号ＤＳの位相が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ遅れている。外部データストローブ信号ＤＳによりフェッチされた外部入力データ信号ＤＩＮを外部クロック信号ＣＬＫに同期させるために、データ信号からの有効なデータの取り出しが可能な程度に小さい遅延が内部データストローブ信号ＰＤＳＤ１のエッジと内部データストローブ信号ＰＤＳＤ２のエッジとの相互間に必要となりうる。図２に示された遅延時間Ｔ２は、ケース１（ＣＡＳＥ１）の遅延時間より小さくなければならない。
【００１１】
しかし、従来のデータ入力回路１００は、第１内部データストローブ信号ＰＤＳＤ１に対して固定の遅延を有する第２内部データストローブ信号ＰＤＳＤ２を使用する。この場合、前述したｔＤＱＳＳ＿ＭＩＮのケース及びｔＤＱＳＳ＿ＭＡＸのケースの動作特性が固定されたままになり、これによって、そのような二つの極端ケースにおいて同期をとることを危うくしうる。すなわち、第１内部データストローブ信号ＰＤＳＤ１から第２内部デートストローブ信号ＰＤＳＤ２を発生するために使用する遅延時間は、前記クロック信号のサイクル長さまたは周波数に関係なく固定されるので、動作周波数が上がるにつれて外部クロック信号ＣＬＫのサイクル長さが短くなり、タイミングマージンが不足することになる。
【００１２】
図３は、外部クロック信号ＣＬＫのサイクルが相対的に小さい場合における図１のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。図３の例示的なタイミングダイヤグラムから、従来のデータ入力回路１００の短いサイクルクロック間に同期データエラーが生じうることが観察できる。
【００１３】
例えば、ｔＤＱＳＳ＿ＭＩＮ（ＣＡＳＥ１）のケースでは、工程、電圧及び／または温度の変化が、第１内部データストローブ信号ＰＤＳＤ１から第２内部データストローブ信号ＰＤＳＤ２を発生する際の遅延時間Ｔ１を短縮させうる。遅延時間Ｔ１の短縮は、ケース１（ＣＡＳＥ１）の条件において、内部並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓの有効な発生を妨げうる。
【００１４】
また、ｔＤＱＳＳ＿ＭＡＸ（ＣＡＳＥ２）のケースでは、工程、電圧及び／または温度での変化が、第１内部データストローブ信号ＰＤＳＤ１から第２内部データストローブ信号ＰＤＳＤ２を発生する際のＴ２を延長させうる。遅延時間Ｔ２の延長は、ケース２（ＣＡＳＥ２）の条件において、無効データの発生を引き起こしうる。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、例えば、データストローブ信号とクロック信号との相互間の位相関係に応じてデータストローブ信号の遅延時間を制御し、データストローブ信号に従ってフェッチされた入力データ信号をクロック信号に効果的に同期させうる同期式半導体メモリ装置のデータ入力回路及びデータ入力法を提供することである。
【００１６】
【課題を解決するための手段】
本発明に係る同期式半導体メモリ装置のデータ入力回路は、データストローブ信号の位相がクロック信号の位相より進んでいるか、遅れているかを検出する検出手段を備えうる。遅延手段は、データストローブ信号の位相がクロック信号の位相より進んでいる場合にデータストローブ信号を第１時間だけ遅延させうる。また、遅延手段は、データストローブ信号の位相がクロック信号の位相より遅れている場合にデータストローブ信号を第２時間だけ遅延させうる。データ入力同期手段は、データストローブ信号によりフェッチされた入力データ信号を同期させうる。前記フェッチされた信号は、前記遅延手段により出力された前記遅延されたデータストローブ信号に応じてクロック信号に同期されうる。
【００１７】
ここで、前記検出手段は、例えば、前記データストローブ信号と前記クロック信号との位相差を前記クロック信号のサイクルの１／４の範囲まで検出するように構成されうる。前記第１遅延時間は、例えば第２遅延時間より大きく設定されうる。
【００１８】
本発明の他の側面に係る同期式半導体メモリ装置のデータ入力回路は、外部入力データ信号を受信して前記受信された信号をバッファリングして第１内部入力データ信号を発生するデータバッファを備えうる。データストローブバッファは、外部データストローブ信号を受信して前記受信されたデータストローブ信号をバッファリングして第１内部データストローブ信号を発生する。クロックバッファは、外部クロック信号を受信してバッファリングして第１内部クロック信号及び／または第２内部クロック信号を発生しうる。データ遅延回路は、第１内部入力データ信号を遅延させて第２内部入力データ信号を発生しうる。第１ストローブ遅延回路は、第１内部データストローブ信号を遅延させて第２内部データストローブ信号を発生しうる。検出回路は、第１内部データストローブ信号の位相が前記第１内部クロック信号の位相より進んでいるか、遅れているかを検出して、その検出結果に基づいた検出信号を発生しうる。データフェッチ回路は、第２内部データストローブ信号に同期して第２内部入力データ信号をフェッチし、第１ストローブ同期データ信号を発生しうる。第２遅延回路は、前記第２内部データストローブ信号を前記検出信号により規定される時間だけ遅延させて、第３内部データストローブ信号を発生しうる。同期回路は、第１ステージ同期データ信号をまず第３内部データストローブ信号に同期させ、そしてその後、第２内部クロック信号に同期させ、第２段階の同期データ信号を発生しうる。
【００１９】
本発明の１つの実施形態によれば、前記検出回路は、第１内部データストローブ信号に応じて第１内部クロック信号を第１ラッチ手段に伝送する第１伝送手段を備えうる。前記第１ラッチ手段は、前記第１伝送手段により伝送された第１内部クロック信号を受信してラッチしうる。第２伝送手段は、第１内部データストローブ信号に応じて前記第１ラッチ手段によりラッチされた第１内部クロック信号を第２ラッチ手段に伝送しうる。第２ラッチ手段は、第２伝送手段により伝送されうる第１内部クロック信号をラッチしうる。ＡＮＤ回路は、前記第２ラッチ手段によりラッチされた第１内部クロック信号と内部ライト信号とのＡＮＤ演算を行いうる。前記ライト信号は、前記半導体メモリ装置のライト動作から生じうる。前記ＡＮＤ回路の出力は、前記検出回路により前記第２遅延回路に提供される検出信号としての役割を果たしうる。
【００２０】
さらに、前記第２遅延回路は、前記検出信号の反転信号とインバータチェーンを介して伝播されて遅延される前記第２内部データストローブ信号とのＡＮＤ演算を行い、前記ＡＮＤ演算の結果を反転させる第１ＮＡＮＤゲートを備えうる。第２ＮＡＮＤゲートは、前記検出信号と前記インバータチェーンを介して伝播されて遅延される第２内部データストローブ信号とのＡＮＤ演算を行い、前記ＡＮＤ演算の結果を反転させうる。ＯＲ回路は、第１及び第２ＮＡＮＤゲートの出力信号のうち一つを出力しうる。第１ＮＡＮＤゲート及び第２ＮＡＮＤゲートの出力信号のうち一つは、所定の時間だけ遅延されうる。かかるＯＲ回路の出力は、前記第３内部データストローブ信号として役割を果たしうる。
【００２１】
本発明に係る同期式半導体メモリ装置にデータを入力する方法は、データストローブ信号の位相がクロック信号の位相より進んでいるか、遅れているかを検出する検出段階を備えうる。前記データストローブ信号は、前記検出段階で前記データストローブ信号の位相が前記クロック信号の位相より進んでいると判断される場合に第１時間だけ遅延されうる。また、前記データストローブ信号は、前記データストローブ信号の位相が前記クロック信号の位相より遅れていると判断される場合に第２時間だけ遅延されうる。データ信号は、まず前記データストローブ信号に同期されてフェッチされうる。その後、前記フェッチされたデータ信号は、前記遅延されたストローブ信号に同期され、その後、さらに、前記クロック信号に同期されうる。
【００２２】
ここで、前記検出段階は、例えば、前記データストローブ信号とクロック信号との位相差を前記クロック信号のサイクルの１／４の範囲まで検出するように実施されうる。前記第１遅延時間は、例えば、前記第２遅延時間より長く設定されうる。
【００２３】
本発明のデータ入力回路及びデータ入力方法によれば、例えば、短いサイクルを有するクロック信号である場合または高周波数のクロック信号である場合においも、入力データ信号をクロック信号に効果的に同期させうる。
【００２４】
【発明の実施の形態】
以下添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００２５】
本明細書で使われる「フェッチ」という用語は、データ信号からのデータの取り出し或いは抽出を意味する。また、それは、所定の時間内におけるデータ信号のサンプリングであると考えることもできる。
【００２６】
データ信号は、時間の経過に伴って多様なレベルを有しうる。ストローブまたはクロックのような別途の信号が、データ信号が与えられた瞬間にそのデータ信号値を得るために使われる。ストローブまたはクロックは、それぞれパルスを含み、データ信号からデータを抽出するために使われうる。データの抽出は、アクティブパルスまたは遷移の発生と実質的に同一の瞬間に行われうる。以下、ストローブまたはクロックのパルスまたは遷移とほぼ同時に行われるデータの抽出をフェッチと呼ぶことにする。例えば、データ信号のデータは、ある場合にはストローブまたはクロック信号に対する同期関係から抽出されうる。
【００２７】
本発明の１つの実施形態によれば、パスゲートは、信号をラッチ回路に伝達すべく短時間にイネーブルされうる。その後、前記ラッチ回路は、イネーブルされたゲートを介して提供された信号値をラッチする。その後、パスゲートはディセーブルされて、ラッチ回路は前記ラッチされたデータ値を保持する。
【００２８】
図４は、本発明の実施形態による同期式半導体メモリ装置のデータ入力回路を示す概略的なブロックダイヤグラムである。図４を参照すれば、同期式半導体メモリ装置のデータ入力回路４００は、データバッファ４１０、データ遅延回路４１２、データフェッチ回路４２０、同期回路４４０、ストローブバッファ４６０、第１遅延回路４６２、検出回路６００、第２遅延回路７００、クロックバッファ４７０及びパルス回路４７２を備える。
【００２９】
データバッファ４１０は、外部入力データ信号ＤＩＮを受信し、外部入力データ信号ＤＩＮをバッファリングして第１内部入力データ信号ＰＤＩＮを発生する。
【００３０】
ストローブバッファ４６０は、外部ストローブ信号ＤＳを受信し、外部ストローブ信号ＤＳをバッファリングして第１内部データストローブ信号ＰＤＳを発生する。
【００３１】
クロックバッファ４７０は、クロック信号ＣＬＫを受信し、クロック信号ＣＬＫをバッファリングして第１内部クロック信号ＰＣＬＫ１を発生する。
【００３２】
データ遅延回路４１２は、第１内部入力データ信号ＰＤＩＮを受信し、その第１内部入力データ信号ＰＤＩＮを遅延させて第２内部入力データ信号ＰＤＩＮＤを発生する。ストローブ信号の経路において、第１遅延回路４６２は、第１内部データストローブ信号ＰＤＳを受信し、その第１内部データストローブ信号ＰＤＳを遅延させて第２内部データストローブ信号ＰＤＳＤ１を発生する。データ遅延回路４１２及び第１遅延回路４６２は、後述のデータフェッチ動作及びデータ同期動作に関連した第１内部入力データ信号ＰＤＩＮのための最適データセットアップ時間ｔＤＳ及びデータホールド時間ｔＤＨを設定するために設けられている。
【００３３】
データフェッチ回路４２０は、第２内部データストローブ信号ＰＤＳＤ１に応じて、第２内部入力データ信号ＰＤＩＮＤをフェッチしてデータ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットを発生する。
【００３４】
検出回路６００は、第１内部データストローブ信号ＰＤＳと第１内部クロック信号ＰＣＬＫ１との相互間における位相関係を検出し、その検出された位相関係を考慮して検出信号ＤＥＣＴを提供する。検出回路６００は、第１内部データストローブ信号ＰＤＳ、第１内部クロック信号ＰＣＬＫ１及び内部ライト信号ＰＷＲに応じて動作しうる。内部ライト信号ＰＷＲは、同期式半導体メモリ装置のライト動作の間に内部的に発生しうる。本実施形態では、内部ライト信号ＰＷＲは、同期式半導体メモリ装置のライト動作の間において論理「ハイ」レベルとして発生しうる。
【００３５】
第２遅延回路７００は、第２内部データストローブ信号ＰＤＳＤ１を遅延させる遅延時間を変化さる機能を有する。この遅延量は、検出信号ＤＥＣＴの論理レベルに従って設定されうる。このような遅延量だけさらに遅延されたストローブ信号を第３内部データストローブ信号ＰＤＳＤ２と呼ぶことにする。
【００３６】
パルス回路４７２は、第１内部クロック信号ＰＣＬＫ１を受信して第２内部クロック信号ＰＣＬＫ２としての役割を果たすパルスを発生する。このパルスは、第１内部クロック信号ＰＣＬＫ１の遷移に応じて自動的に発生しうる。第２遅延回路７００及びパルス回路４７２は、ストローブ信号ＤＳとクロック信号ＣＬＫの相互間の相対的位相関係を修正するように動作しうる。
【００３７】
同期回路４４０は、最初に第３内部データストローブ信号ＰＤＳＤ２に応じて並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットをフェッチする。同期回路４４０は、フェッチしたデータ信号を第２内部クロック信号ＰＣＬＫ２に同期させ、並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓの第２セット（結果として示されるセット）を発生する。
【００３８】
図５は、図４のデータフェッチ回路及び同期回路を示す回路図である。図５を参照すれば、データフェッチ回路４２０は、インバータ４２１、伝送ゲート４２２，４２４，４２６及びラッチ回路４２３，４２５，４２７を備えうる。第２内部入力データ信号ＰＤＩＮＤは、伝送ゲート４２２，４２４，４２６に提供される第２内部データストローブ信号ＰＤＳＤ１の活性化に応じて伝送される。このような構成により、データ及び相補データが相補的な並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットを発生するデータフェッチ回路４２０により入力データ信号ＰＤＩＮＤからフェッチされる。並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、ラッチ回路４２５，４２７によりそれぞれラッチされうる。
【００３９】
同期回路４４０は、インバータ４４１，４４８，４４９、制御可能な伝送ゲート４４２，４５０，４４４，４５２，４４６，４５４、及び、信号結合用のラッチ回路４４３，４５１，４４５，４５３，４４７，４５５を備えうる。ここで、伝送ゲートは、パスゲートと言うこともできる。並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、それぞれを伝送するための伝送ゲート４４２，４５０が第３内部データストローブ信号ＰＤＳＤ２によりイネーブルされる時に、それぞれの伝送ゲート４４２，４５０により伝送される。その後、ラッチ回路４２５，４２７によってラッチされたデータ信号及び相補データ信号は、イネーブルされたパスゲート４４２，４５０によりラッチ回路４４３，４５１に伝送される。その後、ラッチ回路４４３，４５１でフェッチされてラッチされたデータは、並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓの第２セットを提供する。
【００４０】
次に、パスゲート４４４，４５２が第２内部クロック信号ＰＣＬＫ２によりイネーブルされる時、並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓの第２セットは、ラッチ回路４４５，４５３に伝送される。クロック信号ＰＣＬＫ２の第２位相は、パスゲート４４６，４５４をイネーブルしてラッチ回路４４５，４５３の信号セットをラッチ回路４４７，４５５に伝達する。その後、ラッチ回路４４７，４５５は、伝達された信号セットを並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓのセットとして提供する。この並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓは、ラッチ回路４４７，４５５によりラッチされる。
【００４１】
図６は図４の検出回路を示す回路図であり、図７は図４の第２遅延回路を示す回路図である。図６を参照すれば、検出回路６００は、インバータ６０１、伝送手段６０３，６０７、ラッチ手段６０５，６０９、及び、ＡＮＤ回路６１１を備えうる。図７を参照すれば、第２遅延回路７００は、インバータチェーン７０１，７０５、ＮＡＮＤゲート７０３，７１１、ＯＲ回路７０７及びインバータ７０９を備えうる。また、図６を参照すれば、伝送手段６０３，６０７は、それぞれ、例えば伝送ゲートで構成され、ラッチ手段６０５，６０９は、それぞれ、例えばクロスカップルされたインバータで構成されうる。
【００４２】
ｔＤＱＳＳ＿ＭＩＮのケースでは、第１内部データストローブ信号ＰＤＳの位相は、第１内部クロック信号ＰＣＬＫ１の位相よりクロック信号ＣＬＫの１サイクルの１／４（すなわち、ｔＣＫ／４）だけ進みうる。従って、検出信号ＤＥＣＴが論理「ハイ」状態になり、第１遅延経路ＤＰ１が論理「ハイ」状態の検出信号ＤＥＣＴにより選択される。第２内部データストローブ信号ＰＤＳＤ１は、第１遅延経路ＤＰ１の遅延時間分だけ遅延される。ここで、第１遅延経路ＤＰ１の遅延時間は、第２遅延経路ＤＰ２の遅延時間よりも大きい値に設計される。従って、ｔＤＱＳＳ＿ＭＩＮのケースでは、第３内部データストローブ信号ＰＤＳＤ２は、ｔＤＱＳＳ＿ＭＡＸのケースにおける第３内部データストローブ信号ＰＤＳＤ２よりも遅く発生する。
【００４３】
ｔＤＱＳＳ＿ＭＡＸのケースでは、第１内部データストローブ信号ＰＤＳの位相は、第１内部クロック信号ＰＣＬＫ１の位相よりクロック信号ＣＬＫの１サイクルの１／４（すなわち、ｔＣＫ／４）まで遅延しうる。そして、検出信号ＤＥＣＴは論理「ロー」状態になりうる。第２遅延経路ＤＰ２が論理「ロー」状態の検出信号ＤＥＣＴにより選択されうる。従って、第２内部データストローブ信号ＰＤＳＤ１は、第１遅延経路ＤＰ１により提供される遅延時間より短い遅延時間だけ遅延しうる。従って、第２遅延経路ＤＰ２を介して発生するデータストローブ信号ＰＤＳＤ２は、ｔＤＱＳＳ＿ＭＩＮのケースよりもエッジが速くなる。
【００４４】
本発明の例示的な実施形態において、データストローブ信号ＤＳとクロック信号ＣＬＫとの相互間の位相関係が二つのケースに分類されうる。しかし、本発明の他の実施形態では、このような信号の位相関係はさらに細分化されうるし、同様にデータストローブ信号ＤＳの遅延時間もされに細分化されうる。
【００４５】
図８は、クロック信号ＣＬＫのサイクルが所定の臨界周期まで減少する場合（すなわち、クロック信号ＣＬＫの周波数が所定の周波数を超える場合）における図４のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。
【００４６】
ｔＤＱＳＳ＿ＭＩＮのケース１（ＣＡＳＥ１）では、第１時間間隔Ｔ３は、第２内部データストローブ信号ＰＤＳＤ１のエッジと第３内部データストローブ信号ＰＤＳＤ２のエッジ相互間の遅延を示す。注目すべきことは、ストローブ信号ＤＳの位相がクロック信号ＣＬＫの位相よりリードするケース１（ＣＡＳＥ１）の場合、遅延時間Ｔ３は、後述するケース２（ＣＡＳＥ２）の場合に提供されるＴ４より長くなるということである。従って、第２内部データストローブ信号ＰＤＳＤ１によりフェッチされる並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、効果的に第２内部クロック信号ＰＣＬＫ２に同期し、有効なデータが信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓとして発生される。
【００４７】
ｔＤＱＳＳ＿ＭＡＸのケース２（ＣＡＳＥ２）では、第２時間間隔Ｔ４は、第２内部データストローブ信号ＰＤＳＤ１のエッジ及び第３内部データストローブ信号ＰＤＳＤ２のエッジの相互間の遅延を示す。ストローブ信号ＤＳの位相がクロック信号ＣＬＫの位相より遅れるケース２（ＣＡＳＥ２）の場合、前述したケース１（ＣＡＳＥ１）の場合とは異なり、第２遅延回路７００の遅延時間がより短い遅延経路ＤＰ２に設定される。従って、遅延時間Ｔ４は、前述したケース１（ＣＡＳＥ１）の遅延時間よりも短くなる。従って、第２データストローブ信号ＰＤＳＤ１によりフェッチされる並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、たとえ前記クロック信号ＣＬＫの周波数が高くなっても効果的に第２内部クロック信号ＰＣＬＫ２に同期されうる。この実施形態の場合、有効なデータがメモリ装置の同期入力に保持されうる。
【００４８】
従って、この実施形態による同期式半導体メモリ装置のデータ入力回路は、クロック信号の周波数に応じて入力データ信号の同期を効果的に調節することができる。ここで挙げた例示的な実施形態によれば、クロック信号のサイクルが小さくなる場合（すなわち、クロック信号の周波数が所定の臨界値まで高くなる場合）、相対的な位相差を調節することにより同期回路におけるデータ入力信号のデータのさらに正確な同期を提供することができる。
【００４９】
本発明は、図面に示された一実施形態を参考として説明されたが、それは例示的なものに過ぎず、本技術分野の当業者ならばそれに基づいて多様な変形及び均等な他の実施形態を容易に導きうることを理解できるであろう。従って、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決められるべきである。
【００５０】
【発明の効果】
本発明の同期式半導体メモリ装置のデータ入力回路及びデータ入力方法は、クロック信号の周波数がクロック信号の周波数が所定の臨界値を越える場合においても入力データ信号をクロック信号に効果的に同期させることができる。
【図面の簡単な説明】
【図１】従来の同期式半導体メモリ装置のデータ入力回路を示すブロックダイヤグラムである。
【図２】外部クロック信号ＣＬＫのサイクルが相対的に大きい場合における図１のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。
【図３】外部クロック信号ＣＬＫのサイクルが相対的に小さい場合における図１のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。
【図４】本発明の実施形態による同期式半導体メモリ装置のデータ入力回路を示すブロックダイヤグラムである。
【図５】図４のデータフェッチ回路及び同期回路を示す回路図である。
【図６】図４の検出回路を示す回路図である。
【図７】図４の第２遅延回路を示す回路図である。
【図８】外部クロック信号ＣＬＫのサイクルが相対的に小さい場合における図４のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。
【符号の説明】
４００ 入力回路
４１０ データバッファ
４１２ データ遅延回路
４２０ データフェッチ回路
４４０ 同期回路
４６０ ストローブ
４６２ 第１遅延回路
４７０ クロックバッファ
４７２ パルス回路
６００ 検出回路
７００ 第２遅延回路
【発明の属する技術分野】
本発明は同期式半導体メモリ装置に係り、より詳細には同期式半導体メモリ装置のデータ入力回路及び同期式半導体メモリ装置にデータを入力する方法に関する。
【０００２】
【従来の技術】
コンピュータシステムにおいて、半導体メモリ装置は、データを書込んだり読み出したりするメーンメモリとして使われうる。半導体メモリ装置のデータ入力（書込み）／出力（読み出し）の速度は、コンピュータシステムの動作速度を決定する非常に重要な要素である。そのため、半導体メモリ装置の動作速度を向上させるために継続的な努力がなされてきた。
【０００３】
かかる努力の結果として、同期式ダイナミックランダムアクセスメモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲＡＭ）が開発された。ＳＤＲＡＭは、例えば、コンピュータシステムのクロック信号と同期してメモリ動作を制御する内部回路を含んでいる。ＳＤＲＡＭの例として、単一データレートＳＤＲＡＭ（ＳＤＲ ＳＤＲＡＭ：Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）とダブルデータレートＳＤＲＡＭ（ＤＤＲ ＳＤＲＡＭ：Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ ＳＤＲＡＭ）とがある。ＳＤＲ ＳＤＲＡＭは、クロック信号の立上がりエッジまたは立下がりエッジに応答して、クロック信号のサイクルごとに１データを入力または出力できる。一方、ＤＤＲ ＳＤＲＡＭは、クロック信号の第１立上がりエッジ及びその次の立下がりエッジに応答して、クロック信号のサイクルごとに２つのデータを入力または出力できる。すなわち、ＤＤＲ ＳＤＲＡＭの帯域幅は、ＳＤＲ ＳＤＲＡＭの帯域幅の２倍である。
【０００４】
２倍の伝送速度を有するので、ＤＤＲ ＳＤＲＡＭは、ＳＤＲ ＳＤＲＡＭのウインドより小さいウインドを有することが分かる。ＤＤＲ ＳＤＲＡＭのウインドは、ＤＤＲ ＳＤＲＡＭに対するデータ伝達及びそれからのデータ伝達が可能な範囲として理解されうる。より小さいウインドを可能にするために、データストローブ信号が入力／出力データ信号からデータの取り出しを補助するために使われうる。従って、ＤＤＲ ＳＤＲＡＭは、データストローブ信号が入力される余分のピンを含みうる。
【０００５】
図１は、従来の同期式半導体メモリ装置のデータ入力回路を示すブロックダイヤグラムである。図１を参照すれば、データ入力回路１００は、データ入力バッファ１１０、データ遅延回路１１２、データフェッチ回路１２０、同期回路１４０、データストローブバッファ１６０、第１遅延回路１６２、第２遅延回路１６４、クロック入力バッファ１８０及びオートパルス発生回路１８２を含む。外部入力データ信号ＤＩＮ、外部データストローブ信号ＤＳ及び外部クロック信号ＣＬＫは、データ入力バッファ１１０、データストローブバッファ１６０及びクロック入力バッファ１８０の入力端子にそれぞれ印加されうる。
【０００６】
データ入力回路１００の動作の間、データは、データストローブ信号ＰＤＳＤ１に従って内部データ信号ＰＤＩＮＤからフェッチされる。その後、そのフェッチされた信号は、二つの分離された内部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓに変換される。その後、さらに遅延されたデータストローブ信号ＰＤＳＤ２に応じて内部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓからデータがフェッチされ、それらのデータは、内部クロック信号ＰＣＬＫ２に同期して内部並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓとして提供される。
【０００７】
外部データストローブ信号ＤＳと外部クロック信号ＣＬＫとの相互間の位相差は、それらの２信号間に１／２サイクルまでの変化を生じさせうる。技術的標準であるｔＤＱＳＳは、外部クロック信号ＣＬＫと外部データストローブ信号ＤＳとの相互間のタイミングマージンを示し、二つのケースを含みうる。第１のケースでは、技術的標準であるｔＤＱＳＳが０．７５×ｔＣＫであり（以下、ｔＤＱＳＳ＿ＭＩＮとする）、このケースでは、外部データストローブ信号ＤＳの位相が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ進む。第２のケースでは、技術的標準であるｔＤＱＳＳが１．２５×ｔＣＫであり（以下、ｔＤＱＳＳ＿ＭＡＸとする）、このケースでは、外部データストローブ信号ＤＳの位相が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ遅れる。ここで、ｔＣＫは、外部クロック信号ＣＬＫの１周期時間または外部クロック信号ＣＬＫの１サイクル時間を示す。
【０００８】
図２は、外部クロック信号ＣＬＫの周期が相対的に大きい場合における図１のデータ入力回路の例示的動作を説明するためのタイミングダイヤグラムである。図２を参照すれば、第１動作（ＣＡＳＥ１）は、技術的位相標準がｔＤＱＳＳ＿ＭＩＮである場合のデータ入力回路１００の動作を示す。第２動作（ＣＡＳＥ２）は、技術的位相標準がｔＤＱＳＳ＿ＭＡＸである場合のデータ入力回路１００の動作を示す。図２を参照すれば、データセットアップ時間ｔＤＳは、データのセットアップのために必要な時間であり、データホールド時間ｔＤＨは、外部入力データ信号ＤＩＮのデータがデータストローブ信号ＤＳの立上がりエッジの後に存在すべき時間、あるいはホールドされるために必要な時間である。内部並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓは、内部並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓが第２内部データストローブ信号ＰＤＳＤ２によりフェッチされた内部データ信号である。
【０００９】
ｔＤＱＳＳ＿ＭＩＮのケース１（ＣＡＳＥ１）では、外部データストローブ信号ＤＳの位相が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ進んでいる。このようなケース１（ＣＡＳＥ１）では、外部データストローブ信号ＤＳによりフェッチされた外部入力データ信号ＤＩＮを外部クロック信号ＣＬＫの位相に同期させるために、内部データストローブ信号ＰＤＳＤ１のエッジと内部データストローブ信号ＰＤＳＤ２のエッジとの相互間に大きい遅延が必要となる。図２に示された遅延時間Ｔ１は、それぞれのデータ信号からの有効なデータの取り出しを可能にするように十分に大きくなければならない。
【００１０】
ｔＤＱＳＳ＿ＭＡＸのケース２（ＣＡＳＥ２）では、外部データストローブ信号ＤＳの位相が外部クロック信号ＣＬＫの位相よりｔＣＫ／４だけ遅れている。外部データストローブ信号ＤＳによりフェッチされた外部入力データ信号ＤＩＮを外部クロック信号ＣＬＫに同期させるために、データ信号からの有効なデータの取り出しが可能な程度に小さい遅延が内部データストローブ信号ＰＤＳＤ１のエッジと内部データストローブ信号ＰＤＳＤ２のエッジとの相互間に必要となりうる。図２に示された遅延時間Ｔ２は、ケース１（ＣＡＳＥ１）の遅延時間より小さくなければならない。
【００１１】
しかし、従来のデータ入力回路１００は、第１内部データストローブ信号ＰＤＳＤ１に対して固定の遅延を有する第２内部データストローブ信号ＰＤＳＤ２を使用する。この場合、前述したｔＤＱＳＳ＿ＭＩＮのケース及びｔＤＱＳＳ＿ＭＡＸのケースの動作特性が固定されたままになり、これによって、そのような二つの極端ケースにおいて同期をとることを危うくしうる。すなわち、第１内部データストローブ信号ＰＤＳＤ１から第２内部デートストローブ信号ＰＤＳＤ２を発生するために使用する遅延時間は、前記クロック信号のサイクル長さまたは周波数に関係なく固定されるので、動作周波数が上がるにつれて外部クロック信号ＣＬＫのサイクル長さが短くなり、タイミングマージンが不足することになる。
【００１２】
図３は、外部クロック信号ＣＬＫのサイクルが相対的に小さい場合における図１のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。図３の例示的なタイミングダイヤグラムから、従来のデータ入力回路１００の短いサイクルクロック間に同期データエラーが生じうることが観察できる。
【００１３】
例えば、ｔＤＱＳＳ＿ＭＩＮ（ＣＡＳＥ１）のケースでは、工程、電圧及び／または温度の変化が、第１内部データストローブ信号ＰＤＳＤ１から第２内部データストローブ信号ＰＤＳＤ２を発生する際の遅延時間Ｔ１を短縮させうる。遅延時間Ｔ１の短縮は、ケース１（ＣＡＳＥ１）の条件において、内部並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓの有効な発生を妨げうる。
【００１４】
また、ｔＤＱＳＳ＿ＭＡＸ（ＣＡＳＥ２）のケースでは、工程、電圧及び／または温度での変化が、第１内部データストローブ信号ＰＤＳＤ１から第２内部データストローブ信号ＰＤＳＤ２を発生する際のＴ２を延長させうる。遅延時間Ｔ２の延長は、ケース２（ＣＡＳＥ２）の条件において、無効データの発生を引き起こしうる。
【００１５】
【発明が解決しようとする課題】
本発明の目的は、例えば、データストローブ信号とクロック信号との相互間の位相関係に応じてデータストローブ信号の遅延時間を制御し、データストローブ信号に従ってフェッチされた入力データ信号をクロック信号に効果的に同期させうる同期式半導体メモリ装置のデータ入力回路及びデータ入力法を提供することである。
【００１６】
【課題を解決するための手段】
本発明に係る同期式半導体メモリ装置のデータ入力回路は、データストローブ信号の位相がクロック信号の位相より進んでいるか、遅れているかを検出する検出手段を備えうる。遅延手段は、データストローブ信号の位相がクロック信号の位相より進んでいる場合にデータストローブ信号を第１時間だけ遅延させうる。また、遅延手段は、データストローブ信号の位相がクロック信号の位相より遅れている場合にデータストローブ信号を第２時間だけ遅延させうる。データ入力同期手段は、データストローブ信号によりフェッチされた入力データ信号を同期させうる。前記フェッチされた信号は、前記遅延手段により出力された前記遅延されたデータストローブ信号に応じてクロック信号に同期されうる。
【００１７】
ここで、前記検出手段は、例えば、前記データストローブ信号と前記クロック信号との位相差を前記クロック信号のサイクルの１／４の範囲まで検出するように構成されうる。前記第１遅延時間は、例えば第２遅延時間より大きく設定されうる。
【００１８】
本発明の他の側面に係る同期式半導体メモリ装置のデータ入力回路は、外部入力データ信号を受信して前記受信された信号をバッファリングして第１内部入力データ信号を発生するデータバッファを備えうる。データストローブバッファは、外部データストローブ信号を受信して前記受信されたデータストローブ信号をバッファリングして第１内部データストローブ信号を発生する。クロックバッファは、外部クロック信号を受信してバッファリングして第１内部クロック信号及び／または第２内部クロック信号を発生しうる。データ遅延回路は、第１内部入力データ信号を遅延させて第２内部入力データ信号を発生しうる。第１ストローブ遅延回路は、第１内部データストローブ信号を遅延させて第２内部データストローブ信号を発生しうる。検出回路は、第１内部データストローブ信号の位相が前記第１内部クロック信号の位相より進んでいるか、遅れているかを検出して、その検出結果に基づいた検出信号を発生しうる。データフェッチ回路は、第２内部データストローブ信号に同期して第２内部入力データ信号をフェッチし、第１ストローブ同期データ信号を発生しうる。第２遅延回路は、前記第２内部データストローブ信号を前記検出信号により規定される時間だけ遅延させて、第３内部データストローブ信号を発生しうる。同期回路は、第１ステージ同期データ信号をまず第３内部データストローブ信号に同期させ、そしてその後、第２内部クロック信号に同期させ、第２段階の同期データ信号を発生しうる。
【００１９】
本発明の１つの実施形態によれば、前記検出回路は、第１内部データストローブ信号に応じて第１内部クロック信号を第１ラッチ手段に伝送する第１伝送手段を備えうる。前記第１ラッチ手段は、前記第１伝送手段により伝送された第１内部クロック信号を受信してラッチしうる。第２伝送手段は、第１内部データストローブ信号に応じて前記第１ラッチ手段によりラッチされた第１内部クロック信号を第２ラッチ手段に伝送しうる。第２ラッチ手段は、第２伝送手段により伝送されうる第１内部クロック信号をラッチしうる。ＡＮＤ回路は、前記第２ラッチ手段によりラッチされた第１内部クロック信号と内部ライト信号とのＡＮＤ演算を行いうる。前記ライト信号は、前記半導体メモリ装置のライト動作から生じうる。前記ＡＮＤ回路の出力は、前記検出回路により前記第２遅延回路に提供される検出信号としての役割を果たしうる。
【００２０】
さらに、前記第２遅延回路は、前記検出信号の反転信号とインバータチェーンを介して伝播されて遅延される前記第２内部データストローブ信号とのＡＮＤ演算を行い、前記ＡＮＤ演算の結果を反転させる第１ＮＡＮＤゲートを備えうる。第２ＮＡＮＤゲートは、前記検出信号と前記インバータチェーンを介して伝播されて遅延される第２内部データストローブ信号とのＡＮＤ演算を行い、前記ＡＮＤ演算の結果を反転させうる。ＯＲ回路は、第１及び第２ＮＡＮＤゲートの出力信号のうち一つを出力しうる。第１ＮＡＮＤゲート及び第２ＮＡＮＤゲートの出力信号のうち一つは、所定の時間だけ遅延されうる。かかるＯＲ回路の出力は、前記第３内部データストローブ信号として役割を果たしうる。
【００２１】
本発明に係る同期式半導体メモリ装置にデータを入力する方法は、データストローブ信号の位相がクロック信号の位相より進んでいるか、遅れているかを検出する検出段階を備えうる。前記データストローブ信号は、前記検出段階で前記データストローブ信号の位相が前記クロック信号の位相より進んでいると判断される場合に第１時間だけ遅延されうる。また、前記データストローブ信号は、前記データストローブ信号の位相が前記クロック信号の位相より遅れていると判断される場合に第２時間だけ遅延されうる。データ信号は、まず前記データストローブ信号に同期されてフェッチされうる。その後、前記フェッチされたデータ信号は、前記遅延されたストローブ信号に同期され、その後、さらに、前記クロック信号に同期されうる。
【００２２】
ここで、前記検出段階は、例えば、前記データストローブ信号とクロック信号との位相差を前記クロック信号のサイクルの１／４の範囲まで検出するように実施されうる。前記第１遅延時間は、例えば、前記第２遅延時間より長く設定されうる。
【００２３】
本発明のデータ入力回路及びデータ入力方法によれば、例えば、短いサイクルを有するクロック信号である場合または高周波数のクロック信号である場合においも、入力データ信号をクロック信号に効果的に同期させうる。
【００２４】
【発明の実施の形態】
以下添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００２５】
本明細書で使われる「フェッチ」という用語は、データ信号からのデータの取り出し或いは抽出を意味する。また、それは、所定の時間内におけるデータ信号のサンプリングであると考えることもできる。
【００２６】
データ信号は、時間の経過に伴って多様なレベルを有しうる。ストローブまたはクロックのような別途の信号が、データ信号が与えられた瞬間にそのデータ信号値を得るために使われる。ストローブまたはクロックは、それぞれパルスを含み、データ信号からデータを抽出するために使われうる。データの抽出は、アクティブパルスまたは遷移の発生と実質的に同一の瞬間に行われうる。以下、ストローブまたはクロックのパルスまたは遷移とほぼ同時に行われるデータの抽出をフェッチと呼ぶことにする。例えば、データ信号のデータは、ある場合にはストローブまたはクロック信号に対する同期関係から抽出されうる。
【００２７】
本発明の１つの実施形態によれば、パスゲートは、信号をラッチ回路に伝達すべく短時間にイネーブルされうる。その後、前記ラッチ回路は、イネーブルされたゲートを介して提供された信号値をラッチする。その後、パスゲートはディセーブルされて、ラッチ回路は前記ラッチされたデータ値を保持する。
【００２８】
図４は、本発明の実施形態による同期式半導体メモリ装置のデータ入力回路を示す概略的なブロックダイヤグラムである。図４を参照すれば、同期式半導体メモリ装置のデータ入力回路４００は、データバッファ４１０、データ遅延回路４１２、データフェッチ回路４２０、同期回路４４０、ストローブバッファ４６０、第１遅延回路４６２、検出回路６００、第２遅延回路７００、クロックバッファ４７０及びパルス回路４７２を備える。
【００２９】
データバッファ４１０は、外部入力データ信号ＤＩＮを受信し、外部入力データ信号ＤＩＮをバッファリングして第１内部入力データ信号ＰＤＩＮを発生する。
【００３０】
ストローブバッファ４６０は、外部ストローブ信号ＤＳを受信し、外部ストローブ信号ＤＳをバッファリングして第１内部データストローブ信号ＰＤＳを発生する。
【００３１】
クロックバッファ４７０は、クロック信号ＣＬＫを受信し、クロック信号ＣＬＫをバッファリングして第１内部クロック信号ＰＣＬＫ１を発生する。
【００３２】
データ遅延回路４１２は、第１内部入力データ信号ＰＤＩＮを受信し、その第１内部入力データ信号ＰＤＩＮを遅延させて第２内部入力データ信号ＰＤＩＮＤを発生する。ストローブ信号の経路において、第１遅延回路４６２は、第１内部データストローブ信号ＰＤＳを受信し、その第１内部データストローブ信号ＰＤＳを遅延させて第２内部データストローブ信号ＰＤＳＤ１を発生する。データ遅延回路４１２及び第１遅延回路４６２は、後述のデータフェッチ動作及びデータ同期動作に関連した第１内部入力データ信号ＰＤＩＮのための最適データセットアップ時間ｔＤＳ及びデータホールド時間ｔＤＨを設定するために設けられている。
【００３３】
データフェッチ回路４２０は、第２内部データストローブ信号ＰＤＳＤ１に応じて、第２内部入力データ信号ＰＤＩＮＤをフェッチしてデータ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットを発生する。
【００３４】
検出回路６００は、第１内部データストローブ信号ＰＤＳと第１内部クロック信号ＰＣＬＫ１との相互間における位相関係を検出し、その検出された位相関係を考慮して検出信号ＤＥＣＴを提供する。検出回路６００は、第１内部データストローブ信号ＰＤＳ、第１内部クロック信号ＰＣＬＫ１及び内部ライト信号ＰＷＲに応じて動作しうる。内部ライト信号ＰＷＲは、同期式半導体メモリ装置のライト動作の間に内部的に発生しうる。本実施形態では、内部ライト信号ＰＷＲは、同期式半導体メモリ装置のライト動作の間において論理「ハイ」レベルとして発生しうる。
【００３５】
第２遅延回路７００は、第２内部データストローブ信号ＰＤＳＤ１を遅延させる遅延時間を変化さる機能を有する。この遅延量は、検出信号ＤＥＣＴの論理レベルに従って設定されうる。このような遅延量だけさらに遅延されたストローブ信号を第３内部データストローブ信号ＰＤＳＤ２と呼ぶことにする。
【００３６】
パルス回路４７２は、第１内部クロック信号ＰＣＬＫ１を受信して第２内部クロック信号ＰＣＬＫ２としての役割を果たすパルスを発生する。このパルスは、第１内部クロック信号ＰＣＬＫ１の遷移に応じて自動的に発生しうる。第２遅延回路７００及びパルス回路４７２は、ストローブ信号ＤＳとクロック信号ＣＬＫの相互間の相対的位相関係を修正するように動作しうる。
【００３７】
同期回路４４０は、最初に第３内部データストローブ信号ＰＤＳＤ２に応じて並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットをフェッチする。同期回路４４０は、フェッチしたデータ信号を第２内部クロック信号ＰＣＬＫ２に同期させ、並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓの第２セット（結果として示されるセット）を発生する。
【００３８】
図５は、図４のデータフェッチ回路及び同期回路を示す回路図である。図５を参照すれば、データフェッチ回路４２０は、インバータ４２１、伝送ゲート４２２，４２４，４２６及びラッチ回路４２３，４２５，４２７を備えうる。第２内部入力データ信号ＰＤＩＮＤは、伝送ゲート４２２，４２４，４２６に提供される第２内部データストローブ信号ＰＤＳＤ１の活性化に応じて伝送される。このような構成により、データ及び相補データが相補的な並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットを発生するデータフェッチ回路４２０により入力データ信号ＰＤＩＮＤからフェッチされる。並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、ラッチ回路４２５，４２７によりそれぞれラッチされうる。
【００３９】
同期回路４４０は、インバータ４４１，４４８，４４９、制御可能な伝送ゲート４４２，４５０，４４４，４５２，４４６，４５４、及び、信号結合用のラッチ回路４４３，４５１，４４５，４５３，４４７，４５５を備えうる。ここで、伝送ゲートは、パスゲートと言うこともできる。並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、それぞれを伝送するための伝送ゲート４４２，４５０が第３内部データストローブ信号ＰＤＳＤ２によりイネーブルされる時に、それぞれの伝送ゲート４４２，４５０により伝送される。その後、ラッチ回路４２５，４２７によってラッチされたデータ信号及び相補データ信号は、イネーブルされたパスゲート４４２，４５０によりラッチ回路４４３，４５１に伝送される。その後、ラッチ回路４４３，４５１でフェッチされてラッチされたデータは、並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓの第２セットを提供する。
【００４０】
次に、パスゲート４４４，４５２が第２内部クロック信号ＰＣＬＫ２によりイネーブルされる時、並列データ信号ＤＩＩ＿Ｆ，ＤＩＩ＿Ｓの第２セットは、ラッチ回路４４５，４５３に伝送される。クロック信号ＰＣＬＫ２の第２位相は、パスゲート４４６，４５４をイネーブルしてラッチ回路４４５，４５３の信号セットをラッチ回路４４７，４５５に伝達する。その後、ラッチ回路４４７，４５５は、伝達された信号セットを並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓのセットとして提供する。この並列データ信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓは、ラッチ回路４４７，４５５によりラッチされる。
【００４１】
図６は図４の検出回路を示す回路図であり、図７は図４の第２遅延回路を示す回路図である。図６を参照すれば、検出回路６００は、インバータ６０１、伝送手段６０３，６０７、ラッチ手段６０５，６０９、及び、ＡＮＤ回路６１１を備えうる。図７を参照すれば、第２遅延回路７００は、インバータチェーン７０１，７０５、ＮＡＮＤゲート７０３，７１１、ＯＲ回路７０７及びインバータ７０９を備えうる。また、図６を参照すれば、伝送手段６０３，６０７は、それぞれ、例えば伝送ゲートで構成され、ラッチ手段６０５，６０９は、それぞれ、例えばクロスカップルされたインバータで構成されうる。
【００４２】
ｔＤＱＳＳ＿ＭＩＮのケースでは、第１内部データストローブ信号ＰＤＳの位相は、第１内部クロック信号ＰＣＬＫ１の位相よりクロック信号ＣＬＫの１サイクルの１／４（すなわち、ｔＣＫ／４）だけ進みうる。従って、検出信号ＤＥＣＴが論理「ハイ」状態になり、第１遅延経路ＤＰ１が論理「ハイ」状態の検出信号ＤＥＣＴにより選択される。第２内部データストローブ信号ＰＤＳＤ１は、第１遅延経路ＤＰ１の遅延時間分だけ遅延される。ここで、第１遅延経路ＤＰ１の遅延時間は、第２遅延経路ＤＰ２の遅延時間よりも大きい値に設計される。従って、ｔＤＱＳＳ＿ＭＩＮのケースでは、第３内部データストローブ信号ＰＤＳＤ２は、ｔＤＱＳＳ＿ＭＡＸのケースにおける第３内部データストローブ信号ＰＤＳＤ２よりも遅く発生する。
【００４３】
ｔＤＱＳＳ＿ＭＡＸのケースでは、第１内部データストローブ信号ＰＤＳの位相は、第１内部クロック信号ＰＣＬＫ１の位相よりクロック信号ＣＬＫの１サイクルの１／４（すなわち、ｔＣＫ／４）まで遅延しうる。そして、検出信号ＤＥＣＴは論理「ロー」状態になりうる。第２遅延経路ＤＰ２が論理「ロー」状態の検出信号ＤＥＣＴにより選択されうる。従って、第２内部データストローブ信号ＰＤＳＤ１は、第１遅延経路ＤＰ１により提供される遅延時間より短い遅延時間だけ遅延しうる。従って、第２遅延経路ＤＰ２を介して発生するデータストローブ信号ＰＤＳＤ２は、ｔＤＱＳＳ＿ＭＩＮのケースよりもエッジが速くなる。
【００４４】
本発明の例示的な実施形態において、データストローブ信号ＤＳとクロック信号ＣＬＫとの相互間の位相関係が二つのケースに分類されうる。しかし、本発明の他の実施形態では、このような信号の位相関係はさらに細分化されうるし、同様にデータストローブ信号ＤＳの遅延時間もされに細分化されうる。
【００４５】
図８は、クロック信号ＣＬＫのサイクルが所定の臨界周期まで減少する場合（すなわち、クロック信号ＣＬＫの周波数が所定の周波数を超える場合）における図４のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。
【００４６】
ｔＤＱＳＳ＿ＭＩＮのケース１（ＣＡＳＥ１）では、第１時間間隔Ｔ３は、第２内部データストローブ信号ＰＤＳＤ１のエッジと第３内部データストローブ信号ＰＤＳＤ２のエッジ相互間の遅延を示す。注目すべきことは、ストローブ信号ＤＳの位相がクロック信号ＣＬＫの位相よりリードするケース１（ＣＡＳＥ１）の場合、遅延時間Ｔ３は、後述するケース２（ＣＡＳＥ２）の場合に提供されるＴ４より長くなるということである。従って、第２内部データストローブ信号ＰＤＳＤ１によりフェッチされる並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、効果的に第２内部クロック信号ＰＣＬＫ２に同期し、有効なデータが信号ＤＩＮ＿Ｆ，ＤＩＮ＿Ｓとして発生される。
【００４７】
ｔＤＱＳＳ＿ＭＡＸのケース２（ＣＡＳＥ２）では、第２時間間隔Ｔ４は、第２内部データストローブ信号ＰＤＳＤ１のエッジ及び第３内部データストローブ信号ＰＤＳＤ２のエッジの相互間の遅延を示す。ストローブ信号ＤＳの位相がクロック信号ＣＬＫの位相より遅れるケース２（ＣＡＳＥ２）の場合、前述したケース１（ＣＡＳＥ１）の場合とは異なり、第２遅延回路７００の遅延時間がより短い遅延経路ＤＰ２に設定される。従って、遅延時間Ｔ４は、前述したケース１（ＣＡＳＥ１）の遅延時間よりも短くなる。従って、第２データストローブ信号ＰＤＳＤ１によりフェッチされる並列データ信号ＤＩ＿Ｆ，ＤＩ＿Ｓの第１セットは、たとえ前記クロック信号ＣＬＫの周波数が高くなっても効果的に第２内部クロック信号ＰＣＬＫ２に同期されうる。この実施形態の場合、有効なデータがメモリ装置の同期入力に保持されうる。
【００４８】
従って、この実施形態による同期式半導体メモリ装置のデータ入力回路は、クロック信号の周波数に応じて入力データ信号の同期を効果的に調節することができる。ここで挙げた例示的な実施形態によれば、クロック信号のサイクルが小さくなる場合（すなわち、クロック信号の周波数が所定の臨界値まで高くなる場合）、相対的な位相差を調節することにより同期回路におけるデータ入力信号のデータのさらに正確な同期を提供することができる。
【００４９】
本発明は、図面に示された一実施形態を参考として説明されたが、それは例示的なものに過ぎず、本技術分野の当業者ならばそれに基づいて多様な変形及び均等な他の実施形態を容易に導きうることを理解できるであろう。従って、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決められるべきである。
【００５０】
【発明の効果】
本発明の同期式半導体メモリ装置のデータ入力回路及びデータ入力方法は、クロック信号の周波数がクロック信号の周波数が所定の臨界値を越える場合においても入力データ信号をクロック信号に効果的に同期させることができる。
【図面の簡単な説明】
【図１】従来の同期式半導体メモリ装置のデータ入力回路を示すブロックダイヤグラムである。
【図２】外部クロック信号ＣＬＫのサイクルが相対的に大きい場合における図１のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。
【図３】外部クロック信号ＣＬＫのサイクルが相対的に小さい場合における図１のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。
【図４】本発明の実施形態による同期式半導体メモリ装置のデータ入力回路を示すブロックダイヤグラムである。
【図５】図４のデータフェッチ回路及び同期回路を示す回路図である。
【図６】図４の検出回路を示す回路図である。
【図７】図４の第２遅延回路を示す回路図である。
【図８】外部クロック信号ＣＬＫのサイクルが相対的に小さい場合における図４のデータ入力回路の動作を説明するためのタイミングダイヤグラムである。
【符号の説明】
４００ 入力回路
４１０ データバッファ
４１２ データ遅延回路
４２０ データフェッチ回路
４４０ 同期回路
４６０ ストローブ
４６２ 第１遅延回路
４７０ クロックバッファ
４７２ パルス回路
６００ 検出回路
７００ 第２遅延回路
Claims (12)
- ストローブ信号を受信して前記ストローブ信号を遅延させて、第１遅延ストローブ信号を提供する第１遅延手段と、
前記第１遅延ストローブ信号に応答して入力データ信号からデータをフェッチして第１入力データ信号を発生するフェッチ回路と、
前記ストローブ信号の位相がクロック信号の位相より進んでいるか遅れているかを示す検出信号を出力する検出手段と、
前記クロック信号の遷移に応答してパルスを発生するパルス回路と、
前記第１遅延ストローブ信号を受信して、前記検出信号が前記クロック信号の位相よりも前記ストローブ信号の位相が進んでいることを示している場合には前記第１遅延ストローブ信号を第１遅延時間だけ遅延させ、前記検出信号が前記クロック信号の位相よりも前記ストローブ信号の位相が遅れていることを示している場合には前記第１遅延ストローブ信号を前記第１遅延時間よりも短い第２遅延時間だけ遅延させて、第２遅延ストローブ信号を発生する第２遅延手段と、
前記第２遅延ストローブ信号に応答して前記第１入力データ信号からデータをフェッチして第２データ信号を発生するデータ入力同期手段とを備え、
前記データ入力同期手段は、
前記第２遅延ストローブ信号に応答して前記第２データ信号を発生する第１同期部と、
前記パルス回路が発生したパルスに応答して前記第２データ信号からデータをフェッチして第３データ信号を発生する第２同期部とを含む、
ことを特徴とする同期式半導体メモリ装置の回路。 - 前記検出手段は、前記ストローブ信号と前記クロック信号との相対的位相差が前記クロック信号のサイクルの１／４であることまで検出できることを特徴とする請求項１に記載の同期式半導体メモリ装置の回路。
- データ信号を遅延させるデータ遅延回路と、
ストローブ信号を遅延させて第１遅延ストローブ信号を発生する第１遅延回路と、
前記ストローブ信号の位相がクロック信号の位相より進んでいるか遅れているかを示す検出信号を出力する検出回路と、
前記クロック信号の遷移に応答してパルスを発生するパルス回路と、
前記第１遅延回路が発生する前記第１遅延ストローブ信号に応答して、前記データ遅延回路により遅延されたデータ信号からデータをフェッチして、第１の同期化されたデータ信号を発生するデータフェッチ回路と、
前記第１遅延回路が発生する前記第１遅延ストローブ信号を受信し、前記検出信号が前記クロック信号の位相よりも前記ストローブ信号の位相が進んでいることを示している場合には前記第１遅延ストローブ信号を第１遅延時間だけ遅延させ、前記検出信号が前記クロック信号の位相よりも前記ストローブ信号の位相が遅れていることを示している場合には前記第１遅延ストローブ信号を前記第１遅延時間よりも短い第２遅延時間だけ遅延させて、第２遅延ストローブ信号を発生する第２遅延回路と、
前記第１の同期化されたデータ信号を前記第２遅延ストローブ信号に同期させて、第２の同期化されたデータ信号を発生する同期回路とを備え、
前記同期回路は、
前記第２遅延ストローブ信号に応答して、前記第１の同期化されたデータ信号からデータをフェッチして前記第２の同期化されたデータ信号を発生し、
前記第２の同期化されたデータ信号を前記パルス回路が発生したパルスに同期させ、第３の同期化されたデータ信号を発生する、
ことを特徴とする同期式半導体メモリ装置のデータ入力回路。 - 前記データフェッチ回路は、前記第１遅延ストローブ信号に応答して前記データ信号から前記データの他に相補データもフェッチして前記データ信号の他に相補データ信号も発生し、発生した前記データ信号と前記相補データ信号とを第１の同期化された並列データ信号の第１セットとして提供し、
前記同期回路は、前記第１の同期化された並列データ信号の第１セットを前記第２遅延ストローブ信号に同期させ、第２の同期化された並列データ信号の第２セットを発生することを特徴とする請求項３に記載の同期式半導体メモリ装置のデータ入力回路。 - 前記データ遅延回路により遅延されるべき前記データ信号をバッファリングするデータバッファと、
前記第１遅延回路により遅延されるべきストローブ信号をバッファリングするストローブバッファと、
前記検出回路により使われるべきクロック信号をバッファリングするクロックバッファとをさらに備えることを特徴とする請求項３に記載の同期式半導体メモリ装置のデータ入力回路。 - 前記検出回路は、
前記ストローブ信号と前記クロック信号との位相差が前記クロック信号の１／４サイクルであることまで検出できることを特徴とする請求項３に記載の同期式半導体メモリ装置のデータ入力回路。 - 前記検出回路は、
前記ストローブ信号に応答して前記クロック信号を伝送する第１伝送手段と、
前記第１伝送手段により伝送された前記クロック信号をラッチする第１ラッチ手段と、
前記ストローブ信号のもう一つの位相に応答して、前記第１ラッチ手段によりラッチされたクロック信号を伝送する第２伝送手段と、
前記第２伝送手段により伝送されたクロック信号をラッチする第２ラッチ手段と、
前記第２ラッチ手段にラッチされたクロック信号及びライト信号の論理積を演算し、前記検出信号を発生するＡＮＤ回路とを備えることを特徴とする請求項３に記載の同期式半導体メモリ装置のデータ入力回路。 - 前記第１伝送手段及び第２伝送手段のそれぞれは、
伝送ゲートを備えることを特徴とする請求項７に記載の同期式半導体メモリ装置のデータ入力回路。 - 前記第１ラッチ手段及び第２ラッチ手段のそれぞれは、
クロスカップルされたインバータを備えることを特徴とする請求項８に記載の同期式半導体メモリ装置のデータ入力回路。 - 前記第２遅延回路は、
前記検出信号の反転信号とインバータチェーンによってさらに遅延された前記第１遅延ストローブ信号との論理積演算を行う第１論理積ゲートと、
前記検出信号と前記インバータチェーンによってさらに遅延された前記第１遅延ストローブ信号との論理積演算を行う第２論理積ゲートと、
所定の時間だけ遅延された前記第１論理積ゲートの出力信号または第２論理積ゲートの出力信号を選択的に出力する論理回路とを含むことを特徴とする請求項３に記載の同期式半導体メモリ装置のデータ入力回路。 - ストローブ信号（ＰＤＳ）を受信して前記ストローブ信号（ＰＤＳ）を遅延させて、第１遅延ストローブ信号（ＰＤＳＤ１）を発生する第１遅延段階と、
ストローブ信号（ＰＤＳ）の位相がクロック信号（ＰＣＬＫ１）の位相より進んでいるか遅れているかを検出する検出段階と、
前記検出段階で前記ストローブ信号（ＰＤＳ）の位相が前記クロック信号（ＰＣＬＫ１）の位相より進んでいると判断される場合に前記第１遅延ストローブ信号（ＰＤＳＤ１）を第１遅延時間だけ遅延させ、前記検出段階で前記ストローブ信号の位相が前記クロック信号の位相より遅れていると判断される場合に前記第１遅延ストローブ信号（ＰＤＳＤ１）を前記第１遅延時間よりも短い第２遅延時間だけ遅延させて、第２遅延ストローブ信号（ＰＤＳＤ２）を発生する遅延段階と、
前記遅延段階で遅延された第２遅延ストローブ信号（ＰＤＳＤ２）の遷移に応答して、前記第２遅延ストローブ信号（ＰＤＳＤ２）に従って既にフェッチされたデータ信号を前記クロック信号の遷移に応答して発生したパルスに同期させる同期段階とを備えることを特徴とする同期式半導体メモリ装置のデータ入力法。 - 前記検出段階では、
前記ストローブ信号と前記クロック信号との相互間の位相差が前記クロック信号のサイクルの１／４であることまで決定することを特徴とする請求項１１に記載の同期式半導体メモリ装置のデータ入力法。
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