TWI448082B - 事件觸發脈波產生機制 - Google Patents
事件觸發脈波產生機制 Download PDFInfo
- Publication number
- TWI448082B TWI448082B TW100117299A TW100117299A TWI448082B TW I448082 B TWI448082 B TW I448082B TW 100117299 A TW100117299 A TW 100117299A TW 100117299 A TW100117299 A TW 100117299A TW I448082 B TWI448082 B TW I448082B
- Authority
- TW
- Taiwan
- Prior art keywords
- interrupt
- event
- clock
- external
- pulse wave
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
- User Interface Of Digital Computer (AREA)
Description
本發明係在事件觸發型脈波產生機制,所屬技術領域為電子電機,數位訊號處理,與嵌入式系統之應用等相關應用領域上。
電子裝置系統往往為複數個次系統或電路組成,而每一個次系統或電路,又有各自之時脈,其時脈又是不同步;往往一些儀器系統希望產生單一脈波且其時序與時脈寬度又要與一另時脈系統能同步以作精確調控之事件觸發脈波產生機制,為工業界電路設計者時時刻刻所想的技藝;中華民國發明專利I298976號之單擊發雙極性波形產生裝置及方法之先前技藝中,用一些NAND、D-FF等邏輯元件完成事件觸發脈波產生機制,如圖一所示;上述利用不同種類分離式數位IC元件組合成事件觸發脈波產生機制之邏輯電路設計,其缺點為需用不同種類分離式數位IC元件造成,零件管理麻煩、故障時檢測費時與所佔電路空間佈局增大與複雜;為了解決上述之問題,本發明提出一演算法則於單晶片微處理機產生事件觸發脈波產生機制。
本發明專利提出事件觸發型脈波產生機制,該機制可以整合到現有的微處理控制系統並可簡化電子電路設計與相關電子元件之成本與維護管理成本。
在系統設計中常常會有利用事件觸發的方式而產生單一或多個的脈波訊號,而其所產生的脈波訊號也往往需要跟系統時脈相呼應,如圖二所示;上面波形為原系統的時脈,而當一事件處發,可在下一時脈產生精確的在下一脈波內產生出一個正向或負向的脈波。最常見的就如中華民國發明專利I298976號之單擊發雙極性波形產生裝置及方法中用一些NAND、D-FF等分離式數位邏輯元件完成事件觸發脈波產生機制;另一方式則是利用可程式化的邏輯元件組合NAND、D-FF等分離式數位邏輯元件功能,但其設計成本較高,本發明專利此設計中於單晶片微控制器,實現一演算法直接整合電路,並透過程式設計達事件觸發其功能與效果,可以有效的達到降低成本與維護管理容易的功效。事件觸發的機制常常應用在電子電路各種不同的設計下,此設計也可以有效與廣泛的應用在各種不同的設計與相關領域中;目前已經應用於壓電材料極性消除驅動器。
請看第四圖,其為事件觸發的機制其最佳實施例之一,此設計應用了其微控制器300裡面外部中斷的特點而架構,在此用到兩個外部中斷,其中一個為輸入原始的CLK訊號源(中斷1端3010),另一個為事件處發源(中斷2端3020),另一個則為脈波輸出3030腳位;中斷1端3010主功能為提供軟體事件觸發輸入用;如用電腦控制的方式命令系統產生脈波訊號,其輸入為原始時脈3040,當電腦端下命令時,微控制器程式執行序則會跳到中斷副程式做執行與偵測原始時脈訊號;中斷2端3020主功能為提供外部硬體的方式做觸發,如有外部的開關按鈕的方式做事件中斷;當外部有事件中斷3050後,一樣將演算執行序跳至中斷副程式做執行;其演算流程圖400如圖五所示,演算法主程式的功能為初始設定與指定插斷輸入與輸出,迴圈等待插斷;當事件插斷發
生時,進入插斷程式;首先檢測系統時脈是否為正上升緣,若否則為繼續抓取時脈正上升緣;一旦抓取時脈上升緣;則計數器加1;此時指定插斷輸出為低電位;此時檢查計數器是否為2;若不等於2則返回到插斷程式之起點,繼續抓取時脈正上升緣與繼續檢驗計數器是否為2;若計數器等於2,則計數器歸零,並指定插斷輸出為高電位;而能完成輸出脈波的寬度等於時脈寬度又能同步系統本身的時脈上升緣,最後返回主程式,等待下一外部插斷事件之發生。圖六為實際測試結果圖,上面波形為原始訊號源500,下方波形為事件觸發產生脈波訊號600,在此也可看出此設計可以符合預期的效果。
20‧‧‧邏輯設計元件
2010‧‧‧原始輸入脈波
2020‧‧‧事件觸發源
2030‧‧‧輸出訊號
300‧‧‧微控制器
3010‧‧‧中斷1端
3020‧‧‧中斷2端
3030‧‧‧脈波輸出
3040‧‧‧原始時脈
3050‧‧‧事件中斷
400‧‧‧演算流程圖
500‧‧‧原始訊號源
600‧‧‧產生脈波訊號
第一圖係先前技術。
第二圖係可程式化的邏輯元件設計法示意圖。
第三圖係脈波產生之需求示意圖。
第四圖係事件觸發的機制架構圖示意圖。
第五圖係事件觸發的機制其演算設計流程示意圖。
第六圖係實際測試本發明結果畫面。
400‧‧‧演算流程圖
Claims (5)
- 一種事件觸發脈波產生裝置,其特徵是含有微控制器,演算法與外部訊號源而能完成輸出脈波的寬度等於時脈寬度又能同步系統本身的時脈上升緣,其中該微控制器具有一外部中斷端為事件觸發源輸入,為提供外部硬體的方式做觸發;外部的開關按鈕的方式做事件中斷後,演算執行序跳至中斷副程式做執行。
- 如申請專利範圍第1項所述之事件觸發脈波產生裝置,其中該微控制器其特徵具單獨執行並具有外部中斷功能之微控制器,該微控制器具有另一個外部中斷端為輸入原始的CLK訊號源;另外則為微控制器指定輸出脈波輸出腳位。
- 如申請專利範圍第1項所述之事件觸發脈波產生裝置,其中該演算法,其特徵係含有一主程式與一插斷程式;該演算法主程式的功能為初始設定與指定插斷輸入與輸出,迴圈等待插斷;當事件插斷發生時,進入該插斷程式;首先檢測系統時脈是否為正上升緣,若否則為繼續抓取時脈正上升緣;一旦抓取時脈上升緣;則計數器加1;此時指定插斷輸出為低電位;此時檢查計數器是否為2;若不等於2則返回到該插斷程式之起點,繼續抓取時脈正上升緣與繼續檢驗計數器是否為2;若計數器等於2,則計數器歸零,並指定該插斷輸出為高電位;而能完成輸出脈波的寬度等於時脈寬度又能同步系統本身的時脈上升緣,最後返回主程式,等待下一外部插斷事件之發生。
- 如申請專利範圍第2項所述之事件觸發脈波產生裝置,其中該外部中斷功能,其特徵可為任何中斷輸入方式。
- 如申請專利範圍第1項所述之事件觸發脈波產生裝置,其中該外部訊號源其特徵具含任何時脈的訊號源。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW100117299A TWI448082B (zh) | 2011-05-18 | 2011-05-18 | 事件觸發脈波產生機制 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW100117299A TWI448082B (zh) | 2011-05-18 | 2011-05-18 | 事件觸發脈波產生機制 |
Publications (2)
Publication Number | Publication Date |
---|---|
TW201249107A TW201249107A (en) | 2012-12-01 |
TWI448082B true TWI448082B (zh) | 2014-08-01 |
Family
ID=48138923
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW100117299A TWI448082B (zh) | 2011-05-18 | 2011-05-18 | 事件觸發脈波產生機制 |
Country Status (1)
Country | Link |
---|---|
TW (1) | TWI448082B (zh) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW418563B (en) * | 1997-07-29 | 2001-01-11 | Nippon Electric Co | Pulse signal generation device for generating and outputting pulse signal without error synchronized with signal of fixed cycle |
US20040158761A1 (en) * | 2002-12-27 | 2004-08-12 | Toshihiko Matsuoka | Clock control circuit apparatus, microcomputer, clock signal oscillation frequency adjusting method, oscillation circuit apparatus, and memory interface circuit apparatus |
TWI225655B (en) * | 2001-01-16 | 2004-12-21 | Samsung Electronics Co Ltd | Synchronous memory devices with synchronized latency control circuits and methods of operating same |
TW200929157A (en) * | 2007-12-21 | 2009-07-01 | Holtek Semiconductor Inc | Signal processing circuit and method |
-
2011
- 2011-05-18 TW TW100117299A patent/TWI448082B/zh not_active IP Right Cessation
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW418563B (en) * | 1997-07-29 | 2001-01-11 | Nippon Electric Co | Pulse signal generation device for generating and outputting pulse signal without error synchronized with signal of fixed cycle |
TWI225655B (en) * | 2001-01-16 | 2004-12-21 | Samsung Electronics Co Ltd | Synchronous memory devices with synchronized latency control circuits and methods of operating same |
US20040158761A1 (en) * | 2002-12-27 | 2004-08-12 | Toshihiko Matsuoka | Clock control circuit apparatus, microcomputer, clock signal oscillation frequency adjusting method, oscillation circuit apparatus, and memory interface circuit apparatus |
TW200929157A (en) * | 2007-12-21 | 2009-07-01 | Holtek Semiconductor Inc | Signal processing circuit and method |
Also Published As
Publication number | Publication date |
---|---|
TW201249107A (en) | 2012-12-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5193846B2 (ja) | 同期化回路 | |
US7401245B2 (en) | Count calibration for synchronous data transfer between clock domains | |
US9336122B2 (en) | Device having configurable breakpoint based on interrupt status | |
US8640070B2 (en) | Method and infrastructure for cycle-reproducible simulation on large scale digital circuits on a coordinated set of field-programmable gate arrays (FPGAs) | |
US10452095B2 (en) | Dual window watchdog timer | |
US10649487B2 (en) | Fail-safe clock monitor with fault injection | |
JP2011180736A (ja) | クロック制御信号生成回路、クロックセレクタ、及び情報処理装置 | |
US10788870B2 (en) | Reset circuit, corresponding device and method | |
US11036268B2 (en) | System and method to reset datapath logic within a peripheral slave device having multiple, asynchronous clock domains | |
TW201633129A (zh) | 用於在多核心微控制器中產生跨核心斷點之系統及方法 | |
US20180083633A1 (en) | Methods and circuits for preventing hold time violations | |
JP2002251227A (ja) | クロック監視回路、データ処理装置、データ処理システム | |
JP2008042367A (ja) | 半導体装置 | |
TWI448082B (zh) | 事件觸發脈波產生機制 | |
WO2015144011A1 (zh) | 一种避免芯片的内部复位信号失效的装置和方法 | |
CN108089631B (zh) | 一种用于微控制器芯片的时钟侦测电路 | |
JP2016024810A (ja) | 乱数発生器およびその乱数発生方法 | |
CN110619203A (zh) | 一种基于有限状态机的逻辑看门狗实现方法 | |
Díaz et al. | Virtual Platform of FPGA based SoC for Power Electronics Applications | |
RU2395161C2 (ru) | Мажоритарное устройство | |
Bhattacherjee et al. | Functional Verification Measures to Challenge State Retention Strategy for Inaccessible Power-Gating of Low Power IPs | |
Li et al. | Temperature-triggered behavioral IPs HW Trojan detection method with FPGAs | |
JP6185314B2 (ja) | 半導体集積回路 | |
JP2004127058A (ja) | テスト回路および半導体装置 | |
US20040113674A1 (en) | Method and apparatus for on die clock shrink burst mode |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
MM4A | Annulment or lapse of patent due to non-payment of fees |