KR20050041584A

KR20050041584A - 데이터 출력제어회로

Info

Publication number: KR20050041584A
Application number: KR1020030076801A
Authority: KR
Inventors: 최영배
Original assignee: 주식회사 하이닉스반도체
Priority date: 2003-10-31
Filing date: 2003-10-31
Publication date: 2005-05-04
Also published as: US20050105376A1; US6977848B2; KR100543937B1

Abstract

본 발명은 추가적인 회로의 증가와 동작속도의 저하 없이 카스레이턴스의 모드를 확장할 수 있는 동기식 메모리 장치의 데이터 출력제어회로를 제공하기 위한 것으로, 이를 위해 본 발명은 카스레이턴시를 가지는 동기식 메모리 장치의 데이터 출력 제어회로에 있어서, 리드명령어에 응답하는 내부신호를 출력하는 신호생성부; 상기 카스레이턴시 모드에 따라서 상기 내부신호를 그대로 출력하거나 또는 동작클럭의 소정 클럭주기 만큼 지연시킨 후에 출력하는 카스레이턴시 모드 제어부; 상기 카스레이턴시 모드 제어부의 출력신호를 DLL클럭에 동기시켜 일정간격마다 쉬프팅시킨 신호인 다수의 예비신호를 출력하는 신호 쉬프팅 수단; 및 상기 다수의 예비신호중에서, 셋팅된 카스레이턴시 모드를 포함하며 일군의 연속적인 카스레이턴시 모드에 대응하는 제어신호에 응답하는 하나의 예비신호를 상기 리드명령어에 대응하는 데이터를 출력시킬 수 있는 인에이블 신호로 출력하는 인에이블신호 출력제어부를 구비하는 데이터 출력 제어회로를 제공한다.

Description

데이터 출력제어회로{DATA OUTPUT CONTROL CIRCUIT}

본 발명은 반도체 집적회로중에서도 동기식 메모리 장치에 관한 것으로, 특히 데이터 출력 인에이블 신호를 생성하는 데이터 출력 제어회로에 관한 것이다.

반도체 메모리장치는 집적도의 증가와 더불어 그 동작 속도의 향상을 위하여 계속적으로 개선되어 왔다. 동작 속도를 향상시키기 위하여 메모리칩 외부에서 주어지는 클록과 동기되어 동작할 수 있는 소위 동기식(Synchronous) 메모리 장치가 등장되었다.

처음 제안된 것은 메모리 장치의 외부로부터의 클록의 상승 에지(rising edge)에 동기되어 하나의 데이터 핀에서 클록의 한 주기에 걸쳐 하나의 데이터를 입출력하는 이른바 SDR(single data rate) 동기식 메모리 장치이다.

그러나 SDR 동기식 메모리 장치 역시 고속 동작을 요구하는 시스템의 속도를 만족하기에는 불충분하며, 이에 따라 하나의 클록 주기에 두 개의 데이터를 처리하는 방식인 디디알(DDR,double data rate) 동기식 메모리 장치가 제안되었다.

디디알 동기식 메모리 장치의 각 데이터 입출핀에서는 외부에서 입력되는 클록의 상승 에지(rising edge)와 하강 에지(falling edge)에 동기되어 연속적으로 두 개의 데이터가 입출력되는 바, 클록의 주파수를 증가시키지 않더라도 종래의 SDR 동기식 메모리 장치에 비하여 최소한 두 배 이상의 대역폭(band width)을 구현할 수 있어 그 만큼 고속동작이 구현 가능하다.

그런데, 디디알 메모리 장치에서는 두 개의 데이터를 한 클럭 주기에서 내보내거나 또는 입력받아야 하기 때문에, 이를 효과적으로 수행하기 위해서는 종래의 동기식 메모리 장치에서 사용되고 있는 데이터 억세스 방식을 사용할 수가 없다.

만약 클럭의 주기(cycle)가 10nsec 정도라면 상승 및 하강시의 시간(약 0.5×4=2)과 그 밖의 스펙을 맞추기 위한 시간 등을 빼면 실질적으로 약 6nsec 이하의 시간동안 두 개의 데이터를 연속적으로 처리하여야 하는데, 이러한 처리는 메모리 장치의 내부에서 수행하기에 역부족이므로, 메모리 장치는 외부로 데이터를 내보내거나 입력받을 때만 클럭의 라이징에지 및 폴링에지에서 데이터를 입출력시키고, 실질적으로 메모리 장치 내부에서는 클럭의 한쪽 에지에 동기되는 두 개의 데이터를 처리하게 된다.

따라서 메모리 장치에서 데이터를 입력받아 내부 코어영역으로 전달하거나, 코어영역에서 전달되는 데이터를 외부로 출력하기 위해서는 새로운 데이터 억세스 방식이 필요하다.

한편, 동기식 메모리장치에서는 이전의 비동기식 메모리장치와는 다른 몇가지 개념을 사용하는데, 그중 하나가 카스레이턴시(CAS LATENCY,CL)이다.

카스레이턴시란 리드명령어가 입력되고 단 후에 메모리 장치에서 데이터를 출력하기까지의 클럭수를 말하는데, 예를 들어 CL=3 이라는 말은 리드명령어가 메모리 장치에 입력되고 난 후에 3번의 클럭주기 후에 데이터가 외부로 출력되는 것을 말한다. 따라서 카스레이턴시 모드값은 데이터를 출력하는 타이밍을 정하게 되는 데, 메모리 장치는 초기동작시에 셋팅된 CL값을 감지하여 데이터를 억세스하여 출력하는데 사용하게 된다.

따라서 메모리 장치는 리드명령어에 응답하여 생성된 신호를 셋팅된 카스레이턴시만큼 동작클럭의 주기를 지연시킨 다음 데이터출력 인에이블신호를 생성한다. 데이터 출력인에이블 신호가 활성화되어야 리드명령어에 대응하여 억세스된 데이터를 외부로 출력하게 된다.

이 때 사용하는 동작클럭은 외부에서 입력되는 클럭신호를 소정시간을 지연고정시킨 DLL클럭인데, DLL클럭은 지연고정루프에서 생성하여 출력하게 된다. 메모리 장치는 외부에서 입력되는 클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력해야 하는데, 내부에서 처리하는 과정에서 필연적 생기는 클럭신호의 지연시간으로 인해 외부에서 입력디는 외부클럭의 라이징에지와 폴링에지에 정확하게 동기되어 데이터를 출력시킬 수 없다.

이를 보상하기 위해 생성하는 클럭신호가 메모리 장치의 지연고정루프에서 출력되는 DLL클럭이다. 데이터를 출력시킬 때 DLL클럭에 동기시켜 외부로 출력하게 되면, 외부클럭의 라이징에지와 폴링에지에 동기되어 데이터가 출력될 수 있는 것이다.

도1은 통상적인 동기식 메모리장치, 특히 디디알 동기식 메모리 장치에서 리드명령어에 대응하는 데이터를 출력하는데 필요한 블럭을 도시한 블럭구성도이다.

도1을 참조하여 살펴보면, 메모리 장치는 커맨드신호(/CS,/RAS,/CAS,/WE)를 입력받아 버퍼링하여 출력하는 입력버퍼(10)와, 입력버퍼(10)에 버퍼링되어 출력되는 커맨드신호(/CS,/RAS,/CAS,/WE)를 디코딩하여 현재 명령어 상태에 대응하는 신호, 예를 들어 리드신호(rd)를 출력하는 명령어디코더(20)와, 명령어디코더(20)에서 출력되는 리드신호(rd)에 대응하는 리드동작을 실행시킬 리드명령어 실행신호(casp_rd)를 에디티브 레이턴시(Additive Latency, AL)에 해당되는 클럭신호(iclk)의 클럭주기 이후에 생성하여 출력하는 리드동작 타이밍제어부(30)와, 리드실행신호(casp_rd)에 응답하여 해당되는 데이터를 데이터 출력버퍼(50)로 출력하는 메모리 코어블럭(80)과, 외부의 클럭신호의 라이징에지와 폴링에지에 동기되어 데이터가 출력될 수 있도록 클럭신호(iclk)를 일정시간 지연고정시킨 클럭(fclk_dll,rclk_dll)을 출력하는 지연고정루프(70)와, 리드명령어 실행신호(casp_rd)를 입력받아 카스레이턴시(CL)에 해당되는 클럭수만큼 지연시킨 후에 데이터출력 인에이블신호(routen,fouten)로 생성하여 출력하는 데이터 출력 제어부(40)와, 데이터출력 인에이블신호(routen, fouten)에 응답하여 메모리 코어블럭에서 전달되는 데이터(data)를 데이터 출력패드(DQ pad)를 통해 외부로 출력하는 데이터출력버퍼(50)를 구비한다.

여기서 에디티브레 레이턴시(AL)라는 것은 디디알2 스펙(SPEC)에 제시된 것으로, 동기식 메모리 장치에서 리드명령어가 입력된 후에 tRCD(RAS to CAS timint)시간까지의 클럭신호(iclk) 횟수를 말한다. tRCD 시간은 로우어드레스가 입력된 후에 컬럼어드레스가 입력되는 타이밍까지의 시간을 말하는데, 로우어드레스가 입력되는 타이밍에 메모리 장치는 액티브상태가 되는데, 이후 컬럼어드레스가 입력되는 타이밍 이전에 리드명령어가 입력되는데, 이 때 리드명령어가 입력되는 순간부터 컬럼어드레스가 입력되어 실제 리드명령어가 실행되는 타이밍까지를 에디티브 레이턴시(AL)이라고 말하는 것이다.

따라서 리드동작 타이밍 제어부(30)는 리드명령어(rd)를 입력받아 에디티브 레이턴시(AL)만큼 클럭신호(iclk)의 주기를 지연시킨 다음 리드실행신호(casp_rd)를 생성하여 출력하게 된다.

한편, 메모리 코어 블럭(80)에서는 리드실행신호(casp_rd)가 입력될 때, 입력되는 어드레스(Address)에 대응하는 데이터(data)를 데이터 출력버퍼(50)으로 출력하게된다.

여기서 지연고정루프(70)는 클럭신호(iclk)을 일정시간 지연시킨 지연고정된 신호(fclk_dll, rclk_dll)를 출력하게 된다. 지연고정된 신호(fclk_dll, rclk_dll)는 각각 외부클럭의 라이징에지와 폴링에지 동기시켜 데이터를 메모리 장치의 외부로 출력하기 위해 지연고정루프(70)에서 생성하는 클럭신호이다.

데이터 출력제어부(40)에서는 리드실행신호(casp_rd)를 이용하여 내부적으로 클럭신호(iclk)에 동기된 신호를 생성한 다음, 지연고정루프(70)에서 출력되는 지연고정된 신호(fclk_dll, rclk_dll)에 동기되며 카스레이턴시(CL)만큼 클럭신호(iclk)의 클럭주기가 지연되어 출력되는 데이터출력 인에이블신호(routen,fouten)을 데이터출력버퍼(50)으로 출력하게 된다. 여기서 데이터출력 인에이블신호(routen,fouten)는 각각 클럭신호(iclk)의 라이징에지와 폴링에지에 데이터를 동기시켜 출력하기 위한 신호이다.

데이터출력버퍼(50)에서는 데이터출력 인에이블신호(routen,fouten)에 응답하여 메모리 코어블럭(80)에서 출력되는 데이터(data)를 출력하고, 전달된 데이터는 데이터출력패드(DQ pad)를 통하여 외부로 출력하게 된다.

도2는 도1의 데이터출력 제어부를 나타내는 블럭구성도이다.

도2를 참조하여 살펴보면, 데이터출력 제어부(40)는 리드실행신호(casp_rd)를 내부클럭(CK)에 동기시켜 내부신호(oe00)를 생성하는 신호생성부(41)와, 지연고정된 신호(rclk_dll,fclk_dll)를 입력받아 각각의 CL값(CL=2,3,4,5)에 대응하는 클럭주기만큼 지연시킨 신호를 출력하는 DLL출력펄스 조정부(42)와, DLL출력펄스 조정부(42)에서 출력되는 지연 재고정된 신호(rclk_dll_oe10 ~ rclk_dll_oe40, fclk_dll_oe15 ~ fclk_dll_oe45)에 내부신호(oe00)를 각각 동기시켜 출력하는 신호전달부(43)와, CL의 값에 따라 신호전달부(43)에서 출력되는 다수의 신호(oe10_dll ~ oe40_dll)중 하나를 데이터출력 인에이블신호(routen)로 출력하는 신호출력부(44)를 구비한다.

여기서 신호전달부(43)와 신호출력부(44)는 라이징 데이터용 출력인에이블 생성부(43,44)이고, 폴링데이터용 출력인에이블 생성부(46)는 라이징 데이터용 출력인에이블 생성부(43,44)와 같은 구성으로 되어 있으며, 그 동작도 같기 때문에 도면상에서 생략하였으며, 이하의 설명에서도 라이징 데이터용 출력 인에이블신호(routen)가 생성되는 동작을 중심으로 설명한다.

계속해서 살펴보면, 신호전달부(43)는 내부신호(oe00)를 입력받아 순차적으로 다음단으로 전달하는 다수의 D형 플립플롭(F1~F4)으로 구성되는데, 각각의 플립플롭은 데이터입력단(D)으로 앞단의 부출력(Q)을 입력받으며, 클럭입력단으로는 DLL출력펄스 조정부(42)에서 출력되는 신호(rclk_dll_oe10 ~ rclk_dll_oe40, fclk_dll_oe15 ~ fclk_dll_oe45)를 각각 입력받고, 각각의 정출력단(Q)에서는 CL값에 각각 대응하는 신호(oe10_dll~oe40_dll)를 출력하게 된다.

신호출력부(44)는 CL값에 선택적으로 턴온되는 다수의 전송게이트(T1~T4)를 구비하여, 신호전달부(43)에서 출력되는 신호(oe10_dll~oe40_dll)중 현재 동작모드에서의 CL값에 대응하는 하나의 신호를 데이터출력 인에이블신호(routen)로 출력하게 된다. 여기서 데이터출력 인에이블신호(routen)는 라이징 데이터의 출력을 인에블시키는 신호이며, 신호출력부(44)는 파워업신호(pwrup)에 의해 인에이블상태가 된다. 파워업신호(pwrup)은 메모리 장치의 초기동작시에 파워가 공급될 때, 일정한 레벨이상의 파워가 안정적으로 인가되면 활성화되는 신호이다.

도3은 도2에 도시된 데이터 출력제어부의 동작을 나타내는 파형도이다. 이하에서 도3을 참조하여 데이터 출력제어부(40)에서 데이터출력 인에이블신호(routen)를 생성하여 출력되는 과정을 살펴본다.

먼저 신호생성부(41)에서는 리드실행신호(casp_rd)를 입력받아 내부클럭(iclk)에 동기된 내부신호(oe00)를 생성하여 출력한다.

한편, DLL출력 펄스 조정부(42)에서는 지연고정루프에서 출력되는 지연고정된 신호(rclk_dll)를 CL값에 따라 지연을 조정하여 재고정시킨 신호(rclk_dll_oe10~ rclk_dll_oe40)를 신호전달부(43)에 구비되는 D형 플립플롭의 각 클럭입력단으로 각각 출력하게 된다. 여기 DLL출력펄스 조정부(42)에서 CL값에 따라 지연을 조정하여 재고정시켜 출력하는 이유는 각 CL별로 정확한 데이터출력 인에이블 신호를 생성하여 출력시키기 위한 것이다.

이어서 신호전달부(43)의 각 플립플롭(F1~F4)는 내부신호(oe00를 DLL출력 펄스 조정부(42)에서 출력되는 신호(rclk_dll_oe10 ~ rclk_dll_oe40)에 의해 순차적으로 동기시킨 신호(oe10_dll~oe40_dll)를 신호출력부(44)로 출력하게된다.

이어서 신호출력부(44)는 구비되는 다수의 전송게이트중에서 현재 적용중인 CL모드에 의해 하나의 전송게이트를 턴온시켜 입력되는 신호(oe10_dll~oe40_dll)중 하나를 노드(rout)로 출력시키고, 이후 버퍼(I6,I7)에 의해 버퍼링시켜 데이터출력 인에이블신호(routen)로 출력하게 한다. 파워업신호는 전원공급이 안정적으로 되면 하이레벨로 되어 모스트랜지스터(MN1)을 턴오프시켜 신호출력부(44)를 인에이블시킨다.

도3에서는 CL모드가 4인 경우를 나타내고 있는 것으로, CL4신호에 의해 신호출력부(44)의 전송게이트(T3)가 턴온되어 플립플롭(F3)에서 출력되는 신호(F3)가 전송게이트(T3)를 통과하여 데이터출력 인에이블신호(routen)로 생성된다.

데이터출력 인에이블신호(routen)가 하이레벨로 활성화되는 구간에 데이터가 외부로 출력되는 것이다.

도2에 도시되는 데이터 출력 제어부(40)는 CL이 2~5인 경우에 적용되도록 구성되었는데, 집적회로의 기술이 발달하면서 메모리 장치에서 제공해야 하는 CL모드도 확장이 되는데, CL 모드가 2~9까지도 적용할 수 있도록 요구되고 있다.

도4는 도3에 도시된 신호출력부(44)를 나타내는 회로도로서, 카스레이턴시 모드를 2~9까지로 확장했을 때를 나타내는 것이다.

도4에 도시된 신호출력부(44')와 같이 CL모드가 2~9까지 8개를 지원하려면 신호출력부(44)는 총8개의 전송게이트(T5~T12)를 구비해야 하며, 도시되지는 않았지만 신호전달부(43)에 구비되는 플립플롭도 8개를 구비해야 한다.

그러나, 이렇게 구성한다면 신호출력부(44)의 노드(rout)에 걸리는 부하가 증가하여 노드(rout)에 신호가 전달되어도 데이터출력 인에이블신호(routen)가 생성되어 출력되지 못하는 문제점이 생긴다. 노드(rout)에 인가되는 부하가 증가되면, 노드(rout)의 라이징타임이 크게 증가되어 적절한 타이밍에 데이터출력 인에이블신호(routen)가 생성되지 못하는 것이다.

또한, 신호전달부(43)의 회로가 크게 복잡해지는 문제점도 생기게 된다.

본 발명은 상기의 문제점을 해결하기 위해 제안된 것으로, 추가적인 회로의 증가와 동작속도의 저하 없이 카스레이턴스의 모드를 확장할 수 있는 동기식 메모리 장치의 데이터 출력제어회로를 제공하는 것을 목적으로 한다.

상기의 과제를 달성하기 위해서 본 발명은 카스레이턴시를 가지는 동기식 메모리 장치의 데이터 출력 제어회로에 있어서, 리드명령어에 응답하는 내부신호를 출력하는 신호생성부; 상기 카스레이턴시 모드에 따라서 상기 내부신호를 그대로 출력하거나 또는 동작클럭의 소정 클럭주기 만큼 지연시킨 후에 출력하는 카스레이턴시 모드 제어부; 상기 카스레이턴시 모드 제어부의 출력신호를 DLL클럭에 동기시켜 일정간격마다 쉬프팅시킨 신호인 다수의 예비신호를 출력하는 신호 쉬프팅 수단; 및 상기 다수의 예비신호중에서, 셋팅된 카스레이턴시 모드를 포함하며 일군의 연속적인 카스레이턴시 모드에 대응하는 제어신호에 응답하는 하나의 예비신호를 상기 리드명령어에 대응하는 데이터를 출력시킬 수 있는 인에이블 신호로 출력하는 인에이블신호 출력제어부를 구비하는 데이터 출력 제어회로를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시 할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도5는 본 발명의 바람직한 실시예에 따른 데이터 출력제어회로를 나타내는 블럭구성도이다.

도5를 참조하여 살펴보면, 본 실시예에 의해 카스레이턴시를 가지는 동기식 메모리 장치의 데이터 출력제어회로는 리드명령어에 의해 생성되어 리드동작을 실행시키는 신호(casp_rd)에 응답하는 내부신호(oe00)를 출력하는 신호생성부(400)와, 카스레이턴시 모드가 CL=3,5,7,9인 경우 내부신호(oe00)를 그대로 출력하고, 카스레이턴시 모드가 CL=2,4,6,8인 경우에는 내부클럭(iclk)을 한 주기만큼 지연시킨 후에 출력(oe00i)하는 카스레이턴시 모드 제어부(100)와, 카스레이턴시 모드 제어부(100)의 출력신호(oe00i)를 DLL클럭(지연고정루프에서 출력되는 지연고정된 신호)에 동기시켜 일정간격(여기서는 2주기)마다 쉬프팅시킨 신호인 다수의 예비신호(oe10_dll,oe30_dll,oe50_dll,oe70_dll)를 출력하는 신호 쉬프터부(200)와, 일군의 연속적인 카스레이턴시 모드(예를 들어 CL2와 CL3)에 대응하는 다수의 제어신호(CL23,CL45,CL67,CL89)중 셋팅된 카스레이턴시 모드(예를들어 CL3)에 해당되는 제어신호(CL23)에 응답하여, 다수의 예비신호(oe10_dll, oe30_dll, oe50_dll, oe70_dll)중에서 하나의 예비신호(예컨대 CL3인 경우 oe10_dll)를 데이터를 출력시킬 수 있는 출력인에이블 신호(routen)로 출력하는 인에이블신호 출력제어부(300)를 구비한다.

참고적으로 도5에 도시된 데이터 출력제어회로는 디디알 메모리 장치에서 라이징 데이터를 출력하기 위한 출력인에이블신호(routen)를 생성하는 블럭이 도시되어 있으며, 폴링 데이터를 출력하기 위한 출력인에이블신호(fouten)를 생성하는 블럭은 라이징 데이터를 출력하기 위한 출력인에이블신호(routen)를 생성하는 블럭과 같으므로 생략하였다.

계속해서 살펴보면, 본 실시예에서는 일군의 연속적인 카스레이턴시 모드에 대응하는 제어신호(CL23,CL45,CL67,CL89)가 연속된 2개의 카스레이턴시 모드에 대응하도록 하고 있으나, 제어신호를 연속된 3개의 카스레이턴시 모드에 대응하도록 구성하거나 또는 그 이상의 연속적인 카스레이턴시 모드에 대응하도록 구성할 수 있다.

따라서 본 실시예에서는 카스레턴시 모드 제어부(100)에서 카스레이턴시 모드가 짝수인 경우는 그냥 내부신호(oe00)를 통과시키고, 카스레이턴시 모드가 홀수인 경우는 내부클럭(iclk)을 한클럭 지연시켜 출력하고 있으나, 제어신호를 연속된 3개의 카스레이턴시 모드에 대응하도록 구성된다면, 카스레턴시 모드 제어부(100)를 내부신호(oe00)을 그대로 출력하거나, 또는 한클럭 지연시켜 출력하거나 또는 2클럭 지연시켜 출력하도록 구성하면 된다.

또한, 본 실시예에 따른 데이터 출력제어회로는 다수의 카스레이턴시 모드에 대응하는 모드신호(CL2~CL9)를 입력받아 일군의 연속적인 카스레이턴시 모드에 대응하는 제어신호(CL23,CL45,CL67,CL89)를 생성하여 출력하기 위해 카스레이턴시용 제어신호 생성부(600)를 구비하게 된다. 여기서 카스레이턴시 모드신호 생성부(600)는 연속적인 2개의 카스레이턴시 모드에 대응하는 제어신호(CL23,CL45,CL67,CL89)를 생성하게 된다.

또한, 본 실시예에 따른 데이터 출력제어회로는 DLL클럭(rclk_dll)을 다수의 카스레이턴시 모드에 따라 각각 지연양을 조정하여 출력하는 DLL출력펄스 조정부(500)를 더 구비하고, 신호 쉬프트부(200)는 DLL출력펄스 조정부(500)에서 카스레이턴시 모드신호에 따라 조정된 DLL출력펄스(rclk_dll_oe10 ~ rclk_dll_oe70)에 동기시켜 쉬프팅동작을 수행하게 된다.

여기서 신호 쉬프트부(200)에서 예비신호(oe10_dll, oe30_dll, oe50_dll, oe70_dll)를 카스레이턴시모드에 따라서 정확한 타이밍에 출력시키기 위해 조정된 DLL출력펄스(rclk_dll_oe10,rclk_dll_oe70)를 사용하는 것이다.

도6은 도5에 도시된 카스레이턴시 모드 제어부를 나타내는 회로도이다.

도6을 참조하여 살펴보면, 카스레이턴시 모드 제어부(100)는 제1 카스레이턴시 모드(CL=2,4,6,8)에 턴온되어 내부신호(oe00)를 입력받아 출력하는 제1 전송게이트(T13)와, 내부신호(oe00)를 동작클럭의 한클럭주기 만큼 지연시켜 출력하는 클럭지연부(F5)와, 제2 카스레이턴시 모드(CL=3,5,7,9)에 턴온되어 클럭지연부(F5)의 출력을 전달받아 출력하는 제2 전송게이트(T14)를 구비하게 된다.

클럭지연부(F5)는 동작클럭을 버퍼링한 내부클럭(iclk)을 클럭입력단으로 입력받고, 내부신호(oe00)를 데이터입력단으로 입력받는 D형 플립플롭으로 구현된다.

도7은 도5에 도시된 신호쉬프트부(200)를 나타내는 회로도이다.

도7을 참조하여 살펴보면, 신호 쉬프트부(200)는 DLL출력펄스 조정부(500)에서 카스레이턴시 모드신호에 따라 조정된 DLL출력펄스(rclk_dll_oe10 ~ rclk_dll_oe70)를 각각 클럭입력단으로 입력받고, 내부신호(oe00i)를 첫번째 플립플롭(F2)의 데이터 입력단(D)으로 입력받으며, 다음단부터는 앞단의 부출력(/Q)을 다음단의 데이터 입력단으로 입력받는 다수의 D형 플립플롭(F2~F8)을 구비한다.

다수의 D형 플립플롭(F2~F8)의 정출력단(Q)에서 출력되는 신호중에서 일정간격 마다의 신호를 인에이블 신호 출력제어부(300)로 입력되는 예비신호(oe10_dll ~ oe70_dll)로 사용하게 된다.

도8은 도5에 도시된 인에이블신호 출력제어부(300)를 나타내는 회로도이다.

도8을 참조하여 살펴보면, 인에이블 신호 출력제어부(300)는 신호 쉬프트부(200)에서 출력되는 다수의 예비신호(oe10_dll ~ oe70_dll)를 각각 입력받으며, 입력되는 일군의 연속적인 카스레이턴시 모드(예를 들어 CL=2,3)에 대응하는 제어신호(CL23)에 의해 선택적으로 턴온되는 다수의 제3 전송게이트(T15~T18)과, 제3 전송게이트(T15~T18)에서 출력되는 신호를 버퍼링하여 출력하는 버퍼(I10,I11)를 구비한다.

또한, 인에이블 신호 출력제어부(300)는 파워업신호(pwrup)에 응답하여 인에이이블되도록 하기 위해 모스트랜지스터(MN2)를 구비한다. 모스트랜지스터(MN2)는 로우레벨의 파워업신호(pwrup)를 인버터(I9)를 통해 게이트로 입력받아 노드(rout)를 접지전원(VSS)과 연결시키게 된다.

이하에서는 도5 내지 도8을 참조하여 본 실시에에 따른 데이터 출력제어회로의 동작을 살펴본다.

먼저 메모리 장치에 입력된 리드명령어(도1 rd 신호 참조)에 대응하여 리드동작을 실제 실행시킬 리드실행명령어(casp_rd)가 신호생성부(400)에 입력되면, 신호생성부(400)에서는 리드실행명령어(casp_rd)를 메모리 장치의 동작클럭을 버퍼링한 내부클럭(iclk)에 동기시킨 내부신호(oe00)를 생성하여 출력한다.

이어서 카스레이턴시 모드 제어부(100)는 현재 셋팅된 카스레이턴시 모드에 따라 입력되는 카스레이턴시 모드 제어신호(CL3,CL5,CL7,CL9)에 응답하여 내부신호(oe00)를 지연시간없이 그대로 출력하거나 또는 한클럭 지연시킨 신호(oe00i)를 출력한다.

만약 현재 셋팅된 카스레이턴시 모드가 CL=3,5,7,9라면, 입력되는 내부신호(oe00)를 한클럭 지연시켜 출력하고, 현재 셋팅된 카스레이턴시 모드가 CL=2,4,6,8이라면 내부신호(oe00)를 그대로 출력하게 되는 것이다.

이를 도6을 참조하여 자세히 살펴보면, 현재 셋팅된 카스레이턴시 모드가 CL=3,5,7,9라면 전송게이트(T13)가 턴온되어 내부신호(oe00)가 그대로 출력된다. 또한, 현재 셋팅된 카스레이턴시 모드가 CL=2,4,6,8라면 전송게이트(T14)가 턴온되며, D형 플립플롭에 의해 한 클럭 지연된 내부신호(oe00)가 출력되는 것이다.

이어서 신호 쉬프트부(200)에서는 구비되는 다수의 D형 플립플롭(F2~F8)을 이용하여 내부신호(oe00)를 순차적으로 쉬프팅시키고, 2번 쉬프팅되는 신호 즉, 플립플롭(F2,F4,F6,F8)의 정출력에서 출력되는 신호를 예비신호로 하여 인에이블 신호 출력제어부(300)로 출력하게 된다.

한편, 신호 쉬프트부(200)에서는 구비되는 다수의 D형 플립플롭(F2~F8)은 각각 클럭입력단으로 DLL출력펄스 조정부(500)에서 카스레인턴시 모드에 따라 조정된 신호(rclk_dll_oe10~ rclk_dll_oe70)를 입력받게 된다. 카스레이턴시 모드에 따라 조정된 신호(rclk_dll_oe10~ rclk_dll_oe70)를 사용하는 이유는 카스레이턴시 모드에 따라 신호 쉬프트부(200)에서 보다 정확한 타이밍에 앞단에서 전달되는 신호를 쉬프팅하기 위한 것이다.

참고적으로 DLL출력펄스(rclk_dll)는 지연고정루프(DLL)에서 출력되는 클럭신호로서, 메모리 장치에 입력되는 외부클럭의 라이징에지/폴링에지에 정확하게 동기되어 데이터가 외부로 출력될 수 있도록 지연고정루프에서 외부클럭을 일정시간 지연시켜 출력하는 클럭신호이다.

DLL 출력펄스 조정부(500)에서는 DLL출력펄스(rclk_dll)를 카스레이턴시 모드에 따라 조정한 신호(rclk_dll_oe10~ rclk_dll_oe70)를 출력하게 되는 것이다.

한편, 카스레이턴시 모드 제어신호 생성부(600)는 현재 셋팅된 카스레이턴시 모드에 대응하여 활성화된 신호(CL2~CL9중 하나의 신호)를 입력받아 해당되는 카스레이턴시 모드 선택신호(CL23,CL45,CL67, CL89)를 출력한다. 예를 들어 카스레이턴시 모드 CL=3에 대응하는 신호(CL3)을 입력받아 카스레이턴시 모드 선택신호(CL23)를 활성화시켜 출력하는 것이다.

계속해서 인에이블 신호 출력제어부의 동작(300)을 살펴보면, 인에이블 신호 출력제어부(300)는 활성화되어 입력되는 카스레이턴시 모드 선택신호(CL23)에 대응하여 구비되는 전송게이트(T15~T18)중 하나를 턴온시켜, 신호 쉬프트부(200)에서 출력되는 내부신호(oe10_dll)를 데이터출력 인에이블신호(routen)으로 출력하게 된다.

인에이블 신호 출력제어부(300)는 파워업신호(pwrup)신호에 의해 인에이블되는데, 파워업신호(pwrup)은 초기동작시에 안정적인 전원이 공급되면 하이레벨로 활성화되는 신호이다.

이상에서 살펴본 바와 같이 본 발명의 데이터출력 제어회로는 카스레이턴시 모드를 8개(CL=2~9)로 확장하여 제공하면서도, 데이터 출력인에이블 신호가 출력되는 패스의 부하(구체적으로 출력단(rout)의 부하)를 종전의 4개의 카스레이턴시 모드를 제공할 때와 같이 유지할 수 있게 되었다.

따라서 본 발명의 데이터출력 제어회로를 적용한 동기식 메모리 장치에서는 동기식 메모리 장치의 카스레이턴시 모드를 증가시킨다 하더라도, 데이터 출력인에이블 신호를 안정적이고 신뢰성있게 생성하여 출력할 수 있다. 이로 인하여 데이터 출력버퍼에서는 낮은 카스레이턴시(예컨대 CL=2)에서 높은 카스레이턴시(CL=9)까지 카스레이턴시 모드에 상관없이 데이터를 에러 없이 출력시킬 수 있다.

즉, 본 발명의 데이터출력 제어회로를 적용한 동기식 메모리 장치에서는 카스레이턴시 모드에 상관없이 데이터를 신뢰성있게 출력시킬 수 있어, 넓은 동작주파수를 지원할 수 있는 것이다.

또한, 본 발명에서는 인에이블 신호 출력제어부(300)에서 사용되는 전송게이트를 추가되는 카스레이턴시 모드 만큼 더 구비하지 않아도 되어, 본 발명의 데이터출력 제어회로를 적용한 동기식 메모리 장치에서는 데이터 출력부의 회로면적이 증가되는 것을 줄일 수 있다.

한편, 상기의 실시예에서는 연속적인 카스레이턴시 모드에 대응하는 제어신호를 연속적인 2개의 카스레이턴시 모드에 대응하는 제어신호(예를 들어 CL23)로 하여 구성하였으나, 적용되는 상황에 따라 연속적인 3개의 카스레이턴시 모드 또는 그 이상의 모드에 대응하여 제어신호를 생성하도록 할 수 있다.

만약 연속적인 3개의 카스레이턴시 모드에 대응하여 제어신호(CL234)를 생성하도록 한다면, 카스레이턴시 모드 제어부(100)에서는 입력되는 내부신호를 그대로 출력하거나, 한클럭 지연시켜 출력하거나, 또는 2클럭 지연시켜 출력하도록 구성하고, 신호 쉬프트부(200)에서는 3번씩 쉬프팅될 때마다 내부신호를 출력하도록 구성하면 된다. 또한, 인에이블 신호 출력제어부(300)에 입력되는 제어신호는 CL234, CL567등으로 구성하면 된다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명의 데이터출력 제어회로를 적용하는 동기식 메모리 장치는 적용되는 카스레이턴시 모드를 증가시키더라도, 데이터를 출력시키는 인에이블 신호를 안정적이고 신뢰성 있게 생성할 수 있으므로, 데이터 출력타이밍에 에러를 방지할 수 있다.

따라서 본 발명의 데이터출력 제어회로를 적용하는 동기식 메모리 장치는 확장된 카스레이턴시 모드에서도 넓은 범위의 주파수를 적용할 수 있다.

도1은 통상적인 동기식 메모리장치에서 리드명령어에 대응하는 데이터를 출력하기 위한 관련블럭을 나타내는 블럭구성도

도2는 도1의 데이터출력제어부를 나타내는 블럭구성도.

도3은 도2에 도시된 데이터 출력제어부의 동작을 나타내는 파형도.

도4는 카스레이턴시 모드를 확장했을 때, 도3에 도시된 멀티플렉서를 나타내는 회로도.

도5는 본 발명의 바람직한 실시예에 따른 데이터 출력제어회로를 나타내는 블럭구성도.

도6은 도5에 도시된 카스레이턴시 모드 제어부를 나타내는 회로도.

도7은 도5에 도시된 신호 쉬프트부를 나타내는 회로도.

도8은 도5에 도시된 인에이블신호 출력제어부를 나타내는 회로도.

* 도면의 주요부분에 대한 부호설명 *

T1 ~ T18 : 전송게이트

I1 ~ I11 : 인버터

NOR1 : 노어게이트

Claims

카스레이턴시를 가지는 동기식 메모리 장치의 데이터 출력 제어회로에 있어서,

리드명령어에 응답하는 내부신호를 출력하는 신호생성부;

상기 카스레이턴시 모드에 따라서 상기 내부신호를 그대로 출력하거나 또는 동작클럭의 소정 클럭주기 만큼 지연시킨 후에 출력하는 카스레이턴시 모드 제어부;

상기 카스레이턴시 모드 제어부의 출력신호를 DLL클럭에 동기시켜 일정간격마다 쉬프팅시킨 신호인 다수의 예비신호를 출력하는 신호 쉬프팅 수단; 및

상기 다수의 예비신호중에서, 셋팅된 카스레이턴시 모드를 포함하며 일군의 연속적인 카스레이턴시 모드에 대응하는 제어신호에 응답하는 하나의 예비신호를 상기 리드명령어에 대응하는 데이터를 출력시킬 수 있는 인에이블 신호로 출력하는 인에이블신호 출력제어부

를 구비하는 데이터 출력 제어회로.
제 1 항에 있어서,

상기 일군의 연속적인 카스레이턴시 모드에 대응하는 제어신호는 연속적인 2개의 카스레이턴시 모드에 대응하는 제어신호인 것을 특징으로 하는 데이터 출력 제어회로.
제 1 항에 있어서,

상기 일군의 연속적인 카스레이턴시 모드에 대응하는 제어신호는 연속적인 3개의 카스레이턴시 모드에 대응하는 제어신호인 것을 특징으로 하는 데이터 출력 제어회로.
제 1 항에 있어서,

상기 카스레이턴시 모드 제어부는

제1 카스레이턴시 모드에 턴온되어 상기 내부신호를 입력받아 출력하는 제1 전송게이트;

상기 내부신호를 상기 동작클럭의 한클럭 주기만큼 지연시켜 출력하는 클럭지연수단; 및

제2 카스레이턴시 모드에 턴온되어 상기 클럭지연수단의 출력을 전달받아 출력하는 제2 전송게이트를 구비하는 것을 특징으로 하는 데이터 출력 제어회로.
제 4 항에 있어서,

상기 클럭지연수단은

상기 동작클럭을 클럭입력단으로 입력받고, 상기 내부신호를 데이터입력단으로 입력받는 플립플롭을 구비하는 것을 특징으로 하는 데이터 출력 제어회로.
제 4 항에 있어서,

상기 플립플롭은 D형 플립플롭인 것을 특징으로 하는 데이터 출력 제어회로.
제 4 항에 있어서,

상기 신호 쉬프팅수단은

상기 DLL클럭을 클럭입력단으로 각각 입력받고, 상기 내부신호를 첫번째 플립플롭수단의 데이터 입력단으로 입력받으며, 다음단부터는 앞단의 부출력을 다음단의 데이터 입력단으로 입력받는 다수의 D형 플립플롭수단을 구비하는 것을 특징으로 하는 데이터 출력 제어회로.
제 7 항에 있어서,

인에이블 신호 출력제어부는

상기 신호 쉬프팅수단에서 출력되는 다수의 예비신호를 각각 입력받으며, 입력되는 일군의 연속적인 카스레이턴시 모드에 대응하는 제어신호에 의해 선택적으로 턴온되는 다수의 제3 전송게이트;

상기 제3 전송게이트에서 출력되는 신호를 버퍼링하여 출력하는 버퍼링수단을 구비하는 것을 특징으로 하는 데이터 출력 제어회로.
제 8 항에 있어서,

상기 인에이블 신호 출력제어부는

파워업신호에 응답하여 인에이이블되는 것을 특징으로 하는 데이터 출력 제어회로.
제 1 항에 있어서,

다수의 카스레이턴시 모드에 대응하는 모드신호를 입력받아 상기 일군의 연속적인 카스레이턴시 모드에 대응하는 제어신호를 생성하여 출력하는 카스레이턴시 모드신호 생성부를 더 구비하는 것을 특징으로 하는 데이터 출력 제어회로.
제 10 항에 있어서,

상기 카스레이턴시 모드신호 생성부는 연속적인 2개의 카스레이턴시 모드에 대응하여 제어신호를 생성하여 출력하는 것을 특징으로 하는 데이터 출력 제어회로.
제 1 항에 있어서,

상기 DLL클럭을 다수의 카스레이턴시 모드에 따라 각각 지연양을 조정하여 출력하는 DLL출력펄스 조정부를 더 구비하고, 상기 신호 쉬프팅 수단은 상기 DLL출력펄스 조정부에서 카스레이턴시 모드신호에 따라 조정된 DLL출력펄스에 동기시켜 상기 쉬프팅동작을 수행하는 것을 특징으로 하는 데이터 출력 제어회로.