JPH06267271A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【目的】 半導体集積回路のチップ内配線の遅延時間を
低減する。 【構成】 半導体集積回路のメモリセルアレイを複数の
ブロックに分割し、当該ブロックのそれぞれに独立にブ
ロック内のメモリセルアレイ１２０のデータを出力する
ための出力バッファ回路１４０及び出力パッド１５０を
備える。また、半導体集積回路に、前記分割された複数
のブロックのメモリセルアレイ１２０それぞれから１ビ
ットのデータを読みだすようにアドレス信号をデコード
するデコード手段を備える。また、当該ブロックのそれ
ぞれに独立に、信号を入力するための入力バッファ回路
５２０及び入力パッド５４０〜５４１やアドレス信号を
デコードするためのデコード回路５３０を備える。 【効果】

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体集積回路に係り、
特に配線の遅延時間を低減したメモリ構成に関する。

【０００２】

【従来の技術】従来の半導体集積回路では、パッケージ
のリード線から半導体集積回路の入出力パッドへの接続
を容易にするため、半導体集積回路の外周部に沿って入
出力バッファ手段（入出力バッファ回路と入出力パッ
ド）が配置されていた。

【０００３】図７に示された従来の半導体メモリを構成
する半導体集積回路７００は、出力ビット幅を８ビット
にしたもので、それぞれメモリセルアレイ７２０と読み
出し回路７３０から構成されているメモリブロック７１
０〜７１７と、デコーダ回路７４０〜７４５と、メモリ
ブロック７１０〜７１７からの読み出し信号を出力バッ
ファ回路７６０へ伝搬する為の共通バス７５０と、出力
パッド７８０〜７８７と、入力バッファ回路７７０と、
入力パッド７９０〜７９５とを含んでいる。

【０００４】上記構成の半導体集積回路では、全面に配
置されたメモリブロック７１０〜７１７からの読み出し
信号を半導体集積回路内の端から端まで配線が伸びてい
る共通バス７５０へ出力し、チップ外周部へ伝搬してい
た。また図７には示していないが、入力バッファ回路７
７０からデコーダ回路７４０〜７４５までの間も長い配
線が伸びていた。このため、これら従来の構成ではチッ
プ内配線の遅延時間が大きく、高速化の障害となってい
た。

【０００５】図８は図７に示した半導体集積回路のデコ
ード手段を簡単に示した図である。この例では、アドレ
ス信号８２０，８２１がローデコーダ８３０、カラムデ
コーダ８３１、ブロックデコーダ８３２でデコードされ
てロー選択信号８４０とカラム選択信号８４１とブロッ
ク選択信号８４２となり、ブロック選択信号８４２で選
択されたメモリセルアレイ７２０中のメモリセル８１０
〜８１７のいずれかがロー選択信号８４０とカラム選択
信号８４１で選択される。選択されたメモリセルから読
みだされた信号は、前記共通バス７５０、出力回路７６
０を経て出力パッド７８０〜７８７に達し、ここから半
導体装置の外に伝搬される。すなわち、アドレス信号に
よって、８個のメモリセルアレイ７２０のうち１つが選
ばれ、その中の８ビットのデータが選択され、出力パッ
ド７８０〜７８７から出力されるから、どのメモリセル
アレイ７２０から読みだされたデータでも出力パッド７
８０〜７８７から出力するために、半導体装置の全長に
わたる共通バス７５０が設けられている。まず、メモリ
セルアレイのうちの１個を選択し、このメモリセルアレ
イから８ビットのデータをとりだすようにすれば、のこ
りのメモリセルアレイを動作させる必要がなく、電力消
費を少なくするのが容易であった。

【０００６】なお、この種の半導体集積回路の構成とし
て関連するものには、例えば特開平３−１２３０７１号
公報やアイ・エス・エス・シー・シー、ダイジェスト
オブテクニカルペーパーズ、第２１４項から第２１５
項、１９９２年（ＩＳＳＣＣ，Ｄigest of Ｔechnical
Ｐapers，ｐｐ．214−215，1992）が挙げられる。

【０００７】最近、配線の遅延時間を低減する目的で、
半導体集積回路の中央に入出力パッドを配置したＬＯＣ
(Lead on chip)技術が注目されている。しかし、メモリ
ブロック７１０〜７１７間を接続するための共通バス７
５０があるため、配線の遅延時間を低減する根本的な対
策にはなっていなかった。

【０００８】

【発明が解決しようとする課題】以上説明してきた従来
回路によれば、メモリブロックから出力バッファ回路
（以下、出力回路という）までの配線や入力バッファ回
路（以下、入力回路という）から各メモリブロックまで
の配線が長く、チップ内配線での遅延時間が大きかっ
た。この配線の遅延時間は、メモリの微細化やチップサ
イズの増加が進むにつれクリティカルパスの遅延時間の
うち大きなウェイトを占めるようになってきた。これら
配線の遅延時間を低減するため、従来、配線幅を広げて
配線抵抗を小さくしたり、また半導体集積回路の中央に
入出力パッドを配置してチップ内配線長を短くして対処
してきた。しかし、これらの対処にも限界があった。

【０００９】特開平４−１４４２７６号公報にも、配線
の遅延時間を短縮するようにした半導体装置が開示され
ているが、該公報技術においても、出力最終段領域はチ
ップ外周域に配置されていた。

【００１０】本発明の目的は、半導体集積回路内配線の
遅延時間を低減するにある。

【００１１】

【課題を解決するための手段】上記目的は、メモリセル
アレイを複数のメモリブロックに分割し、当該メモリブ
ロックのそれぞれに独立にメモリブロック内の記憶デー
タを出力するための出力バッファ手段を備えることで達
成される。

【００１２】また上記目的は、当該メモリブロックのそ
れぞれに独立に、信号を入力するための入力バッファ手
段やアドレス信号をデコードするためのデコード手段を
備えることで達成される。

【００１３】また上記目的は、メモリセルアレイを出力
ビット幅に相当する個数のメモリブロックに分割し、当
該メモリブロックのそれぞれに独立に、信号を入力する
ための入力バッファ手段やアドレス信号をデコードする
ためのデコード手段及び出力バッファ手段を備え、各メ
モリブロックから各１ビットのデータを出力して全体で
所定のビット幅のデータとすることでも達成される。

【００１４】

【作用】上記手段によれば、半導体集積回路内のメモリ
セルアレイが複数のメモリブロックに分割され、各メモ
リブロックと入出力バッファ手段が近接配置されるの
で、当該メモリブロックから出力バッファ手段までのチ
ップ内配線長や入力バッファ手段から当該メモリブロッ
クまでのチップ内配線長が短くなる。チップ内配線長が
短縮されると、配線の遅延時間を小さくすることができ
る。

【００１５】また、デコード手段が各メモリブロックか
ら各１ビットのデータを出力して全体で所定のビット幅
のデータとするので、各メモリブロックごとに該メモリ
ブロックから出力されるビットデータの出力バッファ手
段を接続すればよく、各メモリブロックに共通バスを介
して出力バッファ手段を接続する必要がなくなった。

【００１６】すなわち、上記手段によれば半導体集積回
路の微細化及び大チップサイズ化を進める上で問題とな
ってくる、クリティカルパスに占める配線の遅延時間を
小さく抑えることができる。

【００１７】

【実施例】以下、本発明の実施例について図面を用いて
説明する。尚、全図に亘り同一部分には同一符号を付し
て説明の重複を避ける。図１に本発明の第１の実施例を
示す。図示の半導体集積回路１００は、それぞれメモリ
セルアレイ１２０を含んでなる８個のメモリブロック１
１０〜１１７と、メモリブロック１１０〜１１７それぞ
れに配置されメモリセルアレイ１２０のデータを読み出
す読み出し回路１３０と、該読み出し回路１３０それぞ
れに設けられた出力回路１４０と、該出力回路１４０そ
れぞれに設けられた出力パッド１５０と、各メモリセル
アレイ１２０の間に配置されたデコーダ回路１６０〜１
６５と、メモリブロック１１０〜１１７全体の図上右側
端部に配置された入力回路１７０と、該入力回路１７０
に接続された入力パッド１８０〜１８５と、を含んで構
成されている。

【００１８】本実施例の半導体集積回路は、メモリブロ
ック１１０〜１１７のそれぞれに出力回路１４０を１つ
備えた構成となっている。これは本発明を限定するもの
ではなく、例えばメモリブロックのそれぞれに複数の出
力回路を備えることも可能である。例をあげると、４分
割のメモリブロックのそれぞれに２つの出力回路を備え
て８ビット出力の半導体メモリとすることも可能であ
る。これらの場合、半導体メモリの出力ビット幅は、全
てのメモリブロックに備えられた出力回路の総数に等し
い。以下に示す実施例も、上に述べた場合と同様に、メ
モリブロックの分割数やメモリブロック内の出力回路数
を限定するものではない。

【００１９】図１に示す半導体集積回路では、出力ビッ
ト幅が８ビットの半導体メモリを例にとり、出力ビット
幅のうち任意の１ビット分のデータを８つに分割したメ
モリブロック１１０〜１１７内の各メモリセルアレイ１
２０へ記憶させた場合を考える。このメモリブロック１
１０〜１１７の記憶データは、例えば出力ビットのＬＳ
Ｂ側から０ビット目がメモリブロック１１０へ、１ビッ
ト目がメモリブロック１１１へ、７ビット目がメモリブ
ロック１１７へそれぞれ割り当てられている。このよう
な構成にすることにより、各メモリブロック１１０〜１
１７間の読み出しデータを共通バスで接続する必要がな
く、各メモリブロック１１０〜１１７に独立に出力回路
１４０や出力パッド１５０を設けることができた。これ
により、各メモリブロック１１０〜１１７から読みだし
たデータを近くに配置した出力回路１４０と出力パッド
１５０を介して半導体集積回路外へ出力することができ
た。すなわち、記憶データを読みだしてから半導体集積
回路外へ出力するまでの配線長を短くでき、配線の抵抗
と容量に起因する遅延時間を大幅に低減でき半導体集積
回路を高速化できた。

【００２０】図２は本発明の第２の実施例であり、図１
に示す実施例のデコーダ回路を示した図である。先に述
べたように、それぞれメモリセル２１０を含んでなる各
メモリセルアレイ１２０の記憶容量は１Ｍビットで、全
体で８Ｍビットとしてある。デコーダ回路は、ローデコ
ーダ２３０と、カラムデコーダ２３１と、ローデコーダ
２３０の出力側と各メモリセルアレイ１２０をつなぐ配
線と、カラムデコーダ２３１の出力側と各各メモリセル
アレイ１２０をつなぐ配線と、を含んで構成されてい
る。

【００２１】２０ビットで構成されているアドレス信号
２２０は、ローデコーダ２３０とカラムデコーダ２３１
に入力され、デコードされてロー選択信号２４０、カラ
ム選択信号２４１になる。ロー選択信号２４０、カラム
選択信号２４１は、８個のメモリセルアレイ１２０それ
ぞれに入力され、８個のメモリセルアレイ１２０それぞ
れの各１ビットのメモリセル２１０を選択する。選択さ
れたメモリセル８個からそれぞれ１ビットのデータが出
力され、全体で８ビット分のデータが形成される。すな
わち、アドレス信号２２０は、それぞれ１Ｍビットの記
憶容量をもつ８個のメモリセルアレイ１２０内の各１ビ
ットのメモリセル２１０を選択するための信号であり、
アドレス信号２２０の２０ビットに対して、８個のメモ
リセルアレイ１２０内の各１ビットのデータが選択さ
れ、全体として８ビット分のデータが出力される。

【００２２】上記第１、第２の実施例においては、８個
のメモリセルアレイ１２０それぞれに１個づつ出力回路
１４０及び出力パッド１５０が設けられ、全部のメモリ
セルアレイ１２０から１ビットづつデータが読みだされ
るようになっているが、分割されたメモリセルアレイ１
２０それぞれに８個づつ出力回路１４０及び出力パッド
１５０を設けるようにしてもよい。この場合は、１個の
メモリセルアレイ１２０から出力ビット幅８ビットのデ
ータが出力されるが、当該メモリセルアレイ１２０に接
続された８個の出力回路及び出力パッド１５０それぞれ
から１ビットづつデータが出力され、各出力パッド１５
０はメモリセルアレイ１２０に近接配置されるから、チ
ップ内配線は短くて済み、配線の遅延時間は短縮され
る。

【００２３】図３は、本発明の第３の実施例を示す。図
示の半導体集積回路３００は、それぞれメモリセルアレ
イ３２０、３２１を含んでなるメモリブロック３１０〜
３１３と、メモリセルアレイ３２０、３２１のデータを
読み出す為の読み出し回路３３０、３３１と、各読み出
し回路３３０、３３１にメモリブロック単位で共通に接
続された出力回路３４０と、各出力回路３４０に接続さ
れた出力パッド３５０と、各メモリセルアレイの間に配
置されたデコーダ回路３６０〜３６５と、を含んで構成
されている。

【００２４】本実施例の半導体集積回路は、出力ビット
幅が４ビットの半導体メモリを例にとり、４ビットの出
力ビット幅のうち任意の1ビット分のデータを、４つに
分割したメモリブロック３１０〜３１３内のメモリセル
アレイ３２０、３２１へ分割して記憶させている。また
本実施例は、図１に示す第１の実施例に一部手を加えて
４ビット出力用にしたものであり、出力ビット幅が８ビ
ット構成のメモリを利用して４ビット出力のメモリが簡
単に構成できることを示している。

【００２５】図４は、本発明の第４の実施例を示す。図
示の半導体集積回路４００は、それぞれメモリセルアレ
イ４２０〜４２３を含んでなるメモリブロック４１０、
４１１と、メモリセルアレイ４２０〜４２３のデータを
読み出す為にメモリセルアレイ４２０〜４２３にそれぞ
れ接続された読み出し回路４３０〜４３３と、読み出し
回路４３０〜４３３に並列に接続された出力回路４４０
と、該出力回路４４０に接続された出力パッド４５０
と、各メモリセルアレイの間に配置されたデコーダ回路
４６０〜４６５と、を含んで構成されている。

【００２６】本実施例の半導体集積回路４００は、出力
ビット幅が２ビットの半導体メモリを例にとり、２ビッ
トの出力ビット幅のうちどちらか１方の１ビット分のデ
ータを、２つに分割したメモリブロック４１０、４１１
の一方のメモリセルアレイ４２０〜４２３へ分割して記
憶させている。また本実施例は、図１に示す第１の実施
例を２ビット出力用に更に手を加えたものであり、出力
ビット幅が８ビット構成のメモリを利用して２ビット出
力のメモリが簡単に構成できることを示している。

【００２７】これら図３、図４に示す実施例は、図１で
説明したように、配線の遅延時間の低減を図りながら、
出力ビット幅を簡単に変更できることを示している。

【００２８】図５は、本発明の第５の実施例を示す。図
示の半導体集積回路５００は、それぞれメモリセルアレ
イ１２０を含んでなるメモリブロック５１０〜５１７
と、メモリブロック５１０〜５１７のそれぞれに設けら
れた入力回路５２０と、該入力回路５２０それぞれに設
けられた入力パッド５４０、５４１と、デコーダ回路５
３０と、を含んで構成されている。本実施例の半導体集
積回路は、図１に示す第１の実施例と同様に、出力ビッ
ト幅が８ビットの半導体メモリの例であり、出力ビット
幅のうち任意の１ビット分のデータを８つに分割したメ
モリブロック５１０〜５１７内の各メモリセルアレイ１
２０へ記憶させている。すなわち、各メモリセルアレイ
１２０は、８ビットのうちのいずれか１ビット分のデー
タをそれぞれ記憶する。

【００２９】また本実施例では、図１に示す第１の実施
例に比べ更に、各メモリブロック５１０〜５１７にそれ
ぞれ入力回路５２０とデコーダ回路５３０、及び入力パ
ッド５４０〜５４１を追加した構成となっている。これ
によりデータやアドレスの入力から記憶データの出力ま
で、それぞれ各メモリブロック５１０〜５１７内で動作
が閉じているため、半導体集積回路５００の入力から出
力まで通して配線の長い部分が存在しなくなり、データ
の入力から出力までを高速化できる効果がある。この場
合、半導体集積回路５００内には同一アドレス信号に対
応する入力パッドや入力回路が複数存在することにな
る。

【００３０】図６は、本発明の第６の実施例を示す。図
示の半導体パッケージ６００は、本発明の半導体集積回
路６１０と、リード線６２０、６２１、６２２Ａ、６２
２Ｂ及び６２３〜６２６と、を含んで構成されている。
リード線６２２Ａと６２２Ｂは同一信号用リード線であ
る。リード線６２２Ａと６２２Ｂは配線６５０により接
続されている。半導体集積回路６１０には、入出力パッ
ド６３０、６３３、６３４及び６３６、それぞれ同一信
号を入力するための入力パッド６３１Ａと６３１Ｂ，６
３２Ａと６３２Ｂ，６３５Ａと６３５Ｂ、半導体パッケ
ージ６００上のリード線と半導体集積回路６１０内の入
出力パッドを結ぶ接続手段６４０を備えている。つま
り、半導体集積回路６１０内には、同一信号を入力する
ための入力パッドが複数存在している。

【００３１】図６に示す第６の実施例では、同一信号が
入力されるものでありながら半導体集積回路６１０内の
物理的に離れた位置にある複数の入力パッドに対し、リ
ード線６２１と６２５の様に複数の接続手段６４０を設
けたり、リード線６２２Ａと６２２Ｂの様に同一信号用
リード線を複数設けたりしている。これにより、半導体
集積回路６１０外部の配線長は１部長くなったところも
あるが、半導体集積回路６１０内で信号を伝搬するため
の配線長が短縮され、全体として半導体集積回路６１０
の動作が高速化された。また本発明の半導体集積回路６
１０を使用することにより、システムとしての高性能化
を図ることができた。

【００３２】

【発明の効果】本発明によれば、半導体集積回路内の各
メモリブロックから出力回路までの配線の遅延時間や入
力回路から各メモリブロックまでの配線の遅延時間を小
さくできる。この効果は、今後微細化やチップサイズの
増加が進むにつれ顕著に現れる。 すなわち、上記手段
によれば半導体集積回路の微細化及び大チップサイズ化
を進める上で問題となってくる、クリティカルパスに占
める配線の遅延時間を小さく抑える効果がある。

【図面の簡単な説明】

【図１】本発明の半導体集積回路の第１の実施例を示す
配置概念図である。

【図２】本発明の半導体集積回路の第２の実施例を示す
デコーダ手段の概念図である。

【図３】本発明の半導体集積回路の第３の実施例を示す
配置概念図である。

【図４】本発明の半導体集積回路の第４の実施例を示す
配置概念図である。

【図５】本発明の半導体集積回路の第５の実施例を示す
配置概念図である。

【図６】本発明の半導体集積回路の第６の実施例を示す
配置概念図である。

【図７】半導体集積回路の従来例を示す配置概念図であ
る。

【図８】半導体集積回路のデコーダ手段の従来例を示す
概念図である。

【符号の説明】

１００ 半導体集積回路 １１０〜１１７
メモリブロック １２０ メモリセルアレイ １３０ 読み出
し回路 １４０ 出力回路 １５０ 出力パ
ッド １６０〜１６５ デコーダ回路 １７０ 入力回
路 １８０〜１８５ 入力パッド ２１０ メモリ
セル ２２０ アドレス信号 ２３０ ローデ
コーダ ２３１ カラムデコーダ ２４０ ロー選
択信号 ２４１ カラム選択信号 ３００ 半導体
装置 ３１０〜３１３ メモリブロック ３２０〜３２１
メモリセルアレイ ３３０〜３３１ 読み出し回路 ３４０ 出力回
路 ３５０ 出力パッド ３６０〜３６５
デコーダ回路 ４００ 半導体装置 ４１０〜４１１
メモリブロック ４２０〜４２３ メモリセルアレイ ４３０〜４３３
読み出し回路 ４４０ 出力回路 ４５０ 出力パ
ッド ４６０〜４６５ デコーダ回路 ５００ 半導体
装置 ５１０〜５１７ メモリブロック ５２０ 入力回
路 ５３０ デコーダ回路 ５４０〜５４１
入力パッド ６００ 半導体パッケージ ６１０ 半導体
集積回路 ６２０〜６２６ リード線 ６３０〜６３６
入出力パッド ６４０ リード線と入出力パッドを接続する手段 ６５０ 接続配線 ７１０〜７１７
メモリブロック ７２０ メモリセルアレイ ７３０ 読み出
し回路 ７４０〜７４５ デコーダ回路 ７５０ 共通バ
ス ７６０ 出力回路 ７７０ 入力回
路 ７８０〜７８７ 出力パッド ７９０〜７９５
入力パッド ８１０〜８１７ メモリセル ８２０，８２１
アドレス信号 ８３０ ローデコーダ ８３１ カラム
デコーダ ８３２ ブロックデコーダ ８４０ ロー選
択信号 ８４１ カラム選択信号 ８４２ ブロッ
ク選択信号 ８６０ スイッチ手段

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成５年４月７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】 図８は図７に示した半導体集積回路のデ
コード手段を簡単に示した図である。この例では、アド
レス信号８２０，８２１がローデコーダ８３０、カラム
デコーダ８３１、ブロックデコーダ８３２でデコードさ
れてロー選択信号８４０とカラム選択信号８４１とブロ
ック選択信号８４２となり、ブロック選択信号８４２で
選択されたメモリセルアレイ７２０中のメモリセル８１
０〜８１７のいずれかがロー選択信号８４０とカラム選
択信号８４１で選択される。選択されたメモリセルから
読みだされた信号は、前記共通バス７５０、出力回路７
６０を経て出力パッド７８０〜７８７に達し、ここから
半導体集積回路の外に伝搬される。すなわち、アドレス
信号によって、８個のメモリセルアレイ７２０のうち１
つが選ばれ、その中の８ビットのデータが選択され、出
力パッド７８０〜７８７から出力される。このため、ど
のメモリセルアレイ７２０から読みだされたデータでも
出力パッド７８０〜７８７から出力するために、半導体
集積回路の全長にわたる共通バス７５０が設けられてい
る。まず、メモリセルアレイのうちの１個を選択し、こ
のメモリセルアレイから８ビットのデータをとりだすよ
うにすれば、のこりのメモリセルアレイを動作させる必
要がなく、電力消費を少なくするのが容易であった。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】００１０

【補正方法】変更

【補正内容】

【００１０】 本発明の目的は、半導体集積回路内配線
の遅延時間を低減することにある。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】００２０

【補正方法】変更

【補正内容】

【００２０】 図２は本発明の第２の実施例であり、図
１に示す実施例のデコーダ回路を示した図である。先に
述べたように、それぞれメモリセル２１０を含んでなる
各メモリセルアレイ１２０の記憶容量は１Ｍビットで、
全体で８Ｍビットとしてある。デコーダ回路は、ローデ
コーダ２３０と、カラムデコーダ２３１と、ローデコー
ダ２３０の出力側と各メモリセルアレイ１２０をつなぐ
配線と、カラムデコーダ２３１の出力側と各メモリセル
アレイ１２０をつなぐ配線と、を含んで構成されてい
る。

Claims (10)

【特許請求の範囲】
1. 【請求項１】 アドレス信号をデコードするデコード手
   段と、メモリセルをアレイ状に配置したメモリセルアレ
   イと、メモリセル内のデータを読みだすための読み出し
   手段と、読みだしたデータを出力するための出力バッフ
   ァ手段とを含む半導体集積回路に於いて、半導体集積回
   路が、複数のブロックに分割され、該分割されたブロッ
   クのそれぞれに独立に当該ブロック内から読みだされた
   データを出力するための出力バッファ手段が備えられた
   ことを特徴とする半導体集積回路。
2. 【請求項２】 請求項１に記載の半導体集積回路におい
   て、前記デコード手段は、分割された各ブロックから各
   データを構成する少なくとも１ビットのデータが読み出
   されるように、アドレス信号をデコードするものである
   ことを特徴とする半導体集積回路。
3. 【請求項３】 請求項１または２に記載の半導体集積回
   路において、分割された各ブロック内のメモリセルアレ
   イが２分割され、２分割されたメモリセルアレイそれぞ
   れからの読み出し信号線が該２分割されたメモリセルア
   レイ間で接続されていることを特徴とする半導体集積回
   路。
4. 【請求項４】 請求項１または２に記載の半導体集積回
   路において、分割された各ブロック内のメモリセルアレ
   イが４分割され、４分割されたメモリセルアレイそれぞ
   れからの読み出し信号線が該４分割されたメモリセルア
   レイ間で接続されていることを特徴とする半導体集積回
   路。
5. 【請求項５】 アドレス信号をデコードするデコード手
   段と、メモリセルをアレイ状に配置したメモリセルアレ
   イと、メモリセル内のデータを読みだすための読み出し
   手段と、読みだしたデータを出力するための出力バッフ
   ァ手段と、信号を入力するための入力バッファ手段とを
   含む半導体集積回路に於いて、 半導体集積回路が、複数のブロックに分割され各ブロッ
   クのそれぞれに独立に、前記出力バッファ手段と前記入
   力バッファ手段が備えられていることを特徴とする半導
   体集積回路。
6. 【請求項６】 請求項５に記載の半導体集積回路におい
   て、前記デコード手段は、分割された各ブロックから各
   データを構成する少なくとも１ビットのデータが読み出
   されるように、アドレス信号をデコードするものである
   ことを特徴とする半導体集積回路。
7. 【請求項７】 請求項５または６に記載の半導体集積回
   路において、各ブロックのそれぞれに独立に、アドレス
   信号をデコードするためのデコード手段が備えられてい
   ることを特徴とする半導体集積回路。
8. 【請求項８】 アドレス信号をデコードするデコード手
   段と、メモリセルをアレイ状に配置したメモリセルアレ
   イと、メモリセル内のデータを読みだすための読み出し
   手段と、信号を入力するための入力バッファ手段とを含
   む半導体集積回路に於いて、前記入力バッファ手段は同
   一信号を入力するための複数の入力バッファ手段を含む
   ことを特徴とする半導体集積回路。
9. 【請求項９】 請求項８記載の半導体集積回路と、入力
   信号用リード線とを含んでなる半導体パッケージにおい
   て、前記入力信号用リード線の少なくとも１つから半導
   体集積回路内の複数箇所の入力バッファ手段へ信号を伝
   達する手段を備えたことを特徴とする半導体パッケー
   ジ。
10. 【請求項１０】 請求項８記載の半導体集積回路と、入
    力信号用リード線とを含んでなる半導体パッケージにお
    いて、同一入力信号の複数のリード線から半導体集積回
    路内の複数箇所の入力バッファ手段へそれぞれ信号を伝
    達する手段を備えたことを特徴とする半導体半導体パッ
    ケージ。