JP2011060909A - 半導体記憶装置 - Google Patents

Abstract

【課題】２列パッド配置の半導体記憶装置におけるレイアウトを最適化することにより、電源電圧を安定化する。
【解決手段】メモリセルアレイ領域２０１，２０２と、これらの間に配置された周辺回路領域３０１と、メモリセルアレイ領域２０１と周辺回路領域との間に配置されたパッド列１０１と、メモリセルアレイ領域２０２と周辺回路領域との間に配置されたパッド列１０２と、を備える。メモリセルアレイ領域２０１とパッド列１０１との間及びメモリセルアレイ領域２０２とパッド列１０２との間に、周辺回路が実質的に配置されていない。これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。
【選択図】図２

Description

本発明は半導体記憶装置に関し、特に、複数のパッド列を有する半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体記憶装置のパッド配置として、チップ中央部に複数のパッドを並べて配置した１列パッド配置が知られている。近年、半導体記憶装置の高速化、大容量化に伴って半導体記憶装置に配置すべきパッド数が増加し、その結果、１列パッド配置ではパッド列が長くなりチップサイズが増大するという問題があった。パッド数の増加に起因するチップサイズの増大を抑制するためには、１列パッド配置ではなく、特許文献１に記載されているように２列パッド配置を用いることが望ましい。

特開２００６−２７８８０５号公報

ところで、半導体記憶装置の動作が高速化されると、電源電圧にノイズがより多く印加されるようになり、その結果、電源電圧が不安定となる。しかしながら、電源電圧の安定化の観点から、２列パッド配置の半導体記憶装置におけるレイアウトを最適化したものについては、これまでに知られていなかった。

本発明による半導体記憶装置は、メモリセルアレイが形成された第１及び第２のメモリセルアレイ領域と、前記第１のメモリセルアレイ領域と前記第２のメモリセルアレイ領域との間に配置され、周辺回路が形成された周辺回路領域と、前記第１のメモリセルアレイ領域と前記周辺回路領域との間に、前記第１のメモリセルアレイ領域の端部が延伸する方向に沿って配置された第１のパッド列と、前記第２のメモリセルアレイ領域と前記周辺回路領域との間に、前記第２のメモリセルアレイ領域の端部が延伸する方向に沿って配置された第２のパッド列と、を備え、前記第１のメモリセルアレイ領域と前記第１のパッド列との間及び前記第２のメモリセルアレイ領域と前記第２のパッド列との間に、前記周辺回路が実質的に配置されていないことを特徴とする。

本発明によれば、メモリセルアレイ領域とパッド列との間に周辺回路が実質的に配置されていないことから、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続することが可能となる。これにより、例えばノイズに敏感な電源電位をメモリセルアレイ領域に供給する場合であっても、当該電位をパッドから安定的に供給することが可能となる。しかも、パッド列によって周辺回路領域が分断されることがないことから、周辺回路領域の設計自由度も向上する。

本発明の好ましい実施形態による半導体記憶装置１０の全体構成を示すブロック図である。 半導体記憶装置１０のレイアウト図であり、本発明の第１の実施形態を示している。 電源端子１５ａ〜１５ｃと電源幹線との接続関係を説明するための模式的な拡大図である。 本発明の第２の実施形態を示すレイアウト図である。 メモリセルアレイ領域のレイアウトのバリエーションを示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体記憶装置１０の全体構成を示すブロック図である。

本実施形態による半導体記憶装置１０はＤＤＲ型のＳＤＲＡＭであり、外部端子として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４及び電源端子１５ａ〜１５ｃを備えている。その他、データストローブ端子やキャリブレーション端子なども備えられているが、これらについては図示を省略してある。実際のレイアウトについては後述するが、これらパッド群１００は２つのパッド列に並べて配置される。

クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路８０に供給する。ＤＬＬ回路８０は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、これをデータ入出力回路７０に供給する。

コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらのコマンド信号ＣＭＤは、コマンド入力回路３１に供給される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２、モードレジスタ５３及びデータ入出力回路７０などに供給される。

アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に供給される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に供給される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に供給され、カラムアドレスについてはカラム系制御回路５２に供給される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に供給され、これによってモードレジスタ５３の内容が更新される。

ロウ系制御回路５１の出力は、ロウデコーダ６１に供給される。ロウデコーダ６１は、メモリセルアレイ６０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ６０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。

また、カラム系制御回路５２の出力は、カラムデコーダ６２に供給される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、メインＩ／Ｏ線ＭＩＯを介してデータアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路７０に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路７０から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。

データ入出力端子１４は、リードデータＤＱの出力及びライトデータＤＱの入力を行うための端子であり、データ入出力回路７０に接続されている。データ入出力回路７０にはＤＬＬ回路８０によって生成された内部クロックＬＣＬＫが供給されており、リード動作時においては内部クロックＬＣＬＫに同期してリードデータＤＱを出力する。尚、図１にはデータ入出力端子１４を１つだけ示しているが、データ入出力端子１４の数が１つである必要はなく、複数個設けても構わない。

電源端子１５ａ〜１５ｃは、それぞれ電源電位が供給される端子である。具体的には、電源端子１５ａには高位側電源電位ＶＤＤが供給され、電源端子１５ｂには低位側電源電位（接地電位）ＶＳＳが供給され、電源端子１５ｃにはセンスアンプ用の低位側電源電位（接地電位）ＶＳＳＳＡが供給される。このうち、電源電位ＶＤＤと接地電位ＶＳＳは、内部電源発生回路９０に供給され、内部電源発生回路９０によって各種の内部電源電位ＶＩＮＴが生成される。内部電源電位ＶＩＮＴとしては、センスアンプ用の高位側電源電位（ＶＡＲＡＹ）、周辺回路用の電源電位（ＶＰＥＲＩ）、ワード線電位（ＶＰＰ）などが含まれる。

以上が本実施形態による半導体記憶装置１０の全体構成である。図１に示した各要素のうち、パッド群１００は２つのパッド列に配置され、アレイ系回路２００はメモリセルアレイ領域に配置され、その他の周辺回路３００は周辺回路領域に配置される。ここで、パッド群１００とは、上述の通り、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４及び電源端子１５ａ〜１５ｃを含む外部端子群である。一方、アレイ系回路２００とは、メモリセルアレイ６０、ロウデコーダ６１、カラムデコーダ６２、センス回路６３及びデータアンプ６４からなる回路群である。また、周辺回路３００とは、アレイ系回路２００を除く他の全ての回路である。

本実施形態においては、アレイ系回路２００が８つのバンクＢａｎｋ０〜Ｂａｎｋ７に分割されている。バンクとは個別にコマンドを発行可能な単位であり、アドレス端子１３を介して入力されるバンクアドレスによってバンクの指定が行われる。

次に、半導体記憶装置１０のレイアウトについて説明する。

図２は、半導体記憶装置１０のレイアウト図であり、本発明の第１の実施形態を示している。

図２に示すように、本実施形態による半導体記憶装置１０の外形は、Ｘ方向を長辺としＹ方向を短辺とする長方形である。アレイ系回路２００は４つのメモリセルアレイ領域２０１〜２０４に分割配置されており、それぞれの領域には４つのバンクの半分が形成されている。例えば、メモリセルアレイ領域２０１には、バンクＢａｎｋ０，１，４，５の半分が形成されている。これらメモリセルアレイ領域２０１〜２０４は、Ｘ方向における領域ＡｘとＹ方向における領域Ａｙが交差する領域に相当する。

また、周辺回路３００もおおよそ４つの周辺回路領域３０１〜３０４に分かれている。このうち、周辺回路領域３０１，３０２はＹ方向における領域Ｄｙに位置している。つまり、周辺回路領域３０１は、メモリセルアレイ領域２０１と２０２との間に挟まれた部分に位置しており、周辺回路領域３０２は、メモリセルアレイ領域２０３と２０４との間に挟まれた部分に位置している。また、周辺回路領域３０３，３０４は、Ｙ方向における領域Ａｙが交差する領域に位置している。つまり、周辺回路領域３０３は、メモリセルアレイ領域２０１と２０３との間に挟まれた部分に位置しており、周辺回路領域３０４は、メモリセルアレイ領域２０２と２０４との間に挟まれた部分に位置している。

特に限定されるものではないが、周辺回路領域３０１にはコマンドデコーダ３２やアドレスラッチ回路４２などが配置され、周辺回路領域３０２にはデータ入出力回路７０などが配置され、周辺回路領域３０３，３０４にはロウ系制御回路５１やカラム系制御回路５２に含まれるヒューズなどが配置される。

また、パッド群１００は、Ｙ方向における領域Ｃｙに位置する２つのパッド列１０１，１０２に配置されている。パッド列１０１は、メモリセルアレイ領域２０１，２０３と周辺回路領域３０１，３０２との間に挟まれた部分に位置しており、パッド列１０２は、メモリセルアレイ領域２０２，２０４と周辺回路領域３０１，３０２との間に挟まれた部分に位置している。したがって、メモリセルアレイ領域とパッド列との間には、周辺回路が実質的に配置されていない。

尚、図２において、右上がりのハッチングが施されたパッドは電源電位ＶＤＤが供給される電源端子１５ａであり、左上がりのハッチングが施されたパッドは接地電位ＶＳＳが供給される電源端子１５ｂであり、黒く塗りつぶされたパッドは電源電位ＶＳＳＳＡが供給される電源端子１５ｃである。白いパッドはその他の外部端子である。全てのパッドは、外部との接続を行うべく最上層の配線層が用いられる。

さらに、パッド列１０１，１０２とメモリセルアレイ領域２０１〜２０４との間、つまりＹ方向における領域Ｂｙに位置する電源幹線領域４００Ａ，４００Ｂには、Ｘ方向に延在する複数の電源幹線が配置されている。電源幹線は、十分に低抵抗であることが求められることから、最上層の配線層が用いられる。これは、上層の配線層ほど配線幅を太く且つ配線厚を厚くすることができるため、上層の配線層ほど単位長さ当たりの抵抗値が低くなるからである。

また、図２に示すように、Ｘ方向における領域Ｂｘ、つまり、メモリセルアレイ領域２０１〜２０４のＸ方向両側には、電源幹線領域５００が設けられている。電源幹線領域５００には、Ｙ方向に延在する複数の電源幹線が配置されており、それぞれ電源幹線領域４００Ａ，４００Ｂに形成された対応する電源幹線に接続されている。さらに、メモリセルアレイ領域２０１〜２０４のＸ方向における中央部にも電源幹線領域６００が設けられている。電源幹線領域６００にもＹ方向に延在する複数の電源幹線が配置されており、それぞれ電源幹線領域４００Ａ，４００Ｂに形成された対応する電源幹線に接続されている。電源幹線領域６００は、データアンプ６４に沿ってＹ方向に設けられている（図５（ａ）参照）。電源幹線領域５００，６００に形成された電源幹線についても、最上層の配線層が用いられる。

一方、周辺回路領域３０１，３０２が配置されたＹ方向における領域Ｄｙには、最上層の配線層を用いＸ方向に延在する複数の長距離配線３１０が形成されている。また、周辺回路領域３０３，３０４が配置されたＸ方向における領域Ｄｘには、最上層の配線層を用いＹ方向に延在する複数の長距離配線３２０が形成されている。より具体的には、各々の長距離配線３１０は、信号線又は電源配線のどちらか一方の配線である。また、各々の長距離配線３２０は、信号線又は電源線のどちらか一方の配線である。このため、これら長距離配線３１０，３２０を横断するような配線を最上層の配線層に形成することはできず、これらと交差するためには、スルーホール電極を介して一旦下層の配線層にバイパスする必要がある。このため、周辺回路領域３０１〜３０４を横断する方向に延在する配線は、最上層の配線層を用いた配線と比べて抵抗値が高くなる傾向がある。図２において破線で示された配線は、上から２番目以降の配線層を用いた配線である。

図３は、電源端子１５ａ〜１５ｃと電源幹線との接続関係を説明するための模式的な拡大図である。

図３に示すように、パッド列１０１に配置されたパッドのうち、センスアンプ用の接地電位ＶＳＳＳＡが供給される電源端子１５ｃは、電源幹線領域４００Ａに設けられた電源幹線４０１と直結されている。つまり、電源端子１５ｃ及び電源幹線４０１は、いずれも最上層の配線層を用いて形成されており、両者が下層の配線層やスルーホール電極を経由することなく、最上層の配線層に形成された引き出し配線４１１を介して直接接続されている。

これに対し、電源電位ＶＤＤが供給される電源端子１５ａや接地電位ＶＳＳが供給される電源端子１５ｂは、下層の配線層に設けられた引き出し配線４１２，４１３及びスルーホール電極４１２ａ，４１３ａを介して、それぞれ電源幹線４０２，４０３に接続されている。ここで、引き出し配線４１２，４１３が設けられた配線層は、上から２番目の配線層であることが好ましい。これは、上から２番目の配線層は、最上層の配線層の次に低抵抗な配線だからである。この場合、電源幹線領域４００Ａにおいて下層に配置される他の配線７０１は、上から３番目以降の配線層を用いる必要が生じる。配線７０１としては、例えば、電源幹線領域４００Ａにおいて半導体基板上に設けられるデカップリング容量に接続するための配線などが含まれる。

さらに、電源幹線領域４００Ａに設けられた所定の電源幹線は、スルーホール電極７０２ａ及び配線７０２を介して内部電源発生回路９０に接続されている。配線７０２は、Ｙ方向に延在する配線であり、配線７０１と同じ配線層に形成されている。

以上、パッド列１０１と電源幹線との接続関係について説明したが、パッド列１０２と電源幹線との接続関係についても同様である。

このように、本実施形態による半導体記憶装置１０においては、メモリセルアレイ領域２０１，２０３とパッド列１０１との間や、メモリセルアレイ領域２０２，２０４とパッド列１０２との間に、周辺回路が実質的に配置されていない。このため、メモリセルアレイ領域２０１〜２０４の端部に沿って設けられた電源幹線領域４００Ａ，４００Ｂと、パッド列１０１，１０２とを接続する引き出し配線が周辺回路領域３０１，３０２を跨ぐことがないため、低抵抗な上層の配線層を用いて両者を短距離で接続することが可能となる。

特に、センスアンプ用の接地電位ＶＳＳＳＡが供給される電源端子１５ｃについては、下層の配線層を経由することなく電源幹線４０１と直結されていることから、寄生抵抗成分を最小限に抑えることが可能となる。これにより、センスアンプＳＡが動作することによって電源電圧が変動しても、電圧が安定状態に戻るまでの時間が短縮されるため、電源ノイズに対して非常に敏感なセンスアンプＳＡの動作を安定化させることが可能となる。

次に、本発明の第２の実施形態について説明する。

図４は、本発明の第２の実施形態を示すレイアウト図である。

図４に示すレイアウトでは、パッド数を削減する目的で電源端子１５ｃの数が図２に示すレイアウトに比べて半減されている。これら電源端子１５ｃのうち、電源端子１５ｃ１，１５ｃ２については第１の実施形態と同様であり、隣接する電源幹線と直結されている。

これに対し、電源端子１５ｃ３，１５ｃ４は、隣接する電源幹線と直結されているだけでなく、反対側の電源幹線にも接続されている。詳細には、電源端子１５ｃ３については、電源幹線領域４００Ａに形成された電源幹線と直結されるとともに、下層の引き出し配線４２０を介して電源幹線領域４００Ｂに形成された電源幹線に接続されている。同様に、電源端子１５ｃ４は、電源幹線領域４００Ｂに形成された電源幹線と直結されるとともに、下層の引き出し配線４２０を介して電源幹線領域４００Ａに形成された電源幹線に接続されている。引き出し配線４２０は、上から２番目の配線層に形成することが好ましい。引き出し配線４２０の配線幅としては、当該配線層に形成される他の配線よりも太く設計することが好ましい。これにより、引き出し配線４２０による寄生抵抗成分をより小さくすることが可能となる。

さらに、電源端子１５ｃ５，１５ｃ６は、隣接する電源幹線と直結されているだけでなく、反対側の電源幹線にも直結されている。詳細には、電源端子１５ｃ５については、電源幹線領域４００Ａに形成された電源幹線と直結されるとともに、電源幹線領域４００Ｂに形成された電源幹線にも引き出し配線４３０を介して直結されている。同様に、電源端子１５ｃ６については、電源幹線領域４００Ｂに形成された電源幹線と直結されるとともに、電源幹線領域４００Ａに形成された電源幹線にも引き出し配線４３０を介して直結されている。引き出し配線４３０は、電源幹線領域４００Ａ，４００Ｂに形成された電源幹線と同様、最上層の配線層に形成された配線である。これにより、引き出し配線４３０による寄生抵抗成分を十分に小さくすることが可能となる。また、スルーホール電極を経由することもない。

ここで、引き出し配線４３０はＹ方向に延在する配線である一方、周辺回路領域３０１，３０２にはＸ方向に延在する複数の長距離配線３１０が形成されていることから、長距離配線３１０と干渉する位置には引き出し配線４３０を配置することはできない。このため、本実施形態では、端部に位置する電源端子１５ｃ５，１５ｃ６に引き出し配線４３０を接続し、これによって長距離配線３１０との干渉を避けている。

このように、パッド数の制限により電源端子の数を削減する必要がある場合であっても、本実施形態のように、引き出し配線４２０，４３０を用いて反対側の電源幹線にも接続するパスを設ければ、メモリセルアレイ領域２０１〜２０４に供給すべき電源を安定化させることが可能となる。また、本実施形態では、電源端子１５ｃが千鳥状に配置されていることから、メモリセルアレイ領域２０１〜２０４にバランス良く電源供給することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、メモリセルアレイ領域２０１〜２０４のレイアウトについては特に限定されず、種々のレイアウトを採用することが可能である。つまり、図５（ａ）に示すレイアウトのように、本発明が上記各実施形態に示したレイアウトに限定されるものではなく、例えば、図５（ｂ）に示すレイアウトや図５（ｃ）に示すレイアウトを採用しても構わない。図５（ｂ）は、データアンプ６４をロウデコーダ６１間に配置したレイアウト例を示しており、図５（ｃ）は、データアンプ６４をメモリセルアレイ６０の端部に沿って配置した例を示している。図５（ｂ），（ｃ）に示すレイアウトでは、データアンプ６４はＸ方向を長手方向とする領域に形成される。また、図５（ｃ）に示すレイアウトでは、メモリセルアレイ領域２０１〜２０４の端部にデータアンプ６４が配置されることになる。いずれのレイアウトにおいても、センス回路６３は、メモリセルアレイ６０内に分散配置される。

１０ 半導体記憶装置
１５ａ〜１５ｃ 電源端子
６０ メモリセルアレイ
６１ ロウデコーダ
６２ カラムデコーダ
６３ センス回路
６４ データアンプ
１００ パッド群
１０１，１０２ パッド列
２００ アレイ系回路
２０１〜２０４ メモリセルアレイ領域
３００ 周辺回路
３０１〜３０４ 周辺回路領域
３１０，３２０ 長距離配線
４００Ａ，４００Ｂ，５００，６００ 電源幹線領域
４０１〜４０３ 電源幹線
４１１〜４１３，４２０，４３０，７０１，７０２ 配線
４１２ａ，４１３ａ，７０２ａ スルーホール電極

Claims (13)

1. メモリセルアレイが形成された第１及び第２のメモリセルアレイ領域と、
   前記第１のメモリセルアレイ領域と前記第２のメモリセルアレイ領域との間に配置され、周辺回路が形成された周辺回路領域と、
   前記第１のメモリセルアレイ領域と前記周辺回路領域との間に、前記第１のメモリセルアレイ領域の端部が延伸する方向に沿って配置された第１のパッド列と、
   前記第２のメモリセルアレイ領域と前記周辺回路領域との間に、前記第２のメモリセルアレイ領域の端部が延伸する方向に沿って配置された第２のパッド列と、を備え、
   前記第１のメモリセルアレイ領域と前記第１のパッド列との間及び前記第２のメモリセルアレイ領域と前記第２のパッド列との間に、前記周辺回路が実質的に配置されていないことを特徴とする半導体記憶装置。
2. 前記第１のメモリセルアレイ領域と前記第１のパッド列との間に、前記第１のメモリセルアレイ領域の前記端部が延伸する方向に沿って延在する第１の幹線領域と、
   前記第２のメモリセルアレイ領域と前記第２のパッド列との間に、前記第２のメモリセルアレイ領域の前記端部が延伸する方向に沿って延在する第２の幹線領域と、
   前記第１のパッド列に含まれる第１のパッドと、前記第１の幹線領域に含まれる第１の幹線とをスルーホール電極を介することなく接続する第１の引き出し配線と、
   前記第２のパッド列に含まれる第２のパッドと、前記第２の幹線領域に含まれる第２の幹線とをスルーホール電極を介することなく接続する第２の引き出し配線と、をさらに備えることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記第１及び第２の幹線領域には、電源電位が供給される電源幹線が設けられていることを特徴とする請求項２に記載の半導体記憶装置。
4. 前記第１及び第２のメモリセルアレイ領域にはセンスアンプがさらに形成されていることを特徴とする請求項２又は３に記載に記載の半導体記憶装置。
5. 前記第１及び第２のパッドには、前記センスアンプに与える電源電位が供給されることを特徴とする請求項４に記載の半導体記憶装置。
6. 前記第１及び第２のメモリセルアレイ領域には、前記センスアンプに接続されたデータアンプがさらに形成されていることを特徴とする請求項５に記載の半導体記憶装置。
7. 前記第１のパッド列に含まれる第３のパッドと、前記第２の幹線領域に含まれる第３の幹線とをスルーホール電極を介することなく接続する第３の引き出し配線と、
   前記第２のパッド列に含まれる第４のパッドと、前記第１の幹線領域に含まれる第４の幹線とをスルーホール電極を介することなく接続する第４の引き出し配線と、をさらに備えることを特徴とする請求項２乃至６のいずれか一項に記載の半導体記憶装置。
8. 前記第３及び第４のパッドは、端部に位置するパッドであることを特徴とする請求項７に記載の半導体記憶装置。
9. 前記第１のパッド列に含まれる第５のパッドと、前記第２の幹線領域に含まれる第５の幹線とをスルーホール電極を介して接続する第５の引き出し配線と、
   前記第２のパッド列に含まれる第６のパッドと、前記第１の幹線領域に含まれる第６の幹線とをスルーホール電極を介して接続する第６の引き出し配線と、をさらに備えることを特徴とする請求項２乃至８のいずれか一項に記載の半導体記憶装置。
10. 第１及び第２のメモリセルアレイ領域と、
    前記第１及び第２のメモリセルアレイ領域間に配置された周辺回路領域と、
    前記第１のメモリセルアレイ領域と前記周辺回路領域との間に配置された第１のパッド列と、
    前記第２のメモリセルアレイ領域と前記周辺回路領域との間に配置された第２のパッド列と、
    前記第１のパッド列と前記第１のメモリセルアレイ領域との間に配置され、前記第１のパッド列に沿って延在する第１の幹線領域と、
    前記第２のパッド列と前記第２のメモリセルアレイ領域との間に配置され、前記第２のパッド列に沿って延在する第２の幹線領域と、を備え、
    前記第１及び第２のパッド列、並びに、前記第１及び第２の幹線領域に形成された複数の幹線は互いに第１の配線層に形成されており、
    前記第１のパッド列に含まれる第１のパッドと前記第１の幹線領域に形成された第１の幹線は、前記第１の配線層とは異なる配線層を経由することなく、前記第１の配線層に形成された第１の引き出し配線を介して接続されており、
    前記第２のパッド列に含まれる第２のパッドと前記第２の幹線領域に形成された第２の幹線は、前記第１の配線層とは異なる配線層を経由することなく、前記第１の配線層に形成された第２の引き出し配線を介して接続されていることを特徴とする半導体記憶装置。
11. 前記第１の配線層は、最上層の配線層であることを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記第１のパッド列に含まれる第３のパッドと前記第１の幹線領域に形成された第３の幹線は、第２の配線層に形成された第３の引き出し配線を介して接続されており、
    前記第２のパッド列に含まれる第４のパッドと前記第２の幹線領域に形成された第４の幹線は、前記第２の配線層に形成された第４の引き出し配線を介して接続されており、
    前記第２の配線層は、上から２番目の配線層であることを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記第１及び第２のメモリセルアレイ領域には、メモリセルアレイ及びセンスアンプが形成されており、前記第１及び第２のパッドには、前記センスアンプに与える電源電位が供給されることを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体記憶装置。

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