JPH0231454A - 半導体装置 - Google Patents
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- JPH0231454A JPH0231454A JP63181370A JP18137088A JPH0231454A JP H0231454 A JPH0231454 A JP H0231454A JP 63181370 A JP63181370 A JP 63181370A JP 18137088 A JP18137088 A JP 18137088A JP H0231454 A JPH0231454 A JP H0231454A
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- H01L2924/12033—Gunn diode
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- Power Engineering (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置に関し、特に半導体集積回路の電
源ノイズの低減に適用して有効な技術に関するものであ
る。
源ノイズの低減に適用して有効な技術に関するものであ
る。
スタティックＲＡＭ （Ｓｔａｔｉｃ Ｒａｎｄｏｍ
Ａｃｃｅｓｓ ）１ｅｍｏｒｙ、以下ＳＲＡＭという）
、特にＭＯＳ−ＳＲＲＡは、近年、高速化および低消費
電力化が進行し、例えばコンピュータのキャッシュメモ
リ、メイン゛メモリ、高速端末メモリに使用されるなど
、その利用分野は、広範囲にわたりつつあり、より一層
の高速化、低消費電力化が求められている。
Ａｃｃｅｓｓ ）１ｅｍｏｒｙ、以下ＳＲＡＭという）
、特にＭＯＳ−ＳＲＲＡは、近年、高速化および低消費
電力化が進行し、例えばコンピュータのキャッシュメモ
リ、メイン゛メモリ、高速端末メモリに使用されるなど
、その利用分野は、広範囲にわたりつつあり、より一層
の高速化、低消費電力化が求められている。
高速化に適したＭＯＳ−３ＲＡＭは、周辺回路をＣＭ
ＯＳ ’（ＣｏＬＩｌｐｌｅｍｅｎｔａｒｙ ＢＩＯＳ
）、メモリセルを負荷抵抗形ｎチャネルＭＯＳでそれぞ
れ構成したＳＲＡＭが主流となっており、プロセスおよ
び回路面で高速化を追求するための種々の改良がなされ
ている。
ＯＳ ’（ＣｏＬＩｌｐｌｅｍｅｎｔａｒｙ ＢＩＯＳ
）、メモリセルを負荷抵抗形ｎチャネルＭＯＳでそれぞ
れ構成したＳＲＡＭが主流となっており、プロセスおよ
び回路面で高速化を追求するための種々の改良がなされ
ている。
例えば、プロセス面では、ポリシリコンで形成したワー
ド線の抵抗による配線遅延を低減するため、ワード線を
シリサイド化したり、上層のＡＩ配線と接続させたりす
る方法や、メモリセルアレイを分割することによって、
−本の選択ワード線に結合したメモリセルの数を減らす
方法などが用いられている。
ド線の抵抗による配線遅延を低減するため、ワード線を
シリサイド化したり、上層のＡＩ配線と接続させたりす
る方法や、メモリセルアレイを分割することによって、
−本の選択ワード線に結合したメモリセルの数を減らす
方法などが用いられている。
また、回路面では、メモリセルを挟む一対のデータ線間
に平衡化回路を設けることによって、情報を読み出す際
、一対のデータ線間の電位差が反転するのに要する時間
を低減する方法などが用いられている。
に平衡化回路を設けることによって、情報を読み出す際
、一対のデータ線間の電位差が反転するのに要する時間
を低減する方法などが用いられている。
一方、特開昭６１−２１８１３９号や、米国特許第４６
１２５６４号などのように、半導体チップ（以下、チッ
プという）を封止するパッケージの構造を改良すること
によって配線遅延を低減する工夫もなされている。
１２５６４号などのように、半導体チップ（以下、チッ
プという）を封止するパッケージの構造を改良すること
によって配線遅延を低減する工夫もなされている。
例えば、タブ（ダイパッド部）をなくしたリードフレー
ムのインナリードをポリイミド樹脂などの絶縁フィルム
を介してチップの上面（Ｌｅａｄ ｏｎＣｈｉｐ）
あるいは下面（Ｃｈｉｐ ｏｎ Ｌｅａｄ） に配置
する、いわゆるタブレスリードフレーム方式を用いたパ
ッケージ構造が知られている〈特開昭６１−２１８１３
９号）。
ムのインナリードをポリイミド樹脂などの絶縁フィルム
を介してチップの上面（Ｌｅａｄ ｏｎＣｈｉｐ）
あるいは下面（Ｃｈｉｐ ｏｎ Ｌｅａｄ） に配置
する、いわゆるタブレスリードフレーム方式を用いたパ
ッケージ構造が知られている〈特開昭６１−２１８１３
９号）。
上記タブレスリードフレーム方式によれば、ボンディン
グワイヤ長を短くすることができるため、配線遅延を低
減することができる。
グワイヤ長を短くすることができるため、配線遅延を低
減することができる。
また、パッケージ内部のインナリードを長くすることが
できるため、パッケージの耐熱性や耐湿性が向上し、大
形化したチップでも従来寸法のパッケージに搭載するこ
とができる、また、樹脂とリードフレームとの密着性が
向上するため、リフロークラック耐性が向上するなど、
信頼性の面でも多くの利点を有している。
できるため、パッケージの耐熱性や耐湿性が向上し、大
形化したチップでも従来寸法のパッケージに搭載するこ
とができる、また、樹脂とリードフレームとの密着性が
向上するため、リフロークラック耐性が向上するなど、
信頼性の面でも多くの利点を有している。
ところで、ＳＲＡＭは、情報を保持するメモリセルをマ
トリクス状に配置したメモリセルアレイ、任意のメモリ
セルを選択するための行および列デコーダ、人出力バッ
ファ回路、センスアンプなどの回路によって構成されて
いる。
トリクス状に配置したメモリセルアレイ、任意のメモリ
セルを選択するための行および列デコーダ、人出力バッ
ファ回路、センスアンプなどの回路によって構成されて
いる。
ところが、語構成（ワード・ビット構成）が×４ビット
、×８ビットなどの多ビツト出力方式のＳＲＡＭにおい
ては、語構成に対応する複数の出力バッファを同時に動
作させるため、充放電電流が瞬間的に増減するため、チ
ップ内の電源配線やボンディングワイヤなどのインダク
タンス成分によって大きな電源ノイズが発生し、このＮ
源ノイズがチップ内の回路を伝わって入力レベルや動作
電源範囲などの余裕度を低下させてしまうという問題が
発生する。
、×８ビットなどの多ビツト出力方式のＳＲＡＭにおい
ては、語構成に対応する複数の出力バッファを同時に動
作させるため、充放電電流が瞬間的に増減するため、チ
ップ内の電源配線やボンディングワイヤなどのインダク
タンス成分によって大きな電源ノイズが発生し、このＮ
源ノイズがチップ内の回路を伝わって入力レベルや動作
電源範囲などの余裕度を低下させてしまうという問題が
発生する。
上記電源ノイズは、一般に動作速度が大きい程大きくな
るため、高速ＳＲＡＭでは、特に深刻な問題となる。
るため、高速ＳＲＡＭでは、特に深刻な問題となる。
そこで、この余裕度の低下を防ぐため、複数の］
出力バッファが同時に動作しないよう、出力バッファの
動作にタイミング差を設定することによって電源ノイズ
の発生を低減させる方法や、電源用パッドとリードとの
間に２本のワイヤを接続する、いわゆるダブルボンディ
ング方式が用いられている。
動作にタイミング差を設定することによって電源ノイズ
の発生を低減させる方法や、電源用パッドとリードとの
間に２本のワイヤを接続する、いわゆるダブルボンディ
ング方式が用いられている。
また、電源ノイズによる特性の低下を防止するため、電
源配線を太くするなどの方法も用いられている。
源配線を太くするなどの方法も用いられている。
しかしながら、本発明者の検討によれば、これらの電源
ノイズ低減対策には、次のような問題がある。
ノイズ低減対策には、次のような問題がある。
すなわち、出力バラ・ファの動作にタイミング差を設定
する方法は、出力バッファ回路の動作速度を遅くし、Ｓ
ＲＡＭの高速化を妨げる。
する方法は、出力バッファ回路の動作速度を遅くし、Ｓ
ＲＡＭの高速化を妨げる。
また、電源配線を太くする方法は、チップ内に占める電
源配線の面積を増大させ、回路の高集積化を妨げる。
源配線の面積を増大させ、回路の高集積化を妨げる。
さらに、ダブルボンディング方式は、パラトノ位置によ
っては、２本のワイヤをボンディングすることができな
いという位置的な制限があり、また、必ずしも電源ノイ
ズ低減の効果が得られるとはいえない場合もある。
っては、２本のワイヤをボンディングすることができな
いという位置的な制限があり、また、必ずしも電源ノイ
ズ低減の効果が得られるとはいえない場合もある。
本発明は、上記した問題点に着目してなされたものであ
り、その目的は、集積回路の動作速度を低下させること
なく、電源ノイズを低減することのできる技術を提供す
ることにある。
り、その目的は、集積回路の動作速度を低下させること
なく、電源ノイズを低減することのできる技術を提供す
ることにある。
また、本発明の他の目的は、集積回路の集積度を低下さ
せることなく、電源ノイズを低減することのできる技術
を提供することにある。
せることなく、電源ノイズを低減することのできる技術
を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。
を簡単に説明すれば、次の通りである。
すなわち、所定数の信号用パッドおよび基準電位に接続
された複数の電源用パッドを備えた半導体チップと、上
記複数の電源用パッドに対応する複数のインナリード部
を互いに接続した電源用リードと、上記所定数の信号用
パッドに対応する所定数の信号用リードとをパッケージ
に封止した半導体装置構造である。
された複数の電源用パッドを備えた半導体チップと、上
記複数の電源用パッドに対応する複数のインナリード部
を互いに接続した電源用リードと、上記所定数の信号用
パッドに対応する所定数の信号用リードとをパッケージ
に封止した半導体装置構造である。
上記した手段によれば、電源ノイズは、基準電位に接続
された電源用パッドから電源用リードを経て他の電源用
パッドに伝達されるため、その間の浮遊容量や抵抗など
によって速やかに減衰する。
された電源用パッドから電源用リードを経て他の電源用
パッドに伝達されるため、その間の浮遊容量や抵抗など
によって速やかに減衰する。
第１図は本発明の一実施例である半導体装置の要部分解
斜視図、第２図はこの半導体装置のパッケージ長辺方向
断面図、第３図は同じくパッケージ短辺方向断面図、第
４図はこの半導体装置の回路ブロックを示す半導体チッ
プの略平面図である。
斜視図、第２図はこの半導体装置のパッケージ長辺方向
断面図、第３図は同じくパッケージ短辺方向断面図、第
４図はこの半導体装置の回路ブロックを示す半導体チッ
プの略平面図である。
本実施例の半導体装置のパッケージ構造は、例えば第１
図〜第３図に示すように、タブレスリードフレーム方式
を用いた表面実装形のＳＯＪ（Ｓｍａｌｌ ０ｕｔｌｉ
ｎｅ Ｊ−１ｅａｄ ｐａｃｋａｇｅ） である。
図〜第３図に示すように、タブレスリードフレーム方式
を用いた表面実装形のＳＯＪ（Ｓｍａｌｌ ０ｕｔｌｉ
ｎｅ Ｊ−１ｅａｄ ｐａｃｋａｇｅ） である。
パッケージ本体１は、例えばエポキシ樹脂にシリカ（Ｓ
１Ｏｓ）などのフィラーを充填してその熱膨張係数を
シリコンの熱膨張係数に近づけた樹脂によって構成され
、曲げ強度やりフロー・クラックに強い構造になってい
る。
１Ｏｓ）などのフィラーを充填してその熱膨張係数を
シリコンの熱膨張係数に近づけた樹脂によって構成され
、曲げ強度やりフロー・クラックに強い構造になってい
る。
パッケージ本体１の長辺方向の両側面からは、断面１字
状に折り曲げ形成された複数本の信号用リード２が外方
に延在している。これらの信号用リード２は、信号用の
外部端子を構成し、その中の一本は、電源（Ｖｃｃ）用
の外部端子である。
状に折り曲げ形成された複数本の信号用リード２が外方
に延在している。これらの信号用リード２は、信号用の
外部端子を構成し、その中の一本は、電源（Ｖｃｃ）用
の外部端子である。
各信号用リード２は、例えばＣｕからなり、表面には、
５ｎ−Ｎｉ合金などのメツキを施しである。
５ｎ−Ｎｉ合金などのメツキを施しである。
パッケージ本体１の内部に埋設された信号用リード２の
上面には、ポリイミド樹脂などからなる矩形の絶縁フィ
ルム３ａが接着されている。各信号用リード２は、この
絶縁フィルム３ａの裏面で水平方向に９０度折り曲げら
れ、Ａｇメツキなどを施したインナリード部の先端が絶
縁フィルム３ａの短辺側から外方に突出されている。
上面には、ポリイミド樹脂などからなる矩形の絶縁フィ
ルム３ａが接着されている。各信号用リード２は、この
絶縁フィルム３ａの裏面で水平方向に９０度折り曲げら
れ、Ａｇメツキなどを施したインナリード部の先端が絶
縁フィルム３ａの短辺側から外方に突出されている。
絶縁フィルム３ａの上面には、電源用リード４が接着さ
れている。この電源用リード４には、パッケージ本体１
の長辺方向と短辺方向とに延びる、例えば７本の分枝５
ａ〜５ｇが互いに接続された状態で延在している。
れている。この電源用リード４には、パッケージ本体１
の長辺方向と短辺方向とに延びる、例えば７本の分枝５
ａ〜５ｇが互いに接続された状態で延在している。
その中の一本の分枝５ｇは、パッケージ本体１の側面か
ら外方に延在し、前記信号用リード２同様、断面１字状
に折り曲げ形成されている。この分枝５ｇは、基準電位
（Ｖｓｓ）用の外部端子を構成している。
ら外方に延在し、前記信号用リード２同様、断面１字状
に折り曲げ形成されている。この分枝５ｇは、基準電位
（Ｖｓｓ）用の外部端子を構成している。
一方、残りの分枝５ａ〜５ｆは、電源用リード４のイン
ナリード部を構成し、前記信号用リード２のインナリー
ド部同様、それらの先端が絶縁フィルム３ａの短辺側か
ら外方に突出されている。
ナリード部を構成し、前記信号用リード２のインナリー
ド部同様、それらの先端が絶縁フィルム３ａの短辺側か
ら外方に突出されている。
この電源用リード４は、前記信号用リード２同様、例え
ば表面に５ｎ−Ｎｉ合金などのメツキを施したＣｕから
なり、インナリード部には、Ａｇメツキなどを施しであ
る。
ば表面に５ｎ−Ｎｉ合金などのメツキを施したＣｕから
なり、インナリード部には、Ａｇメツキなどを施しであ
る。
電源用リード４の上面には、前記絶縁フィルム３ａと同
一材料、同一寸法の第二の絶縁フィルム３ｂが接着され
ている。
一材料、同一寸法の第二の絶縁フィルム３ｂが接着され
ている。
絶縁フィルム３ｂの上面には、シリコン単結晶などから
なるチップ６が接着されている。このチップ６は、上面
側が集積回路形成面となっており、その表面には、平坦
化などを目的として、例えばポリイミド樹脂からなる保
護膜（図示せず）が被着されている。
なるチップ６が接着されている。このチップ６は、上面
側が集積回路形成面となっており、その表面には、平坦
化などを目的として、例えばポリイミド樹脂からなる保
護膜（図示せず）が被着されている。
このチップ６の集積回路形成面には、例えば２５６に語
×４ビットの語構成を有する１メガピツ） （Ｍｂｉｔ
）ＭＯＳ−３ＲＡＭが形成されている。
×４ビットの語構成を有する１メガピツ） （Ｍｂｉｔ
）ＭＯＳ−３ＲＡＭが形成されている。
チップ６の短辺側周縁部には、所定数の信号用パッド７
と、電源用リード４を介して基準電位（Ｖｓｓ） に
接続される１つの電源用バッド８ｆが配設されている。
と、電源用リード４を介して基準電位（Ｖｓｓ） に
接続される１つの電源用バッド８ｆが配設されている。
また、チップ６の長辺側周縁部には、同じく電源用リー
ド４を介して基準電位に接続される５つの電源用パッド
８ａ〜８ｅが配設されている。
ド４を介して基準電位に接続される５つの電源用パッド
８ａ〜８ｅが配設されている。
電源用パッド８３〜８ｆは、電源用リード４の分枝５ａ
〜５ｆとほぼ対応する位置に配設され、電源用パッド８
ａ〜８ｆと分枝５ａ〜５ｆとの間には、Ａｕ、Ｃｕある
いはＡｌなどからなるワイヤ９がそれぞれボンディング
され、両者を電気的に接続している。
〜５ｆとほぼ対応する位置に配設され、電源用パッド８
ａ〜８ｆと分枝５ａ〜５ｆとの間には、Ａｕ、Ｃｕある
いはＡｌなどからなるワイヤ９がそれぞれボンディング
され、両者を電気的に接続している。
また、信号用バッド７と信号用リード２との間には、同
じ（Ａｕ、ＣｕあるいはＡＩなどからなるワイヤ９がそ
れぞれボンディングされ、両者を電気的に接続している
。
じ（Ａｕ、ＣｕあるいはＡＩなどからなるワイヤ９がそ
れぞれボンディングされ、両者を電気的に接続している
。
第４図に示すように、本実施例の１メガビツト（Ｍｂｉ
ｔ） ＭＯＳ −Ｓ ＲＡＭの回路は、電源用パッド
８ａ〜８ｆと同数のブロックに分割され、各ブロック内
に配設された電源配線１０の基準電位側が電源用パッド
８ａ〜８ｆの各々に接続されている。この電源配線１０
０線幅は、回路内の信号用配線（図示せず）の線幅とほ
ぼ同一であり、面配線は、いずれもストレスマイグレー
ション耐性およびエレクトロマイグレーション耐性を向
上させるため、例えばＡｊ！−３ｉ−Ｃｕ合金で構成さ
れいる。
ｔ） ＭＯＳ −Ｓ ＲＡＭの回路は、電源用パッド
８ａ〜８ｆと同数のブロックに分割され、各ブロック内
に配設された電源配線１０の基準電位側が電源用パッド
８ａ〜８ｆの各々に接続されている。この電源配線１０
０線幅は、回路内の信号用配線（図示せず）の線幅とほ
ぼ同一であり、面配線は、いずれもストレスマイグレー
ション耐性およびエレクトロマイグレーション耐性を向
上させるため、例えばＡｊ！−３ｉ−Ｃｕ合金で構成さ
れいる。
メモリセルアレイ１１内に配設された電源配線１０の一
端は、例えば電源用パッド８ｂに接続されている。この
メモリセルアレイ１１は、高速化および低消費電力化を
達成するため、例えば３２のメモリマット（図示せず）
に分割されている。
端は、例えば電源用パッド８ｂに接続されている。この
メモリセルアレイ１１は、高速化および低消費電力化を
達成するため、例えば３２のメモリマット（図示せず）
に分割されている。
×４ビットの語構成に対応する４つの出力バッファＤ。
−Ｄコ は、２つのブロックに分割され、例えば出力バ
ッファＤｏ 、 Ｄ＋ 内に配設された電源配線１０
の一端が電源用パッド８ｅに、また、出力バッファＤ２
、 Ｄｓ 内に配設された電源配線１０の一端が電源
用パッド８ｄにそれぞれ接続されている。４つの出力バ
ッファＤ０〜Ｄ３ は、同時に動作するようになってお
り、それらの間に動作タイミング差は設定されていない
。
ッファＤｏ 、 Ｄ＋ 内に配設された電源配線１０
の一端が電源用パッド８ｅに、また、出力バッファＤ２
、 Ｄｓ 内に配設された電源配線１０の一端が電源
用パッド８ｄにそれぞれ接続されている。４つの出力バ
ッファＤ０〜Ｄ３ は、同時に動作するようになってお
り、それらの間に動作タイミング差は設定されていない
。
アドレスバッファ１２内に配設された電源配線１０の一
端は、例えば電源用パッド８ａに、また、その他の周辺
回路からなる論理ブロック１３．１４内に配設された電
源配線１０．１０の各一端は、例えば電源用パッド３ｃ
、３ｆにそれぞれ接続されている。
端は、例えば電源用パッド８ａに、また、その他の周辺
回路からなる論理ブロック１３．１４内に配設された電
源配線１０．１０の各一端は、例えば電源用パッド３ｃ
、３ｆにそれぞれ接続されている。
以上の構成からなる本実施例によれば、例えば４つの出
力バッファＤ０〜Ｄ、が同時に動作した際などに瞬間的
に充放電電流が増減して大きな電源ノイズが発生した場
合、この電源ノイズは、出力バッファＤｏ〜Ｄｓ 、電
源用パッドｇｄ、３ａ。
力バッファＤ０〜Ｄ、が同時に動作した際などに瞬間的
に充放電電流が増減して大きな電源ノイズが発生した場
合、この電源ノイズは、出力バッファＤｏ〜Ｄｓ 、電
源用パッドｇｄ、３ａ。
ワイヤ９、電源用リード４、ワイヤ９、他のブロックに
接続された電源用パッド８ａ〜３ｃ、３ｆという長い経
路を経て他のブロックの電源配線１０に伝達されるため
、その間に電源用リード４の浮遊容量や抵抗などによっ
て減衰する。
接続された電源用パッド８ａ〜３ｃ、３ｆという長い経
路を経て他のブロックの電源配線１０に伝達されるため
、その間に電源用リード４の浮遊容量や抵抗などによっ
て減衰する。
このように、本実施例によれば、電源ノイズの発生源と
なる出力バッファＤ０〜Ｄ、などの回路に動作タイミン
グ差を設定しなくとも、電源ノイズを低減することがで
きるため、１メガピツ）ＭＯ３−５ＲＡＭの高速化が促
進される。
なる出力バッファＤ０〜Ｄ、などの回路に動作タイミン
グ差を設定しなくとも、電源ノイズを低減することがで
きるため、１メガピツ）ＭＯ３−５ＲＡＭの高速化が促
進される。
また、電源ノイズによる特性の低下を防止するために電
源配線１０を太くする、などの対策が不要となるため、
１メガビツトＭＯ３−３ＲＡＭの微細化が促進され、そ
のチップ面積を縮小することができる。
源配線１０を太くする、などの対策が不要となるため、
１メガビツトＭＯ３−３ＲＡＭの微細化が促進され、そ
のチップ面積を縮小することができる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、前記実施例では、４つの出力バッファＤ０〜Ｄ
、に２つの電源用パッドを設けたが、出力バッファＤ０
〜Ｄ、の各々に１つずつ電源用パッドを設けてもよい。
、に２つの電源用パッドを設けたが、出力バッファＤ０
〜Ｄ、の各々に１つずつ電源用パッドを設けてもよい。
また、語構成が×８ビットのＳＲＡＭに適用することも
できる。
できる。
パッケージ構造は、ＳＯＪのみならず、ＤＩＰ（Ｄｕａ
ｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）やＰ Ｌ ＣＣ
（Ｐｌａｓｔｉｃしｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉ
ｅｒ）などであってもよい。
ｌ Ｉｎ−１ｉｎｅ Ｐａｃｋａｇｅ）やＰ Ｌ ＣＣ
（Ｐｌａｓｔｉｃしｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉ
ｅｒ）などであってもよい。
前記実施例では、チップの下方に電源用リードを配置し
、さらにその下方に信号用リードを配置したが、それら
の配置は任意に変更してよい。
、さらにその下方に信号用リードを配置したが、それら
の配置は任意に変更してよい。
以上の説明では、主として本発明者によってなされた発
明をその背景となった利用分野であるＭＯＳ−３ＲＡＭ
に適用した場合について説明したが、本発明は、それに
限定されるものではなく、多数の出力が同時に動作する
集積回路を備えた半導体装置であれば、ＤＲＡＭなどの
他の半導体メモリや、マイクロコンピユータなどの論理
ＬＳＩにも適用することができる。
明をその背景となった利用分野であるＭＯＳ−３ＲＡＭ
に適用した場合について説明したが、本発明は、それに
限定されるものではなく、多数の出力が同時に動作する
集積回路を備えた半導体装置であれば、ＤＲＡＭなどの
他の半導体メモリや、マイクロコンピユータなどの論理
ＬＳＩにも適用することができる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、所定数の信号用パッド右よび基準電位に接続
される複数の電源用パッドを備えた半導体チップと、上
記複数の電源用パッドに対応する複数のインナリード部
を互いに接続した電源用リードと、上記所定数の信号用
パッドに対応する所定数の信号用リードとをパッケージ
に封止した半導体装置構造とすることにより、半導体装
置の高速化、高集積化を妨げることなく、電源ノイズを
低減することができる。
される複数の電源用パッドを備えた半導体チップと、上
記複数の電源用パッドに対応する複数のインナリード部
を互いに接続した電源用リードと、上記所定数の信号用
パッドに対応する所定数の信号用リードとをパッケージ
に封止した半導体装置構造とすることにより、半導体装
置の高速化、高集積化を妨げることなく、電源ノイズを
低減することができる。
第１図は本発明の一実施例である半導体装置の要部分解
斜視図、 第２図はこの半導体装置のパッケージ長辺方向断面図、 第３図は同じくパッケージ短辺方向断面図、第４図はこ
の半導体装置の回路ブロックを示す半導体チップの略平
面図である。 ｌ・・・パッケージ本体、２・・・信号用リード、３ａ
、３ｂ・・・絶縁フィルム、４・・・電源用リード、５
ａ〜５ｇ・・・分枝、６・・・半導体チップ、７・・・
信号用パッド、８ａ〜８ｆ・・・電源用パッド、９・・
・ワイヤ、１０・・・電源配線（Ｖｓｓ） １１・
・・メモリセルアレイ、１２・・・アドレスバッファ、
１３．１４・・・論理ブロック、Ｄ０〜Ｄ、・・・出力
バッフ第１図 代理人 弁理士 筒 井 大 和 ｂ９ 第 図 第 図 第 図
斜視図、 第２図はこの半導体装置のパッケージ長辺方向断面図、 第３図は同じくパッケージ短辺方向断面図、第４図はこ
の半導体装置の回路ブロックを示す半導体チップの略平
面図である。 ｌ・・・パッケージ本体、２・・・信号用リード、３ａ
、３ｂ・・・絶縁フィルム、４・・・電源用リード、５
ａ〜５ｇ・・・分枝、６・・・半導体チップ、７・・・
信号用パッド、８ａ〜８ｆ・・・電源用パッド、９・・
・ワイヤ、１０・・・電源配線（Ｖｓｓ） １１・
・・メモリセルアレイ、１２・・・アドレスバッファ、
１３．１４・・・論理ブロック、Ｄ０〜Ｄ、・・・出力
バッフ第１図 代理人 弁理士 筒 井 大 和 ｂ９ 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、集積回路形成領域の周囲に所定数の信号用パッドお
よび基準電位に接続された複数の電源用パッドを備えた
半導体チップと、前記複数の電源用パッドに対応する複
数のインナリード部を互いに接続した電源用リードと、
前記所定数の信号用パッドに対応する所定数の信号用リ
ードとをパッケージに封止したことを特徴とする半導体
装置。 ２、半導体チップと、電源用リードと、信号用リードと
を絶縁フィルムを介して互いに絶縁させたことを特徴と
する請求項１記載の半導体装置。 ３、複数の出力バッファを備えていることを特徴とする
請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181370A JPH0231454A (ja) | 1988-07-20 | 1988-07-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181370A JPH0231454A (ja) | 1988-07-20 | 1988-07-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0231454A true JPH0231454A (ja) | 1990-02-01 |
Family
ID=16099540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181370A Pending JPH0231454A (ja) | 1988-07-20 | 1988-07-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0231454A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411761A (ja) * | 1990-04-27 | 1992-01-16 | Toshiba Corp | 樹脂封止型半導体装置 |
| EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
| EP0620593A1 (en) * | 1993-04-16 | 1994-10-19 | Kabushiki Kaisha Toshiba | Semiconductor device with smaller package |
| US5592020A (en) * | 1993-04-16 | 1997-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device with smaller package having leads with alternating offset projections |
| JP2009032899A (ja) * | 2007-07-27 | 2009-02-12 | Renesas Technology Corp | 半導体装置 |
-
1988
- 1988-07-20 JP JP63181370A patent/JPH0231454A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0411761A (ja) * | 1990-04-27 | 1992-01-16 | Toshiba Corp | 樹脂封止型半導体装置 |
| EP0503201A3 (ja) * | 1990-12-20 | 1994-03-16 | Toshiba Kk | |
| US5473514A (en) * | 1990-12-20 | 1995-12-05 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5613295A (en) * | 1990-12-20 | 1997-03-25 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board and method for manufacturing same |
| US5646830A (en) * | 1990-12-20 | 1997-07-08 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| US5715147A (en) * | 1990-12-20 | 1998-02-03 | Kabushiki Kaisha Toshiba | Semiconductor device having an interconnecting circuit board |
| EP0620593A1 (en) * | 1993-04-16 | 1994-10-19 | Kabushiki Kaisha Toshiba | Semiconductor device with smaller package |
| US5592020A (en) * | 1993-04-16 | 1997-01-07 | Kabushiki Kaisha Toshiba | Semiconductor device with smaller package having leads with alternating offset projections |
| US5801433A (en) * | 1993-04-16 | 1998-09-01 | Kabushiki Kaisha Toshiba | Semiconductor device with smaller package |
| JP2009032899A (ja) * | 2007-07-27 | 2009-02-12 | Renesas Technology Corp | 半導体装置 |
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