DE19919904A1 - Anordnung von Dateneingabe-/-Ausgabeschaltungen zur Verwendung in einem Halbleiterspeicherbauelement - Google Patents

Abstract

Hierin wird eine Anordnung von Dateneingabe-/-ausgabeschaltungen (120, 122) offenbart, die für ein Halbleiterspeicherbauelement mit äußerst hoher Integrationsdichte geeignet ist. In dem Bauelement ist eine erste Gruppe von Dateneingabe-/-ausgabeschaltungen (120) zwischen entsprechenden Speicherzellenblöcken (100T, 100B) angeordnet, und eine zweite Gruppe von Dateneingabe-/-ausgabeschaltungen (122) ist zwischen entsprechenden Speicherzellenblöcken (110T, 110B) angeordnet. Zwischen der ersten Gruppe von Dateneingabe-/-ausgabeschaltungen und der zweiten Gruppe von Dateneingabe-/-ausgabeschaltungen sind Steuersignalschaltungen (124) und Adreßeingabeschaltungen (126) angeordnet. Das Halbleiterspeicherbauelement ist nur durch eine Packung vom Nicht-ODIC(Äußerer-DQ-Innere-Steuerung)-Typ mit einer solchen Anschlußanordnung, daß die Dateneingabe-/-ausgabeanschlußstifte auf einer Seite der Packung gemeinsam angeordnet sind, gepackt. Wenn das Halbleiterspeicherbauelement mit einer äußerst hohen Integrationsdichte hergestellt wird, kann gemäß der Anordnung der Dateneingabe-/-ausgabeschaltungen ein zeitlicher Versatz zwischen den Signalen der Dateneingabe-/-ausgabekontaktstellen minimiert werden, so daß das Halbleiterspeicherbauelement mit der äußerst hohen Integrationsdichte eine Zugriffsoperation mit hoher Geschwindigkeit ausführen kann.

Description

Die Erfindung betrifft Halbleiterspeicherbauelemente und insbesondere eine Anordnung von Dateneingabe-/-ausgabeschaltungen mit ihren Kontaktstellen und Puffern, die für ein Halbleiterspeicherbauelement mit äußerst hoher Integrationsdichte geeignet ist.

Fig. 1 zeigt schematisch ein Chiplayout eines Halbleiterspeicherbauelements gemäß dem Stand der Technik. In Fig. 1 ist das Halbleiterspeicherbauelement auf einem Halbleiterchip 1 ausgebildet und umfaßt vier Speicherzellenblöcke 10T, 10B, 11T und 11B. Jeder der Speicherzellenblöcke 10T, 10B, 11T und 11B enthält eine Vielzahl von Speicherzellen, obwohl sie nicht dargestellt sind. Während des normalen Betriebs (während eines Zugriffs von außen) wird in jedem der Speicherzellenblöcke 10T, 10B, 11T und 11B eine 1-Bit-Speicherzelle angesteuert und Daten werden in jeden/aus jedem der Speicherzellenblöcke 10T, 10B, 11T und 11B geschrieben/gelesen.

Im mittleren Bereich (einem Bereich zwischen den Speicherblöcken 10T und 11B und den Speicherzellenblöcken 11T und 10B) des Halbleiterchips 1 sind Schaltungen 12, 14 und 16 angeordnet, die eine Vielzahl von Kontaktstellen und Puffern zur Eingabe/Ausgabe von Signalen aufweisen. Eine solche Struktur, bei der Kontaktstellen im mittleren Bereich eines Chips angeordnet sind, ist als Anschlußleitung auf Chip (LOC)-Anordnung bekannt, bei der die Zinken des Anschlußkamms auf dem Chip angeordnet sind, und der Anschlußkamm an den jeweiligen Zinken mit den im mittleren Bereich des Chips angeordneten Kontaktstellen durch Drahtkontaktierung bzw. -bonden verbunden ist. Die Ausrichtung der Kontaktstellen im mittleren Bereich des Chips ermöglicht, daß eine von den Kontaktstellen belegte Fläche im Vergleich zu einer Struktur, bei der die Kontaktstellen in einem peripheren Bereich entlang beider Seiten des Halbleiterchips 1 angeordnet sind, verringert wird, wodurch der Nutzeffekt des Halbleiterchips 1 verbessert wird.

Das Chiplayout von Fig. 1 ist im US-Patent Nr. 5 627 792 mit dem Titel LOC TYPE SEMICONDUCTOR MEMORY DEVICE offenbart, welches hiermit durch den Hinweis aufgenommen wird.

Im allgemeinen wird ein Halbleiterspeicherbauelement mit relativ niedriger Integrationsdichte unter Verwendung der Packung gepackt, die eine Anschlußbelegung vom ODIC(Äußerer DQ-Innere Steuerung)-Typ aufweist, welche als JEDEC- Standard verwendet wird. Bei der Anschlußbelegung der Packung vom ODIC-Typ sind Dateneingabe-/-ausgabeanschlußstifte außerhalb beider Seiten der Packung angeordnet, und Adreß- und Steueranschlußstifte sind innerhalb der Dateneingabe-/-ausgabeanschlußstifte angeordnet. Obwohl die Dateneingabe-/-ausgabeanschlußstifte außerhalb beider Seiten davon angeordnet sind, tritt aufgrund der kleinen Packung kein zeitlicher Versatz zwischen den Dateneingabe-/-ausgabeanschlußstiften auf.

Wenn die Integrationsdichte zunimmt und die Zugriffszeit verkürzt wird, kann jedoch im Fall der Packung vom ODIC-Typ ein zeitlicher Versatz zwischen den Signalen der Anschlußstifte mit derselben Funktion zueinander (beispielsweise zwischen Dateneingabe-/-ausgabeanschlußstiften) auftreten. Als Lösung zur Verhinderung eines solchen Problems kann eine Packung vom NICHT-ODIC (Nicht-Äußerer-DQ-Innere-Steuerung)- Typ verwendet werden. Im Fall, daß die Speicherbauelemente unter Verwendung der Packung vom NICHT-ODIC-Typ gepackt werden, werden die Anschlußstifte mit derselben Funktion zueinander gemeinsam in einem benachbarten Bereich angeordnet, so daß ein zeitlicher Versatz zwischen den Signalen der Anschlußstifte mit derselben Funktion minimiert wird.

Für ein einfaches Packungsbonden werden die auf dem Halbleiterchip ausgebildeten Kontaktstellen typischerweise mit demselben Layout wie die Packung angeordnet. Insbesondere wenn ein Halbleiterspeicherbauelement unter Verwendung der Packung mit der Anschlußbelegung vom ODIC- Typ gepackt wird, können die auf dem Halbleiterchip ausgebildeten Kontaktstellen durch den ODIC-Typ justiert werden. Ebenso können, falls ein Halbleiterspeicherbauelement unter Verwendung der Packung mit der Anschlußbelegung vom NICHT-ODIC-Typ gepackt wird, die auf dem Halbleiterchip ausgebildeten Kontaktstellen durch den NICHT-ODIC-Typ angeordnet werden.

Wenn die Dateneingabe-/-ausgabe-, Adreßsignal- und Steuersignalkontaktstellen eines Halbleiterspeicherbauelements mit äußerst hoher Integrationsdichte, beispielsweise mit einer Kapazität von 1 Gigabit, gemäß dem vorstehend beschriebenen Kontaktstellenanordnungsverfahren angeordnet werden, kann eine Gesamtgeschwindigkeitsverzögerung des Halbleiterspeicherbauelements verursacht werden.

Insbesondere wenn in Fig. 1 Daten in die/aus den Speicherzellenblöcke(n) 10T und 10B und in die/aus den Speicherzellenblöcke(n) 11T und 11B geschrieben/ausgelesen werden, ist die Datenleitung (oder der Datenübertragungs-/-empfangsweg) 15 zwischen den Dateneingabe-/-ausgabeschaltungen 16 und den Speicherzellenblöcken 10T und 10B länger als jene zwischen den Dateneingabe-/-ausgabeschaltungen 16 und den Speicherzellenblöcken 11T und 11B. Das heißt, der Widerstand und die Kapazität der Datenleitung, die den Speicherzellenblöcken 10T und 10B entspricht, sind weitaus größer als jene der Datenleitung, die den Speicherzellenblöcken 11T und 11B entspricht. Eine Signalausbreitungsverzögerung der ersteren ist zeitlich länger als der letzteren, was folglich eine Zugriffs zeit länger macht. Insbesondere wird eine Zeitsteuerung, wenn aus den Speicherzellenblöcken 10T und 10B ausgelesene Daten an entsprechenden Dateneingabe-/-ausgabekontaktstellen erscheinen, auf der Basis einer Zeitsteuerung, wenn aus den Speicherzellenblöcken 11T und 11B ausgelesene Daten an entsprechenden Dateneingabe-/-ausgabekontaktstellen erscheinen, verzögert.

Da die Datenausgabe-Zeitsteuerung des Halbleiterspeicherbauelements durch die verzögerte Datenausgabe-Zeitsteuerung festgelegt ist, ist es folglich schwierig, das höchstintegrierte Speicherbauelement zu realisieren, das gemäß dem vorstehend dargelegten Anschlußanordnungsverfahren realisiert wird, welches in der Lage ist, eine Zugriffsoperation mit hoher Geschwindigkeit durchzuführen.

Es ist daher eine Aufgabe der Erfindung, eine Anordnung von Dateneingabe-/-ausgabeschaltungen bereitzustellen, die für ein Halbleiterspeicherbauelement mit äußerst hoher Integrationsdichte geeignet ist.

Ferner soll ein Halbleiterspeicherbauelement mit einer Anordnung von Dateneingabe-/-ausgabeschaltungen bereitgestellt werden, die zu einer Hochgeschwindigkeitsoperation fähig ist.

Um die obigen Aufgaben zu lösen, wird gemäß einem Aspekt der Erfindung ein Halbleiterspeicherbauelement bereitgestellt, das eine Vielzahl von Speicherzellenblöcken, eine Vielzahl von Dateneingabe-/-ausgabeschaltungen, eine Vielzahl von Steuersignalschaltungen und eine Vielzahl von Adreßsignalschaltungen umfaßt. Die Vielzahl von Speicherzellenblöcken sind in Zeilen- und Spaltenrichtung angeordnet, von denen jeder eine Vielzahl von Speicherzellen zum Speichern von Dateninformationen aufweist. Und die Vielzahl von Dateneingabe-/-ausgabeschaltungen ist in eine erste Gruppe und eine zweite Gruppe unterteilt, und die erste und die zweite Gruppe sind entsprechend den Speicherzellenblöcken und zwischen den entsprechenden Speicherzellenblöcken angeordnet, wobei die Dateneingabe-/-ausgabeschaltungen der Vielzahl eine Dateneingabe-/-ausgabekontaktstelle bzw. einen Dateneingabe-/-ausgabepuffer aufweisen. Ferner sind die Vielzahl von Adreßsignalschaltungen zwischen der ersten und der zweiten Gruppe angeordnet und empfangen von außen angelegte Adreßsignale. Wobei die Adreßsignalschaltungen der Vielzahl eine Adreßsignalkontaktstelle bzw. einen Adreßsignalpuffer aufweisen. Ferner sind die Vielzahl von Steuersignalschaltungen benachbart zu den Dateneingabe-/-ausgabeschaltungen der ersten Gruppe und zwischen den Speicherzellenblöcken, die der ersten Gruppe von Dateneingabe-/-ausgabeschaltungen entsprechen, angeordnet. Wobei die Steuersignalschaltungen der Vielzahl eine Steuersignalkontaktstelle bzw. einen Steuersignalpuffer aufweisen, und wobei das Halbleiterspeicherbauelement nur durch eine Packung vom Nicht-Äußerer-DQ-Innere-Steuerung-Typ mit einer solchen Struktur, daß die Dateneingabe-/-ausgabeanschlußstifte, die jeweils den Dateneingabe-/-ausgabeschaltungen der ersten und zweiten Gruppe entsprechen, gemeinsam zueinander benachbart angeordnet sind, gepackt ist.

Ein Ausführungsbeispiel der Erfindung wird nachstehend anhand der Zeichnung näher erläutert. Es zeigen:

Fig. 1 ein Diagramm, das ein Chiplayout eines Halbleiterspeicherbauelements des Standes der Technik zeigt;

Fig. 2 ein Diagramm, das ein Chiplayout eines Halbleiterspeicherbauelements gemäß der Erfindung zeigt; und

Fig. 3 ein Diagramm, das eine Packung mit einer Anschlußbelegung vom NICHT-ODIC-Typ zeigt.

Bei einem neuen Halbleiterspeicherbauelement der Erfindung ist mit Bezug auf Fig. 2 eine erste Gruppe von Dateneingabe-/-ausgabeschaltungen 120 mit ihren Kontaktstellen und Puffern zwischen entsprechenden Speicherzellenblöcken 100T und 100B auf einer linken Seite eines Halbleiterchips 1000 (in einem mittleren Bereich des Halbleiterchips 1000) angeordnet, und eine zweite Gruppe von Dateneingabe-/-ausgabeschaltungen 122 ist zwischen entsprechenden Speicherzellenblöcken 110T und 110B auf einer rechten Seite desselben (im mittleren Bereich des Halbleiterchips 1000) angeordnet. Zwischen der ersten Gruppe von Dateneingabe-/-ausgabeschaltungen 120 und der zweiten Gruppe von Dateneingabe-/-ausgabeschaltungen 122 sind Steuersignalschaltungen 124 und Adreßeingabeschaltungen 126 mit ihren Kontaktstellen bzw. Puffern wie in Fig. 2 dargestellt angeordnet. Der Halbleiterchip 1000 mit einer solchen Kontaktstellenanordnung, wie vorstehend dargelegt, ist nur unter Verwendung einer Packung vom NICHT-ODIC(Nicht- Äußerer-DQ-Innere-Steuerung)-Typ mit einer solchen Anschlußstruktur, daß Dateneingabe-/-ausgabeanschlußstifte gemeinsam auf einer Seite der Packung angeordnet sind, gepackt. Wenn das Halbleiterspeicherbauelement mit einer äußerst hohen Integrationsdichte mit einer Kapazität von beispielsweise etwa einem Gigabit hergestellt wird, kann gemäß der Anordnung der Dateneingabe-/-ausgabeschaltungen ein zeitlicher Versatz zwischen den Signalen der Dateneingabe-/-ausgabekontaktstellen minimiert werden, so daß das Halbleiterspeicherbauelement mit der äußerst hohen Integrationsdichte eine Zugriffsoperation mit hoher Geschwindigkeit durchführen kann.

Unter erneuter Bezugnahme auf Fig. 2 ist ein Diagramm, das ein Chiplayout eines Halbleiterspeicherbauelements gemäß der Erfindung zeigt, dargestellt. Das Halbleiterspeicherbauelement umfaßt vier Speicherzellenblöcke 100T, 100B, 110T und 110B, die in Matrixform angeordnet sind. Jeder der Speicherzellenblöcke 100T, 100B, 110T und 110B umfaßt eine Vielzahl von Speicherzellen zum Speichern von 1-Bit-Dateninformationen. Eine erste Gruppe von Dateneingabe-/-ausgabeschaltungen 120 ist in einem mittleren Bereich der Speicherzellenblöcke 100T und 100B angeordnet und eine zweite Gruppe von Dateneingabe-/-ausgabeschaltungen 122 ist in einem mittleren Bereich der Speicherzellenblöcke 110T und 110B angeordnet. Die erste Gruppe von Dateneingabe-/-ausgabeschaltungen 120 entspricht den Speicherzellenblöcken 100T und 100B, und die zweite Gruppe von Dateneingabe-/-ausgabeschaltungen 122 entspricht den Speicherzellenblöcken 110T und 110B. Obwohl in Fig. 2 nicht dargestellt, umfassen die Dateneingabe-/-ausgabeschaltungen 120 und 122 eine Dateneingabe-/-ausgabekontaktstelle bzw. einen Dateneingabe-/-ausgabepuffer, die nahe beieinander vorgesehen sind.

In Fig. 2 sind Datenbusse 130 zur Datenübertragung/zum Datenempfang angeordnet, um die erste Gruppe von Dateneingabe-/-ausgabeschaltungen 120 mit den entsprechenden Speicherzellenblöcken 100T und 100B zu koppeln, und Datenbusse 132 zur Datenübertragung/zum Datenempfang sind angeordnet, um die zweite Gruppe von Dateneingabe-/-ausgabeschaltungen 122 mit den entsprechenden Speicherzellenblöcken 110T und 110B zu koppeln.

Unter weiterer Bezugnahme auf Fig. 2 sind Adreßsignalschaltungen 126 zum Empfangen von externen Adreßsignalen zwischen den Speicherzellenblöcken 110T und 110B und in der Nähe der zweiten Gruppe von Dateneingabe-/-ausgabeschaltungen 122 angeordnet. Die Adreßsignale werden zu den Speicherzellenblöcken 100T, 100B, 110T und 110B über einen gemeinsamen Adreßbus 128 übertragen. Obwohl in Fig. 2 nicht dargestellt, umfassen die Adreßsignalschaltungen 126 eine Adreßsignalkontaktstelle bzw. einen Adreßsignalpuffer, die nahe beieinander vorgesehen sind. Die Steuersignalschaltungen 124 zum Empfangen von Steuersignalen (beispielsweise einem externen Taktsignal, externen Signalen, die zu einer Lese-/Schreiboperation gehören) sind benachbart zur ersten Gruppe von Dateneingabe-/-ausgabeschaltungen 120 zwischen den Speicherzellenblöcken 100T und 100B angeordnet. Obwohl in Fig. 2 nicht dargestellt, umfassen die Steuerschaltungen 124 eine Steuersignalkontaktstelle bzw. einen Steuersignalpuffer, die zueinander benachbart angeordnet sind.

Fig. 3 ist ein Diagramm, das eine Beziehung zwischen den Dateneingabe-/-ausgabeanschlußstiften einer Packung und den Dateneingabe-/-ausgabekontaktstellen eines Halbleiterchips zeigt. In Fig. 3 sind die Adreßsignal- und Steuersignalkontaktstellen im mittleren Bereich der Packung zwischen der ersten Gruppe von Dateneingabe-/-ausgabekontaktstellen 120 und der zweiten Gruppe von Dateneingabe-/-ausgabekontaktstellen 122 angeordnet. Das heißt, die Dateneingabe-/-ausgabe-, Adreßsignal- und Steuersignalkontaktstellen sind gemäß dem ODIC-Typ angeordnet. Die Dateneingabe-/-ausgabeanschlußstifte DQi auf beiden Seiten der Packung sind gemeinsam zueinander benachbart angeordnet. Das heißt, die Dateneingabe-/-ausgabeanschlußstifte sind gemäß dem NICHT- ODIC-Typ angeordnet. Wenn die Anschlußstifte der Packung unter Verwendung von Drähten mit entsprechenden Kontaktstellen kontaktiert werden, können sich die Drähte überkreuzen, so daß die so überkreuzten Drähte kurzgeschlossen werden. Um ein solches Problem zu vermeiden, können die Drähte unter Verwendung einer Mehrschichtstruktur kontaktiert werden, obwohl in Fig. 3 nicht dargestellt. Obwohl die Länge der so überkreuzten Drähte im Vergleich zum Stand der Technik länger ist, können der Widerstand und die Kapazität der so länger gewordenen Drähte ignoriert werden, da sie weitaus geringer sind als jene des Halbleiterchips.

Wenn Daten aus den Speicherzellenblöcken 100T und 100B oder aus den Speicherzellenblöcken 110T und 110B ausgelesen werden, ist durch die Anordnung der Dateneingabe-/-ausgabeschaltungen gemäß der Erfindung der Datenübertragungs-/-empfangsweg (oder sind die Datenleitungen) 130 zwischen den Dateneingabe-/-ausgabeschaltungen 120 der ersten Gruppe und den Speicherzellenblöcken 100T und 100B in der Länge ähnlich oder gleich jenem zwischen den Dateneingabe-/-ausgabeschaltungen 122 der zweiten Gruppe und den Speicherzellenblöcken 110T und 110B. Im Fall, daß das Halbleiterspeicherbauelement eine Kapazität von beispielsweise etwa einer Dichte von einem Gigabit aufweist, wird kein zeitlicher Versatz zwischen den Signalen der Dateneingabe-/-ausgabekontaktstellen der ersten Gruppe 120 verursacht. Ebenso wird kein zeitlicher Versatz zwischen den Signalen der Dateneingabe-/-ausgabekontaktstellen der zweiten Gruppe 122 verursacht. Da das Halbleiterspeicherbauelement mit der äußerst hohen Integrationsdichte unter Verwendung irgendeines Packungstyps mit der Anschlußbelegung vom NICHT-ODIC-Typ gepackt ist, tritt darüber hinaus kein zeitlicher Versatz zwischen den Signalen der Dateneingabe-/-ausgabeanschlußstifte der Packung auf. Folglich ist es möglich, das Halbleiterspeicherbauelement mit der äußerst hohen Integrationsdichte, das in der Lage ist, eine Datenzugriffsoperation mit hoher Geschwindigkeit durchzuführen, zu realisieren. Die Packung kann eine Kugelgriff-Matrixpackung (ball grip array package) vom NICHT-ODIC-Typ umfassen.

Die Erfindung wurde unter Verwendung von beispielhaften bevorzugten Ausführungsformen beschrieben. Dennoch sollte es selbstverständlich sein, daß der Schutzbereich der Erfindung nicht auf die offenbarten Ausführungsformen begrenzt ist. Im Gegenteil ist vorgesehen, daß sie verschiedene Modifikationen und ähnliche Anordnungen erfaßt. Dem Schutzbereich der Ansprüche sollte daher die breiteste Interpretation gewährt werden, um alle solchen Modifikationen und ähnlichen Anordnungen zu umfassen.

Claims (8)

1. Halbleiterspeicherbauelement, das auf einem Chip ausgebildet ist, umfassend:
eine Vielzahl von Speicherzellenblöcken (100T, 100B, 110T, 110B), die in Zeilen- und Spaltenrichtung angeordnet sind, wobei jeder Speicherzellenblock eine Vielzahl von Speicherzellen zum Speichern von Dateninformationen aufweist;
eine Vielzahl von Dateneingabe-/-ausgabeschaltungen (120, 122), die in eine erste Gruppe und eine zweite Gruppe aufgeteilt sind, wobei die erste und die zweite Gruppe entsprechend den Speicherzellenblöcken und zwischen den entsprechenden Speicherzellenblöcken angeordnet sind; und
eine Vielzahl von Adreßsignalschaltungen (126), die zwischen der ersten und der zweiten Gruppe angeordnet sind, zum Empfangen von extern angelegten Adreßsignalen, wobei das Halbleiterspeicherbauelement nur durch eine Packung vom Nicht-Äußerer-DQ-Innere-Steuerung(NICHT-ODIC)- Typ mit einer derartigen Struktur gepackt ist, daß die Dateneingabe-/-ausgabeanschlußstifte, die jeweils den Dateneingabe-/ausgabeschaltungen (120, 122) der ersten und zweiten Gruppe entsprechen, gemeinsam zueinander benachbart angeordnet sind.

2. Halbleiterspeicherbauelement nach Anspruch 1, wobei die Dateneingabe-/-ausgabeschaltungen (120, 122) eine Dateneingabe-/-ausgabekontaktstelle bzw. einen Dateneingabe-/ausgabepuffer umfassen.

3. Halbleiterspeicherbauelement nach Anspruch 2, wobei die Packung eine Kugelgriff-Matrixpackung vom NICHT-ODIC- Typ umfaßt.

4. Halbleiterspeicherbauelement nach Anspruch 3, wobei die Adreßsignalschaltungen (126) eine Adreßsignalkontaktstelle bzw. einen Adreßsignalpuffer umfassen.

5. Halbleiterspeicherbauelement nach Anspruch 4, welches ferner eine Vielzahl von Steuersignalschaltungen (124) umfaßt, die benachbart zu den Dateneingabe-/ausgabeschaltungen (120) der ersten Gruppe und zwischen den Speicherzellenblöcken (100T, 100B), die der ersten Gruppe von Dateneingabe-/-ausgabeschaltungen entsprechen, angeordnet sind, wobei die Steuersignalschaltungen (124) eine Steuersignalkontaktstelle bzw. einen Steuersignalpuffer umfassen.

6. Halbleiterspeicherbauelement nach Anspruch 5, wobei eine Vielzahl von Drähten zur elektrischen Verbindung der Dateneingabe-/ausgabe-, Adreßsignal-, und Steuersignalkontaktstellen mit entsprechenden Anschlußstiften der Packung in einer Mehrschichtstruktur angeordnet sind.

7. Halbleiterspeicherbauelement, welches auf einem Chip ausgebildet ist, umfassend:
eine Vielzahl von Speicherzellenblöcken (100T, 100B, 110T, 110B), die in Zeilen- und Spaltenrichtung angeordnet sind, wobei jeder Speicherzellenblock eine Vielzahl von Speicherzellen zum Speichern von Dateninformationen aufweist;
eine Vielzahl von Dateneingabe-/-ausgabeschaltungen (120, 122), die in eine erste Gruppe und eine zweite Gruppe aufgeteilt sind, wobei die erste und die zweite Gruppe entsprechend den Speicherzellenblöcken und zwischen den entsprechenden Speicherzellenblöcken angeordnet sind, wobei die Dateneingabe-/-ausgabeschaltungen der Vielzahl eine Dateneingabe-/-ausgabekontaktstelle bzw. einen Dateneingabe-/-ausgabepuffer aufweisen;
eine Vielzahl von Adreßsignalschaltungen (126), die zwischen der ersten und der zweiten Gruppe angeordnet sind, zum Empfangen von extern angelegten Adreßsignalen, wobei die Adreßsignalschaltungen (126) der Vielzahl eine Adreßsignalkontaktstelle bzw. einen Adreßsignalpuffer aufweisen; und
eine Vielzahl von Steuersignalschaltungen (124), die benachbart zu den Dateneingabe-/-ausgabeschaltungen (120) der ersten Gruppe und zwischen den Speicherzellenblöcken (100T, 100B), die der ersten Gruppe von Dateneingabe-/-ausgabeschaltungen (120) entsprechen, angeordnet sind, wobei die Steuersignalschaltungen (124) der Vielzahl eine Steuersignalkontaktstelle bzw. einen Steuersignalpuffer aufweisen, und wobei das Halbleiterspeicherbauelement nur durch eine Packung vom Nicht-Äußerer-DQ-Innere-Steuerung(NICHT-ODIC)-Typ mit einer derartigen Struktur gepackt ist, daß die Dateneingabe-/-ausgabeanschlußstifte, die jeweils den Dateneingabe-/ausgabeschaltungen der ersten und zweiten Gruppe entsprechen, gemeinsam zueinander benachbart angeordnet sind.

8. Halbleiterspeicherbauelement nach Anspruch 7, wobei eine Vielzahl von Drähten zur elektrischen Verbindung der Dateneingabe-/ausgabe-, Adreßsignal-, und Steuersignalkontaktstellen mit entsprechenden Anschlußstiften der Packung in einer Mehrschichtstruktur angeordnet sind.