JP3850139B2 - 論理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はデジタル信号処理に用いられる論理回路に関する。
【０００２】
【従来の技術】
図２６は従来の２入力の論理積の否定回路の回路図である。入力端子７１、７２より２信号が論理積の否定回路に入力される。入力端子７１はＰチャネルトランジスタ７３のゲート及びＮチャネルトランジスタ７５のゲートに接続されている。一方、入力端子７２はＰチャネルトランジスタ７４のゲート及びＮチャネルトランジスタ７６のゲートに接続されている。トランジスタ７３のソースは電源電圧７７に接続されドレインは出力端子７９に接続されている。トランジスタ７４のソースは電源電圧７７に接続されドレインは出力端子７９に接続されている。トランジスタ７５のドレインは出力端子７９に接続されソースはトランジスタ７６のドレインに接続されている。そして、トランジスタ７６のソースはグランドレベル７８に接続されている。
【０００３】
これにより、入力端子７１、７２より入力される信号がともにハイレベル（以下「１」という）であるときにはトランジスタ７３、７４はともにオフし、トランジスタ７５、７６はともにオンするので出力端子７９の状態はローレベル（以下「０」という）となる。これに対して、入力端子７１、７２より入力される信号が上記条件の１となるとき以外ではトランジスタ７３、７４の少なくとも一方がオンし、トランジスタ７５、７６の少なくとも一方がオフするので出力端子７９の状態は１となる。
【０００４】
図２７は従来の３入力以上の多入力の論理積の否定回路の回路図である。入力端子８１、８２・・・８３より３以上の多信号が論路積の否定回路に入力される。入力端子８１はＰチャネルトランジスタ８４のゲート及びＮチャネルトランジスタ８７のゲートに接続されている。入力端子８２はＰチャネルトランジスタ８５のゲート及びＮチャネルトランジスタ８８のゲートに接続されている。各入力ごとに同様の構成をとり、最後に入力端子８３はＰチャネルトランジスタ８６のゲート及びＮチャネルトランジスタ８９のゲートに接続されている。
【０００５】
トランジスタ８４のソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。トランジスタ８５のソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。同様に、各入力について設けられているＰチャネルトランジスタのソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。そして、トランジスタ８６のソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。
【０００６】
トランジスタ８７のドレインは出力端子９２に接続されソースはトランジスタ８８のソースに接続されている。同様に、各入力に設けられているＮチャネルトランジスタは直列となるように接続されている。そして、トランジスタ８９のソースはグランドレベル９１に接続されている。
【０００７】
これにより、入力端子８１、８２・・・８３より入力される信号がすべて１であるときにはトランジスタ８４、８５・・・８６はすべてオフし、トランジスタ８７、８８・・・８９はすべてオンするので出力端子９２の状態は０となる。これに対して、入力端子８１、８２・・・８３より入力される信号が上記条件のようにすべて１となるとき以外ではトランジスタ８４、８５・・・８６の少なくとも１つがオンし、トランジスタ８７、８８・・・８９の少なくとも１つがオフするので出力端子９２の状態は１となる。
【０００８】
図２８は従来の２入力の論理和の否定回路の回路図である。入力端子１０１、１０２より２信号が論理和の否定回路に入力される。入力端子１０１はＰチャネルトランジスタ１０３のゲート及びＮチャネルトランジスタ１０５のゲートに接続されている。一方、入力端子１０２はＰチャネルトランジスタ１０４のゲート及びＮチャネルトランジスタ１０６のゲートに接続されている。トランジスタ１０４のソースは電源電圧１０７に接続され、ドレインはトランジスタ１０３のソースにグランドレベル１０８に接続されている。トランジスタ１０３のドレインは出力端子１０９に接続されている。トランジスタ１０５のドレインは出力端子１０９に接続されソースはグランドレベル１０８に接続されている。一方、トランジスタ１０６のドレインは出力端子１０９に接続されソースはグランドレベル１０８に接続されている。
【０００９】
これにより、入力端子１０１、１０２より入力される信号がともに０であるときにトランジスタ１０３、１０４がともにオンし、トランジスタ１０５、１０６がともにオフするので出力端子１０９の状態は１となる。これに対して入力端子１０１、１０２より入力される信号が上述のようにともに１となるとき以外ではトランジスタ１０３、１０４の少なくとも一方がオフし、トランジスタ１０５、１０６の少なくとも一方がオンするので出力端子１０９の状態は０となる。
【００１０】
図２９は従来の３入力以上の多入力の論理和の否定回路の回路図である。入力端子１１１、１１２・・・１１３より３以上の多信号が論理和の否定回路に入力される。入力端子１１１はＰチャネルトランジスタ１１４のゲート及びＮチャネルトランジスタ１１７のゲートに接続されている。入力端子１１２はＰチャネルトランジスタ１１５のゲート及びＮチャネルトランジスタ１１８のゲートに接続されている。同様に、各入力ごとに同様の構成をとり最後に、入力端子１１３はＰチャネルトランジスタ１１６のゲート及びＮチャネルトランジスタ１１９のゲートに接続されている。
【００１１】
トランジスタ１１６のソースは電源電圧１２０に接続されドレインは次段のＰチャネルトランジスタのソースに接続されている。同様に各入力に設けられているＰチャネルトランジスタは直列となるように接続され、トランジスタ１１５のドレインはトランジスタ１１４のソースに接続されている。トランジスタ１１４のドレインは出力端子１２２に接続されている。トランジスタ１１７のドレインは出力端子１２２に接続されソースはグランドレベル１１１に接続されている。トランジスタ１１８のドレインは出力端子１２２に接続されソースはグランドレベル１１１に接続されている。同様に、各入力について設けられているＮチャネルトランジスタのドレインは出力端子１２２に接続されソースはグランドレベル１１１に接続され、最後にトランジスタ１１９の出力端子１２２にグランドレベル１１１に接続されている。
【００１２】
これにより、入力端子１１１、１１２・・・１１３より入力される信号がすべて０であるときにトランジスタ１１４、１１５・・・１１６がすべてオンし、トランジスタ１１７、１１８・・・１１９がすべてオフするので出力端子１２２の状態は１となる。これに対して、入力端子１１１、１１２・・・１１３より入力される信号が上記条件のようにすべて０となるとき以外ではトランジスタ１１４、１１５・・・１１６の少なくとも１つがオフし、トランジスタ１１７、１１８・・・１１９の少なくとも１つがオンするので出力端子１２２の状態は０となる。
【００１３】
以上図２６〜図２９に示す論理回路では、例えば図２６に示す論理積の否定回路では入力端子７１が２つのトランジスタ７３、７５の各ゲートに接続されているように、いずれの回路においても１つの入力端子は２つのトランジスタの各ゲートに接続されている構成となっている。
【００１４】
【発明が解決しようとする課題】
ところが、実際の論理回路では、例えば図２６に示す論理積の否定回路では入力端子７１、７２の信号入力が平均的に１と０に変化するものでなく、例えば一方の入力端子７１に入力される信号に１が多く、他方の入力端子７２に入力される信号が短周期で多数振動する場合がある。この場合、各入力端子７１、７２は２個のトランジスタのゲートに接続されているので各信号の１と０の切り替わり時に各ゲートの容量に充放電電流が流れるため、消費電流が多く流れるという問題があった。
【００１５】
本発明は上記課題を解決するもので、上述のように例えば入力信号の一方が１又は０の状態が比較的長期間に及び、もう一方が短周期で多数振動する場合に、充放電電流が少なくて済む論理回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の構成では、第１の入力端子と、第２の入力端子と、前記第２の入力端子に入力される信号とは否定関係のある信号が入力される第３の入力端子と、ソースが前記第１の入力端子に接続されゲートが前記第２の入力端子に接続されドレインがノードに接続されている第１のＮチャネルトランジスタと、ソースが第１の電圧に接続されゲートが前記第３の入力端子に接続されドレインが前記ノードに接続されている第２のＮチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第２の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているＰチャネルトランジスタと、前記否定回路の出力を導き出すための第１の出力端子と、前記ノードの信号状態を導き出すための第２の出力端子とを備えるようにしている。
【００１７】
このような構成によると、論理回路では第２の入力端子と第３の入力端子に互いに否定関係のある信号が入力される。例えば、第１の電圧はグランドレベルであり、第２の電圧は電源電圧である。第２の入力端子では０（グランドレベル）、すなわち第３の入力端子では１（電源電圧）が入力されるときには第１のＮチャネルトランジスタはオフし、第２のＮチャネルトランジスタはオンする。そのため、ノードの状態はグランドレベルに固定されるので、第１の入力端子に入力される信号の状態に関係なく前記否定回路を介して第１の出力端子より１が出力され、一方、第２の出力端子ではノードから直接に０が出力される。一方、第２の入力端子では１すなわち第３の入力端子では０が入力されるときには第１のＮチャネルトランジスタがオンし、第２のＮチャネルトランジスタがオフするので、第１の入力端子より入力される信号が前記第１のＮチャネルトランジスタを介して前記ノードに送られ、ノードの状態に応じた信号が出力端子１、出力端子２より出力される。したがって、第２の入力端子が０すなわち第３の入力端子が１となるときには、入力端子１より入力される信号が、短周期で多数振動するときにも第１のトランジスタのソースでの容量による充放電電流が流れるだけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【００１８】
また、本発明の第２の構成では、第１の入力端子と、第２の入力端子と、前記第２の入力端子に入力される信号とは否定関係のある信号が入力される第３の入力端子と、ソースが前記第１の入力端子に接続されゲートが前記第２の入力端子に接続されドレインがノードに接続されている第１のＰチャネルトランジスタと、ソースが第１の電圧に接続されゲートが前記第３の入力端子に接続されドレインが前記ノードに接続されている第２のＰチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第２の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているＮチャネルトランジスタと、前記否定回路の出力を導き出すための第１の出力端子と、前記ノードの信号状態を導き出すための第２の出力端子とを備えるようにしている。
【００１９】
このような構成によると、例えば第１の電圧は電源電圧で第２の電圧はグランドレベルであり、上記構成とは逆に、第２の入力端子では１、すなわち第３の入力端子では０が入力されるとき、第１のＰチャネルトランジスタはオフし、第２のＰチャネルトランジスタはオンする。そのため、ノードの状態は電源電圧によって１となり、否定回路を介して第１の出力端子より０が出力され、一方、第２の出力端子ではノードから直接１が出力される。
【００２０】
また、本発明の第３の構成では、上記第１の構成又は上記第２の構成において、第１の入力信号は前記第１の入力端子に直接入力され、第２の入力信号は前記第２の入力端子に直接入力されるとともに否定回路を介して前記第３の入力端子に入力されるようにしている。
【００２１】
このような構成によると、論理回路は２信号が入力されるようになっており、上記第１の構成の場合では、第１の入力信号は第１の入力端子に、第２の入力信号は直接第２の入力端子に、また第２の入力信号は否定回路を介して第３の入力端子に入力される。これにより、第１の出力端子では前記第１、第２の入力信号の論理積の否定が出力され、第２の出力端子では前記第１、第２の入力端子の論理積が出力される。一方、上記第２の構成では第１の出力端子より第１、第２の入力信号の論理和の否定が出力され、第２の出力端子より第１、第２の入力信号の論理和が出力される。
【００２２】
また、本発明の第４の構成では、上記第１の構成又は上記第２の構成において、さらに、第１の入力信号は前記第１の入力端子に直接入力され、第２の入力信号は否定回路を介して前記第２の入力端子に入力されるとともに第３の入力端子には直接入力されるようにしている。
【００２３】
このような構成によると、論理回路は第２、第３の入力端子に入力される信号が上記第３の構成とは、否定関係のある信号が入力されるようになっており、第２の信号の否定したものについて上記第３の構成と同様に動作する。
【００２４】
【発明の実施の形態】
＜第１の実施形態＞
以下、本発明の実施形態について説明する。図１は本発明の第１の実施形態を示す論理回路の回路図である。この論理回路は２つの入力信号Ａ、Ｂの論理積回路及び論理積の否定回路を実現した回路図である。
【００２５】
入力端子１より信号Ａが入力され、入力端子２より信号Ｂが入力される。入力端子１はＮチャネルトランジスタ４のソースに接続されている。一方、入力端子２はトランジスタ４のゲートに接続されるとともに、入力端子２はさらに否定回路１３を介してＮチャネルトランジスタ５のゲートに接続されている。トランジスタ４のドレインはノード１５に接続されている。また、トランジスタ５のドレインはノード１５に接続されソースはグランドレベル９に接続されている。
【００２６】
否定回路６はノード１５の信号状態を入力してその否定を出力する。Ｐチャネルトランジスタ７のソースは電源電圧８に接続されゲートは否定回路６の出力に接続されドレインはノード１５に接続されている。そして、否定回路６の出力を導き出すための出力端子１０と、ノード１５の状態を導き出すための出力端子１１が設けられている。
【００２７】
これにより、信号Ｂが０である場合には、トランジスタ４はオフし、トランジスタ５はオンする。そのため、ノード１５は信号Ａの状態に関係なくグランドレベル９となる。したがって、出力端子１０より１が出力され、出力端子１１より０が出力される。このとき、トランジスタ７はオフしている。
【００２８】
一方、信号Ｂが１である場合には、トランジスタ４はオンし、トランジスタ５はオフする。そのため、トランジスタ４を介してと信号Ａがノード１５に送られる。例えば、信号Ａが０であるときには、出力端子１０より１が出力され、出力端子１１より０が出力される。このとき、トランジスタ７はオフしている。また、信号Ａが１であるときには、出力端子１０より０が出力され、出力端子１１より１が出力される。このとき、トランジスタ７はオンし、ノード１５を電源電圧８により１の状態に安定に保つようにしている。
【００２９】
以上のように本実施形態の論理回路によって、信号Ａ、Ｂの入力により出力端子１０より信号Ａと信号Ｂの論理積の否定が得られ、出力端子１１より信号Ａと信号Ｂの論理積が得られる。さらに、信号Ｂが０である場合にはトランジスタ４はオフしているので信号Ａの状態が短周期で多数振動してもトランジスタ４のソース容量での充放電電流となるので、このような状態となる期間が比較的長い場合には論理回路は低消費電力となる。
【００３０】
次に、本実施形態の論理回路と図２６に示す上記従来の論理積の否定回路との消費電流の比較を行う。ここでは、簡単のために各トランジスタのソース容量、ゲート容量、ドレイン容量を同一として、それぞれの容量を基準の１とする。また、否定回路６、１３はそれぞれ図２１に示す回路を仮定して評価する。
【００３１】
すなわち、図２１において、否定回路の入力端子６１はＰチャネルトランジスタ６２のゲートと、Ｎチャネルトランジスタ６３のゲートに接続されている。トランジスタ６２のソースは電源電圧６４に接続されドレインは出力端子６６に接続されている。トランジスタ６３のドレインは出力端子６６に接続されソースはグランドレベル６５に接続されている。これにより、否定回路は入力端子６１に入力された信号の否定を出力端子６６より出力する。
【００３２】
図１の論理回路において、入力端子１の負荷容量を上記基準に準じて計算すると、信号Ｂが０であるときトランジスタ４がオフしているのでトランジスタ４のソース容量だけとなるため１となる。一方、信号Ｂが１であるときトランジスタ４は１でトランジスタ５はオフするので負荷容量はトランジスタ４のソース容量と、トランジスタ４のドレイン容量と、トランジスタ５のドレイン容量と、否定回路６を構成する２つのトランジスタ６２、６３（図２１参照）の各ゲート容量と、トランジスタ７のドレイン容量であるので合計６となる。また、入力端子２の負荷容量はトランジスタ４のゲート容量、否定回路１３を構成する２つのトランジスタ６２、６３（図２１参照）の各ゲート容量なので合計３となる。
【００３３】
図２６に示す上記従来の論理積の否定回路でも、同様に、負荷容量を計算すると、入力端子７１の負荷容量はトランジスタ７３のゲート容量と、トランジスタ７５のゲート容量となるので合計２となる。一方、入力端子７２の負荷容量はトランジスタ７４のゲート容量と、トランジスタ７６のゲート容量なので合計２となる。以上の結果を図２２にまとめている。ただし、第１入力、第２入力とは信号Ａ、信号Ｂをいい、上記従来の論理積の否定回路（図２６）ではそれぞれ入力端子７１、７２に入力される信号をいう。
【００３４】
これらの両者の回路に図２３に示すような波形の信号を入力した場合の入力端子での充放電電流の合計を比較する。第１の入力は１００回振動する波形の信号であり、第２の入力は第１の入力の振動している１００回のうちｎ回分だけ１となっていてその他のときは０である信号である。例えば、第１入力はクロック入力である。
【００３５】
このとき、図１に示す本実施形態の論理回路における入力端子での充放電電流の合計を比較する。図１に示す本実施形態の論理回路での入力端子１、２での充放電電流は、１容量で１回充放電したときの電流を基準値の１として次式で表される。
（第２の入力が０のときの第１の入力の負荷容量）×（第２の入力が０のときの第１の入力の振動回数）＋（第２の入力が１のときの第１の入力の負荷容量）×（第２の入力が１のときの第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝１・（１００−ｎ）＋６・ｎ＋３・１＝５ｎ＋１０３
【００３６】
また、上記従来の論理積の否定回路（図２６）における入力端子７１、７２での充放電電流は、次式で計算される。
（第１の入力の負荷容量）×（第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝２・１００＋２・１＝２０２
【００３７】
図２４は各ｎの値における上述の式の値を比較したものである。図２４に示すように、上記従来の論理積の否定回路（図２６）では、ｎの値に関係なく充放電電流は一定であるが、本実施形態の論理回路（図１）では、充放電電流はｎの値が小さくなるほど小さくなる。ｎが１９以下では上記従来の論理積の否定回路（図２６）よりも本実施形態の論理回路（図１）のほうが充放電電流が小さくなっている。そして、ｎが２０のところで両者の充放電電流がほぼ一致し、それよりもｎが大きいところでは回路の充放電電流は上記従来の論理積の否定回路（図２６）よりも大きくなっている。ただし、トランジスタのソース容量、ゲート容量、ドレイン容量の一致等を仮定しているのでこれらの容量が変化する場合には両者の充放電電流は変化する。
【００３８】
したがって、本実施形態の論理回路（図１）では、第１の信号が短周期で多数振動しており、かつ第２の信号が０となっている期間が比較的長期間に及ぶ条件では、本実施形態の論理回路（図１）は上記従来の論理積の否定回路（図２６）よりも充放電電流が小さくなり低消費電力となる。つまり、本実施形態の論理積及び論理積の否定回路は第２の信号が０であることが多く、第１の入力の振動回数が多いときに低消費電力で動作する。なお、この低消費電力の効果は、第２の信号が０であるときに第１の信号の負荷容量が小さいことによるものである。
【００３９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図２は本発明の第２の実施形態を示す論理回路の回路図である。なお、図２において図１と同一部分については同一符号を付して説明を省略する。ただし、否定回路１３の挿入位置が上記第１の実施形態の論理回路（図１）とは異なっており、入力端子２とトランジスタ５のゲートとは直接に接続され、また、入力端子２とトランジスタ４のゲートは否定回路１３を介して接続されている。そして、入力端子２より信号Ｂバーが入力されるものとする。
【００４０】
そのため、入力端子２に入力される信号Ｂバーは本実施形態の論理回路では上記第１の実施形態の論理回路（図１）の信号Ｂの否定として処理される。したがって、信号Ｂバーの否定を信号Ｂとすると本実施形態の論理回路では、出力端子１０より入力端子１より入力される信号Ａと信号Ｂの論理積の否定が出力され、出力端子１１より信号Ａと信号Ｂの論理積が出力される。この回路においても上述の第１の実施形態と同様に、入力端子２から入力される信号Ｂバーが１である期間が比較的長期間に及ぶ場合にはトランジスタ４がオフし、トランジスタ５がオンするので、入力端子１より入力される信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００４１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図３は本発明の第３の実施形態を示す論理回路の回路図である。なお、図３において図１と同一部分については同一符号を付してある。本実施形態では、３つの入力端子１、２、３が設けられてあり、入力端子１より信号Ａが入力される。次に入力端子２より信号Ｂが入力される。入力端子３より信号Ｂとは否定関係のある信号Ｂバーが入力される。そして、入力端子２はＮチャネルトランジスタ４のゲートに接続され、入力端子３はＮチャネルトランジスタ５のゲートに接続される。
【００４２】
これにより、上記第１の実施形態（図１）や上記第２の実施形態（図２）における論理回路と同様の動作をし、出力端子１０より信号Ａと信号Ｂの論理積の否定が出力され、出力端子１１より信号Ａと信号Ｂの論理積が出力される。そのため、上記第１の実施形態と同様に、信号Ｂが０である期間が比較的長期間に及び信号Ａが短周期で多数振動する場合には低消費電力となる効果がある。
【００４３】
本実施形態では、入力信号Ａが入力端子１に直接入力され、第２の入力信号Ｂは入力端子２に直接入力されるとともに入力信号Ｂは否定回路を介して入力端子３に入力されるようにすることにより上記第１の実施形態（図１）を実現できる。また、第１の入力信号Ａが入力端子１に直接入力され、第２の入力信号Ｂバーは否定回路を介して入力端子２に入力されるとともに、第２の入力信号Ｂバーが直接入力端子３に入力されるようにすることにより上記第２の実施形態（図２）を実現できる。
【００４４】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。図４は図１に示す上記第１の実施形態の論理回路２０を用いて３入力の論理積の否定を得るための論理回路の回路図である。本実施形態では論理回路２０に３入力のうち２信号が入力され、論理回路２０において図１における出力端子１１より出力される信号が次段の論理積の否定回路２１の一方に入力される。また、論理積の否定回路２１のもう一方には３入力のうちの残りの１つの信号が入力される。
【００４５】
これにより、３入力の論理積の否定が論理積の否定回路２１より出力される。本実施形態では、論理回路２０の一方の入力が短周期で多数振動する信号であって、他方がその振動に比べて十分に０となっている期間が長い信号である場合には、図２７に示すような上記従来の多入力の論理積の否定回路を利用した場合に比べて充放電電流が小さくなり、低消費電力となる。
【００４６】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。図５は図１に示す上記第１の実施形態の論理回路２０を用いた３入力の論理積回路の回路図である。本実施形態では３入力のうちの２信号が入力される論理回路２０において出力端子１１より出力される信号が次段の論理積回路２２の一方に入力される。また、論理積回路２２のもう一方には３入力のうちの残りの１つの信号が入力される。これにより、３入力の論理積が論理積回路２２より出力される。信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００４７】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。図６は図１に示す上記第１の実施形態の論理回路２０を用いた多入力の論理積及び論理積の否定回路の回路図である。本実施形態では多入力の論理積回路２３は図２７に示す上記従来の多入力論理積回路を利用する。論理積回路２３は上記従来の多入力の論理積の否定回路（図２７）の出力段にさらに否定回路（図２１）を付け加えることにより実現することができる。
【００４８】
そして、論理積回路２３より出力される信号が論理回路２０の一方に入力される。論理回路２０のもう一方には残りの１つの入力信号が入力される。そして、論理回路２０より論理積と論理積の否定の出力が得られるので、図６に示す回路全体として、多入力の論理積と論理積の否定の出力が得られる。特に、論理回路２０に入力される信号がクロックのように短周期で多数振動し、論理積回路２３より出力される信号が０である期間が比較的長期間に及ぶ場合には論理回路によって低消費電力となる効果がある。
【００４９】
＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。図７は図１に示す上記第１の実施形態の論理回路２０を用いた３入力の論理積の否定を得るための論理回路の回路図である。本実施形態では論理回路２０において図１に示す出力端子１０より出力される信号が否定回路を介して論理積の否定回路２４に入力される。また、論理積の否定回路２４のもう一方の入力は残りの１信号が入力される。これにより、３入力の論理積の否定が論理積の否定回路２４より出力される。このとき、論理回路２０の一方の入力が短周期で多数振動する信号であって、他方の入力が比較的０となっている期間が比較的長い信号である場合には低消費電力となる。
【００５０】
＜第８の実施形態＞
次に、本発明の第８の実施形態について説明する。図８は図１に示す上記第１の実施形態の論理回路２０を用いて３入力の論理積を得るための論理回路の回路図である。３入力のうち２信号が論理回路２０に入力され、論理回路２０の出力端子１０（図１参照）より出力される信号が否定回路を介して次段の論理積回路２４に入力される。そして、論理積回路２４の他方の入力には残りの一方の信号が入力される。これにより、３入力の論理積が出力される。
【００５１】
＜第９の実施形態＞
次に、本発明の第９の実施形態について説明する。図９は図２に示す上記第２の実施形態の論理回路２６を用いて多入力の論理積及び論理積の否定回路を実現している。まず、多入力のうち１つを除いて、図２７に示す上記従来の多入力論理積の否定回路２５に入力される。そして、論理積の否定回路２５の出力が論理回路２６の入力端子２（図２参照）に入力される。論理回路２６の他方の入力端子１（図２参照）には多入力の残りの１信号が入力される。論理回路２６より論理積と論理積の否定がそれぞれ出力されるので、本実施形態の論理回路は多入力の論理積と論理積の否定を出力することができる。
【００５２】
＜第１０の実施形態＞
次に、本発明の第１０の実施形態について説明する。図１０は図３に示す上記第３の実施形態の論理回路２７を用いて多入力の論理積及び論理積の否定回路を実現している。まず、多入力の論理積及び論理積の否定回路２５に入力され、論理回路２５より出力される互いに否定関係のある信号が論理回路２７の入力端子２と入力端子３（図３参照）に入力される。そして、多入力の残りの１つの信号が論理回路２７の入力端子１（図３参照）に入力される。これにより、論理回路２７より論理積及び論理積の否定が出力される。本実施形態に用いられている論理回路２７は論理回路２０、２６（図１及び図９参照）に比べると、図３にも示すように否定回路が１つ少なくなっている。
【００５３】
＜第１１の実施形態＞
次に、本発明の第１１の実施形態について説明する。図１１は本発明の第１１の実施形態を示す論理回路の回路図である。この論理回路は２つの入力信号Ａ、Ｂの論理和及び論理和の否定回路を実現した論理回路の回路図である。
【００５４】
入力端子３１より信号Ａが入力され、入力端子３２より信号Ｂが入力される。入力端子３１はＰチャネルトランジスタ３４のソースに接続されている。入力端子３２はトランジスタ３４のゲートに接続されるとともに、入力端子２はさらに否定回路４３を介してＰチャネルトランジスタ３５のゲートに接続されている。トランジスタ３４のドレインはノード４５に接続されている。トランジスタ３５のソースは電源電圧３８に接続され、ドレインはノード４５に接続されている。また、否定回路３６はノード４５の信号状態を入力してその否定を出力する。Ｐチャネルトランジスタ３７のドレインはグランドレベル３９に接続されゲートは否定回路３６の出力に接続されドレインはノード４５に接続されている。そして、否定回路３６の出力を導き出すための出力端子４０と、ノード４５の信号状態を導き出すための出力端子４１が設けられている。
【００５５】
これにより、信号Ｂが１である場合には、トランジスタ３４はオフし、トランジスタ３５はオンする。そのため、ノード４５は信号Ａの状態に関係なく電源電圧３８が導かれて１となる。したがって、出力端子４０より０が出力され、出力端子４１より１が出力される。このとき、トランジスタ３７はオフしている。
【００５６】
信号Ｂが０である場合には、トランジスタ３４はオンし、トランジスタ３５はオフする。そのため、トランジスタ３４を介して信号Ａがノード４５に送られる。例えば、信号Ａが１であるときには、出力端子４０より０が出力され、出力端子４１より１が出力される。このとき、トランジスタ３７はオフしている。また、信号Ａが０であるときには、出力端子４０より１が出力され、出力端子４１より０が出力される。このとき、トランジスタ３７はオンし、ノード４５をグランドレベル３９により０の状態に安定に保つようにしている。
【００５７】
以上のように本実施形態の論理回路によって、信号Ａ、Ｂの入力により出力端子４０より信号Ａと信号Ｂの論理和の否定が得られ、出力端子４１より信号Ａと信号Ｂの論理和が得られる。さらに、信号Ｂが１である場合にはトランジスタ７はオフしているので信号Ａの状態が短周期で多数振動する動作をしてもトランジスタ３７のソース容量での充放電電流となるので、このような状態となる期間が比較的長い場合には論理回路は低消費電力となる。
【００５８】
次に、本実施形態の論理回路と図２８に示す上記従来の論理和の否定回路との消費電流の比較を行う。ここでも、上記第１の実施形態と同様の仮定及び基準を用い評価する。すなわち、各トランジスタのソース容量、ゲート容量、ドレイン容量を同一として、それぞれの容量を基準の１とする。また、否定回路６、１３はそれぞれ図２１に示す回路を仮定して評価する。
【００５９】
図１１に示す入力端子３１の負荷容量を上述した基準に準じて計算すると、信号Ｂが０であるとき、トランジスタ３４がオンし、トランジスタ３５がオフしており、トランジスタ３４のソース容量と、トランジスタ３４のドレイン容量と、トランジスタ３５のドレイン容量と、否定回路３６を構成する２つのトランジスタ６２、６３（図２１参照）のゲート容量と、トランジスタ３７のドレイン容量であるので合計６となる。
【００６０】
また、信号Ｂが１であるときトランジスタ３４がオフしており、トランジスタ３４のソース容量だけなので１となる。また、入力端子３２の負荷容量はトランジスタ３４のゲート容量、否定回路４３を構成する２つのトランジスタ６２、６３（図２１参照）のゲート容量であるので合計３となる。
【００６１】
図２８に示す上記従来の論理和の否定回路でも、同様に、負荷容量を計算すると、入力端子１０１の負荷容量はトランジスタ１０３のゲート容量と、トランジスタ１０５のゲート容量となるので合計２となる。一方、入力端子１０２の負荷容量はトランジスタ１０４のゲート容量と、トランジスタ１０６のゲート容量となるので合計２となる。以上の結果を図２２にまとめている。ただし、第１入力、第２入力とは信号Ａ、信号Ｂをいい、上記従来の論理和の否定回路（図２６）ではそれぞれ入力端子１０１、１０２に入力される信号をいう。
【００６２】
これらの両者の回路に図２３に示すような波形の信号を入力した場合の各入力端子での充放電電流の合計を比較する。すでに説明したように第１の入力は１００回振動する波形の信号であり、第２の入力は第１の入力の振動している１００回のうちｎ回分だけ１となっていてその他のときは０である信号として評価する。
【００６３】
このとき、図１１に示す本実施形態の論理回路における入力端子３１、３２での充放電電流の合計を比較する。図１１に示す本実施形態の論理回路での入力端子１、２での充放電電流は、１容量で１回充電又は放電したときの電流を基準値の１として次式で表される。
（第２の入力が０のときの第１の入力の負荷容量）×（第２の入力が０のときの第１の入力の振動回数）＋（第２の入力が１のときの第１の入力の負荷容量）×（第２の入力が１のときの第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝６・（１００−ｎ）＋１・ｎ＋３・１＝−５ｎ＋６０３
【００６４】
また、上記従来の論理和の否定回路（図２６）における入力端子７１、７２での充放電電流は、次式で計算される。
（第１の入力の負荷容量）×（第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝２・１００＋２・１＝２０２
【００６５】
図２５は各ｎの値における上述の式の値を比較したものである。上記従来の論理和の否定回路（図２８）では、充放電電流はｎの値が大きくなるほど小さくなる。ｎが８０以下では上記従来の論理和の否定回路（図２８）よりも充放電電流が大きくなっている。ｎが８０のところで両者の充放電電流はほぼ一致し、それよりもｎが大きなところでは本実施形態の論理回路の充放電電流は上記従来の論理和の否定回路（図２８）よりも小さくなっている。ただし、トランジスタのソース容量、ゲート容量、ドレイン容量等によって両者の充放電電流は変化する。
【００６６】
したがって、本実施形態の論理回路（図１）では、第１の信号が短周期で多数振動しており、一方の第２の信号が１となっている期間が長くなっている条件では、本実施形態の論理回路（図１１）は上記従来の論理和の否定回路（図２８）よりも消費電流が小さくなり低消費電力となる。つまり、本実施形態の論理和及び論理和の否定回路は第２の信号が１であることが多く、第２の入力の振動回数が多いときに低消費電力で動作する。なお、この低消費電流の効果は、第２の信号Ｂが１であるときに第１の信号Ａの負荷容量が小さいことによるものである。
【００６７】
＜第１２の実施形態＞
次に、本発明の第１２の実施形態について説明する。図１２は本発明の第１２の実施形態を示す論理回路の回路図である。なお、図１２において図１１と同一部分については同一符号を付して説明を省略する。ただし、否定回路４３の挿入位置が上記第１１の実施形態の論理回路（図１１）とは異なっており、本実施形態では入力端子３２とトランジスタ３５のゲートとは直接に接続されており、また、入力端子３２とトランジスタ３４のゲートは否定回路３４を介して接続されている。
【００６８】
そのため、入力端子３２に入力される信号Ｂバーは本実施形態の論理回路では上記第１の実施形態の論理回路（図１）の信号Ｂの否定として処理される。したがって、信号Ｂバーの否定を信号Ｂとすると本実施形態の論理回路では、出力端子４０より信号Ａと信号Ｂの論理和の否定が出力され、出力端子４１より信号Ａと信号Ｂの論理和が出力される。この回路においても上述の第１の実施形態と同様に、入力端子３２から入力される信号Ｂバーが１である期間が比較的長期間に及びトランジスタ３４がオフし、トランジスタ３５がオンするので、入力端子３１より入力される信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００６９】
＜第１３の実施形態＞
次に、本発明の第１３の実施形態について説明する。図１３は本発明の第１３の実施形態を示す論理回路の回路図である。なお、図１３において図１１と同一部分については同一符号を付してある。本実施形態では、３つの入力端子３１、３２、３３が設けられてあり、入力端子３１より信号Ａが入力される。次に入力端子３２より信号Ｂが入力される。入力端子３３より信号Ｂとは否定関係のある信号Ｂバーが入力される。そして、入力端子３２はＮチャネルトランジスタ３４のゲートに接続され、入力端子３３はＮチャネルトランジスタ３５のゲートに接続される。
【００７０】
これにより、上記第１の実施形態（図１）や上記第２の実施形態（図２）における論理回路と同様の動作をし、出力端子３０より信号Ａと信号Ｂの論理和の否定が出力され、出力端子４１より信号Ａと信号Ｂの論理和が出力される。そのため、上記第１の実施形態と同様に、信号Ｂが０である期間が比較的長期間に及び信号Ａが短周期で多数振動する場合には低消費電力となる効果がある。
【００７１】
本実施形態では、入力信号Ａが入力端子３１に直接入力され、第２の入力信号Ｂは入力端子３２に直接入力されるとともに入力信号Ｂは否定回路を介して入力端子３３に入力されるようにすることにより上記第１の実施形態（図１）を実現できる。また、第１の入力信号Ａが入力端子４１に直接入力され、第２の入力信号Ｂバーは否定回路を介して入力端子４２に入力されるとともに、第２の入力信号Ｂバーが直接第３の入力信号に入力されるようにすることにより上記第２の実施形態（図２）を実現できる。
【００７２】
＜第１４の実施形態＞
次に、本発明の第１４の実施形態について説明する。図１４は図１１に示す上記第１の実施形態の論理回路５０を用いて３入力の論理和の否定を得るための論理回路の回路図である。本実施形態では論理回路５０に３入力のうち２信号が入力され、論理回路５０において図１における出力端子４１より出力される信号が次段の論理和の否定回路５１の一方に入力される。また、論理和の否定回路５１のもう一方には３入力のうちの残りの１つの信号が入力される。
【００７３】
これにより、３入力の論理和の否定が論理和の否定回路５１より出力される。本実施形態では、論理回路５０の一方の入力が短周期で多数振動する信号であって、他方がその振動に比べて十分に０となっている期間が長い信号である場合には、図２７に示すような上記従来の多入力の論理和の否定回路を利用した場合に比べて充放電電流が小さくなり、低消費電力となる。
【００７４】
＜第１５の実施形態＞
次に、本発明の第１５の実施形態について説明する。図１５は図１１に示す上記第１の実施形態の論理回路５０を用いた３入力の論理和回路の回路図である。本実施形態では３入力のうちの２信号が入力される論理回路５０において出力端子４１より出力される論理和の信号が次段の論理和回路５２の一方に入力される。また、論理和回路５２のもう一方には３入力のうちの残りの１つの信号が入力される。これにより、３入力の論理和が論理和回路５２より出力される。信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００７５】
＜第１６の実施形態＞
次に、本発明の第１６の実施形態について説明する。図１６は図１１に示す上記第１の実施形態の論理回路５０を用いた多入力の論理和及び論理和の否定回路の回路図である。本実施形態では多入力の論理和回路５３は図２７に示す上記従来の多入力論理和回路を利用する。論理和回路５３は上記従来の多入力の論理和の否定回路（図２７）の出力段にさらに否定回路（図２１）を付け加えることにより実現することができる。
【００７６】
そして、論理和回路５３より出力される信号が論理回路５０の一方に入力される。論理回路５２のもう一方には１つの入力信号が入力される。そして、論理回路５０より論理和と論理和の否定の出力が得られるので、図１６に示す回路全体として、多入力の論理和と論理和の否定の出力が得られる。特に、論理回路５０に入力される信号がクロックのように短周期で多数振動し、論理和回路５３より出力される信号が０である期間が比較的長期間に及ぶ場合には論理回路によって低消費電力となる効果がある。
【００７７】
＜第１７の実施形態＞
次に、本発明の第１７の実施形態について説明する。図１７は図１に示す上記第１１の実施形態の論理回路５０を用いた３入力の論理和の否定を得るための論理回路の回路図である。本実施形態では論理回路５０において図１に示す出力端子４０より出力される信号が否定回路を介して論理和の否定回路５４に入力される。また、論理和の否定回路５４のもう一方の入力は残りの１信号が入力される。これにより、３入力の論理和の否定が論理和の否定回路５４より出力される。このとき、論理回路５０の一方の入力が短周期で多数振動する信号であって、他方の入力が比較的０となっている期間が比較的長い信号である場合には低消費電力となる。
【００７８】
＜第１８の実施形態＞
次に、本発明の第１８の実施形態について説明する。図１８は図１１に示す上記第１１の実施形態の論理回路５０を用いて３入力の論理和を得るための論理回路の回路図である。３入力のうち２信号が論理回路５０に入力され、論理回路５０の出力端子４０（図１１参照）より出力される信号の否定が次段の論理和回路５４に入力される。そして、論理和回路５４の他方の入力には残りの一方の信号が入力される。これにより、３入力の論理和が出力される。
【００７９】
＜第１９の実施形態＞
次に、本発明の第１９の実施形態について説明する。図１９は図１２に示す上記第２の実施形態の論理回路５６を用いて多入力の論理和及び論理和の否定回路を実現している。まず、多入力のうち１つを除いて、図２７に示す上記従来の多入力論理和の否定回路５５に入力される。そして、論理和の否定回路５５の出力が論理回路５６の入力端子２（図１２参照）に入力される。論理回路５６の他方の入力端子１（図１２参照）には多入力の残りの１信号が入力される。論理回路５６より論理和と論理和の否定がそれぞれ出力されるので、本実施形態の論理回路は多入力の論理和と論理和の否定を出力することができる。
【００８０】
＜第２０の実施形態＞
次に、本発明の第２０の実施形態について説明する。図２０は図３に示す上記第３の実施形態の論理回路５７を用いて多入力の論理和及び論理和の否定回路を実現している。まず、多入力の論理和及び論理和の否定回路５５に入力され、論理回路５５より出力される互いに否定関係のある信号が論理回路５７の入力端子２２と入力端子３３（図１３参照）に入力される。そして、多入力の残りの１つの信号が論理回路５７の入力端子１（図１３参照）に入力される。これにより、論理回路５７より論理和及び論理和の否定が出力される。本実施形態に用いられている論理回路５７は論理回路５０、５６（図１１及び図１２参照）に比べると、図３にも示すように否定回路が１つ少なくなっている。
【００８１】
【発明の効果】
以上説明したように、請求項１に記載の論理回路では、第２の入力端子の入力状態が０、すなわち第３の入力端子の入力状態が１となるときには第１のＮチャネルトランジスタがオフし、第２のＮチャネルトランジスタがオンするのでノードの状態が第１の電圧となるので、第１の入力端子では短周期で頻繁に繰り返すような信号入力がある場合でも第１のＮチャネルトランジスタのソースでの充放電電流だけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【００８２】
また、請求項２に記載の論理回路では、上記条件とは逆に、第２の入力端子の信号状態が０、すなわち第３の入力端子の信号状態が０となるときには第１のＰチャネルトランジスタがオフし、第２のＰチャネルトランジスタがオンするのでノードの状態が第１の電圧となるので、第１の入力端子では短周期で多数振動する場合でも第１のＰチャネルトランジスタのソースでの充放電電流だけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【００８３】
また、請求項３に記載の論理回路によれば、第１及び第２の入力信号で、請求項１に記載の論理回路の構成では、第１の出力端子より第１の入力信号と第２の入力信号の論理積の否定が出力され、また、第２の出力端子より第１の入力信号と第２の入力信号の論理積が出力される。請求項２に記載の論理回路の構成では第１の出力端子より第１及び第２の論理和の否定が出力され、第２の出力端子より第１及び第２の入力信号の論理和が出力される。
【００８４】
また、請求項４に記載の論理回路によれば、第１の入力信号が入力端子に入力され、そして、第２の入力信号が否定回路を介して第２の入力端子に入力され、第２の入力信号は直接第３の入力信号に入力されるので、上述の請求項３に記載の論理回路とは第２の入力信号とは否定関係のある信号として処理される。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の論理回路の回路図である。
【図２】 本発明の第２の実施形態の論理回路の回路図である。
【図３】 本発明の第３の実施形態の論理回路の回路図である。
【図４】 本発明の第４の実施形態の論理回路の回路図である。
【図５】 本発明の第５の実施形態の論理回路の回路図である。
【図６】 本発明の第６の実施形態の論理回路の回路図である。
【図７】 本発明の第７の実施形態の論理回路の回路図である。
【図８】 本発明の第８の実施形態の論理回路の回路図である。
【図９】 本発明の第９の実施形態の論理回路の回路図である。
【図１０】 本発明の第１０の実施形態の論理回路の回路図である。
【図１１】 本発明の第１１の実施形態の論理回路の回路図である。
【図１２】 本発明の第１２の実施形態の論理回路の回路図である。
【図１３】 本発明の第１３の実施形態の論理回路の回路図である。
【図１４】 本発明の第１４の実施形態の論理回路の回路図である。
【図１５】 本発明の第１５の実施形態の論理回路の回路図である。
【図１６】 本発明の第１６の実施形態の論理回路の回路図である。
【図１７】 本発明の第１７の実施形態の論理回路の回路図である。
【図１８】 本発明の第１８の実施形態の論理回路の回路図である。
【図１９】 本発明の第１９の実施形態の論理回路の回路図である。
【図２０】 本発明の第２０の実施形態の論理回路の回路図である。
【図２１】 その論理回路の否定回路の回路図である。
【図２２】 各回路の負荷容量をまとめた表である。
【図２３】 各回路への入力波形である。
【図２４】 論理積否定回路の充放電電流を比較したグラフである。
【図２５】 論理和の否定回路の充放電電流を比較したグラフである。
【図２６】 従来の論理積の否定回路の回路図である。
【図２７】 従来の多入力の論理積の否定回路の回路図である。
【図２８】 従来の論理和の否定回路の回路図である。
【図２９】 従来の多入力の論理和の否定回路の回路図である。
【符号の説明】
１ 入力端子
２ 入力端子
３ 入力端子
４ Ｎチャネルトランジスタ
５ Ｎチャネルトランジスタ
６ 否定回路
７ Ｐチャネルトランジスタ
８ 電源電圧
９ グランドレベル
１０ 出力端子
１１ 出力端子
１３ 否定回路
１５ ノード
２０ 第１の実施形態の論理回路
２１ 論理積の否定回路
２２ 論理積回路
２４ 論理積の否定回路
２６ 第２の実施形態の論理回路
２７ 第３の実施形態の論理回路
３１ 入力端子
３２ 入力端子
３３ 入力端子
３４ Ｎチャネルトランジスタ
３５ Ｎチャネルトランジスタ
３６ 否定回路
３７ Ｐチャネルトランジスタ
３８ 電源電圧
３９ グランドレベル
４０ 出力端子
４１ 出力端子
４３ 否定回路
４５ ノード
５０ 第１の実施形態の論理回路
５１ 論理積の否定回路
５２ 論理積回路
５４ 論理積の否定回路
５６ 第２の実施形態の論理回路
５７ 第３の実施形態の論理回路
【発明の属する技術分野】
本発明はデジタル信号処理に用いられる論理回路に関する。
【０００２】
【従来の技術】
図２６は従来の２入力の論理積の否定回路の回路図である。入力端子７１、７２より２信号が論理積の否定回路に入力される。入力端子７１はＰチャネルトランジスタ７３のゲート及びＮチャネルトランジスタ７５のゲートに接続されている。一方、入力端子７２はＰチャネルトランジスタ７４のゲート及びＮチャネルトランジスタ７６のゲートに接続されている。トランジスタ７３のソースは電源電圧７７に接続されドレインは出力端子７９に接続されている。トランジスタ７４のソースは電源電圧７７に接続されドレインは出力端子７９に接続されている。トランジスタ７５のドレインは出力端子７９に接続されソースはトランジスタ７６のドレインに接続されている。そして、トランジスタ７６のソースはグランドレベル７８に接続されている。
【０００３】
これにより、入力端子７１、７２より入力される信号がともにハイレベル（以下「１」という）であるときにはトランジスタ７３、７４はともにオフし、トランジスタ７５、７６はともにオンするので出力端子７９の状態はローレベル（以下「０」という）となる。これに対して、入力端子７１、７２より入力される信号が上記条件の１となるとき以外ではトランジスタ７３、７４の少なくとも一方がオンし、トランジスタ７５、７６の少なくとも一方がオフするので出力端子７９の状態は１となる。
【０００４】
図２７は従来の３入力以上の多入力の論理積の否定回路の回路図である。入力端子８１、８２・・・８３より３以上の多信号が論路積の否定回路に入力される。入力端子８１はＰチャネルトランジスタ８４のゲート及びＮチャネルトランジスタ８７のゲートに接続されている。入力端子８２はＰチャネルトランジスタ８５のゲート及びＮチャネルトランジスタ８８のゲートに接続されている。各入力ごとに同様の構成をとり、最後に入力端子８３はＰチャネルトランジスタ８６のゲート及びＮチャネルトランジスタ８９のゲートに接続されている。
【０００５】
トランジスタ８４のソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。トランジスタ８５のソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。同様に、各入力について設けられているＰチャネルトランジスタのソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。そして、トランジスタ８６のソースは電源電圧９０に接続されドレインは出力端子９２に接続されている。
【０００６】
トランジスタ８７のドレインは出力端子９２に接続されソースはトランジスタ８８のソースに接続されている。同様に、各入力に設けられているＮチャネルトランジスタは直列となるように接続されている。そして、トランジスタ８９のソースはグランドレベル９１に接続されている。
【０００７】
これにより、入力端子８１、８２・・・８３より入力される信号がすべて１であるときにはトランジスタ８４、８５・・・８６はすべてオフし、トランジスタ８７、８８・・・８９はすべてオンするので出力端子９２の状態は０となる。これに対して、入力端子８１、８２・・・８３より入力される信号が上記条件のようにすべて１となるとき以外ではトランジスタ８４、８５・・・８６の少なくとも１つがオンし、トランジスタ８７、８８・・・８９の少なくとも１つがオフするので出力端子９２の状態は１となる。
【０００８】
図２８は従来の２入力の論理和の否定回路の回路図である。入力端子１０１、１０２より２信号が論理和の否定回路に入力される。入力端子１０１はＰチャネルトランジスタ１０３のゲート及びＮチャネルトランジスタ１０５のゲートに接続されている。一方、入力端子１０２はＰチャネルトランジスタ１０４のゲート及びＮチャネルトランジスタ１０６のゲートに接続されている。トランジスタ１０４のソースは電源電圧１０７に接続され、ドレインはトランジスタ１０３のソースにグランドレベル１０８に接続されている。トランジスタ１０３のドレインは出力端子１０９に接続されている。トランジスタ１０５のドレインは出力端子１０９に接続されソースはグランドレベル１０８に接続されている。一方、トランジスタ１０６のドレインは出力端子１０９に接続されソースはグランドレベル１０８に接続されている。
【０００９】
これにより、入力端子１０１、１０２より入力される信号がともに０であるときにトランジスタ１０３、１０４がともにオンし、トランジスタ１０５、１０６がともにオフするので出力端子１０９の状態は１となる。これに対して入力端子１０１、１０２より入力される信号が上述のようにともに１となるとき以外ではトランジスタ１０３、１０４の少なくとも一方がオフし、トランジスタ１０５、１０６の少なくとも一方がオンするので出力端子１０９の状態は０となる。
【００１０】
図２９は従来の３入力以上の多入力の論理和の否定回路の回路図である。入力端子１１１、１１２・・・１１３より３以上の多信号が論理和の否定回路に入力される。入力端子１１１はＰチャネルトランジスタ１１４のゲート及びＮチャネルトランジスタ１１７のゲートに接続されている。入力端子１１２はＰチャネルトランジスタ１１５のゲート及びＮチャネルトランジスタ１１８のゲートに接続されている。同様に、各入力ごとに同様の構成をとり最後に、入力端子１１３はＰチャネルトランジスタ１１６のゲート及びＮチャネルトランジスタ１１９のゲートに接続されている。
【００１１】
トランジスタ１１６のソースは電源電圧１２０に接続されドレインは次段のＰチャネルトランジスタのソースに接続されている。同様に各入力に設けられているＰチャネルトランジスタは直列となるように接続され、トランジスタ１１５のドレインはトランジスタ１１４のソースに接続されている。トランジスタ１１４のドレインは出力端子１２２に接続されている。トランジスタ１１７のドレインは出力端子１２２に接続されソースはグランドレベル１１１に接続されている。トランジスタ１１８のドレインは出力端子１２２に接続されソースはグランドレベル１１１に接続されている。同様に、各入力について設けられているＮチャネルトランジスタのドレインは出力端子１２２に接続されソースはグランドレベル１１１に接続され、最後にトランジスタ１１９の出力端子１２２にグランドレベル１１１に接続されている。
【００１２】
これにより、入力端子１１１、１１２・・・１１３より入力される信号がすべて０であるときにトランジスタ１１４、１１５・・・１１６がすべてオンし、トランジスタ１１７、１１８・・・１１９がすべてオフするので出力端子１２２の状態は１となる。これに対して、入力端子１１１、１１２・・・１１３より入力される信号が上記条件のようにすべて０となるとき以外ではトランジスタ１１４、１１５・・・１１６の少なくとも１つがオフし、トランジスタ１１７、１１８・・・１１９の少なくとも１つがオンするので出力端子１２２の状態は０となる。
【００１３】
以上図２６〜図２９に示す論理回路では、例えば図２６に示す論理積の否定回路では入力端子７１が２つのトランジスタ７３、７５の各ゲートに接続されているように、いずれの回路においても１つの入力端子は２つのトランジスタの各ゲートに接続されている構成となっている。
【００１４】
【発明が解決しようとする課題】
ところが、実際の論理回路では、例えば図２６に示す論理積の否定回路では入力端子７１、７２の信号入力が平均的に１と０に変化するものでなく、例えば一方の入力端子７１に入力される信号に１が多く、他方の入力端子７２に入力される信号が短周期で多数振動する場合がある。この場合、各入力端子７１、７２は２個のトランジスタのゲートに接続されているので各信号の１と０の切り替わり時に各ゲートの容量に充放電電流が流れるため、消費電流が多く流れるという問題があった。
【００１５】
本発明は上記課題を解決するもので、上述のように例えば入力信号の一方が１又は０の状態が比較的長期間に及び、もう一方が短周期で多数振動する場合に、充放電電流が少なくて済む論理回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の構成では、第１の入力端子と、第２の入力端子と、前記第２の入力端子に入力される信号とは否定関係のある信号が入力される第３の入力端子と、ソースが前記第１の入力端子に接続されゲートが前記第２の入力端子に接続されドレインがノードに接続されている第１のＮチャネルトランジスタと、ソースが第１の電圧に接続されゲートが前記第３の入力端子に接続されドレインが前記ノードに接続されている第２のＮチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第２の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているＰチャネルトランジスタと、前記否定回路の出力を導き出すための第１の出力端子と、前記ノードの信号状態を導き出すための第２の出力端子とを備えるようにしている。
【００１７】
このような構成によると、論理回路では第２の入力端子と第３の入力端子に互いに否定関係のある信号が入力される。例えば、第１の電圧はグランドレベルであり、第２の電圧は電源電圧である。第２の入力端子では０（グランドレベル）、すなわち第３の入力端子では１（電源電圧）が入力されるときには第１のＮチャネルトランジスタはオフし、第２のＮチャネルトランジスタはオンする。そのため、ノードの状態はグランドレベルに固定されるので、第１の入力端子に入力される信号の状態に関係なく前記否定回路を介して第１の出力端子より１が出力され、一方、第２の出力端子ではノードから直接に０が出力される。一方、第２の入力端子では１すなわち第３の入力端子では０が入力されるときには第１のＮチャネルトランジスタがオンし、第２のＮチャネルトランジスタがオフするので、第１の入力端子より入力される信号が前記第１のＮチャネルトランジスタを介して前記ノードに送られ、ノードの状態に応じた信号が出力端子１、出力端子２より出力される。したがって、第２の入力端子が０すなわち第３の入力端子が１となるときには、入力端子１より入力される信号が、短周期で多数振動するときにも第１のトランジスタのソースでの容量による充放電電流が流れるだけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【００１８】
また、本発明の第２の構成では、第１の入力端子と、第２の入力端子と、前記第２の入力端子に入力される信号とは否定関係のある信号が入力される第３の入力端子と、ソースが前記第１の入力端子に接続されゲートが前記第２の入力端子に接続されドレインがノードに接続されている第１のＰチャネルトランジスタと、ソースが第１の電圧に接続されゲートが前記第３の入力端子に接続されドレインが前記ノードに接続されている第２のＰチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第２の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているＮチャネルトランジスタと、前記否定回路の出力を導き出すための第１の出力端子と、前記ノードの信号状態を導き出すための第２の出力端子とを備えるようにしている。
【００１９】
このような構成によると、例えば第１の電圧は電源電圧で第２の電圧はグランドレベルであり、上記構成とは逆に、第２の入力端子では１、すなわち第３の入力端子では０が入力されるとき、第１のＰチャネルトランジスタはオフし、第２のＰチャネルトランジスタはオンする。そのため、ノードの状態は電源電圧によって１となり、否定回路を介して第１の出力端子より０が出力され、一方、第２の出力端子ではノードから直接１が出力される。
【００２０】
また、本発明の第３の構成では、上記第１の構成又は上記第２の構成において、第１の入力信号は前記第１の入力端子に直接入力され、第２の入力信号は前記第２の入力端子に直接入力されるとともに否定回路を介して前記第３の入力端子に入力されるようにしている。
【００２１】
このような構成によると、論理回路は２信号が入力されるようになっており、上記第１の構成の場合では、第１の入力信号は第１の入力端子に、第２の入力信号は直接第２の入力端子に、また第２の入力信号は否定回路を介して第３の入力端子に入力される。これにより、第１の出力端子では前記第１、第２の入力信号の論理積の否定が出力され、第２の出力端子では前記第１、第２の入力端子の論理積が出力される。一方、上記第２の構成では第１の出力端子より第１、第２の入力信号の論理和の否定が出力され、第２の出力端子より第１、第２の入力信号の論理和が出力される。
【００２２】
また、本発明の第４の構成では、上記第１の構成又は上記第２の構成において、さらに、第１の入力信号は前記第１の入力端子に直接入力され、第２の入力信号は否定回路を介して前記第２の入力端子に入力されるとともに第３の入力端子には直接入力されるようにしている。
【００２３】
このような構成によると、論理回路は第２、第３の入力端子に入力される信号が上記第３の構成とは、否定関係のある信号が入力されるようになっており、第２の信号の否定したものについて上記第３の構成と同様に動作する。
【００２４】
【発明の実施の形態】
＜第１の実施形態＞
以下、本発明の実施形態について説明する。図１は本発明の第１の実施形態を示す論理回路の回路図である。この論理回路は２つの入力信号Ａ、Ｂの論理積回路及び論理積の否定回路を実現した回路図である。
【００２５】
入力端子１より信号Ａが入力され、入力端子２より信号Ｂが入力される。入力端子１はＮチャネルトランジスタ４のソースに接続されている。一方、入力端子２はトランジスタ４のゲートに接続されるとともに、入力端子２はさらに否定回路１３を介してＮチャネルトランジスタ５のゲートに接続されている。トランジスタ４のドレインはノード１５に接続されている。また、トランジスタ５のドレインはノード１５に接続されソースはグランドレベル９に接続されている。
【００２６】
否定回路６はノード１５の信号状態を入力してその否定を出力する。Ｐチャネルトランジスタ７のソースは電源電圧８に接続されゲートは否定回路６の出力に接続されドレインはノード１５に接続されている。そして、否定回路６の出力を導き出すための出力端子１０と、ノード１５の状態を導き出すための出力端子１１が設けられている。
【００２７】
これにより、信号Ｂが０である場合には、トランジスタ４はオフし、トランジスタ５はオンする。そのため、ノード１５は信号Ａの状態に関係なくグランドレベル９となる。したがって、出力端子１０より１が出力され、出力端子１１より０が出力される。このとき、トランジスタ７はオフしている。
【００２８】
一方、信号Ｂが１である場合には、トランジスタ４はオンし、トランジスタ５はオフする。そのため、トランジスタ４を介してと信号Ａがノード１５に送られる。例えば、信号Ａが０であるときには、出力端子１０より１が出力され、出力端子１１より０が出力される。このとき、トランジスタ７はオフしている。また、信号Ａが１であるときには、出力端子１０より０が出力され、出力端子１１より１が出力される。このとき、トランジスタ７はオンし、ノード１５を電源電圧８により１の状態に安定に保つようにしている。
【００２９】
以上のように本実施形態の論理回路によって、信号Ａ、Ｂの入力により出力端子１０より信号Ａと信号Ｂの論理積の否定が得られ、出力端子１１より信号Ａと信号Ｂの論理積が得られる。さらに、信号Ｂが０である場合にはトランジスタ４はオフしているので信号Ａの状態が短周期で多数振動してもトランジスタ４のソース容量での充放電電流となるので、このような状態となる期間が比較的長い場合には論理回路は低消費電力となる。
【００３０】
次に、本実施形態の論理回路と図２６に示す上記従来の論理積の否定回路との消費電流の比較を行う。ここでは、簡単のために各トランジスタのソース容量、ゲート容量、ドレイン容量を同一として、それぞれの容量を基準の１とする。また、否定回路６、１３はそれぞれ図２１に示す回路を仮定して評価する。
【００３１】
すなわち、図２１において、否定回路の入力端子６１はＰチャネルトランジスタ６２のゲートと、Ｎチャネルトランジスタ６３のゲートに接続されている。トランジスタ６２のソースは電源電圧６４に接続されドレインは出力端子６６に接続されている。トランジスタ６３のドレインは出力端子６６に接続されソースはグランドレベル６５に接続されている。これにより、否定回路は入力端子６１に入力された信号の否定を出力端子６６より出力する。
【００３２】
図１の論理回路において、入力端子１の負荷容量を上記基準に準じて計算すると、信号Ｂが０であるときトランジスタ４がオフしているのでトランジスタ４のソース容量だけとなるため１となる。一方、信号Ｂが１であるときトランジスタ４は１でトランジスタ５はオフするので負荷容量はトランジスタ４のソース容量と、トランジスタ４のドレイン容量と、トランジスタ５のドレイン容量と、否定回路６を構成する２つのトランジスタ６２、６３（図２１参照）の各ゲート容量と、トランジスタ７のドレイン容量であるので合計６となる。また、入力端子２の負荷容量はトランジスタ４のゲート容量、否定回路１３を構成する２つのトランジスタ６２、６３（図２１参照）の各ゲート容量なので合計３となる。
【００３３】
図２６に示す上記従来の論理積の否定回路でも、同様に、負荷容量を計算すると、入力端子７１の負荷容量はトランジスタ７３のゲート容量と、トランジスタ７５のゲート容量となるので合計２となる。一方、入力端子７２の負荷容量はトランジスタ７４のゲート容量と、トランジスタ７６のゲート容量なので合計２となる。以上の結果を図２２にまとめている。ただし、第１入力、第２入力とは信号Ａ、信号Ｂをいい、上記従来の論理積の否定回路（図２６）ではそれぞれ入力端子７１、７２に入力される信号をいう。
【００３４】
これらの両者の回路に図２３に示すような波形の信号を入力した場合の入力端子での充放電電流の合計を比較する。第１の入力は１００回振動する波形の信号であり、第２の入力は第１の入力の振動している１００回のうちｎ回分だけ１となっていてその他のときは０である信号である。例えば、第１入力はクロック入力である。
【００３５】
このとき、図１に示す本実施形態の論理回路における入力端子での充放電電流の合計を比較する。図１に示す本実施形態の論理回路での入力端子１、２での充放電電流は、１容量で１回充放電したときの電流を基準値の１として次式で表される。
（第２の入力が０のときの第１の入力の負荷容量）×（第２の入力が０のときの第１の入力の振動回数）＋（第２の入力が１のときの第１の入力の負荷容量）×（第２の入力が１のときの第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝１・（１００−ｎ）＋６・ｎ＋３・１＝５ｎ＋１０３
【００３６】
また、上記従来の論理積の否定回路（図２６）における入力端子７１、７２での充放電電流は、次式で計算される。
（第１の入力の負荷容量）×（第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝２・１００＋２・１＝２０２
【００３７】
図２４は各ｎの値における上述の式の値を比較したものである。図２４に示すように、上記従来の論理積の否定回路（図２６）では、ｎの値に関係なく充放電電流は一定であるが、本実施形態の論理回路（図１）では、充放電電流はｎの値が小さくなるほど小さくなる。ｎが１９以下では上記従来の論理積の否定回路（図２６）よりも本実施形態の論理回路（図１）のほうが充放電電流が小さくなっている。そして、ｎが２０のところで両者の充放電電流がほぼ一致し、それよりもｎが大きいところでは回路の充放電電流は上記従来の論理積の否定回路（図２６）よりも大きくなっている。ただし、トランジスタのソース容量、ゲート容量、ドレイン容量の一致等を仮定しているのでこれらの容量が変化する場合には両者の充放電電流は変化する。
【００３８】
したがって、本実施形態の論理回路（図１）では、第１の信号が短周期で多数振動しており、かつ第２の信号が０となっている期間が比較的長期間に及ぶ条件では、本実施形態の論理回路（図１）は上記従来の論理積の否定回路（図２６）よりも充放電電流が小さくなり低消費電力となる。つまり、本実施形態の論理積及び論理積の否定回路は第２の信号が０であることが多く、第１の入力の振動回数が多いときに低消費電力で動作する。なお、この低消費電力の効果は、第２の信号が０であるときに第１の信号の負荷容量が小さいことによるものである。
【００３９】
＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。図２は本発明の第２の実施形態を示す論理回路の回路図である。なお、図２において図１と同一部分については同一符号を付して説明を省略する。ただし、否定回路１３の挿入位置が上記第１の実施形態の論理回路（図１）とは異なっており、入力端子２とトランジスタ５のゲートとは直接に接続され、また、入力端子２とトランジスタ４のゲートは否定回路１３を介して接続されている。そして、入力端子２より信号Ｂバーが入力されるものとする。
【００４０】
そのため、入力端子２に入力される信号Ｂバーは本実施形態の論理回路では上記第１の実施形態の論理回路（図１）の信号Ｂの否定として処理される。したがって、信号Ｂバーの否定を信号Ｂとすると本実施形態の論理回路では、出力端子１０より入力端子１より入力される信号Ａと信号Ｂの論理積の否定が出力され、出力端子１１より信号Ａと信号Ｂの論理積が出力される。この回路においても上述の第１の実施形態と同様に、入力端子２から入力される信号Ｂバーが１である期間が比較的長期間に及ぶ場合にはトランジスタ４がオフし、トランジスタ５がオンするので、入力端子１より入力される信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００４１】
＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。図３は本発明の第３の実施形態を示す論理回路の回路図である。なお、図３において図１と同一部分については同一符号を付してある。本実施形態では、３つの入力端子１、２、３が設けられてあり、入力端子１より信号Ａが入力される。次に入力端子２より信号Ｂが入力される。入力端子３より信号Ｂとは否定関係のある信号Ｂバーが入力される。そして、入力端子２はＮチャネルトランジスタ４のゲートに接続され、入力端子３はＮチャネルトランジスタ５のゲートに接続される。
【００４２】
これにより、上記第１の実施形態（図１）や上記第２の実施形態（図２）における論理回路と同様の動作をし、出力端子１０より信号Ａと信号Ｂの論理積の否定が出力され、出力端子１１より信号Ａと信号Ｂの論理積が出力される。そのため、上記第１の実施形態と同様に、信号Ｂが０である期間が比較的長期間に及び信号Ａが短周期で多数振動する場合には低消費電力となる効果がある。
【００４３】
本実施形態では、入力信号Ａが入力端子１に直接入力され、第２の入力信号Ｂは入力端子２に直接入力されるとともに入力信号Ｂは否定回路を介して入力端子３に入力されるようにすることにより上記第１の実施形態（図１）を実現できる。また、第１の入力信号Ａが入力端子１に直接入力され、第２の入力信号Ｂバーは否定回路を介して入力端子２に入力されるとともに、第２の入力信号Ｂバーが直接入力端子３に入力されるようにすることにより上記第２の実施形態（図２）を実現できる。
【００４４】
＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。図４は図１に示す上記第１の実施形態の論理回路２０を用いて３入力の論理積の否定を得るための論理回路の回路図である。本実施形態では論理回路２０に３入力のうち２信号が入力され、論理回路２０において図１における出力端子１１より出力される信号が次段の論理積の否定回路２１の一方に入力される。また、論理積の否定回路２１のもう一方には３入力のうちの残りの１つの信号が入力される。
【００４５】
これにより、３入力の論理積の否定が論理積の否定回路２１より出力される。本実施形態では、論理回路２０の一方の入力が短周期で多数振動する信号であって、他方がその振動に比べて十分に０となっている期間が長い信号である場合には、図２７に示すような上記従来の多入力の論理積の否定回路を利用した場合に比べて充放電電流が小さくなり、低消費電力となる。
【００４６】
＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。図５は図１に示す上記第１の実施形態の論理回路２０を用いた３入力の論理積回路の回路図である。本実施形態では３入力のうちの２信号が入力される論理回路２０において出力端子１１より出力される信号が次段の論理積回路２２の一方に入力される。また、論理積回路２２のもう一方には３入力のうちの残りの１つの信号が入力される。これにより、３入力の論理積が論理積回路２２より出力される。信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００４７】
＜第６の実施形態＞
次に、本発明の第６の実施形態について説明する。図６は図１に示す上記第１の実施形態の論理回路２０を用いた多入力の論理積及び論理積の否定回路の回路図である。本実施形態では多入力の論理積回路２３は図２７に示す上記従来の多入力論理積回路を利用する。論理積回路２３は上記従来の多入力の論理積の否定回路（図２７）の出力段にさらに否定回路（図２１）を付け加えることにより実現することができる。
【００４８】
そして、論理積回路２３より出力される信号が論理回路２０の一方に入力される。論理回路２０のもう一方には残りの１つの入力信号が入力される。そして、論理回路２０より論理積と論理積の否定の出力が得られるので、図６に示す回路全体として、多入力の論理積と論理積の否定の出力が得られる。特に、論理回路２０に入力される信号がクロックのように短周期で多数振動し、論理積回路２３より出力される信号が０である期間が比較的長期間に及ぶ場合には論理回路によって低消費電力となる効果がある。
【００４９】
＜第７の実施形態＞
次に、本発明の第７の実施形態について説明する。図７は図１に示す上記第１の実施形態の論理回路２０を用いた３入力の論理積の否定を得るための論理回路の回路図である。本実施形態では論理回路２０において図１に示す出力端子１０より出力される信号が否定回路を介して論理積の否定回路２４に入力される。また、論理積の否定回路２４のもう一方の入力は残りの１信号が入力される。これにより、３入力の論理積の否定が論理積の否定回路２４より出力される。このとき、論理回路２０の一方の入力が短周期で多数振動する信号であって、他方の入力が比較的０となっている期間が比較的長い信号である場合には低消費電力となる。
【００５０】
＜第８の実施形態＞
次に、本発明の第８の実施形態について説明する。図８は図１に示す上記第１の実施形態の論理回路２０を用いて３入力の論理積を得るための論理回路の回路図である。３入力のうち２信号が論理回路２０に入力され、論理回路２０の出力端子１０（図１参照）より出力される信号が否定回路を介して次段の論理積回路２４に入力される。そして、論理積回路２４の他方の入力には残りの一方の信号が入力される。これにより、３入力の論理積が出力される。
【００５１】
＜第９の実施形態＞
次に、本発明の第９の実施形態について説明する。図９は図２に示す上記第２の実施形態の論理回路２６を用いて多入力の論理積及び論理積の否定回路を実現している。まず、多入力のうち１つを除いて、図２７に示す上記従来の多入力論理積の否定回路２５に入力される。そして、論理積の否定回路２５の出力が論理回路２６の入力端子２（図２参照）に入力される。論理回路２６の他方の入力端子１（図２参照）には多入力の残りの１信号が入力される。論理回路２６より論理積と論理積の否定がそれぞれ出力されるので、本実施形態の論理回路は多入力の論理積と論理積の否定を出力することができる。
【００５２】
＜第１０の実施形態＞
次に、本発明の第１０の実施形態について説明する。図１０は図３に示す上記第３の実施形態の論理回路２７を用いて多入力の論理積及び論理積の否定回路を実現している。まず、多入力の論理積及び論理積の否定回路２５に入力され、論理回路２５より出力される互いに否定関係のある信号が論理回路２７の入力端子２と入力端子３（図３参照）に入力される。そして、多入力の残りの１つの信号が論理回路２７の入力端子１（図３参照）に入力される。これにより、論理回路２７より論理積及び論理積の否定が出力される。本実施形態に用いられている論理回路２７は論理回路２０、２６（図１及び図９参照）に比べると、図３にも示すように否定回路が１つ少なくなっている。
【００５３】
＜第１１の実施形態＞
次に、本発明の第１１の実施形態について説明する。図１１は本発明の第１１の実施形態を示す論理回路の回路図である。この論理回路は２つの入力信号Ａ、Ｂの論理和及び論理和の否定回路を実現した論理回路の回路図である。
【００５４】
入力端子３１より信号Ａが入力され、入力端子３２より信号Ｂが入力される。入力端子３１はＰチャネルトランジスタ３４のソースに接続されている。入力端子３２はトランジスタ３４のゲートに接続されるとともに、入力端子２はさらに否定回路４３を介してＰチャネルトランジスタ３５のゲートに接続されている。トランジスタ３４のドレインはノード４５に接続されている。トランジスタ３５のソースは電源電圧３８に接続され、ドレインはノード４５に接続されている。また、否定回路３６はノード４５の信号状態を入力してその否定を出力する。Ｐチャネルトランジスタ３７のドレインはグランドレベル３９に接続されゲートは否定回路３６の出力に接続されドレインはノード４５に接続されている。そして、否定回路３６の出力を導き出すための出力端子４０と、ノード４５の信号状態を導き出すための出力端子４１が設けられている。
【００５５】
これにより、信号Ｂが１である場合には、トランジスタ３４はオフし、トランジスタ３５はオンする。そのため、ノード４５は信号Ａの状態に関係なく電源電圧３８が導かれて１となる。したがって、出力端子４０より０が出力され、出力端子４１より１が出力される。このとき、トランジスタ３７はオフしている。
【００５６】
信号Ｂが０である場合には、トランジスタ３４はオンし、トランジスタ３５はオフする。そのため、トランジスタ３４を介して信号Ａがノード４５に送られる。例えば、信号Ａが１であるときには、出力端子４０より０が出力され、出力端子４１より１が出力される。このとき、トランジスタ３７はオフしている。また、信号Ａが０であるときには、出力端子４０より１が出力され、出力端子４１より０が出力される。このとき、トランジスタ３７はオンし、ノード４５をグランドレベル３９により０の状態に安定に保つようにしている。
【００５７】
以上のように本実施形態の論理回路によって、信号Ａ、Ｂの入力により出力端子４０より信号Ａと信号Ｂの論理和の否定が得られ、出力端子４１より信号Ａと信号Ｂの論理和が得られる。さらに、信号Ｂが１である場合にはトランジスタ７はオフしているので信号Ａの状態が短周期で多数振動する動作をしてもトランジスタ３７のソース容量での充放電電流となるので、このような状態となる期間が比較的長い場合には論理回路は低消費電力となる。
【００５８】
次に、本実施形態の論理回路と図２８に示す上記従来の論理和の否定回路との消費電流の比較を行う。ここでも、上記第１の実施形態と同様の仮定及び基準を用い評価する。すなわち、各トランジスタのソース容量、ゲート容量、ドレイン容量を同一として、それぞれの容量を基準の１とする。また、否定回路６、１３はそれぞれ図２１に示す回路を仮定して評価する。
【００５９】
図１１に示す入力端子３１の負荷容量を上述した基準に準じて計算すると、信号Ｂが０であるとき、トランジスタ３４がオンし、トランジスタ３５がオフしており、トランジスタ３４のソース容量と、トランジスタ３４のドレイン容量と、トランジスタ３５のドレイン容量と、否定回路３６を構成する２つのトランジスタ６２、６３（図２１参照）のゲート容量と、トランジスタ３７のドレイン容量であるので合計６となる。
【００６０】
また、信号Ｂが１であるときトランジスタ３４がオフしており、トランジスタ３４のソース容量だけなので１となる。また、入力端子３２の負荷容量はトランジスタ３４のゲート容量、否定回路４３を構成する２つのトランジスタ６２、６３（図２１参照）のゲート容量であるので合計３となる。
【００６１】
図２８に示す上記従来の論理和の否定回路でも、同様に、負荷容量を計算すると、入力端子１０１の負荷容量はトランジスタ１０３のゲート容量と、トランジスタ１０５のゲート容量となるので合計２となる。一方、入力端子１０２の負荷容量はトランジスタ１０４のゲート容量と、トランジスタ１０６のゲート容量となるので合計２となる。以上の結果を図２２にまとめている。ただし、第１入力、第２入力とは信号Ａ、信号Ｂをいい、上記従来の論理和の否定回路（図２６）ではそれぞれ入力端子１０１、１０２に入力される信号をいう。
【００６２】
これらの両者の回路に図２３に示すような波形の信号を入力した場合の各入力端子での充放電電流の合計を比較する。すでに説明したように第１の入力は１００回振動する波形の信号であり、第２の入力は第１の入力の振動している１００回のうちｎ回分だけ１となっていてその他のときは０である信号として評価する。
【００６３】
このとき、図１１に示す本実施形態の論理回路における入力端子３１、３２での充放電電流の合計を比較する。図１１に示す本実施形態の論理回路での入力端子１、２での充放電電流は、１容量で１回充電又は放電したときの電流を基準値の１として次式で表される。
（第２の入力が０のときの第１の入力の負荷容量）×（第２の入力が０のときの第１の入力の振動回数）＋（第２の入力が１のときの第１の入力の負荷容量）×（第２の入力が１のときの第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝６・（１００−ｎ）＋１・ｎ＋３・１＝−５ｎ＋６０３
【００６４】
また、上記従来の論理和の否定回路（図２６）における入力端子７１、７２での充放電電流は、次式で計算される。
（第１の入力の負荷容量）×（第１の入力の振動回数）＋（第２の入力の負荷容量）×（第２の入力の振動回数）＝２・１００＋２・１＝２０２
【００６５】
図２５は各ｎの値における上述の式の値を比較したものである。上記従来の論理和の否定回路（図２８）では、充放電電流はｎの値が大きくなるほど小さくなる。ｎが８０以下では上記従来の論理和の否定回路（図２８）よりも充放電電流が大きくなっている。ｎが８０のところで両者の充放電電流はほぼ一致し、それよりもｎが大きなところでは本実施形態の論理回路の充放電電流は上記従来の論理和の否定回路（図２８）よりも小さくなっている。ただし、トランジスタのソース容量、ゲート容量、ドレイン容量等によって両者の充放電電流は変化する。
【００６６】
したがって、本実施形態の論理回路（図１）では、第１の信号が短周期で多数振動しており、一方の第２の信号が１となっている期間が長くなっている条件では、本実施形態の論理回路（図１１）は上記従来の論理和の否定回路（図２８）よりも消費電流が小さくなり低消費電力となる。つまり、本実施形態の論理和及び論理和の否定回路は第２の信号が１であることが多く、第２の入力の振動回数が多いときに低消費電力で動作する。なお、この低消費電流の効果は、第２の信号Ｂが１であるときに第１の信号Ａの負荷容量が小さいことによるものである。
【００６７】
＜第１２の実施形態＞
次に、本発明の第１２の実施形態について説明する。図１２は本発明の第１２の実施形態を示す論理回路の回路図である。なお、図１２において図１１と同一部分については同一符号を付して説明を省略する。ただし、否定回路４３の挿入位置が上記第１１の実施形態の論理回路（図１１）とは異なっており、本実施形態では入力端子３２とトランジスタ３５のゲートとは直接に接続されており、また、入力端子３２とトランジスタ３４のゲートは否定回路３４を介して接続されている。
【００６８】
そのため、入力端子３２に入力される信号Ｂバーは本実施形態の論理回路では上記第１の実施形態の論理回路（図１）の信号Ｂの否定として処理される。したがって、信号Ｂバーの否定を信号Ｂとすると本実施形態の論理回路では、出力端子４０より信号Ａと信号Ｂの論理和の否定が出力され、出力端子４１より信号Ａと信号Ｂの論理和が出力される。この回路においても上述の第１の実施形態と同様に、入力端子３２から入力される信号Ｂバーが１である期間が比較的長期間に及びトランジスタ３４がオフし、トランジスタ３５がオンするので、入力端子３１より入力される信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００６９】
＜第１３の実施形態＞
次に、本発明の第１３の実施形態について説明する。図１３は本発明の第１３の実施形態を示す論理回路の回路図である。なお、図１３において図１１と同一部分については同一符号を付してある。本実施形態では、３つの入力端子３１、３２、３３が設けられてあり、入力端子３１より信号Ａが入力される。次に入力端子３２より信号Ｂが入力される。入力端子３３より信号Ｂとは否定関係のある信号Ｂバーが入力される。そして、入力端子３２はＮチャネルトランジスタ３４のゲートに接続され、入力端子３３はＮチャネルトランジスタ３５のゲートに接続される。
【００７０】
これにより、上記第１の実施形態（図１）や上記第２の実施形態（図２）における論理回路と同様の動作をし、出力端子３０より信号Ａと信号Ｂの論理和の否定が出力され、出力端子４１より信号Ａと信号Ｂの論理和が出力される。そのため、上記第１の実施形態と同様に、信号Ｂが０である期間が比較的長期間に及び信号Ａが短周期で多数振動する場合には低消費電力となる効果がある。
【００７１】
本実施形態では、入力信号Ａが入力端子３１に直接入力され、第２の入力信号Ｂは入力端子３２に直接入力されるとともに入力信号Ｂは否定回路を介して入力端子３３に入力されるようにすることにより上記第１の実施形態（図１）を実現できる。また、第１の入力信号Ａが入力端子４１に直接入力され、第２の入力信号Ｂバーは否定回路を介して入力端子４２に入力されるとともに、第２の入力信号Ｂバーが直接第３の入力信号に入力されるようにすることにより上記第２の実施形態（図２）を実現できる。
【００７２】
＜第１４の実施形態＞
次に、本発明の第１４の実施形態について説明する。図１４は図１１に示す上記第１の実施形態の論理回路５０を用いて３入力の論理和の否定を得るための論理回路の回路図である。本実施形態では論理回路５０に３入力のうち２信号が入力され、論理回路５０において図１における出力端子４１より出力される信号が次段の論理和の否定回路５１の一方に入力される。また、論理和の否定回路５１のもう一方には３入力のうちの残りの１つの信号が入力される。
【００７３】
これにより、３入力の論理和の否定が論理和の否定回路５１より出力される。本実施形態では、論理回路５０の一方の入力が短周期で多数振動する信号であって、他方がその振動に比べて十分に０となっている期間が長い信号である場合には、図２７に示すような上記従来の多入力の論理和の否定回路を利用した場合に比べて充放電電流が小さくなり、低消費電力となる。
【００７４】
＜第１５の実施形態＞
次に、本発明の第１５の実施形態について説明する。図１５は図１１に示す上記第１の実施形態の論理回路５０を用いた３入力の論理和回路の回路図である。本実施形態では３入力のうちの２信号が入力される論理回路５０において出力端子４１より出力される論理和の信号が次段の論理和回路５２の一方に入力される。また、論理和回路５２のもう一方には３入力のうちの残りの１つの信号が入力される。これにより、３入力の論理和が論理和回路５２より出力される。信号Ａが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【００７５】
＜第１６の実施形態＞
次に、本発明の第１６の実施形態について説明する。図１６は図１１に示す上記第１の実施形態の論理回路５０を用いた多入力の論理和及び論理和の否定回路の回路図である。本実施形態では多入力の論理和回路５３は図２７に示す上記従来の多入力論理和回路を利用する。論理和回路５３は上記従来の多入力の論理和の否定回路（図２７）の出力段にさらに否定回路（図２１）を付け加えることにより実現することができる。
【００７６】
そして、論理和回路５３より出力される信号が論理回路５０の一方に入力される。論理回路５２のもう一方には１つの入力信号が入力される。そして、論理回路５０より論理和と論理和の否定の出力が得られるので、図１６に示す回路全体として、多入力の論理和と論理和の否定の出力が得られる。特に、論理回路５０に入力される信号がクロックのように短周期で多数振動し、論理和回路５３より出力される信号が０である期間が比較的長期間に及ぶ場合には論理回路によって低消費電力となる効果がある。
【００７７】
＜第１７の実施形態＞
次に、本発明の第１７の実施形態について説明する。図１７は図１に示す上記第１１の実施形態の論理回路５０を用いた３入力の論理和の否定を得るための論理回路の回路図である。本実施形態では論理回路５０において図１に示す出力端子４０より出力される信号が否定回路を介して論理和の否定回路５４に入力される。また、論理和の否定回路５４のもう一方の入力は残りの１信号が入力される。これにより、３入力の論理和の否定が論理和の否定回路５４より出力される。このとき、論理回路５０の一方の入力が短周期で多数振動する信号であって、他方の入力が比較的０となっている期間が比較的長い信号である場合には低消費電力となる。
【００７８】
＜第１８の実施形態＞
次に、本発明の第１８の実施形態について説明する。図１８は図１１に示す上記第１１の実施形態の論理回路５０を用いて３入力の論理和を得るための論理回路の回路図である。３入力のうち２信号が論理回路５０に入力され、論理回路５０の出力端子４０（図１１参照）より出力される信号の否定が次段の論理和回路５４に入力される。そして、論理和回路５４の他方の入力には残りの一方の信号が入力される。これにより、３入力の論理和が出力される。
【００７９】
＜第１９の実施形態＞
次に、本発明の第１９の実施形態について説明する。図１９は図１２に示す上記第２の実施形態の論理回路５６を用いて多入力の論理和及び論理和の否定回路を実現している。まず、多入力のうち１つを除いて、図２７に示す上記従来の多入力論理和の否定回路５５に入力される。そして、論理和の否定回路５５の出力が論理回路５６の入力端子２（図１２参照）に入力される。論理回路５６の他方の入力端子１（図１２参照）には多入力の残りの１信号が入力される。論理回路５６より論理和と論理和の否定がそれぞれ出力されるので、本実施形態の論理回路は多入力の論理和と論理和の否定を出力することができる。
【００８０】
＜第２０の実施形態＞
次に、本発明の第２０の実施形態について説明する。図２０は図３に示す上記第３の実施形態の論理回路５７を用いて多入力の論理和及び論理和の否定回路を実現している。まず、多入力の論理和及び論理和の否定回路５５に入力され、論理回路５５より出力される互いに否定関係のある信号が論理回路５７の入力端子２２と入力端子３３（図１３参照）に入力される。そして、多入力の残りの１つの信号が論理回路５７の入力端子１（図１３参照）に入力される。これにより、論理回路５７より論理和及び論理和の否定が出力される。本実施形態に用いられている論理回路５７は論理回路５０、５６（図１１及び図１２参照）に比べると、図３にも示すように否定回路が１つ少なくなっている。
【００８１】
【発明の効果】
以上説明したように、請求項１に記載の論理回路では、第２の入力端子の入力状態が０、すなわち第３の入力端子の入力状態が１となるときには第１のＮチャネルトランジスタがオフし、第２のＮチャネルトランジスタがオンするのでノードの状態が第１の電圧となるので、第１の入力端子では短周期で頻繁に繰り返すような信号入力がある場合でも第１のＮチャネルトランジスタのソースでの充放電電流だけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【００８２】
また、請求項２に記載の論理回路では、上記条件とは逆に、第２の入力端子の信号状態が０、すなわち第３の入力端子の信号状態が０となるときには第１のＰチャネルトランジスタがオフし、第２のＰチャネルトランジスタがオンするのでノードの状態が第１の電圧となるので、第１の入力端子では短周期で多数振動する場合でも第１のＰチャネルトランジスタのソースでの充放電電流だけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【００８３】
また、請求項３に記載の論理回路によれば、第１及び第２の入力信号で、請求項１に記載の論理回路の構成では、第１の出力端子より第１の入力信号と第２の入力信号の論理積の否定が出力され、また、第２の出力端子より第１の入力信号と第２の入力信号の論理積が出力される。請求項２に記載の論理回路の構成では第１の出力端子より第１及び第２の論理和の否定が出力され、第２の出力端子より第１及び第２の入力信号の論理和が出力される。
【００８４】
また、請求項４に記載の論理回路によれば、第１の入力信号が入力端子に入力され、そして、第２の入力信号が否定回路を介して第２の入力端子に入力され、第２の入力信号は直接第３の入力信号に入力されるので、上述の請求項３に記載の論理回路とは第２の入力信号とは否定関係のある信号として処理される。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態の論理回路の回路図である。
【図２】 本発明の第２の実施形態の論理回路の回路図である。
【図３】 本発明の第３の実施形態の論理回路の回路図である。
【図４】 本発明の第４の実施形態の論理回路の回路図である。
【図５】 本発明の第５の実施形態の論理回路の回路図である。
【図６】 本発明の第６の実施形態の論理回路の回路図である。
【図７】 本発明の第７の実施形態の論理回路の回路図である。
【図８】 本発明の第８の実施形態の論理回路の回路図である。
【図９】 本発明の第９の実施形態の論理回路の回路図である。
【図１０】 本発明の第１０の実施形態の論理回路の回路図である。
【図１１】 本発明の第１１の実施形態の論理回路の回路図である。
【図１２】 本発明の第１２の実施形態の論理回路の回路図である。
【図１３】 本発明の第１３の実施形態の論理回路の回路図である。
【図１４】 本発明の第１４の実施形態の論理回路の回路図である。
【図１５】 本発明の第１５の実施形態の論理回路の回路図である。
【図１６】 本発明の第１６の実施形態の論理回路の回路図である。
【図１７】 本発明の第１７の実施形態の論理回路の回路図である。
【図１８】 本発明の第１８の実施形態の論理回路の回路図である。
【図１９】 本発明の第１９の実施形態の論理回路の回路図である。
【図２０】 本発明の第２０の実施形態の論理回路の回路図である。
【図２１】 その論理回路の否定回路の回路図である。
【図２２】 各回路の負荷容量をまとめた表である。
【図２３】 各回路への入力波形である。
【図２４】 論理積否定回路の充放電電流を比較したグラフである。
【図２５】 論理和の否定回路の充放電電流を比較したグラフである。
【図２６】 従来の論理積の否定回路の回路図である。
【図２７】 従来の多入力の論理積の否定回路の回路図である。
【図２８】 従来の論理和の否定回路の回路図である。
【図２９】 従来の多入力の論理和の否定回路の回路図である。
【符号の説明】
１ 入力端子
２ 入力端子
３ 入力端子
４ Ｎチャネルトランジスタ
５ Ｎチャネルトランジスタ
６ 否定回路
７ Ｐチャネルトランジスタ
８ 電源電圧
９ グランドレベル
１０ 出力端子
１１ 出力端子
１３ 否定回路
１５ ノード
２０ 第１の実施形態の論理回路
２１ 論理積の否定回路
２２ 論理積回路
２４ 論理積の否定回路
２６ 第２の実施形態の論理回路
２７ 第３の実施形態の論理回路
３１ 入力端子
３２ 入力端子
３３ 入力端子
３４ Ｎチャネルトランジスタ
３５ Ｎチャネルトランジスタ
３６ 否定回路
３７ Ｐチャネルトランジスタ
３８ 電源電圧
３９ グランドレベル
４０ 出力端子
４１ 出力端子
４３ 否定回路
４５ ノード
５０ 第１の実施形態の論理回路
５１ 論理積の否定回路
５２ 論理積回路
５４ 論理積の否定回路
５６ 第２の実施形態の論理回路
５７ 第３の実施形態の論理回路
Claims (4)
- 第１の入力端子と、第２の入力端子と、前記第２の入力端子に入力される信号とは否定関係のある信号が入力される第３の入力端子と、ソースが前記第１の入力端子に接続されゲートが前記第２の入力端子に接続されドレインがノードに接続されている第１のＮチャネルトランジスタと、ソースが第１の電圧に接続されゲートが前記第３の入力端子に接続されドレインが前記ノードに接続されている第２のＮチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第２の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているＰチャネルトランジスタと、前記否定回路の出力を導き出すための第１の出力端子と、前記ノードの信号状態を導き出すための第２の出力端子とを備えることを特徴とする論理回路。
- 第１の入力端子と、第２の入力端子と、前記第２の入力端子に入力される信号とは否定関係のある信号が入力される第３の入力端子と、ソースが前記第１の入力端子に接続されゲートが前記第２の入力端子に接続されドレインがノードに接続されている第１のＰチャネルトランジスタと、ソースが第１の電圧に接続されゲートが前記第３の入力端子に接続されドレインが前記ノードに接続されている第２のＰチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第２の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているＮチャネルトランジスタと、前記否定回路の出力を導き出すための第１の出力端子と、前記ノードの信号状態を導き出すための第２の出力端子とを備えることを特徴とする論理回路。
- 第１の入力信号は前記第１の入力端子に直接入力され、第２の入力信号は前記第２の入力端子に直接入力されるとともに否定回路を介して前記第３の入力端子に入力されることを特徴とする請求項１又は請求項２に記載の論理回路。
- 第１の入力信号は前記第１の入力端子に直接入力され、第２の入力信号は否定回路を介して前記第２の入力端子に入力されるとともに第３の入力端子には直接入力されることを特徴とする請求項１又は請求項２に記載の論理回路。
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