JP3850139B2 - 論理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はデジタル信号処理に用いられる論理回路に関する。
【0002】
【従来の技術】
図26は従来の2入力の論理積の否定回路の回路図である。入力端子71、72より2信号が論理積の否定回路に入力される。入力端子71はPチャネルトランジスタ73のゲート及びNチャネルトランジスタ75のゲートに接続されている。一方、入力端子72はPチャネルトランジスタ74のゲート及びNチャネルトランジスタ76のゲートに接続されている。トランジスタ73のソースは電源電圧77に接続されドレインは出力端子79に接続されている。トランジスタ74のソースは電源電圧77に接続されドレインは出力端子79に接続されている。トランジスタ75のドレインは出力端子79に接続されソースはトランジスタ76のドレインに接続されている。そして、トランジスタ76のソースはグランドレベル78に接続されている。
【0003】
これにより、入力端子71、72より入力される信号がともにハイレベル(以下「1」という)であるときにはトランジスタ73、74はともにオフし、トランジスタ75、76はともにオンするので出力端子79の状態はローレベル(以下「0」という)となる。これに対して、入力端子71、72より入力される信号が上記条件の1となるとき以外ではトランジスタ73、74の少なくとも一方がオンし、トランジスタ75、76の少なくとも一方がオフするので出力端子79の状態は1となる。
【0004】
図27は従来の3入力以上の多入力の論理積の否定回路の回路図である。入力端子81、82・・・83より3以上の多信号が論路積の否定回路に入力される。入力端子81はPチャネルトランジスタ84のゲート及びNチャネルトランジスタ87のゲートに接続されている。入力端子82はPチャネルトランジスタ85のゲート及びNチャネルトランジスタ88のゲートに接続されている。各入力ごとに同様の構成をとり、最後に入力端子83はPチャネルトランジスタ86のゲート及びNチャネルトランジスタ89のゲートに接続されている。
【0005】
トランジスタ84のソースは電源電圧90に接続されドレインは出力端子92に接続されている。トランジスタ85のソースは電源電圧90に接続されドレインは出力端子92に接続されている。同様に、各入力について設けられているPチャネルトランジスタのソースは電源電圧90に接続されドレインは出力端子92に接続されている。そして、トランジスタ86のソースは電源電圧90に接続されドレインは出力端子92に接続されている。
【0006】
トランジスタ87のドレインは出力端子92に接続されソースはトランジスタ88のソースに接続されている。同様に、各入力に設けられているNチャネルトランジスタは直列となるように接続されている。そして、トランジスタ89のソースはグランドレベル91に接続されている。
【0007】
これにより、入力端子81、82・・・83より入力される信号がすべて1であるときにはトランジスタ84、85・・・86はすべてオフし、トランジスタ87、88・・・89はすべてオンするので出力端子92の状態は0となる。これに対して、入力端子81、82・・・83より入力される信号が上記条件のようにすべて1となるとき以外ではトランジスタ84、85・・・86の少なくとも1つがオンし、トランジスタ87、88・・・89の少なくとも1つがオフするので出力端子92の状態は1となる。
【0008】
図28は従来の2入力の論理和の否定回路の回路図である。入力端子101、102より2信号が論理和の否定回路に入力される。入力端子101はPチャネルトランジスタ103のゲート及びNチャネルトランジスタ105のゲートに接続されている。一方、入力端子102はPチャネルトランジスタ104のゲート及びNチャネルトランジスタ106のゲートに接続されている。トランジスタ104のソースは電源電圧107に接続され、ドレインはトランジスタ103のソースにグランドレベル108に接続されている。トランジスタ103のドレインは出力端子109に接続されている。トランジスタ105のドレインは出力端子109に接続されソースはグランドレベル108に接続されている。一方、トランジスタ106のドレインは出力端子109に接続されソースはグランドレベル108に接続されている。
【0009】
これにより、入力端子101、102より入力される信号がともに0であるときにトランジスタ103、104がともにオンし、トランジスタ105、106がともにオフするので出力端子109の状態は1となる。これに対して入力端子101、102より入力される信号が上述のようにともに1となるとき以外ではトランジスタ103、104の少なくとも一方がオフし、トランジスタ105、106の少なくとも一方がオンするので出力端子109の状態は0となる。
【0010】
図29は従来の3入力以上の多入力の論理和の否定回路の回路図である。入力端子111、112・・・113より3以上の多信号が論理和の否定回路に入力される。入力端子111はPチャネルトランジスタ114のゲート及びNチャネルトランジスタ117のゲートに接続されている。入力端子112はPチャネルトランジスタ115のゲート及びNチャネルトランジスタ118のゲートに接続されている。同様に、各入力ごとに同様の構成をとり最後に、入力端子113はPチャネルトランジスタ116のゲート及びNチャネルトランジスタ119のゲートに接続されている。
【0011】
トランジスタ116のソースは電源電圧120に接続されドレインは次段のPチャネルトランジスタのソースに接続されている。同様に各入力に設けられているPチャネルトランジスタは直列となるように接続され、トランジスタ115のドレインはトランジスタ114のソースに接続されている。トランジスタ114のドレインは出力端子122に接続されている。トランジスタ117のドレインは出力端子122に接続されソースはグランドレベル111に接続されている。トランジスタ118のドレインは出力端子122に接続されソースはグランドレベル111に接続されている。同様に、各入力について設けられているNチャネルトランジスタのドレインは出力端子122に接続されソースはグランドレベル111に接続され、最後にトランジスタ119の出力端子122にグランドレベル111に接続されている。
【0012】
これにより、入力端子111、112・・・113より入力される信号がすべて0であるときにトランジスタ114、115・・・116がすべてオンし、トランジスタ117、118・・・119がすべてオフするので出力端子122の状態は1となる。これに対して、入力端子111、112・・・113より入力される信号が上記条件のようにすべて0となるとき以外ではトランジスタ114、115・・・116の少なくとも1つがオフし、トランジスタ117、118・・・119の少なくとも1つがオンするので出力端子122の状態は0となる。
【0013】
以上図26〜図29に示す論理回路では、例えば図26に示す論理積の否定回路では入力端子71が2つのトランジスタ73、75の各ゲートに接続されているように、いずれの回路においても1つの入力端子は2つのトランジスタの各ゲートに接続されている構成となっている。
【0014】
【発明が解決しようとする課題】
ところが、実際の論理回路では、例えば図26に示す論理積の否定回路では入力端子71、72の信号入力が平均的に1と0に変化するものでなく、例えば一方の入力端子71に入力される信号に1が多く、他方の入力端子72に入力される信号が短周期で多数振動する場合がある。この場合、各入力端子71、72は2個のトランジスタのゲートに接続されているので各信号の1と0の切り替わり時に各ゲートの容量に充放電電流が流れるため、消費電流が多く流れるという問題があった。
【0015】
本発明は上記課題を解決するもので、上述のように例えば入力信号の一方が1又は0の状態が比較的長期間に及び、もう一方が短周期で多数振動する場合に、充放電電流が少なくて済む論理回路を提供することを目的とする。
【0016】
【課題を解決するための手段】
上記目的を達成するために、本発明の第1の構成では、第1の入力端子と、第2の入力端子と、前記第2の入力端子に入力される信号とは否定関係のある信号が入力される第3の入力端子と、ソースが前記第1の入力端子に接続されゲートが前記第2の入力端子に接続されドレインがノードに接続されている第1のNチャネルトランジスタと、ソースが第1の電圧に接続されゲートが前記第3の入力端子に接続されドレインが前記ノードに接続されている第2のNチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第2の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているPチャネルトランジスタと、前記否定回路の出力を導き出すための第1の出力端子と、前記ノードの信号状態を導き出すための第2の出力端子とを備えるようにしている。
【0017】
このような構成によると、論理回路では第2の入力端子と第3の入力端子に互いに否定関係のある信号が入力される。例えば、第1の電圧はグランドレベルであり、第2の電圧は電源電圧である。第2の入力端子では0(グランドレベル)、すなわち第3の入力端子では1(電源電圧)が入力されるときには第1のNチャネルトランジスタはオフし、第2のNチャネルトランジスタはオンする。そのため、ノードの状態はグランドレベルに固定されるので、第1の入力端子に入力される信号の状態に関係なく前記否定回路を介して第1の出力端子より1が出力され、一方、第2の出力端子ではノードから直接に0が出力される。一方、第2の入力端子では1すなわち第3の入力端子では0が入力されるときには第1のNチャネルトランジスタがオンし、第2のNチャネルトランジスタがオフするので、第1の入力端子より入力される信号が前記第1のNチャネルトランジスタを介して前記ノードに送られ、ノードの状態に応じた信号が出力端子1、出力端子2より出力される。したがって、第2の入力端子が0すなわち第3の入力端子が1となるときには、入力端子1より入力される信号が、短周期で多数振動するときにも第1のトランジスタのソースでの容量による充放電電流が流れるだけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【0018】
また、本発明の第2の構成では、第1の入力端子と、第2の入力端子と、前記第2の入力端子に入力される信号とは否定関係のある信号が入力される第3の入力端子と、ソースが前記第1の入力端子に接続されゲートが前記第2の入力端子に接続されドレインがノードに接続されている第1のPチャネルトランジスタと、ソースが第1の電圧に接続されゲートが前記第3の入力端子に接続されドレインが前記ノードに接続されている第2のPチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第2の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているNチャネルトランジスタと、前記否定回路の出力を導き出すための第1の出力端子と、前記ノードの信号状態を導き出すための第2の出力端子とを備えるようにしている。
【0019】
このような構成によると、例えば第1の電圧は電源電圧で第2の電圧はグランドレベルであり、上記構成とは逆に、第2の入力端子では1、すなわち第3の入力端子では0が入力されるとき、第1のPチャネルトランジスタはオフし、第2のPチャネルトランジスタはオンする。そのため、ノードの状態は電源電圧によって1となり、否定回路を介して第1の出力端子より0が出力され、一方、第2の出力端子ではノードから直接1が出力される。
【0020】
また、本発明の第3の構成では、上記第1の構成又は上記第2の構成において、第1の入力信号は前記第1の入力端子に直接入力され、第2の入力信号は前記第2の入力端子に直接入力されるとともに否定回路を介して前記第3の入力端子に入力されるようにしている。
【0021】
このような構成によると、論理回路は2信号が入力されるようになっており、上記第1の構成の場合では、第1の入力信号は第1の入力端子に、第2の入力信号は直接第2の入力端子に、また第2の入力信号は否定回路を介して第3の入力端子に入力される。これにより、第1の出力端子では前記第1、第2の入力信号の論理積の否定が出力され、第2の出力端子では前記第1、第2の入力端子の論理積が出力される。一方、上記第2の構成では第1の出力端子より第1、第2の入力信号の論理和の否定が出力され、第2の出力端子より第1、第2の入力信号の論理和が出力される。
【0022】
また、本発明の第4の構成では、上記第1の構成又は上記第2の構成において、さらに、第1の入力信号は前記第1の入力端子に直接入力され、第2の入力信号は否定回路を介して前記第2の入力端子に入力されるとともに第3の入力端子には直接入力されるようにしている。
【0023】
このような構成によると、論理回路は第2、第3の入力端子に入力される信号が上記第3の構成とは、否定関係のある信号が入力されるようになっており、第2の信号の否定したものについて上記第3の構成と同様に動作する。
【0024】
【発明の実施の形態】
<第1の実施形態>
以下、本発明の実施形態について説明する。図1は本発明の第1の実施形態を示す論理回路の回路図である。この論理回路は2つの入力信号A、Bの論理積回路及び論理積の否定回路を実現した回路図である。
【0025】
入力端子1より信号Aが入力され、入力端子2より信号Bが入力される。入力端子1はNチャネルトランジスタ4のソースに接続されている。一方、入力端子2はトランジスタ4のゲートに接続されるとともに、入力端子2はさらに否定回路13を介してNチャネルトランジスタ5のゲートに接続されている。トランジスタ4のドレインはノード15に接続されている。また、トランジスタ5のドレインはノード15に接続されソースはグランドレベル9に接続されている。
【0026】
否定回路6はノード15の信号状態を入力してその否定を出力する。Pチャネルトランジスタ7のソースは電源電圧8に接続されゲートは否定回路6の出力に接続されドレインはノード15に接続されている。そして、否定回路6の出力を導き出すための出力端子10と、ノード15の状態を導き出すための出力端子11が設けられている。
【0027】
これにより、信号Bが0である場合には、トランジスタ4はオフし、トランジスタ5はオンする。そのため、ノード15は信号Aの状態に関係なくグランドレベル9となる。したがって、出力端子10より1が出力され、出力端子11より0が出力される。このとき、トランジスタ7はオフしている。
【0028】
一方、信号Bが1である場合には、トランジスタ4はオンし、トランジスタ5はオフする。そのため、トランジスタ4を介してと信号Aがノード15に送られる。例えば、信号Aが0であるときには、出力端子10より1が出力され、出力端子11より0が出力される。このとき、トランジスタ7はオフしている。また、信号Aが1であるときには、出力端子10より0が出力され、出力端子11より1が出力される。このとき、トランジスタ7はオンし、ノード15を電源電圧8により1の状態に安定に保つようにしている。
【0029】
以上のように本実施形態の論理回路によって、信号A、Bの入力により出力端子10より信号Aと信号Bの論理積の否定が得られ、出力端子11より信号Aと信号Bの論理積が得られる。さらに、信号Bが0である場合にはトランジスタ4はオフしているので信号Aの状態が短周期で多数振動してもトランジスタ4のソース容量での充放電電流となるので、このような状態となる期間が比較的長い場合には論理回路は低消費電力となる。
【0030】
次に、本実施形態の論理回路と図26に示す上記従来の論理積の否定回路との消費電流の比較を行う。ここでは、簡単のために各トランジスタのソース容量、ゲート容量、ドレイン容量を同一として、それぞれの容量を基準の1とする。また、否定回路6、13はそれぞれ図21に示す回路を仮定して評価する。
【0031】
すなわち、図21において、否定回路の入力端子61はPチャネルトランジスタ62のゲートと、Nチャネルトランジスタ63のゲートに接続されている。トランジスタ62のソースは電源電圧64に接続されドレインは出力端子66に接続されている。トランジスタ63のドレインは出力端子66に接続されソースはグランドレベル65に接続されている。これにより、否定回路は入力端子61に入力された信号の否定を出力端子66より出力する。
【0032】
図1の論理回路において、入力端子1の負荷容量を上記基準に準じて計算すると、信号Bが0であるときトランジスタ4がオフしているのでトランジスタ4のソース容量だけとなるため1となる。一方、信号Bが1であるときトランジスタ4は1でトランジスタ5はオフするので負荷容量はトランジスタ4のソース容量と、トランジスタ4のドレイン容量と、トランジスタ5のドレイン容量と、否定回路6を構成する2つのトランジスタ62、63(図21参照)の各ゲート容量と、トランジスタ7のドレイン容量であるので合計6となる。また、入力端子2の負荷容量はトランジスタ4のゲート容量、否定回路13を構成する2つのトランジスタ62、63(図21参照)の各ゲート容量なので合計3となる。
【0033】
図26に示す上記従来の論理積の否定回路でも、同様に、負荷容量を計算すると、入力端子71の負荷容量はトランジスタ73のゲート容量と、トランジスタ75のゲート容量となるので合計2となる。一方、入力端子72の負荷容量はトランジスタ74のゲート容量と、トランジスタ76のゲート容量なので合計2となる。以上の結果を図22にまとめている。ただし、第1入力、第2入力とは信号A、信号Bをいい、上記従来の論理積の否定回路(図26)ではそれぞれ入力端子71、72に入力される信号をいう。
【0034】
これらの両者の回路に図23に示すような波形の信号を入力した場合の入力端子での充放電電流の合計を比較する。第1の入力は100回振動する波形の信号であり、第2の入力は第1の入力の振動している100回のうちn回分だけ1となっていてその他のときは0である信号である。例えば、第1入力はクロック入力である。
【0035】
このとき、図1に示す本実施形態の論理回路における入力端子での充放電電流の合計を比較する。図1に示す本実施形態の論理回路での入力端子1、2での充放電電流は、1容量で1回充放電したときの電流を基準値の1として次式で表される。
(第2の入力が0のときの第1の入力の負荷容量)×(第2の入力が0のときの第1の入力の振動回数)+(第2の入力が1のときの第1の入力の負荷容量)×(第2の入力が1のときの第1の入力の振動回数)+(第2の入力の負荷容量)×(第2の入力の振動回数)=1・(100−n)+6・n+3・1=5n+103
【0036】
また、上記従来の論理積の否定回路(図26)における入力端子71、72での充放電電流は、次式で計算される。
(第1の入力の負荷容量)×(第1の入力の振動回数)+(第2の入力の負荷容量)×(第2の入力の振動回数)=2・100+2・1=202
【0037】
図24は各nの値における上述の式の値を比較したものである。図24に示すように、上記従来の論理積の否定回路(図26)では、nの値に関係なく充放電電流は一定であるが、本実施形態の論理回路(図1)では、充放電電流はnの値が小さくなるほど小さくなる。nが19以下では上記従来の論理積の否定回路(図26)よりも本実施形態の論理回路(図1)のほうが充放電電流が小さくなっている。そして、nが20のところで両者の充放電電流がほぼ一致し、それよりもnが大きいところでは回路の充放電電流は上記従来の論理積の否定回路(図26)よりも大きくなっている。ただし、トランジスタのソース容量、ゲート容量、ドレイン容量の一致等を仮定しているのでこれらの容量が変化する場合には両者の充放電電流は変化する。
【0038】
したがって、本実施形態の論理回路(図1)では、第1の信号が短周期で多数振動しており、かつ第2の信号が0となっている期間が比較的長期間に及ぶ条件では、本実施形態の論理回路(図1)は上記従来の論理積の否定回路(図26)よりも充放電電流が小さくなり低消費電力となる。つまり、本実施形態の論理積及び論理積の否定回路は第2の信号が0であることが多く、第1の入力の振動回数が多いときに低消費電力で動作する。なお、この低消費電力の効果は、第2の信号が0であるときに第1の信号の負荷容量が小さいことによるものである。
【0039】
<第2の実施形態>
次に、本発明の第2の実施形態について説明する。図2は本発明の第2の実施形態を示す論理回路の回路図である。なお、図2において図1と同一部分については同一符号を付して説明を省略する。ただし、否定回路13の挿入位置が上記第1の実施形態の論理回路(図1)とは異なっており、入力端子2とトランジスタ5のゲートとは直接に接続され、また、入力端子2とトランジスタ4のゲートは否定回路13を介して接続されている。そして、入力端子2より信号Bバーが入力されるものとする。
【0040】
そのため、入力端子2に入力される信号Bバーは本実施形態の論理回路では上記第1の実施形態の論理回路(図1)の信号Bの否定として処理される。したがって、信号Bバーの否定を信号Bとすると本実施形態の論理回路では、出力端子10より入力端子1より入力される信号Aと信号Bの論理積の否定が出力され、出力端子11より信号Aと信号Bの論理積が出力される。この回路においても上述の第1の実施形態と同様に、入力端子2から入力される信号Bバーが1である期間が比較的長期間に及ぶ場合にはトランジスタ4がオフし、トランジスタ5がオンするので、入力端子1より入力される信号Aが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【0041】
<第3の実施形態>
次に、本発明の第3の実施形態について説明する。図3は本発明の第3の実施形態を示す論理回路の回路図である。なお、図3において図1と同一部分については同一符号を付してある。本実施形態では、3つの入力端子1、2、3が設けられてあり、入力端子1より信号Aが入力される。次に入力端子2より信号Bが入力される。入力端子3より信号Bとは否定関係のある信号Bバーが入力される。そして、入力端子2はNチャネルトランジスタ4のゲートに接続され、入力端子3はNチャネルトランジスタ5のゲートに接続される。
【0042】
これにより、上記第1の実施形態(図1)や上記第2の実施形態(図2)における論理回路と同様の動作をし、出力端子10より信号Aと信号Bの論理積の否定が出力され、出力端子11より信号Aと信号Bの論理積が出力される。そのため、上記第1の実施形態と同様に、信号Bが0である期間が比較的長期間に及び信号Aが短周期で多数振動する場合には低消費電力となる効果がある。
【0043】
本実施形態では、入力信号Aが入力端子1に直接入力され、第2の入力信号Bは入力端子2に直接入力されるとともに入力信号Bは否定回路を介して入力端子3に入力されるようにすることにより上記第1の実施形態(図1)を実現できる。また、第1の入力信号Aが入力端子1に直接入力され、第2の入力信号Bバーは否定回路を介して入力端子2に入力されるとともに、第2の入力信号Bバーが直接入力端子3に入力されるようにすることにより上記第2の実施形態(図2)を実現できる。
【0044】
<第4の実施形態>
次に、本発明の第4の実施形態について説明する。図4は図1に示す上記第1の実施形態の論理回路20を用いて3入力の論理積の否定を得るための論理回路の回路図である。本実施形態では論理回路20に3入力のうち2信号が入力され、論理回路20において図1における出力端子11より出力される信号が次段の論理積の否定回路21の一方に入力される。また、論理積の否定回路21のもう一方には3入力のうちの残りの1つの信号が入力される。
【0045】
これにより、3入力の論理積の否定が論理積の否定回路21より出力される。本実施形態では、論理回路20の一方の入力が短周期で多数振動する信号であって、他方がその振動に比べて十分に0となっている期間が長い信号である場合には、図27に示すような上記従来の多入力の論理積の否定回路を利用した場合に比べて充放電電流が小さくなり、低消費電力となる。
【0046】
<第5の実施形態>
次に、本発明の第5の実施形態について説明する。図5は図1に示す上記第1の実施形態の論理回路20を用いた3入力の論理積回路の回路図である。本実施形態では3入力のうちの2信号が入力される論理回路20において出力端子11より出力される信号が次段の論理積回路22の一方に入力される。また、論理積回路22のもう一方には3入力のうちの残りの1つの信号が入力される。これにより、3入力の論理積が論理積回路22より出力される。信号Aが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【0047】
<第6の実施形態>
次に、本発明の第6の実施形態について説明する。図6は図1に示す上記第1の実施形態の論理回路20を用いた多入力の論理積及び論理積の否定回路の回路図である。本実施形態では多入力の論理積回路23は図27に示す上記従来の多入力論理積回路を利用する。論理積回路23は上記従来の多入力の論理積の否定回路(図27)の出力段にさらに否定回路(図21)を付け加えることにより実現することができる。
【0048】
そして、論理積回路23より出力される信号が論理回路20の一方に入力される。論理回路20のもう一方には残りの1つの入力信号が入力される。そして、論理回路20より論理積と論理積の否定の出力が得られるので、図6に示す回路全体として、多入力の論理積と論理積の否定の出力が得られる。特に、論理回路20に入力される信号がクロックのように短周期で多数振動し、論理積回路23より出力される信号が0である期間が比較的長期間に及ぶ場合には論理回路によって低消費電力となる効果がある。
【0049】
<第7の実施形態>
次に、本発明の第7の実施形態について説明する。図7は図1に示す上記第1の実施形態の論理回路20を用いた3入力の論理積の否定を得るための論理回路の回路図である。本実施形態では論理回路20において図1に示す出力端子10より出力される信号が否定回路を介して論理積の否定回路24に入力される。また、論理積の否定回路24のもう一方の入力は残りの1信号が入力される。これにより、3入力の論理積の否定が論理積の否定回路24より出力される。このとき、論理回路20の一方の入力が短周期で多数振動する信号であって、他方の入力が比較的0となっている期間が比較的長い信号である場合には低消費電力となる。
【0050】
<第8の実施形態>
次に、本発明の第8の実施形態について説明する。図8は図1に示す上記第1の実施形態の論理回路20を用いて3入力の論理積を得るための論理回路の回路図である。3入力のうち2信号が論理回路20に入力され、論理回路20の出力端子10(図1参照)より出力される信号が否定回路を介して次段の論理積回路24に入力される。そして、論理積回路24の他方の入力には残りの一方の信号が入力される。これにより、3入力の論理積が出力される。
【0051】
<第9の実施形態>
次に、本発明の第9の実施形態について説明する。図9は図2に示す上記第2の実施形態の論理回路26を用いて多入力の論理積及び論理積の否定回路を実現している。まず、多入力のうち1つを除いて、図27に示す上記従来の多入力論理積の否定回路25に入力される。そして、論理積の否定回路25の出力が論理回路26の入力端子2(図2参照)に入力される。論理回路26の他方の入力端子1(図2参照)には多入力の残りの1信号が入力される。論理回路26より論理積と論理積の否定がそれぞれ出力されるので、本実施形態の論理回路は多入力の論理積と論理積の否定を出力することができる。
【0052】
<第10の実施形態>
次に、本発明の第10の実施形態について説明する。図10は図3に示す上記第3の実施形態の論理回路27を用いて多入力の論理積及び論理積の否定回路を実現している。まず、多入力の論理積及び論理積の否定回路25に入力され、論理回路25より出力される互いに否定関係のある信号が論理回路27の入力端子2と入力端子3(図3参照)に入力される。そして、多入力の残りの1つの信号が論理回路27の入力端子1(図3参照)に入力される。これにより、論理回路27より論理積及び論理積の否定が出力される。本実施形態に用いられている論理回路27は論理回路20、26(図1及び図9参照)に比べると、図3にも示すように否定回路が1つ少なくなっている。
【0053】
<第11の実施形態>
次に、本発明の第11の実施形態について説明する。図11は本発明の第11の実施形態を示す論理回路の回路図である。この論理回路は2つの入力信号A、Bの論理和及び論理和の否定回路を実現した論理回路の回路図である。
【0054】
入力端子31より信号Aが入力され、入力端子32より信号Bが入力される。入力端子31はPチャネルトランジスタ34のソースに接続されている。入力端子32はトランジスタ34のゲートに接続されるとともに、入力端子2はさらに否定回路43を介してPチャネルトランジスタ35のゲートに接続されている。トランジスタ34のドレインはノード45に接続されている。トランジスタ35のソースは電源電圧38に接続され、ドレインはノード45に接続されている。また、否定回路36はノード45の信号状態を入力してその否定を出力する。Pチャネルトランジスタ37のドレインはグランドレベル39に接続されゲートは否定回路36の出力に接続されドレインはノード45に接続されている。そして、否定回路36の出力を導き出すための出力端子40と、ノード45の信号状態を導き出すための出力端子41が設けられている。
【0055】
これにより、信号Bが1である場合には、トランジスタ34はオフし、トランジスタ35はオンする。そのため、ノード45は信号Aの状態に関係なく電源電圧38が導かれて1となる。したがって、出力端子40より0が出力され、出力端子41より1が出力される。このとき、トランジスタ37はオフしている。
【0056】
信号Bが0である場合には、トランジスタ34はオンし、トランジスタ35はオフする。そのため、トランジスタ34を介して信号Aがノード45に送られる。例えば、信号Aが1であるときには、出力端子40より0が出力され、出力端子41より1が出力される。このとき、トランジスタ37はオフしている。また、信号Aが0であるときには、出力端子40より1が出力され、出力端子41より0が出力される。このとき、トランジスタ37はオンし、ノード45をグランドレベル39により0の状態に安定に保つようにしている。
【0057】
以上のように本実施形態の論理回路によって、信号A、Bの入力により出力端子40より信号Aと信号Bの論理和の否定が得られ、出力端子41より信号Aと信号Bの論理和が得られる。さらに、信号Bが1である場合にはトランジスタ7はオフしているので信号Aの状態が短周期で多数振動する動作をしてもトランジスタ37のソース容量での充放電電流となるので、このような状態となる期間が比較的長い場合には論理回路は低消費電力となる。
【0058】
次に、本実施形態の論理回路と図28に示す上記従来の論理和の否定回路との消費電流の比較を行う。ここでも、上記第1の実施形態と同様の仮定及び基準を用い評価する。すなわち、各トランジスタのソース容量、ゲート容量、ドレイン容量を同一として、それぞれの容量を基準の1とする。また、否定回路6、13はそれぞれ図21に示す回路を仮定して評価する。
【0059】
図11に示す入力端子31の負荷容量を上述した基準に準じて計算すると、信号Bが0であるとき、トランジスタ34がオンし、トランジスタ35がオフしており、トランジスタ34のソース容量と、トランジスタ34のドレイン容量と、トランジスタ35のドレイン容量と、否定回路36を構成する2つのトランジスタ62、63(図21参照)のゲート容量と、トランジスタ37のドレイン容量であるので合計6となる。
【0060】
また、信号Bが1であるときトランジスタ34がオフしており、トランジスタ34のソース容量だけなので1となる。また、入力端子32の負荷容量はトランジスタ34のゲート容量、否定回路43を構成する2つのトランジスタ62、63(図21参照)のゲート容量であるので合計3となる。
【0061】
図28に示す上記従来の論理和の否定回路でも、同様に、負荷容量を計算すると、入力端子101の負荷容量はトランジスタ103のゲート容量と、トランジスタ105のゲート容量となるので合計2となる。一方、入力端子102の負荷容量はトランジスタ104のゲート容量と、トランジスタ106のゲート容量となるので合計2となる。以上の結果を図22にまとめている。ただし、第1入力、第2入力とは信号A、信号Bをいい、上記従来の論理和の否定回路(図26)ではそれぞれ入力端子101、102に入力される信号をいう。
【0062】
これらの両者の回路に図23に示すような波形の信号を入力した場合の各入力端子での充放電電流の合計を比較する。すでに説明したように第1の入力は100回振動する波形の信号であり、第2の入力は第1の入力の振動している100回のうちn回分だけ1となっていてその他のときは0である信号として評価する。
【0063】
このとき、図11に示す本実施形態の論理回路における入力端子31、32での充放電電流の合計を比較する。図11に示す本実施形態の論理回路での入力端子1、2での充放電電流は、1容量で1回充電又は放電したときの電流を基準値の1として次式で表される。
(第2の入力が0のときの第1の入力の負荷容量)×(第2の入力が0のときの第1の入力の振動回数)+(第2の入力が1のときの第1の入力の負荷容量)×(第2の入力が1のときの第1の入力の振動回数)+(第2の入力の負荷容量)×(第2の入力の振動回数)=6・(100−n)+1・n+3・1=−5n+603
【0064】
また、上記従来の論理和の否定回路(図26)における入力端子71、72での充放電電流は、次式で計算される。
(第1の入力の負荷容量)×(第1の入力の振動回数)+(第2の入力の負荷容量)×(第2の入力の振動回数)=2・100+2・1=202
【0065】
図25は各nの値における上述の式の値を比較したものである。上記従来の論理和の否定回路(図28)では、充放電電流はnの値が大きくなるほど小さくなる。nが80以下では上記従来の論理和の否定回路(図28)よりも充放電電流が大きくなっている。nが80のところで両者の充放電電流はほぼ一致し、それよりもnが大きなところでは本実施形態の論理回路の充放電電流は上記従来の論理和の否定回路(図28)よりも小さくなっている。ただし、トランジスタのソース容量、ゲート容量、ドレイン容量等によって両者の充放電電流は変化する。
【0066】
したがって、本実施形態の論理回路(図1)では、第1の信号が短周期で多数振動しており、一方の第2の信号が1となっている期間が長くなっている条件では、本実施形態の論理回路(図11)は上記従来の論理和の否定回路(図28)よりも消費電流が小さくなり低消費電力となる。つまり、本実施形態の論理和及び論理和の否定回路は第2の信号が1であることが多く、第2の入力の振動回数が多いときに低消費電力で動作する。なお、この低消費電流の効果は、第2の信号Bが1であるときに第1の信号Aの負荷容量が小さいことによるものである。
【0067】
<第12の実施形態>
次に、本発明の第12の実施形態について説明する。図12は本発明の第12の実施形態を示す論理回路の回路図である。なお、図12において図11と同一部分については同一符号を付して説明を省略する。ただし、否定回路43の挿入位置が上記第11の実施形態の論理回路(図11)とは異なっており、本実施形態では入力端子32とトランジスタ35のゲートとは直接に接続されており、また、入力端子32とトランジスタ34のゲートは否定回路34を介して接続されている。
【0068】
そのため、入力端子32に入力される信号Bバーは本実施形態の論理回路では上記第1の実施形態の論理回路(図1)の信号Bの否定として処理される。したがって、信号Bバーの否定を信号Bとすると本実施形態の論理回路では、出力端子40より信号Aと信号Bの論理和の否定が出力され、出力端子41より信号Aと信号Bの論理和が出力される。この回路においても上述の第1の実施形態と同様に、入力端子32から入力される信号Bバーが1である期間が比較的長期間に及びトランジスタ34がオフし、トランジスタ35がオンするので、入力端子31より入力される信号Aが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【0069】
<第13の実施形態>
次に、本発明の第13の実施形態について説明する。図13は本発明の第13の実施形態を示す論理回路の回路図である。なお、図13において図11と同一部分については同一符号を付してある。本実施形態では、3つの入力端子31、32、33が設けられてあり、入力端子31より信号Aが入力される。次に入力端子32より信号Bが入力される。入力端子33より信号Bとは否定関係のある信号Bバーが入力される。そして、入力端子32はNチャネルトランジスタ34のゲートに接続され、入力端子33はNチャネルトランジスタ35のゲートに接続される。
【0070】
これにより、上記第1の実施形態(図1)や上記第2の実施形態(図2)における論理回路と同様の動作をし、出力端子30より信号Aと信号Bの論理和の否定が出力され、出力端子41より信号Aと信号Bの論理和が出力される。そのため、上記第1の実施形態と同様に、信号Bが0である期間が比較的長期間に及び信号Aが短周期で多数振動する場合には低消費電力となる効果がある。
【0071】
本実施形態では、入力信号Aが入力端子31に直接入力され、第2の入力信号Bは入力端子32に直接入力されるとともに入力信号Bは否定回路を介して入力端子33に入力されるようにすることにより上記第1の実施形態(図1)を実現できる。また、第1の入力信号Aが入力端子41に直接入力され、第2の入力信号Bバーは否定回路を介して入力端子42に入力されるとともに、第2の入力信号Bバーが直接第3の入力信号に入力されるようにすることにより上記第2の実施形態(図2)を実現できる。
【0072】
<第14の実施形態>
次に、本発明の第14の実施形態について説明する。図14は図11に示す上記第1の実施形態の論理回路50を用いて3入力の論理和の否定を得るための論理回路の回路図である。本実施形態では論理回路50に3入力のうち2信号が入力され、論理回路50において図1における出力端子41より出力される信号が次段の論理和の否定回路51の一方に入力される。また、論理和の否定回路51のもう一方には3入力のうちの残りの1つの信号が入力される。
【0073】
これにより、3入力の論理和の否定が論理和の否定回路51より出力される。本実施形態では、論理回路50の一方の入力が短周期で多数振動する信号であって、他方がその振動に比べて十分に0となっている期間が長い信号である場合には、図27に示すような上記従来の多入力の論理和の否定回路を利用した場合に比べて充放電電流が小さくなり、低消費電力となる。
【0074】
<第15の実施形態>
次に、本発明の第15の実施形態について説明する。図15は図11に示す上記第1の実施形態の論理回路50を用いた3入力の論理和回路の回路図である。本実施形態では3入力のうちの2信号が入力される論理回路50において出力端子41より出力される論理和の信号が次段の論理和回路52の一方に入力される。また、論理和回路52のもう一方には3入力のうちの残りの1つの信号が入力される。これにより、3入力の論理和が論理和回路52より出力される。信号Aが短周期で多数振動する場合には充放電電流が小さくなる効果がある。
【0075】
<第16の実施形態>
次に、本発明の第16の実施形態について説明する。図16は図11に示す上記第1の実施形態の論理回路50を用いた多入力の論理和及び論理和の否定回路の回路図である。本実施形態では多入力の論理和回路53は図27に示す上記従来の多入力論理和回路を利用する。論理和回路53は上記従来の多入力の論理和の否定回路(図27)の出力段にさらに否定回路(図21)を付け加えることにより実現することができる。
【0076】
そして、論理和回路53より出力される信号が論理回路50の一方に入力される。論理回路52のもう一方には1つの入力信号が入力される。そして、論理回路50より論理和と論理和の否定の出力が得られるので、図16に示す回路全体として、多入力の論理和と論理和の否定の出力が得られる。特に、論理回路50に入力される信号がクロックのように短周期で多数振動し、論理和回路53より出力される信号が0である期間が比較的長期間に及ぶ場合には論理回路によって低消費電力となる効果がある。
【0077】
<第17の実施形態>
次に、本発明の第17の実施形態について説明する。図17は図1に示す上記第11の実施形態の論理回路50を用いた3入力の論理和の否定を得るための論理回路の回路図である。本実施形態では論理回路50において図1に示す出力端子40より出力される信号が否定回路を介して論理和の否定回路54に入力される。また、論理和の否定回路54のもう一方の入力は残りの1信号が入力される。これにより、3入力の論理和の否定が論理和の否定回路54より出力される。このとき、論理回路50の一方の入力が短周期で多数振動する信号であって、他方の入力が比較的0となっている期間が比較的長い信号である場合には低消費電力となる。
【0078】
<第18の実施形態>
次に、本発明の第18の実施形態について説明する。図18は図11に示す上記第11の実施形態の論理回路50を用いて3入力の論理和を得るための論理回路の回路図である。3入力のうち2信号が論理回路50に入力され、論理回路50の出力端子40(図11参照)より出力される信号の否定が次段の論理和回路54に入力される。そして、論理和回路54の他方の入力には残りの一方の信号が入力される。これにより、3入力の論理和が出力される。
【0079】
<第19の実施形態>
次に、本発明の第19の実施形態について説明する。図19は図12に示す上記第2の実施形態の論理回路56を用いて多入力の論理和及び論理和の否定回路を実現している。まず、多入力のうち1つを除いて、図27に示す上記従来の多入力論理和の否定回路55に入力される。そして、論理和の否定回路55の出力が論理回路56の入力端子2(図12参照)に入力される。論理回路56の他方の入力端子1(図12参照)には多入力の残りの1信号が入力される。論理回路56より論理和と論理和の否定がそれぞれ出力されるので、本実施形態の論理回路は多入力の論理和と論理和の否定を出力することができる。
【0080】
<第20の実施形態>
次に、本発明の第20の実施形態について説明する。図20は図3に示す上記第3の実施形態の論理回路57を用いて多入力の論理和及び論理和の否定回路を実現している。まず、多入力の論理和及び論理和の否定回路55に入力され、論理回路55より出力される互いに否定関係のある信号が論理回路57の入力端子22と入力端子33(図13参照)に入力される。そして、多入力の残りの1つの信号が論理回路57の入力端子1(図13参照)に入力される。これにより、論理回路57より論理和及び論理和の否定が出力される。本実施形態に用いられている論理回路57は論理回路50、56(図11及び図12参照)に比べると、図3にも示すように否定回路が1つ少なくなっている。
【0081】
【発明の効果】
以上説明したように、請求項1に記載の論理回路では、第2の入力端子の入力状態が0、すなわち第3の入力端子の入力状態が1となるときには第1のNチャネルトランジスタがオフし、第2のNチャネルトランジスタがオンするのでノードの状態が第1の電圧となるので、第1の入力端子では短周期で頻繁に繰り返すような信号入力がある場合でも第1のNチャネルトランジスタのソースでの充放電電流だけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【0082】
また、請求項2に記載の論理回路では、上記条件とは逆に、第2の入力端子の信号状態が0、すなわち第3の入力端子の信号状態が0となるときには第1のPチャネルトランジスタがオフし、第2のPチャネルトランジスタがオンするのでノードの状態が第1の電圧となるので、第1の入力端子では短周期で多数振動する場合でも第1のPチャネルトランジスタのソースでの充放電電流だけとなるので、このような条件での信号入力が比較的多い場合には論理回路は低消費電力となる。
【0083】
また、請求項3に記載の論理回路によれば、第1及び第2の入力信号で、請求項1に記載の論理回路の構成では、第1の出力端子より第1の入力信号と第2の入力信号の論理積の否定が出力され、また、第2の出力端子より第1の入力信号と第2の入力信号の論理積が出力される。請求項2に記載の論理回路の構成では第1の出力端子より第1及び第2の論理和の否定が出力され、第2の出力端子より第1及び第2の入力信号の論理和が出力される。
【0084】
また、請求項4に記載の論理回路によれば、第1の入力信号が入力端子に入力され、そして、第2の入力信号が否定回路を介して第2の入力端子に入力され、第2の入力信号は直接第3の入力信号に入力されるので、上述の請求項3に記載の論理回路とは第2の入力信号とは否定関係のある信号として処理される。
【図面の簡単な説明】
【図1】 本発明の第1の実施形態の論理回路の回路図である。
【図2】 本発明の第2の実施形態の論理回路の回路図である。
【図3】 本発明の第3の実施形態の論理回路の回路図である。
【図4】 本発明の第4の実施形態の論理回路の回路図である。
【図5】 本発明の第5の実施形態の論理回路の回路図である。
【図6】 本発明の第6の実施形態の論理回路の回路図である。
【図7】 本発明の第7の実施形態の論理回路の回路図である。
【図8】 本発明の第8の実施形態の論理回路の回路図である。
【図9】 本発明の第9の実施形態の論理回路の回路図である。
【図10】 本発明の第10の実施形態の論理回路の回路図である。
【図11】 本発明の第11の実施形態の論理回路の回路図である。
【図12】 本発明の第12の実施形態の論理回路の回路図である。
【図13】 本発明の第13の実施形態の論理回路の回路図である。
【図14】 本発明の第14の実施形態の論理回路の回路図である。
【図15】 本発明の第15の実施形態の論理回路の回路図である。
【図16】 本発明の第16の実施形態の論理回路の回路図である。
【図17】 本発明の第17の実施形態の論理回路の回路図である。
【図18】 本発明の第18の実施形態の論理回路の回路図である。
【図19】 本発明の第19の実施形態の論理回路の回路図である。
【図20】 本発明の第20の実施形態の論理回路の回路図である。
【図21】 その論理回路の否定回路の回路図である。
【図22】 各回路の負荷容量をまとめた表である。
【図23】 各回路への入力波形である。
【図24】 論理積否定回路の充放電電流を比較したグラフである。
【図25】 論理和の否定回路の充放電電流を比較したグラフである。
【図26】 従来の論理積の否定回路の回路図である。
【図27】 従来の多入力の論理積の否定回路の回路図である。
【図28】 従来の論理和の否定回路の回路図である。
【図29】 従来の多入力の論理和の否定回路の回路図である。
【符号の説明】
1 入力端子
2 入力端子
3 入力端子
4 Nチャネルトランジスタ
5 Nチャネルトランジスタ
6 否定回路
7 Pチャネルトランジスタ
8 電源電圧
9 グランドレベル
10 出力端子
11 出力端子
13 否定回路
15 ノード
20 第1の実施形態の論理回路
21 論理積の否定回路
22 論理積回路
24 論理積の否定回路
26 第2の実施形態の論理回路
27 第3の実施形態の論理回路
31 入力端子
32 入力端子
33 入力端子
34 Nチャネルトランジスタ
35 Nチャネルトランジスタ
36 否定回路
37 Pチャネルトランジスタ
38 電源電圧
39 グランドレベル
40 出力端子
41 出力端子
43 否定回路
45 ノード
50 第1の実施形態の論理回路
51 論理積の否定回路
52 論理積回路
54 論理積の否定回路
56 第2の実施形態の論理回路
57 第3の実施形態の論理回路
Claims (4)
- 第1の入力端子と、第2の入力端子と、前記第2の入力端子に入力される信号とは否定関係のある信号が入力される第3の入力端子と、ソースが前記第1の入力端子に接続されゲートが前記第2の入力端子に接続されドレインがノードに接続されている第1のNチャネルトランジスタと、ソースが第1の電圧に接続されゲートが前記第3の入力端子に接続されドレインが前記ノードに接続されている第2のNチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第2の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているPチャネルトランジスタと、前記否定回路の出力を導き出すための第1の出力端子と、前記ノードの信号状態を導き出すための第2の出力端子とを備えることを特徴とする論理回路。
- 第1の入力端子と、第2の入力端子と、前記第2の入力端子に入力される信号とは否定関係のある信号が入力される第3の入力端子と、ソースが前記第1の入力端子に接続されゲートが前記第2の入力端子に接続されドレインがノードに接続されている第1のPチャネルトランジスタと、ソースが第1の電圧に接続されゲートが前記第3の入力端子に接続されドレインが前記ノードに接続されている第2のPチャネルトランジスタと、前記ノードの信号状態の否定を出力する否定回路と、ソースが第2の電圧に接続されゲートが前記否定回路の出力に接続されドレインが前記ノードに接続されているNチャネルトランジスタと、前記否定回路の出力を導き出すための第1の出力端子と、前記ノードの信号状態を導き出すための第2の出力端子とを備えることを特徴とする論理回路。
- 第1の入力信号は前記第1の入力端子に直接入力され、第2の入力信号は前記第2の入力端子に直接入力されるとともに否定回路を介して前記第3の入力端子に入力されることを特徴とする請求項1又は請求項2に記載の論理回路。
- 第1の入力信号は前記第1の入力端子に直接入力され、第2の入力信号は否定回路を介して前記第2の入力端子に入力されるとともに第3の入力端子には直接入力されることを特徴とする請求項1又は請求項2に記載の論理回路。
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