JPS63260316A - 発振回路 - Google Patents
発振回路Info
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- JPS63260316A JPS63260316A JP62094423A JP9442387A JPS63260316A JP S63260316 A JPS63260316 A JP S63260316A JP 62094423 A JP62094423 A JP 62094423A JP 9442387 A JP9442387 A JP 9442387A JP S63260316 A JPS63260316 A JP S63260316A
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- 230000010355 oscillation Effects 0.000 title claims abstract description 29
- 230000005669 field effect Effects 0.000 claims description 3
- 238000007599 discharging Methods 0.000 abstract description 4
- 239000003990 capacitor Substances 0.000 abstract 2
- 238000009412 basement excavation Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路装置に使用する発振回路に関し
、特に多段リングオシレータからなる発振回路に関する
。
、特に多段リングオシレータからなる発振回路に関する
。
従来、半導体集積回路に使用する発振回路とし°Ｃは主
として多段リングオシレータが用いられている。以下こ
の発振回路について第２図を参照して説明する。第２図
はＣＭＯ８否定論理回路（インバータ） １．２．３を
３個縦続接続し、３段目のインバータ３の出力を１段目
のインバータｌの入力に接続してなる３段リングオシレ
ータにより構成された発振回路であり、Ｎｌが出力節点
である。トランジスタＱｓ 、 Ｑａ及びＱｓはいずれ
もＰチャンネルＭＯ８トランジスタであり、またトラン
ジスタｑ。
として多段リングオシレータが用いられている。以下こ
の発振回路について第２図を参照して説明する。第２図
はＣＭＯ８否定論理回路（インバータ） １．２．３を
３個縦続接続し、３段目のインバータ３の出力を１段目
のインバータｌの入力に接続してなる３段リングオシレ
ータにより構成された発振回路であり、Ｎｌが出力節点
である。トランジスタＱｓ 、 Ｑａ及びＱｓはいずれ
もＰチャンネルＭＯ８トランジスタであり、またトラン
ジスタｑ。
Ｑ４及びＱｓはいずれもＮチャンネルＭＯ８）ランジス
タである。トランジスタＱ１及びＱ２は節点Ｎ０を入力
節点、節点歯を出力節点とするＣＭＯＳインバースタＱ
ｓ及びトランジスタＱｓは０ＭＯ８インバータ３を構成
しＣいる。ＣＭＯＳインバータ１，２及び３のＰチャン
ネルＭＯ８）ランジスタＱｓ 、Ｑｓ 、 Ｑｓのソー
ス電極及びＮチャンネルＭＯ８）ランジスタＱ！。
タである。トランジスタＱ１及びＱ２は節点Ｎ０を入力
節点、節点歯を出力節点とするＣＭＯＳインバースタＱ
ｓ及びトランジスタＱｓは０ＭＯ８インバータ３を構成
しＣいる。ＣＭＯＳインバータ１，２及び３のＰチャン
ネルＭＯ８）ランジスタＱｓ 、Ｑｓ 、 Ｑｓのソー
ス電極及びＮチャンネルＭＯ８）ランジスタＱ！。
Ｑａ、 Ｑｓのソース電極はそれぞれ電源電位（Ｖｃｃ
）及び接地電位（ＧＮ Ｄ ）に接続されＣいる。ま
た、ＣＭＯＳインバータ１の出力節点Ｎ、がＣＭＯＳイ
ンバータ２０入力節点に接続され、ＣＭＯＳインバータ
２の出力節点Ｎ３がＣＭＯＳインバータ３０入力節点に
接続され、さらにＣＭＯＳインバータ３の出力節点Ｎ、
がＣＭＯＳインバータ１の入力節点に接続されＣいる。
）及び接地電位（ＧＮ Ｄ ）に接続されＣいる。ま
た、ＣＭＯＳインバータ１の出力節点Ｎ、がＣＭＯＳイ
ンバータ２０入力節点に接続され、ＣＭＯＳインバータ
２の出力節点Ｎ３がＣＭＯＳインバータ３０入力節点に
接続され、さらにＣＭＯＳインバータ３の出力節点Ｎ、
がＣＭＯＳインバータ１の入力節点に接続されＣいる。
この３段リングオシレータにおいて、節点Ｎ、の信号は
インバータ１如固有の遅延時間ののち節点Ｎ２に伝達さ
れる。また、節点Ｎ２の信号はインバータ２の固有の遅
延時間ののち節点Ｎ３に伝達される。さらに、節点Ｎ３
の信号はインバータ３に固有の遅延時間ののち節点Ｎｌ
に伝達される。イン信号を反転したものとなっており、
この信号が再び各インバータを通って次々と伝達され発
振動作が行なわれる。そし゛Ｃ′ＷＪ点Ｎ！の信号はイ
ンバータ１、インバータ２及びインバータ３での遅延時
間の合計時間後に節点Ｎ１に伝達されるから、この発掘
回路の発振周波数は各インバータの遅延時間の合計時間
の逆数に比例する。すなわち、発振周波数は各インバー
タの遅延時間が短くなるほど、いいかえれば各インバー
タの動作速度が速くなるほど高くなる。
インバータ１如固有の遅延時間ののち節点Ｎ２に伝達さ
れる。また、節点Ｎ２の信号はインバータ２の固有の遅
延時間ののち節点Ｎ３に伝達される。さらに、節点Ｎ３
の信号はインバータ３に固有の遅延時間ののち節点Ｎｌ
に伝達される。イン信号を反転したものとなっており、
この信号が再び各インバータを通って次々と伝達され発
振動作が行なわれる。そし゛Ｃ′ＷＪ点Ｎ！の信号はイ
ンバータ１、インバータ２及びインバータ３での遅延時
間の合計時間後に節点Ｎ１に伝達されるから、この発掘
回路の発振周波数は各インバータの遅延時間の合計時間
の逆数に比例する。すなわち、発振周波数は各インバー
タの遅延時間が短くなるほど、いいかえれば各インバー
タの動作速度が速くなるほど高くなる。
上述した従来の発振回路は、その発振周波数がＣＭＯＳ
インバータの動作速度により決定される。
インバータの動作速度により決定される。
このため、電源電位が高いと各インバータの負荷容量を
充電する電流が大きくなるため各インバータの動作速Ｋ
が速くなるので、発掘回路は高い発振周波数をもつ、逆
に電源電位が低いと同様の理由で低い発振周波数をもつ
。このため、従来の発振回路は電源電位の変動に対する
見損周波数の変動が極めて大き−という欠点がある。
充電する電流が大きくなるため各インバータの動作速Ｋ
が速くなるので、発掘回路は高い発振周波数をもつ、逆
に電源電位が低いと同様の理由で低い発振周波数をもつ
。このため、従来の発振回路は電源電位の変動に対する
見損周波数の変動が極めて大き−という欠点がある。
本発明の発振回路は、電界効果トランジスタからなる否
定論理回路を奇数段縦続接続し最終段の出力を初段の入
力に接続してなる発掘回路におい°Ｃ１前記否定論理回
路の電源電位もしくは接地電位の少なくとも一方を定電
流回路により駆動することを特徴とするものである。
定論理回路を奇数段縦続接続し最終段の出力を初段の入
力に接続してなる発掘回路におい°Ｃ１前記否定論理回
路の電源電位もしくは接地電位の少なくとも一方を定電
流回路により駆動することを特徴とするものである。
次に、本発明について図面を参照し′Ｃ説明する。
第１図は本発明の発振回路の一実施例である。第１図Ｉ
Ｃおい°［ＣＭＯＳインバータ１．２及び３が縦列接続
されインバータ３の出力がインバータ１の入力に接続さ
れ゛〔リングオシレータ４が構成されている、そして各
ＣＭＯＳインバータを構成するＰチャンネルトランジス
タＱｌ、 Ｑ、ｓ、 Ｑ、ｓのソース電極は電源電位を
与える定［流（ロ）路５に接続されている。
Ｃおい°［ＣＭＯＳインバータ１．２及び３が縦列接続
されインバータ３の出力がインバータ１の入力に接続さ
れ゛〔リングオシレータ４が構成されている、そして各
ＣＭＯＳインバータを構成するＰチャンネルトランジス
タＱｌ、 Ｑ、ｓ、 Ｑ、ｓのソース電極は電源電位を
与える定［流（ロ）路５に接続されている。
また、各ＣＭＯＳインバータを構成するＮチャンネルト
ランジスタＱ、！ 、 Ｑ、ａ 、 Ｑｓのソース電極
は接地電位を与える定電流（ロ）路６に接続されている
。
ランジスタＱ、！ 、 Ｑ、ａ 、 Ｑｓのソース電極
は接地電位を与える定電流（ロ）路６に接続されている
。
次に、定電流回路の構成並びに動作を説明する。
まず、接地電位を与える定電流回路６を例に°とっ゛Ｃ
説明する。定電流（ロ）路６におい゛Ｃ１Ｐチャンネル
ＭＯＳトランジスタＱ宜◎はソースを電源電位、ゲート
を接地電位に接続され、ＮチャンネルＭＯＳトランジス
タＱ、ｌｔはソースを接地電位、ドレイン及びゲートを
ＰチャンネルＭＯ８）ランジスタＱ、ｓｏのドレインと
共通接続されている。ここでＮチャンネルＭＯ８）ラン
ジスタＱ、■はＰチャンネルＭＯ８）ランジスタＱ１ｏ
より十分大きな電流駆動能力をもつように設定されてい
る。従って、トランジスタＱｓｏ及びトランジスタＱｌ
ｌはレシオ回路を構成し、節点Ｎ６の電位はＮチャンネ
ルＭＯＳトランジスタＱ■のしきい値電圧よりわずかに
高い電位となる。よりＣ％ＮチャンネルＭＯＳトランジ
スタＱｓｓはソース電位とし°Ｃ接地電位、ゲート電位
とし°Ｃ節点Ｎ６の電位をもつために、ドレイン電位で
ある節点Ｎ５の電位が接地電位よりわずかに高くなれば
飽和領域（Ｖｏ≧Ｖｃ −ＶＴ ）で動作することＫな
る。ただし、トランジスタＱ■とトランジスタＱｌ鵞の
しきい値電圧は同一とする。飽和領域においては、ドレ
イン電位が増し°Ｃもドレイン電流は一定であるから、
定電流回路６は節点Ｎ。
説明する。定電流（ロ）路６におい゛Ｃ１Ｐチャンネル
ＭＯＳトランジスタＱ宜◎はソースを電源電位、ゲート
を接地電位に接続され、ＮチャンネルＭＯＳトランジス
タＱ、ｌｔはソースを接地電位、ドレイン及びゲートを
ＰチャンネルＭＯ８）ランジスタＱ、ｓｏのドレインと
共通接続されている。ここでＮチャンネルＭＯ８）ラン
ジスタＱ、■はＰチャンネルＭＯ８）ランジスタＱ１ｏ
より十分大きな電流駆動能力をもつように設定されてい
る。従って、トランジスタＱｓｏ及びトランジスタＱｌ
ｌはレシオ回路を構成し、節点Ｎ６の電位はＮチャンネ
ルＭＯＳトランジスタＱ■のしきい値電圧よりわずかに
高い電位となる。よりＣ％ＮチャンネルＭＯＳトランジ
スタＱｓｓはソース電位とし°Ｃ接地電位、ゲート電位
とし°Ｃ節点Ｎ６の電位をもつために、ドレイン電位で
ある節点Ｎ５の電位が接地電位よりわずかに高くなれば
飽和領域（Ｖｏ≧Ｖｃ −ＶＴ ）で動作することＫな
る。ただし、トランジスタＱ■とトランジスタＱｌ鵞の
しきい値電圧は同一とする。飽和領域においては、ドレ
イン電位が増し°Ｃもドレイン電流は一定であるから、
定電流回路６は節点Ｎ。
の電位によらず定電流を流す定電流回路となる。
また、定電流回路６はＮチャンネルＭＯ８）ランジスタ
Ｑ１ｂＱｔｚのしきい値電圧が半導体集積回路装置の製
造条件により変動する場合も変動前と同じ定電流を流す
。すなわち、ＮチャンネルＭＯ８トランジスタＱ１ｔの
しきい値電圧が上昇してトランジスタＱ＋ｔを流れる電
流が減少すると、トランジスタＱ！ｓのゲート電位が上
り、トランジスタＱ１ｔを流れる電流の減少を自動的に
補償する。このため、トランジスタＱｌｚには変動前と
同一の電流が流れる。
Ｑ１ｂＱｔｚのしきい値電圧が半導体集積回路装置の製
造条件により変動する場合も変動前と同じ定電流を流す
。すなわち、ＮチャンネルＭＯ８トランジスタＱ１ｔの
しきい値電圧が上昇してトランジスタＱ＋ｔを流れる電
流が減少すると、トランジスタＱ！ｓのゲート電位が上
り、トランジスタＱ１ｔを流れる電流の減少を自動的に
補償する。このため、トランジスタＱｌｚには変動前と
同一の電流が流れる。
電源電位を与える定電流回路５は、接地電位を与える定
電流回路６の構成におけるＰチャンネルＭＯ８）ランジ
スタＱ１ｏｆｌ−ＮチャンネルＭＯ８）ランジスタＱ８
に、ＮチャンネルＭＯ８）ランジスタＱ＋ｔをＰチャン
ネルＭＯ８）ランジスタＱ７に、ＮチャンネルＭＯＳト
ランジスタＱｘ２をＰチャンネルＭＯ８）ランジスタＱ
９Ｋｆ換え、さらに電源電位を接地電位に、接地電位を
電源電位とした構成である。回路動作は定電流回路６と
同様であり、節点Ｎ４の電位によらず定電流を流す定電
流回路となる。
電流回路６の構成におけるＰチャンネルＭＯ８）ランジ
スタＱ１ｏｆｌ−ＮチャンネルＭＯ８）ランジスタＱ８
に、ＮチャンネルＭＯ８）ランジスタＱ＋ｔをＰチャン
ネルＭＯ８）ランジスタＱ７に、ＮチャンネルＭＯＳト
ランジスタＱｘ２をＰチャンネルＭＯ８）ランジスタＱ
９Ｋｆ換え、さらに電源電位を接地電位に、接地電位を
電源電位とした構成である。回路動作は定電流回路６と
同様であり、節点Ｎ４の電位によらず定電流を流す定電
流回路となる。
次に、発振回路全体の動作について説明する。
定電流回路５はリングオシレータを構成しているインバ
ータ１，２．３の負荷容量の充電電流を一定にする回路
である。また、定電流回路６はインバータ１，２．３の
負荷容量からの放電電流を一定にするための回路である
。発振時をてはインバータの負荷容量の充電及び放電に
より信号が伝達され、定電流回路５及び６により電源電
位の変動にかかわらずインバータの負荷容量を充電する
のく要する時間及び負荷容量を放電するのに要する時間
が一足になるので発振周波数の変動を抑えることができ
る。そしＣ１この発振回路の発掘周波数は、ＣＭＯＳイ
ンバータ１，２．３の動作速度により定まるが、各ＣＭ
ＯＳインバータ１，２．３の動作速度は定電流回路５及
び６の電流駆動量によって定まる。
ータ１，２．３の負荷容量の充電電流を一定にする回路
である。また、定電流回路６はインバータ１，２．３の
負荷容量からの放電電流を一定にするための回路である
。発振時をてはインバータの負荷容量の充電及び放電に
より信号が伝達され、定電流回路５及び６により電源電
位の変動にかかわらずインバータの負荷容量を充電する
のく要する時間及び負荷容量を放電するのに要する時間
が一足になるので発振周波数の変動を抑えることができ
る。そしＣ１この発振回路の発掘周波数は、ＣＭＯＳイ
ンバータ１，２．３の動作速度により定まるが、各ＣＭ
ＯＳインバータ１，２．３の動作速度は定電流回路５及
び６の電流駆動量によって定まる。
本実施例ではリングオシレータ４の電源電位側と接地電
位側と両方に定電流回路から電位を与えているが、定電
流回路はいずれか一方の側のみに設けても発振周波数変
動を押える効果がある。すなわち、例えば定電流回路５
のみを設けた場合には電源電位の変動によらずインバー
タの負荷容量を充電する時間は一定になるため発振周波
数の変動が抑えられるが、節点Ｎ！、 Ｎ、 、 Ｎ、
の電位は電源電位により異なるので負荷容量を放電する
時間は一定でなくなる。従っ・Ｃ１接地電位側にも定を
光回路６を設けることにより負荷容量を放電する時間も
一定＆ζすることができるので電源電位の変動による発
振周波数の変動をさらに抑えることができる。
位側と両方に定電流回路から電位を与えているが、定電
流回路はいずれか一方の側のみに設けても発振周波数変
動を押える効果がある。すなわち、例えば定電流回路５
のみを設けた場合には電源電位の変動によらずインバー
タの負荷容量を充電する時間は一定になるため発振周波
数の変動が抑えられるが、節点Ｎ！、 Ｎ、 、 Ｎ、
の電位は電源電位により異なるので負荷容量を放電する
時間は一定でなくなる。従っ・Ｃ１接地電位側にも定を
光回路６を設けることにより負荷容量を放電する時間も
一定＆ζすることができるので電源電位の変動による発
振周波数の変動をさらに抑えることができる。
また、電源電位は変動せず一定であるがトランジスタの
しきい値電圧が変動した場合にも、上述したように定電
流回路５，６はしきい値電圧が変動する前と同一の電流
を流し、かつインバータ１，２゜３は率なるスイッチの
機能をするだけであるから。
しきい値電圧が変動した場合にも、上述したように定電
流回路５，６はしきい値電圧が変動する前と同一の電流
を流し、かつインバータ１，２゜３は率なるスイッチの
機能をするだけであるから。
しきい値電圧の変動の影響をうけないので発振周波数の
変動が抑えられる。
変動が抑えられる。
なお、上記実施例では０ＭＯ８を例にとって説明したが
、本発明の思想はＰチャンネルＭＯＳトランジスタ、Ｎ
チャンネルＭＯＳトランジスタ、バイポーラトランジス
タをそれぞれ単独に用いて回路を構成する場合にも同様
番て適用できる。
、本発明の思想はＰチャンネルＭＯＳトランジスタ、Ｎ
チャンネルＭＯＳトランジスタ、バイポーラトランジス
タをそれぞれ単独に用いて回路を構成する場合にも同様
番て適用できる。
以上説明したように本発明は、電界効果トランジスタで
構成するインバータを縦続接続してなる多段リングオシ
レータの電源電位もしくは接地電位を定電流回路をもち
いて駆動することＫより、インバータの負荷容量の充電
時間、もしくは放電時間を一定【せしめ、これにより電
源電位の変動に対し°Ｃ極めて変動の少ない発振周波数
をもつ発振回路が得られる効果がある。
構成するインバータを縦続接続してなる多段リングオシ
レータの電源電位もしくは接地電位を定電流回路をもち
いて駆動することＫより、インバータの負荷容量の充電
時間、もしくは放電時間を一定【せしめ、これにより電
源電位の変動に対し°Ｃ極めて変動の少ない発振周波数
をもつ発振回路が得られる効果がある。
第１図は本発明の一実施例の発振回路の回路図、第２図
は従来の発振回路の回路図である。 １、２．３・・・・・−ＣＭＯＳインバータ、４・・・
・・・リングオシレータ、５．６・・・・・・定電流回
路、Ｑｌ ＊ Ｑｓ ｔ Ｑｓ ｒＱｙ 、 Ｑｓ 、
Ｑｌｏ−・・ＰチャンネルＭＯＳトランジスタ、Ｑｚ
＋Ｑｎｔ ＱｓｔＱｓｔＱｔｔ 、Ｑｌｇ・・・・・・
ＮチャンネルＭＯＳトランジスタ、Ｎ、、 Ｎ、、 Ｎ
３．Ｎ４． Ｎ、 、Ｎ、 、 Ｎ、 、、、 、、、
節点。 ＼ １唱− 第２ 図
は従来の発振回路の回路図である。 １、２．３・・・・・−ＣＭＯＳインバータ、４・・・
・・・リングオシレータ、５．６・・・・・・定電流回
路、Ｑｌ ＊ Ｑｓ ｔ Ｑｓ ｒＱｙ 、 Ｑｓ 、
Ｑｌｏ−・・ＰチャンネルＭＯＳトランジスタ、Ｑｚ
＋Ｑｎｔ ＱｓｔＱｓｔＱｔｔ 、Ｑｌｇ・・・・・・
ＮチャンネルＭＯＳトランジスタ、Ｎ、、 Ｎ、、 Ｎ
３．Ｎ４． Ｎ、 、Ｎ、 、 Ｎ、 、、、 、、、
節点。 ＼ １唱− 第２ 図
Claims (1)
- 電界効果トランジスタからなる否定論理回路を奇数段縦
続接続し最終段の出力を初段の入力に接続してなる発振
回路において、前記否定論理回路の電源電位もしくは接
地電位の少なくとも一方を定電流回路により駆動するこ
とを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094423A JPS63260316A (ja) | 1987-04-17 | 1987-04-17 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62094423A JPS63260316A (ja) | 1987-04-17 | 1987-04-17 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63260316A true JPS63260316A (ja) | 1988-10-27 |
Family
ID=14109824
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62094423A Pending JPS63260316A (ja) | 1987-04-17 | 1987-04-17 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63260316A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152943A (ja) * | 1991-11-26 | 1993-06-18 | Sanyo Electric Co Ltd | 位相ロツクループ及びこれを用いたインタフエース回路 |
| US6072372A (en) * | 1997-11-07 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2008017007A (ja) * | 2006-07-04 | 2008-01-24 | Hitachi Ltd | 周波数可変発振器及びそれを用いた通信回路 |
| JP2009005178A (ja) * | 2007-06-22 | 2009-01-08 | Mitsumi Electric Co Ltd | チョッパ型コンパレータ |
| JP2011199492A (ja) * | 2010-03-18 | 2011-10-06 | Toshiba Corp | 半導体集積回路 |
-
1987
- 1987-04-17 JP JP62094423A patent/JPS63260316A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05152943A (ja) * | 1991-11-26 | 1993-06-18 | Sanyo Electric Co Ltd | 位相ロツクループ及びこれを用いたインタフエース回路 |
| US6072372A (en) * | 1997-11-07 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit |
| JP2005260601A (ja) * | 2004-03-11 | 2005-09-22 | Seiko Epson Corp | 高ヒステリシス幅入力回路 |
| JP2008017007A (ja) * | 2006-07-04 | 2008-01-24 | Hitachi Ltd | 周波数可変発振器及びそれを用いた通信回路 |
| JP2009005178A (ja) * | 2007-06-22 | 2009-01-08 | Mitsumi Electric Co Ltd | チョッパ型コンパレータ |
| JP2011199492A (ja) * | 2010-03-18 | 2011-10-06 | Toshiba Corp | 半導体集積回路 |
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