JPH11214981A - レベルシフト回路 - Google Patents
レベルシフト回路Info
- Publication number
- JPH11214981A JPH11214981A JP10012719A JP1271998A JPH11214981A JP H11214981 A JPH11214981 A JP H11214981A JP 10012719 A JP10012719 A JP 10012719A JP 1271998 A JP1271998 A JP 1271998A JP H11214981 A JPH11214981 A JP H11214981A
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- mos transistor
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Abstract
(57)【要約】
【課題】 高電圧側電源電圧の変化による信号遅延時間
の変動を抑えることができるレベルシフト回路を提供す
る。 【解決手段】 高電圧電源ＶＤＤＨと接地間に直列接続
された第１のＰチャネル型ＭＯＳトランジスタ５及びＮ
チャネル型ＭＯＳトランジスタ７と、前記各第１のトラ
ンジスタのゲートに接続された入力端子ＩＮと、低電圧
電源ＶＤＤＬと接地間に直列接続された第２のＰチャネ
ル型ＭＯＳトランジスタ６及びＮチャネル型ＭＯＳトラ
ンジスタ８と、前記各第２のトランジスタの直列回路の
出力端子ＯＵＴと、前記各第１のトランジスタの直列回
路の出力を前記第２の各トランジスタに入力する回路を
備えたレベルシフト回路であって、第２のＮチャネル型
ＭＯＳトランジスタ８のゲートを第３のＮチャネル型Ｍ
ＯＳトランジスタ９を介して前記第１の各トランジスタ
の直列回路の出力側に接続すると共に、そのゲートを前
記低電圧電源ＶＤＤＬに接続したものである。
の変動を抑えることができるレベルシフト回路を提供す
る。 【解決手段】 高電圧電源ＶＤＤＨと接地間に直列接続
された第１のＰチャネル型ＭＯＳトランジスタ５及びＮ
チャネル型ＭＯＳトランジスタ７と、前記各第１のトラ
ンジスタのゲートに接続された入力端子ＩＮと、低電圧
電源ＶＤＤＬと接地間に直列接続された第２のＰチャネ
ル型ＭＯＳトランジスタ６及びＮチャネル型ＭＯＳトラ
ンジスタ８と、前記各第２のトランジスタの直列回路の
出力端子ＯＵＴと、前記各第１のトランジスタの直列回
路の出力を前記第２の各トランジスタに入力する回路を
備えたレベルシフト回路であって、第２のＮチャネル型
ＭＯＳトランジスタ８のゲートを第３のＮチャネル型Ｍ
ＯＳトランジスタ９を介して前記第１の各トランジスタ
の直列回路の出力側に接続すると共に、そのゲートを前
記低電圧電源ＶＤＤＬに接続したものである。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のレ
ベルシフト回路に関するものである。
ベルシフト回路に関するものである。
【０００２】
【従来の技術】半導体集積回路（以下ＬＳＩという）の
高速化、高集積化に伴い消費電力が増加しており、これ
を抑制するためにはＬＳＩの電源電圧を下げることにな
るが、すべてのＬＳＩの電源電圧が下げられない場合、
高電圧側回路と低電圧側回路の間でレベルシフト回路を
使用するのが普通であり、以下、従来のレベルシフト回
路について図面を参照しながら説明する。
高速化、高集積化に伴い消費電力が増加しており、これ
を抑制するためにはＬＳＩの電源電圧を下げることにな
るが、すべてのＬＳＩの電源電圧が下げられない場合、
高電圧側回路と低電圧側回路の間でレベルシフト回路を
使用するのが普通であり、以下、従来のレベルシフト回
路について図面を参照しながら説明する。
【０００３】図２は高電圧側回路から低電圧側回路を駆
動する従来のレベルシフト回路の回路図であり、図中、
ＶＤＤＨは高電圧側電源、ＶＤＤＬは低電圧側電源、Ｉ
Ｎは０から前記高電圧側電源ＶＤＤＨの電位の間で入力
信号電位が変化する入力端子、ＯＵＴは０から前記低電
圧側電源ＶＤＤＬの電位の間で出力信号電位が変化する
出力端子、１はゲートを入力端子ＩＮに接続しソースを
前記高電圧側電源ＶＤＤＨに接続したＰチャネル型ＭＯ
Ｓトランジスタ（以下ＰＭＯＳという）、２はゲートを
ＰＭＯＳ１のドレインに、ソースを前記低電圧側電源Ｖ
ＤＤＬに、ドレインを出力端子ＯＵＴにそれぞれ接続し
たＰＭＯＳ、３はゲートを入力端子ＩＮに、ソースを接
地に、ドレインをＰＭＯＳ１のドレインにそれぞれ接続
したＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳと
いう）、４はゲートをＰＭＯＳ２のゲートに、ソースを
接地に、ドレインを出力端子ＯＵＴにそれぞれ接続した
ＮＭＯＳであり、全体としてレベルシフト回路を構成し
ている。
動する従来のレベルシフト回路の回路図であり、図中、
ＶＤＤＨは高電圧側電源、ＶＤＤＬは低電圧側電源、Ｉ
Ｎは０から前記高電圧側電源ＶＤＤＨの電位の間で入力
信号電位が変化する入力端子、ＯＵＴは０から前記低電
圧側電源ＶＤＤＬの電位の間で出力信号電位が変化する
出力端子、１はゲートを入力端子ＩＮに接続しソースを
前記高電圧側電源ＶＤＤＨに接続したＰチャネル型ＭＯ
Ｓトランジスタ（以下ＰＭＯＳという）、２はゲートを
ＰＭＯＳ１のドレインに、ソースを前記低電圧側電源Ｖ
ＤＤＬに、ドレインを出力端子ＯＵＴにそれぞれ接続し
たＰＭＯＳ、３はゲートを入力端子ＩＮに、ソースを接
地に、ドレインをＰＭＯＳ１のドレインにそれぞれ接続
したＮチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳと
いう）、４はゲートをＰＭＯＳ２のゲートに、ソースを
接地に、ドレインを出力端子ＯＵＴにそれぞれ接続した
ＮＭＯＳであり、全体としてレベルシフト回路を構成し
ている。
【０００４】以下その動作を説明するに、まず、入力Ｉ
Ｎに高電圧側電源ＶＤＤＨと同一電位の信号が入力され
た場合、ＮＭＯＳ３がオンしＰＭＯＳ１のドレインとＮ
ＭＯＳ３のドレインの接続点は接地レベルとなり、ＰＭ
ＯＳ２がオンして低電圧側電源ＶＤＤＬの電圧が出力端
子ＯＵＴに出力される。次に入力ＩＮに接地レベルの信
号が入力された場合、ＰＭＯＳ１がオンし、ＮＭＯＳ４
のゲートに高電圧側電源ＶＤＤＨの電位が印加され、こ
のＮＭＯＳ４はオンする。このときＰＭＯＳ２のゲート
電位はソースの電位より高くなり、このＰＭＯＳ２はオ
フして、接地レベルが出力端子ＯＵＴに出力される。
Ｎに高電圧側電源ＶＤＤＨと同一電位の信号が入力され
た場合、ＮＭＯＳ３がオンしＰＭＯＳ１のドレインとＮ
ＭＯＳ３のドレインの接続点は接地レベルとなり、ＰＭ
ＯＳ２がオンして低電圧側電源ＶＤＤＬの電圧が出力端
子ＯＵＴに出力される。次に入力ＩＮに接地レベルの信
号が入力された場合、ＰＭＯＳ１がオンし、ＮＭＯＳ４
のゲートに高電圧側電源ＶＤＤＨの電位が印加され、こ
のＮＭＯＳ４はオンする。このときＰＭＯＳ２のゲート
電位はソースの電位より高くなり、このＰＭＯＳ２はオ
フして、接地レベルが出力端子ＯＵＴに出力される。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな構成では、高電圧側電源ＶＤＤＨの電位が変化した
場合、ＮＭＯＳ４のゲート電位のＨｉｇｈレベルが変化
することによって電流能力が変化し、入力ＩＮから出力
ＯＵＴまでの信号遅延時間が大きく変動するという問題
点があった。
うな構成では、高電圧側電源ＶＤＤＨの電位が変化した
場合、ＮＭＯＳ４のゲート電位のＨｉｇｈレベルが変化
することによって電流能力が変化し、入力ＩＮから出力
ＯＵＴまでの信号遅延時間が大きく変動するという問題
点があった。
【０００６】本発明は高電圧側電源電圧の変化による信
号遅延時間の変動を抑えることができるレベルシフト回
路を提供することを目的とする。
号遅延時間の変動を抑えることができるレベルシフト回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明のレベルシフト回
路は、高電圧電源と接地間に直列接続された第１のＰチ
ャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳト
ランジスタと、前記各第１のトランジスタのゲートに接
続された入力端子と、低電圧電源と接地間に直列接続さ
れた第２のＰチャネル型ＭＯＳトランジスタ及びＮチャ
ネル型ＭＯＳトランジスタと、前記各第２のトランジス
タの直列回路の出力端子と、前記各第１のトランジスタ
の直列回路の出力を前記第２の各トランジスタに入力す
る回路を備えたレベルシフト回路であって、前記第２の
Ｎチャネル型ＭＯＳトランジスタのゲートを第３のＮチ
ャネル型ＭＯＳトランジスタを介して前記第１の各トラ
ンジスタの直列回路の出力側に接続すると共に、そのゲ
ートを前記低電圧電源に接続したものである。
路は、高電圧電源と接地間に直列接続された第１のＰチ
ャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳト
ランジスタと、前記各第１のトランジスタのゲートに接
続された入力端子と、低電圧電源と接地間に直列接続さ
れた第２のＰチャネル型ＭＯＳトランジスタ及びＮチャ
ネル型ＭＯＳトランジスタと、前記各第２のトランジス
タの直列回路の出力端子と、前記各第１のトランジスタ
の直列回路の出力を前記第２の各トランジスタに入力す
る回路を備えたレベルシフト回路であって、前記第２の
Ｎチャネル型ＭＯＳトランジスタのゲートを第３のＮチ
ャネル型ＭＯＳトランジスタを介して前記第１の各トラ
ンジスタの直列回路の出力側に接続すると共に、そのゲ
ートを前記低電圧電源に接続したものである。
【０００８】この発明によれば、高電圧側電源電圧の変
化に基づく入力から出力までの信号の遅延時間変動を抑
えることができる。
化に基づく入力から出力までの信号の遅延時間変動を抑
えることができる。
【０００９】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照しながら説明する。図１は本発明のレベ
ルシフト回路の一実施の形態における構成を示す回路図
である。なお、前記従来のものと同一の部分については
同一の符号を用いるものとする。
いて図面を参照しながら説明する。図１は本発明のレベ
ルシフト回路の一実施の形態における構成を示す回路図
である。なお、前記従来のものと同一の部分については
同一の符号を用いるものとする。
【００１０】図１において、ＶＤＤＨは高電圧側電源、
ＶＤＤＬは低電圧側電源、ＩＮは０から前記高電圧側電
源ＶＤＤＨの電位の間で入力信号電位が変化する入力端
子、ＯＵＴは０から前記低電圧側電源ＶＤＤＬの電位の
間で出力信号電位が変化する出力端子、５は、ゲートを
入力端子ＩＮに接続し、ソースを前記高電圧側電源ＶＤ
ＤＨに接続した第１のＰＭＯＳ、６は、ゲートをＰＭＯ
Ｓ５のドレインに接続し、ソースを前記低電圧側電源Ｖ
ＤＤＬに接続し、ドレインを出力端子ＯＵＴに接続した
第２のＰＭＯＳ、７は、ゲートを入力端子ＩＮに、ソー
スを接地に、ドレインを第１のＰＭＯＳ５のドレインに
それぞれ接続した第１のＮＭＯＳ、８は、ソースを接地
に、ドレインを出力端子ＯＵＴにそれぞれ接続した第２
のＮＭＯＳ、９は、ゲートを前記低電圧側電源ＶＤＤＬ
に接続すると共に、ドレイン（ソース）を第２のＰＭＯ
Ｓ６のゲートに接続し、ソース（ドレイン）を第２のＮ
ＭＯＳ８のゲートに接続した第３のＮＭＯＳであり、こ
れにより第２のＮＭＯＳ８のゲートに低電圧側電源ＶＤ
ＤＬの電位以上の電位が印加されないようにするもので
ある。
ＶＤＤＬは低電圧側電源、ＩＮは０から前記高電圧側電
源ＶＤＤＨの電位の間で入力信号電位が変化する入力端
子、ＯＵＴは０から前記低電圧側電源ＶＤＤＬの電位の
間で出力信号電位が変化する出力端子、５は、ゲートを
入力端子ＩＮに接続し、ソースを前記高電圧側電源ＶＤ
ＤＨに接続した第１のＰＭＯＳ、６は、ゲートをＰＭＯ
Ｓ５のドレインに接続し、ソースを前記低電圧側電源Ｖ
ＤＤＬに接続し、ドレインを出力端子ＯＵＴに接続した
第２のＰＭＯＳ、７は、ゲートを入力端子ＩＮに、ソー
スを接地に、ドレインを第１のＰＭＯＳ５のドレインに
それぞれ接続した第１のＮＭＯＳ、８は、ソースを接地
に、ドレインを出力端子ＯＵＴにそれぞれ接続した第２
のＮＭＯＳ、９は、ゲートを前記低電圧側電源ＶＤＤＬ
に接続すると共に、ドレイン（ソース）を第２のＰＭＯ
Ｓ６のゲートに接続し、ソース（ドレイン）を第２のＮ
ＭＯＳ８のゲートに接続した第３のＮＭＯＳであり、こ
れにより第２のＮＭＯＳ８のゲートに低電圧側電源ＶＤ
ＤＬの電位以上の電位が印加されないようにするもので
ある。
【００１１】以下その動作を説明するに、まず、入力Ｉ
Ｎに高電圧側電源ＶＤＤＨと同一電位の信号が入力され
た場合、第１のＮＭＯＳ７がオンし第１のＰＭＯＳ５が
オフするため、第１のＰＭＯＳ５のドレインと第１のＮ
ＭＯＳ７のドレインの接続点は接地レベルとなり、第２
のＰＭＯＳ６がオンする。このとき第３のＮＭＯＳ９が
オンし第２のＮＭＯＳ８のゲートに接地レベルが印加さ
れこれをオフする。このため出力端子ＯＵＴは高電圧側
電源ＶＤＤＨの電位よりも低く設定された低電圧側電源
ＶＤＤＬの電位が出力される。
Ｎに高電圧側電源ＶＤＤＨと同一電位の信号が入力され
た場合、第１のＮＭＯＳ７がオンし第１のＰＭＯＳ５が
オフするため、第１のＰＭＯＳ５のドレインと第１のＮ
ＭＯＳ７のドレインの接続点は接地レベルとなり、第２
のＰＭＯＳ６がオンする。このとき第３のＮＭＯＳ９が
オンし第２のＮＭＯＳ８のゲートに接地レベルが印加さ
れこれをオフする。このため出力端子ＯＵＴは高電圧側
電源ＶＤＤＨの電位よりも低く設定された低電圧側電源
ＶＤＤＬの電位が出力される。
【００１２】次に入力ＩＮに接地レベルの信号が入力さ
れた場合、第１のＰＭＯＳ５がオンし、第１のＮＭＯＳ
７がオフするため、第２のＰＭＯＳ６のゲートに高電圧
側電源ＶＤＤＨの電位が印加されこの第２のＰＭＯＳ６
はオフする。このとき第３のＮＭＯＳ９のドレインは高
電圧側電源ＶＤＤＨの電位が印加されているがゲート電
位は高電圧側電源ＶＤＤＨの電位よりも低いＶＤＤＬの
電位となっているため、ソース電位は高電圧側電源ＶＤ
ＤＨの電位に関係なくＶＤＤＬの電位よりしきい値分低
い電位となり、第２のＮＭＯＳ８はオンし出力端子ＯＵ
Ｔには接地レベルが出力される。したがって、高電圧側
電源ＶＤＤＨの電位が変動しても第２のＮＭＯＳ８のゲ
ート電位はＮＭＯＳ９により一定値となってその能力が
変化しないので、入力ＩＮから出力ＯＵＴにかけての遅
延時間の変動は抑制される。
れた場合、第１のＰＭＯＳ５がオンし、第１のＮＭＯＳ
７がオフするため、第２のＰＭＯＳ６のゲートに高電圧
側電源ＶＤＤＨの電位が印加されこの第２のＰＭＯＳ６
はオフする。このとき第３のＮＭＯＳ９のドレインは高
電圧側電源ＶＤＤＨの電位が印加されているがゲート電
位は高電圧側電源ＶＤＤＨの電位よりも低いＶＤＤＬの
電位となっているため、ソース電位は高電圧側電源ＶＤ
ＤＨの電位に関係なくＶＤＤＬの電位よりしきい値分低
い電位となり、第２のＮＭＯＳ８はオンし出力端子ＯＵ
Ｔには接地レベルが出力される。したがって、高電圧側
電源ＶＤＤＨの電位が変動しても第２のＮＭＯＳ８のゲ
ート電位はＮＭＯＳ９により一定値となってその能力が
変化しないので、入力ＩＮから出力ＯＵＴにかけての遅
延時間の変動は抑制される。
【００１３】以上のように本実施の形態によれば、振幅
の異なる信号が入力される第２のＮＭＯＳのゲート電位
を第３のＮＭＯＳにより低電圧側電源ＶＤＤＬの電位以
上の電位が印加されないようにしているので、第２のＮ
ＭＯＳの能力は変化することなく、したがって、簡単な
回路であるにもかかわらず高電圧側電源電圧の変動によ
る遅延時間の変動を抑えることができる。
の異なる信号が入力される第２のＮＭＯＳのゲート電位
を第３のＮＭＯＳにより低電圧側電源ＶＤＤＬの電位以
上の電位が印加されないようにしているので、第２のＮ
ＭＯＳの能力は変化することなく、したがって、簡単な
回路であるにもかかわらず高電圧側電源電圧の変動によ
る遅延時間の変動を抑えることができる。
【００１４】
【発明の効果】以上のように本発明によれば、高電圧側
電源電圧の変動による遅延時間の変動を抑えることがで
きるという有利な効果が得られる。
電源電圧の変動による遅延時間の変動を抑えることがで
きるという有利な効果が得られる。
【図１】本発明のレベルシフト回路の一実施の形態にお
ける構成を示す回路図
ける構成を示す回路図
【図２】従来のレベルシフト回路の回路図
１，２ Ｐチャネル型ＭＯＳトランジスタ ３，４ Ｎチャネル型ＭＯＳトランジスタ ５，６ 第１及び第２のＰチャネル型ＭＯＳトランジス
タ ７，８ 第１及び第２のＮチャネル型ＭＯＳトランジス
タ ９ 第３のＮチャネル型ＭＯＳトランジスタ
タ ７，８ 第１及び第２のＮチャネル型ＭＯＳトランジス
タ ９ 第３のＮチャネル型ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 高電圧側電源と接地間に直列接続された
第１のＰチャネル型ＭＯＳトランジスタ及びＮチャネル
型ＭＯＳトランジスタと、前記各第１のトランジスタの
ゲートに接続された入力端子と、低電圧側電源と接地間
に直列接続された第２のＰチャネル型ＭＯＳトランジス
タ及びＮチャネル型ＭＯＳトランジスタと、前記各第２
のトランジスタの直列回路の出力端子と、前記各第１の
トランジスタの直列回路の出力を前記第２の各トランジ
スタに入力する回路を備えたレベルシフト回路であっ
て、前記第２のＮチャネル型ＭＯＳトランジスタのゲー
トを第３のＮチャネル型ＭＯＳトランジスタを介して前
記第１の各トランジスタの直列回路の出力側に接続する
と共に、前記第３のＮチャネル型ＭＯＳトランジスタの
ゲートを前記低電圧側電源に接続したことを特徴とする
レベルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012719A JPH11214981A (ja) | 1998-01-26 | 1998-01-26 | レベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10012719A JPH11214981A (ja) | 1998-01-26 | 1998-01-26 | レベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214981A true JPH11214981A (ja) | 1999-08-06 |
Family
ID=11813246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10012719A Pending JPH11214981A (ja) | 1998-01-26 | 1998-01-26 | レベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214981A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007041321A1 (en) * | 2005-09-29 | 2007-04-12 | Qualcomm Incorporated | Low-voltage down converter |
| US8970454B2 (en) | 2010-11-12 | 2015-03-03 | Samsung Electronics Co., Ltd. | Level shifter, system-on-chip including the same, and multimedia device including the same |
-
1998
- 1998-01-26 JP JP10012719A patent/JPH11214981A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007041321A1 (en) * | 2005-09-29 | 2007-04-12 | Qualcomm Incorporated | Low-voltage down converter |
| JP2009510943A (ja) * | 2005-09-29 | 2009-03-12 | クゥアルコム・インコーポレイテッド | 低電圧ダウンコンバータ |
| US7944266B2 (en) | 2005-09-29 | 2011-05-17 | Qualcomm Incorporated | Low-voltage down converter |
| KR101060534B1 (ko) * | 2005-09-29 | 2011-08-30 | 퀄컴 인코포레이티드 | 저전압 하향 변환기 |
| US8970454B2 (en) | 2010-11-12 | 2015-03-03 | Samsung Electronics Co., Ltd. | Level shifter, system-on-chip including the same, and multimedia device including the same |
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