JPH05268002A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
- Publication number
- JPH05268002A JPH05268002A JP4058670A JP5867092A JPH05268002A JP H05268002 A JPH05268002 A JP H05268002A JP 4058670 A JP4058670 A JP 4058670A JP 5867092 A JP5867092 A JP 5867092A JP H05268002 A JPH05268002 A JP H05268002A
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- JP
- Japan
- Prior art keywords
- oscillation
- circuit
- inverter
- voltage
- controlled oscillator
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】発振周波数範囲の広い電圧制御発振器を提供す
る。 【構成】インバータ回路1〜4,NAND回路5のそれ
ぞれの接地側に直列に接続し、発振制御信号INをゲー
トに入力するNチャンネルMOSトランジスタN12,
N22,N32,N42,N52を備える。
る。 【構成】インバータ回路1〜4,NAND回路5のそれ
ぞれの接地側に直列に接続し、発振制御信号INをゲー
トに入力するNチャンネルMOSトランジスタN12,
N22,N32,N42,N52を備える。
Description
【0001】
【産業上の利用分野】本発明は電圧制御発振器に関し、
特にMOS型半導体集積回路における電圧制御発振器に
関する。
特にMOS型半導体集積回路における電圧制御発振器に
関する。
【0002】
【従来の技術】従来の電圧制御発振器は、図4に示すよ
うに、リング状に直列接続されループを形成している相
補型MOSインバータであるインバータI1〜I4と、
インバータI1の入力側に接続されたNAND回路A1
と、出力用のインバータI6と、NAND回路A1およ
びインバータI1〜I4の各接続点である節点J1〜J
5にそれぞれドレインが接続されゲートが入力INに接
続されたNチャンネルMOSトランジスタN1〜N5
と、NチャンネルMOSトランジスタN1〜N5のそれ
ぞれのソースと接地との間を接続するコンデンサC1〜
C5とを備えて構成されていた。
うに、リング状に直列接続されループを形成している相
補型MOSインバータであるインバータI1〜I4と、
インバータI1の入力側に接続されたNAND回路A1
と、出力用のインバータI6と、NAND回路A1およ
びインバータI1〜I4の各接続点である節点J1〜J
5にそれぞれドレインが接続されゲートが入力INに接
続されたNチャンネルMOSトランジスタN1〜N5
と、NチャンネルMOSトランジスタN1〜N5のそれ
ぞれのソースと接地との間を接続するコンデンサC1〜
C5とを備えて構成されていた。
【0003】次に、従来の電圧制御発振器の動作につい
て説明する。
て説明する。
【0004】NAND回路A1は、発振開始信号CRに
より、発振および停止を制御するための回路であり、発
振開始信号CRが’1’となり発振開始すると、インバ
ータとして動作する。この電圧制御発振器の出力OUT
は、節点J3に接続されたインバータI6を経由して出
力される。
より、発振および停止を制御するための回路であり、発
振開始信号CRが’1’となり発振開始すると、インバ
ータとして動作する。この電圧制御発振器の出力OUT
は、節点J3に接続されたインバータI6を経由して出
力される。
【0005】ここで、入力INの電圧により、節点J1
〜J5における負荷状況が変化する。すなわち、入力I
Nの電圧が接地電位VSのときは、NチャンネルMOS
トランジスタN1〜N5は遮断状態であり、したがって
コンデンサC1〜C5はそれぞれの節点J1〜J5から
切離された状態であるので、負荷は最小となる。逆に、
入力INの電圧が電源電位VCのときは、Nチャンネル
MOSトランジスタN1〜N5はオン抵抗ROが最小の
導通状態であり、したがってコンデンサC1〜C5はそ
れぞれの節点J1〜J5を上記最小オン抵抗ROMで接
地した状態であるので、負荷は最大となる。入力INの
電圧が電源電位VCと接地電位VSとの中間の電位で
は、オン抵抗ROが上記最大と最小の値の中間値とな
り、したがって、中間の負荷となる。発振周波数は、イ
ンバータI1〜I5,NAND回路A1の一段当りの遅
延時間により決定される。各インバータの遅延時間はコ
ンデンサC1〜C5の容量と、オン抵抗ROとに依存す
る。すなわち、コンデンサの容量が一定であるならば、
オン抵抗ROが低いほど遅延時間が大きくなる。その結
果発振周波数は、入力INの電圧が電源電位VCのとき
コンデンサの容量で決定される最低周波数となるという
ものであった。
〜J5における負荷状況が変化する。すなわち、入力I
Nの電圧が接地電位VSのときは、NチャンネルMOS
トランジスタN1〜N5は遮断状態であり、したがって
コンデンサC1〜C5はそれぞれの節点J1〜J5から
切離された状態であるので、負荷は最小となる。逆に、
入力INの電圧が電源電位VCのときは、Nチャンネル
MOSトランジスタN1〜N5はオン抵抗ROが最小の
導通状態であり、したがってコンデンサC1〜C5はそ
れぞれの節点J1〜J5を上記最小オン抵抗ROMで接
地した状態であるので、負荷は最大となる。入力INの
電圧が電源電位VCと接地電位VSとの中間の電位で
は、オン抵抗ROが上記最大と最小の値の中間値とな
り、したがって、中間の負荷となる。発振周波数は、イ
ンバータI1〜I5,NAND回路A1の一段当りの遅
延時間により決定される。各インバータの遅延時間はコ
ンデンサC1〜C5の容量と、オン抵抗ROとに依存す
る。すなわち、コンデンサの容量が一定であるならば、
オン抵抗ROが低いほど遅延時間が大きくなる。その結
果発振周波数は、入力INの電圧が電源電位VCのとき
コンデンサの容量で決定される最低周波数となるという
ものであった。
【0006】
【発明が解決しようとする課題】上述した従来の電圧制
御発振器は、インバータの遅延時間を決定する負荷が最
大でもコンデンサの容量分にしかならないので、この遅
延時間に依存する発振最低周波数の限界から、発振周波
数範囲の拡張が困難であるというという欠点があった。
御発振器は、インバータの遅延時間を決定する負荷が最
大でもコンデンサの容量分にしかならないので、この遅
延時間に依存する発振最低周波数の限界から、発振周波
数範囲の拡張が困難であるというという欠点があった。
【0007】
【課題を解決するための手段】本発明の電圧制御発振器
は、リング状に直列接続した奇数個のインバータ回路を
備え発振制御信号の電圧により周波数を制御する電圧制
御発振器において、前記インバータ回路は第一および第
二の電源との間に直列に接続されたそれぞれ第一および
第二の導電型の第一および第二のMOSトランジスタの
各々のゲートを共通接続して入力端子とし前記第一およ
び第二のMOSトランジスタの各々のドレインを共通接
続して出力端子とし、ドレインを前記第二のMOSトラ
ンジスタのソースに接続しソースを前記第二の電源に接
続しゲートを前記発振制御信号に接続した前記第二の導
電型の第三のトランジスタを備えて構成されている。
は、リング状に直列接続した奇数個のインバータ回路を
備え発振制御信号の電圧により周波数を制御する電圧制
御発振器において、前記インバータ回路は第一および第
二の電源との間に直列に接続されたそれぞれ第一および
第二の導電型の第一および第二のMOSトランジスタの
各々のゲートを共通接続して入力端子とし前記第一およ
び第二のMOSトランジスタの各々のドレインを共通接
続して出力端子とし、ドレインを前記第二のMOSトラ
ンジスタのソースに接続しソースを前記第二の電源に接
続しゲートを前記発振制御信号に接続した前記第二の導
電型の第三のトランジスタを備えて構成されている。
【0008】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0009】図1は本発明の電圧制御発振器の一実施例
を示す回路図である。
を示す回路図である。
【0010】本実施例の電圧制御発振器は、図1に示す
ように、リング状に直列接続されループを形成している
インバータ回路1〜4と、インバータ回路1の入力側に
接続されたNAND回路5と、出力用のインバータI6
とを備えて構成されている。
ように、リング状に直列接続されループを形成している
インバータ回路1〜4と、インバータ回路1の入力側に
接続されたNAND回路5と、出力用のインバータI6
とを備えて構成されている。
【0011】インバータ回路1〜4は同一の回路構成で
あり、インバータ回路1を例にとると、直列接続された
PチャンネルMOSトランジスタP11とNチャンネル
MOSトランジスタN11とからなる相補型MOSイン
バータの接地側のNチャンネルMOSトランジスタN1
1のソースと接地との間に、ゲートに発振制御信号IN
を接続したNチャンネルMOSトランジスタN12を接
続したものである。NAND回路5は、同様に、Pチャ
ンネルMOSトランジスタP51とNチャンネルMOS
トランジスタN51とからなる相補型MOSインバータ
の接地側のNチャンネルMOSトランジスタN51のソ
ースと接地との間に、ゲートに発振制御信号INを接続
したNチャンネルMOSトランジスタN52を接続し、
さらに、発振開始信号CRが入力するPチャンネルMO
SトランジスタP52,NチャンネルMOSトランジス
タN53を有するものである。
あり、インバータ回路1を例にとると、直列接続された
PチャンネルMOSトランジスタP11とNチャンネル
MOSトランジスタN11とからなる相補型MOSイン
バータの接地側のNチャンネルMOSトランジスタN1
1のソースと接地との間に、ゲートに発振制御信号IN
を接続したNチャンネルMOSトランジスタN12を接
続したものである。NAND回路5は、同様に、Pチャ
ンネルMOSトランジスタP51とNチャンネルMOS
トランジスタN51とからなる相補型MOSインバータ
の接地側のNチャンネルMOSトランジスタN51のソ
ースと接地との間に、ゲートに発振制御信号INを接続
したNチャンネルMOSトランジスタN52を接続し、
さらに、発振開始信号CRが入力するPチャンネルMO
SトランジスタP52,NチャンネルMOSトランジス
タN53を有するものである。
【0012】次に、本実施例の動作について説明する。
【0013】リング状に直列接続されたインバータ回路
1〜4と、NAND回路5とは、リング発振器を構成し
ている。まず、NAND回路5は、前述の従来例と同様
に、発振開始信号CRにより発振および停止を制御する
ための回路であり、発振開始信号CRが’1’となり発
振開始すると、インバータ回路として動作する。この電
圧制御発振器の出力OUTは、節点K5に接続されたイ
ンバータI6を経由して出力される。
1〜4と、NAND回路5とは、リング発振器を構成し
ている。まず、NAND回路5は、前述の従来例と同様
に、発振開始信号CRにより発振および停止を制御する
ための回路であり、発振開始信号CRが’1’となり発
振開始すると、インバータ回路として動作する。この電
圧制御発振器の出力OUTは、節点K5に接続されたイ
ンバータI6を経由して出力される。
【0014】前述の従来例で説明したように、リング発
振器の発振周波数は、インバータ回路1〜4およびNA
ND回路5の一段当りの遅延時間により決定される。各
インバータ回路の遅延時間は、発振制御信号INの電圧
により変化する。
振器の発振周波数は、インバータ回路1〜4およびNA
ND回路5の一段当りの遅延時間により決定される。各
インバータ回路の遅延時間は、発振制御信号INの電圧
により変化する。
【0015】図2は、インバータ回路1の発振制御信号
INの電圧VINに対する遅延時間の変化の一例をを示
す動作特性図である。図2において、節点K1の電位が
実線Aのように変化したと想定する。まず、発振制御信
号INの電圧VINが高くたとえば5Vの場合は、Nチ
ャンネルMOSトランジスタN12のオン抵抗が低下す
るのでインバータ回路1の出力の立下りは急峻となり節
点K2の電位は点線Bのように変化する。すなわち、遅
延時間THは小さくなる。次に、発振制御信号INの電
圧VINが低くたとえば2Vの場合は、NチャンネルM
OSトランジスタN12のオン抵抗が高くなるのでイン
バータ回路1の出力の立下りは緩やかとなり節点K2の
電位は一点破線Cのように変化する。すなわち、遅延時
間TLは大きくなる。
INの電圧VINに対する遅延時間の変化の一例をを示
す動作特性図である。図2において、節点K1の電位が
実線Aのように変化したと想定する。まず、発振制御信
号INの電圧VINが高くたとえば5Vの場合は、Nチ
ャンネルMOSトランジスタN12のオン抵抗が低下す
るのでインバータ回路1の出力の立下りは急峻となり節
点K2の電位は点線Bのように変化する。すなわち、遅
延時間THは小さくなる。次に、発振制御信号INの電
圧VINが低くたとえば2Vの場合は、NチャンネルM
OSトランジスタN12のオン抵抗が高くなるのでイン
バータ回路1の出力の立下りは緩やかとなり節点K2の
電位は一点破線Cのように変化する。すなわち、遅延時
間TLは大きくなる。
【0016】したがって、発振制御信号INの電圧VI
Nが高い場合には、発振周波数が高くなり、発振制御信
号INの電圧VINが低い場合には、発振周波数が低く
なる。図3は、一例としてインバータ回路1〜4,NA
ND回路5のMOSトランジスタを次のように設定し、
発振制御信号INの電圧を(A)は0.8Vとした場合
の、(B)は5.0Vとした場合の出力OUTの波形の
変化を示す図である。ここで、PチャンネルMOSトラ
ンジスタP11,P21,P31,P41,P51のゲ
ート長を1.0μm、ゲート幅を8.0μm、Nチャン
ネルMOSトランジスタN11,N12,N21,N2
2,N31,N32,N41,N42,N51,N5
2,N53のゲート長を1.0μm、ゲート幅を4.0
μm、電源電圧VDを5Vとする。図3(A)では、周
期約20nS、すなわち、周波数50MHz、図3
(B)では、周期約3nS、すなわち、周波数約300
MHzとなる。すなわち、発振可能周波数範囲が最低周
波数に対し約6倍と拡大される。
Nが高い場合には、発振周波数が高くなり、発振制御信
号INの電圧VINが低い場合には、発振周波数が低く
なる。図3は、一例としてインバータ回路1〜4,NA
ND回路5のMOSトランジスタを次のように設定し、
発振制御信号INの電圧を(A)は0.8Vとした場合
の、(B)は5.0Vとした場合の出力OUTの波形の
変化を示す図である。ここで、PチャンネルMOSトラ
ンジスタP11,P21,P31,P41,P51のゲ
ート長を1.0μm、ゲート幅を8.0μm、Nチャン
ネルMOSトランジスタN11,N12,N21,N2
2,N31,N32,N41,N42,N51,N5
2,N53のゲート長を1.0μm、ゲート幅を4.0
μm、電源電圧VDを5Vとする。図3(A)では、周
期約20nS、すなわち、周波数50MHz、図3
(B)では、周期約3nS、すなわち、周波数約300
MHzとなる。すなわち、発振可能周波数範囲が最低周
波数に対し約6倍と拡大される。
【0017】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、電源とPチャンネルMOSトランジス
タとの間に、NチャンネルデプリーションMOSトラン
ジスタを挿入してデユーテイ比を大きくすることも、本
発明の主旨を逸脱しない限り適用できることは勿論であ
る。
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、電源とPチャンネルMOSトランジス
タとの間に、NチャンネルデプリーションMOSトラン
ジスタを挿入してデユーテイ比を大きくすることも、本
発明の主旨を逸脱しない限り適用できることは勿論であ
る。
【0018】
【発明の効果】以上説明したように、本発明の電圧制御
発振器は、相補型インバータ回路の第二の電源側に直列
に接続し発振制御信号がゲートに入力するMOSトラン
ジスタを備えることにより、広い周波数範囲での発振が
可能であるという効果がある。
発振器は、相補型インバータ回路の第二の電源側に直列
に接続し発振制御信号がゲートに入力するMOSトラン
ジスタを備えることにより、広い周波数範囲での発振が
可能であるという効果がある。
【図1】本発明の電圧制御発振器の一実施例を示す回路
図である。
図である。
【図2】本実施例の電圧制御発振器におけるインバータ
回路の動作の一例を示す波形図である。
回路の動作の一例を示す波形図である。
【図3】本実施例の電圧制御発振器における動作の一例
を示す波形図である。
を示す波形図である。
【図4】従来の電圧制御発振器の一例を示すブロック図
である。
である。
1〜4 インバータ回路 5,A1 AND回路 I1〜I4,I6 インバータ N1〜N5,N11,N12,N21,N22,N3
1,N32,N41,N42,N51,N52,N53
NチャンネルMOSトランジスタ P11,P21,P31,P41,P51,P52
PチャンネルMOSトランジスタ C1〜C5 コンデンサ
1,N32,N41,N42,N51,N52,N53
NチャンネルMOSトランジスタ P11,P21,P31,P41,P51,P52
PチャンネルMOSトランジスタ C1〜C5 コンデンサ
Claims (1)
- 【請求項1】 リング状に直列接続した奇数個のインバ
ータ回路を備え発振制御信号の電圧により周波数を制御
する電圧制御発振器において、 前記インバータ回路は第一および第二の電源との間に直
列に接続されたそれぞれ第一および第二の導電型の第一
および第二のMOSトランジスタの各々のゲートを共通
接続して入力端子とし前記第一および第二のMOSトラ
ンジスタの各々のドレインを共通接続して出力端子と
し、ドレインを前記第二のMOSトランジスタのソース
に接続しソースを前記第二の電源に接続しゲートを前記
発振制御信号に接続した前記第二の導電型の第三のトラ
ンジスタを備えることを特徴とする電圧制御発振器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4058670A JPH05268002A (ja) | 1992-03-17 | 1992-03-17 | 電圧制御発振器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4058670A JPH05268002A (ja) | 1992-03-17 | 1992-03-17 | 電圧制御発振器 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH05268002A true JPH05268002A (ja) | 1993-10-15 |
Family
ID=13091022
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4058670A Pending JPH05268002A (ja) | 1992-03-17 | 1992-03-17 | 電圧制御発振器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH05268002A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6072372A (en) * | 1997-11-07 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit |
US6304124B1 (en) | 1997-01-29 | 2001-10-16 | Nec Corporation | Variable delay circuit |
US6590458B2 (en) | 2000-10-06 | 2003-07-08 | Texas Instruments Incorporated | Clock generator circuit with a PLL having an output frequency cycled in a range to reduce unwanted radiation |
US8982099B2 (en) | 2009-06-25 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Touch panel and driving method of the same |
-
1992
- 1992-03-17 JP JP4058670A patent/JPH05268002A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6304124B1 (en) | 1997-01-29 | 2001-10-16 | Nec Corporation | Variable delay circuit |
US6072372A (en) * | 1997-11-07 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit |
US6590458B2 (en) | 2000-10-06 | 2003-07-08 | Texas Instruments Incorporated | Clock generator circuit with a PLL having an output frequency cycled in a range to reduce unwanted radiation |
US8982099B2 (en) | 2009-06-25 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Touch panel and driving method of the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |