JPH05268002A - 電圧制御発振器 - Google Patents
電圧制御発振器Info
- Publication number
- JPH05268002A JPH05268002A JP4058670A JP5867092A JPH05268002A JP H05268002 A JPH05268002 A JP H05268002A JP 4058670 A JP4058670 A JP 4058670A JP 5867092 A JP5867092 A JP 5867092A JP H05268002 A JPH05268002 A JP H05268002A
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- Japan
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- oscillation
- circuit
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- voltage
- controlled oscillator
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】発振周波数範囲の広い電圧制御発振器を提供す
る。 【構成】インバータ回路１〜４，ＮＡＮＤ回路５のそれ
ぞれの接地側に直列に接続し、発振制御信号ＩＮをゲー
トに入力するＮチャンネルＭＯＳトランジスタＮ１２，
Ｎ２２，Ｎ３２，Ｎ４２，Ｎ５２を備える。
る。 【構成】インバータ回路１〜４，ＮＡＮＤ回路５のそれ
ぞれの接地側に直列に接続し、発振制御信号ＩＮをゲー
トに入力するＮチャンネルＭＯＳトランジスタＮ１２，
Ｎ２２，Ｎ３２，Ｎ４２，Ｎ５２を備える。
Description
【０００１】
【産業上の利用分野】本発明は電圧制御発振器に関し、
特にＭＯＳ型半導体集積回路における電圧制御発振器に
関する。
特にＭＯＳ型半導体集積回路における電圧制御発振器に
関する。
【０００２】
【従来の技術】従来の電圧制御発振器は、図４に示すよ
うに、リング状に直列接続されループを形成している相
補型ＭＯＳインバータであるインバータＩ１〜Ｉ４と、
インバータＩ１の入力側に接続されたＮＡＮＤ回路Ａ１
と、出力用のインバータＩ６と、ＮＡＮＤ回路Ａ１およ
びインバータＩ１〜Ｉ４の各接続点である節点Ｊ１〜Ｊ
５にそれぞれドレインが接続されゲートが入力ＩＮに接
続されたＮチャンネルＭＯＳトランジスタＮ１〜Ｎ５
と、ＮチャンネルＭＯＳトランジスタＮ１〜Ｎ５のそれ
ぞれのソースと接地との間を接続するコンデンサＣ１〜
Ｃ５とを備えて構成されていた。
うに、リング状に直列接続されループを形成している相
補型ＭＯＳインバータであるインバータＩ１〜Ｉ４と、
インバータＩ１の入力側に接続されたＮＡＮＤ回路Ａ１
と、出力用のインバータＩ６と、ＮＡＮＤ回路Ａ１およ
びインバータＩ１〜Ｉ４の各接続点である節点Ｊ１〜Ｊ
５にそれぞれドレインが接続されゲートが入力ＩＮに接
続されたＮチャンネルＭＯＳトランジスタＮ１〜Ｎ５
と、ＮチャンネルＭＯＳトランジスタＮ１〜Ｎ５のそれ
ぞれのソースと接地との間を接続するコンデンサＣ１〜
Ｃ５とを備えて構成されていた。
【０００３】次に、従来の電圧制御発振器の動作につい
て説明する。
て説明する。
【０００４】ＮＡＮＤ回路Ａ１は、発振開始信号ＣＲに
より、発振および停止を制御するための回路であり、発
振開始信号ＣＲが’１’となり発振開始すると、インバ
ータとして動作する。この電圧制御発振器の出力ＯＵＴ
は、節点Ｊ３に接続されたインバータＩ６を経由して出
力される。
より、発振および停止を制御するための回路であり、発
振開始信号ＣＲが’１’となり発振開始すると、インバ
ータとして動作する。この電圧制御発振器の出力ＯＵＴ
は、節点Ｊ３に接続されたインバータＩ６を経由して出
力される。
【０００５】ここで、入力ＩＮの電圧により、節点Ｊ１
〜Ｊ５における負荷状況が変化する。すなわち、入力Ｉ
Ｎの電圧が接地電位ＶＳのときは、ＮチャンネルＭＯＳ
トランジスタＮ１〜Ｎ５は遮断状態であり、したがって
コンデンサＣ１〜Ｃ５はそれぞれの節点Ｊ１〜Ｊ５から
切離された状態であるので、負荷は最小となる。逆に、
入力ＩＮの電圧が電源電位ＶＣのときは、Ｎチャンネル
ＭＯＳトランジスタＮ１〜Ｎ５はオン抵抗ＲＯが最小の
導通状態であり、したがってコンデンサＣ１〜Ｃ５はそ
れぞれの節点Ｊ１〜Ｊ５を上記最小オン抵抗ＲＯＭで接
地した状態であるので、負荷は最大となる。入力ＩＮの
電圧が電源電位ＶＣと接地電位ＶＳとの中間の電位で
は、オン抵抗ＲＯが上記最大と最小の値の中間値とな
り、したがって、中間の負荷となる。発振周波数は、イ
ンバータＩ１〜Ｉ５，ＮＡＮＤ回路Ａ１の一段当りの遅
延時間により決定される。各インバータの遅延時間はコ
ンデンサＣ１〜Ｃ５の容量と、オン抵抗ＲＯとに依存す
る。すなわち、コンデンサの容量が一定であるならば、
オン抵抗ＲＯが低いほど遅延時間が大きくなる。その結
果発振周波数は、入力ＩＮの電圧が電源電位ＶＣのとき
コンデンサの容量で決定される最低周波数となるという
ものであった。
〜Ｊ５における負荷状況が変化する。すなわち、入力Ｉ
Ｎの電圧が接地電位ＶＳのときは、ＮチャンネルＭＯＳ
トランジスタＮ１〜Ｎ５は遮断状態であり、したがって
コンデンサＣ１〜Ｃ５はそれぞれの節点Ｊ１〜Ｊ５から
切離された状態であるので、負荷は最小となる。逆に、
入力ＩＮの電圧が電源電位ＶＣのときは、Ｎチャンネル
ＭＯＳトランジスタＮ１〜Ｎ５はオン抵抗ＲＯが最小の
導通状態であり、したがってコンデンサＣ１〜Ｃ５はそ
れぞれの節点Ｊ１〜Ｊ５を上記最小オン抵抗ＲＯＭで接
地した状態であるので、負荷は最大となる。入力ＩＮの
電圧が電源電位ＶＣと接地電位ＶＳとの中間の電位で
は、オン抵抗ＲＯが上記最大と最小の値の中間値とな
り、したがって、中間の負荷となる。発振周波数は、イ
ンバータＩ１〜Ｉ５，ＮＡＮＤ回路Ａ１の一段当りの遅
延時間により決定される。各インバータの遅延時間はコ
ンデンサＣ１〜Ｃ５の容量と、オン抵抗ＲＯとに依存す
る。すなわち、コンデンサの容量が一定であるならば、
オン抵抗ＲＯが低いほど遅延時間が大きくなる。その結
果発振周波数は、入力ＩＮの電圧が電源電位ＶＣのとき
コンデンサの容量で決定される最低周波数となるという
ものであった。
【０００６】
【発明が解決しようとする課題】上述した従来の電圧制
御発振器は、インバータの遅延時間を決定する負荷が最
大でもコンデンサの容量分にしかならないので、この遅
延時間に依存する発振最低周波数の限界から、発振周波
数範囲の拡張が困難であるというという欠点があった。
御発振器は、インバータの遅延時間を決定する負荷が最
大でもコンデンサの容量分にしかならないので、この遅
延時間に依存する発振最低周波数の限界から、発振周波
数範囲の拡張が困難であるというという欠点があった。
【０００７】
【課題を解決するための手段】本発明の電圧制御発振器
は、リング状に直列接続した奇数個のインバータ回路を
備え発振制御信号の電圧により周波数を制御する電圧制
御発振器において、前記インバータ回路は第一および第
二の電源との間に直列に接続されたそれぞれ第一および
第二の導電型の第一および第二のＭＯＳトランジスタの
各々のゲートを共通接続して入力端子とし前記第一およ
び第二のＭＯＳトランジスタの各々のドレインを共通接
続して出力端子とし、ドレインを前記第二のＭＯＳトラ
ンジスタのソースに接続しソースを前記第二の電源に接
続しゲートを前記発振制御信号に接続した前記第二の導
電型の第三のトランジスタを備えて構成されている。
は、リング状に直列接続した奇数個のインバータ回路を
備え発振制御信号の電圧により周波数を制御する電圧制
御発振器において、前記インバータ回路は第一および第
二の電源との間に直列に接続されたそれぞれ第一および
第二の導電型の第一および第二のＭＯＳトランジスタの
各々のゲートを共通接続して入力端子とし前記第一およ
び第二のＭＯＳトランジスタの各々のドレインを共通接
続して出力端子とし、ドレインを前記第二のＭＯＳトラ
ンジスタのソースに接続しソースを前記第二の電源に接
続しゲートを前記発振制御信号に接続した前記第二の導
電型の第三のトランジスタを備えて構成されている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００９】図１は本発明の電圧制御発振器の一実施例
を示す回路図である。
を示す回路図である。
【００１０】本実施例の電圧制御発振器は、図１に示す
ように、リング状に直列接続されループを形成している
インバータ回路１〜４と、インバータ回路１の入力側に
接続されたＮＡＮＤ回路５と、出力用のインバータＩ６
とを備えて構成されている。
ように、リング状に直列接続されループを形成している
インバータ回路１〜４と、インバータ回路１の入力側に
接続されたＮＡＮＤ回路５と、出力用のインバータＩ６
とを備えて構成されている。
【００１１】インバータ回路１〜４は同一の回路構成で
あり、インバータ回路１を例にとると、直列接続された
ＰチャンネルＭＯＳトランジスタＰ１１とＮチャンネル
ＭＯＳトランジスタＮ１１とからなる相補型ＭＯＳイン
バータの接地側のＮチャンネルＭＯＳトランジスタＮ１
１のソースと接地との間に、ゲートに発振制御信号ＩＮ
を接続したＮチャンネルＭＯＳトランジスタＮ１２を接
続したものである。ＮＡＮＤ回路５は、同様に、Ｐチャ
ンネルＭＯＳトランジスタＰ５１とＮチャンネルＭＯＳ
トランジスタＮ５１とからなる相補型ＭＯＳインバータ
の接地側のＮチャンネルＭＯＳトランジスタＮ５１のソ
ースと接地との間に、ゲートに発振制御信号ＩＮを接続
したＮチャンネルＭＯＳトランジスタＮ５２を接続し、
さらに、発振開始信号ＣＲが入力するＰチャンネルＭＯ
ＳトランジスタＰ５２，ＮチャンネルＭＯＳトランジス
タＮ５３を有するものである。
あり、インバータ回路１を例にとると、直列接続された
ＰチャンネルＭＯＳトランジスタＰ１１とＮチャンネル
ＭＯＳトランジスタＮ１１とからなる相補型ＭＯＳイン
バータの接地側のＮチャンネルＭＯＳトランジスタＮ１
１のソースと接地との間に、ゲートに発振制御信号ＩＮ
を接続したＮチャンネルＭＯＳトランジスタＮ１２を接
続したものである。ＮＡＮＤ回路５は、同様に、Ｐチャ
ンネルＭＯＳトランジスタＰ５１とＮチャンネルＭＯＳ
トランジスタＮ５１とからなる相補型ＭＯＳインバータ
の接地側のＮチャンネルＭＯＳトランジスタＮ５１のソ
ースと接地との間に、ゲートに発振制御信号ＩＮを接続
したＮチャンネルＭＯＳトランジスタＮ５２を接続し、
さらに、発振開始信号ＣＲが入力するＰチャンネルＭＯ
ＳトランジスタＰ５２，ＮチャンネルＭＯＳトランジス
タＮ５３を有するものである。
【００１２】次に、本実施例の動作について説明する。
【００１３】リング状に直列接続されたインバータ回路
１〜４と、ＮＡＮＤ回路５とは、リング発振器を構成し
ている。まず、ＮＡＮＤ回路５は、前述の従来例と同様
に、発振開始信号ＣＲにより発振および停止を制御する
ための回路であり、発振開始信号ＣＲが’１’となり発
振開始すると、インバータ回路として動作する。この電
圧制御発振器の出力ＯＵＴは、節点Ｋ５に接続されたイ
ンバータＩ６を経由して出力される。
１〜４と、ＮＡＮＤ回路５とは、リング発振器を構成し
ている。まず、ＮＡＮＤ回路５は、前述の従来例と同様
に、発振開始信号ＣＲにより発振および停止を制御する
ための回路であり、発振開始信号ＣＲが’１’となり発
振開始すると、インバータ回路として動作する。この電
圧制御発振器の出力ＯＵＴは、節点Ｋ５に接続されたイ
ンバータＩ６を経由して出力される。
【００１４】前述の従来例で説明したように、リング発
振器の発振周波数は、インバータ回路１〜４およびＮＡ
ＮＤ回路５の一段当りの遅延時間により決定される。各
インバータ回路の遅延時間は、発振制御信号ＩＮの電圧
により変化する。
振器の発振周波数は、インバータ回路１〜４およびＮＡ
ＮＤ回路５の一段当りの遅延時間により決定される。各
インバータ回路の遅延時間は、発振制御信号ＩＮの電圧
により変化する。
【００１５】図２は、インバータ回路１の発振制御信号
ＩＮの電圧ＶＩＮに対する遅延時間の変化の一例をを示
す動作特性図である。図２において、節点Ｋ１の電位が
実線Ａのように変化したと想定する。まず、発振制御信
号ＩＮの電圧ＶＩＮが高くたとえば５Ｖの場合は、Ｎチ
ャンネルＭＯＳトランジスタＮ１２のオン抵抗が低下す
るのでインバータ回路１の出力の立下りは急峻となり節
点Ｋ２の電位は点線Ｂのように変化する。すなわち、遅
延時間ＴＨは小さくなる。次に、発振制御信号ＩＮの電
圧ＶＩＮが低くたとえば２Ｖの場合は、ＮチャンネルＭ
ＯＳトランジスタＮ１２のオン抵抗が高くなるのでイン
バータ回路１の出力の立下りは緩やかとなり節点Ｋ２の
電位は一点破線Ｃのように変化する。すなわち、遅延時
間ＴＬは大きくなる。
ＩＮの電圧ＶＩＮに対する遅延時間の変化の一例をを示
す動作特性図である。図２において、節点Ｋ１の電位が
実線Ａのように変化したと想定する。まず、発振制御信
号ＩＮの電圧ＶＩＮが高くたとえば５Ｖの場合は、Ｎチ
ャンネルＭＯＳトランジスタＮ１２のオン抵抗が低下す
るのでインバータ回路１の出力の立下りは急峻となり節
点Ｋ２の電位は点線Ｂのように変化する。すなわち、遅
延時間ＴＨは小さくなる。次に、発振制御信号ＩＮの電
圧ＶＩＮが低くたとえば２Ｖの場合は、ＮチャンネルＭ
ＯＳトランジスタＮ１２のオン抵抗が高くなるのでイン
バータ回路１の出力の立下りは緩やかとなり節点Ｋ２の
電位は一点破線Ｃのように変化する。すなわち、遅延時
間ＴＬは大きくなる。
【００１６】したがって、発振制御信号ＩＮの電圧ＶＩ
Ｎが高い場合には、発振周波数が高くなり、発振制御信
号ＩＮの電圧ＶＩＮが低い場合には、発振周波数が低く
なる。図３は、一例としてインバータ回路１〜４，ＮＡ
ＮＤ回路５のＭＯＳトランジスタを次のように設定し、
発振制御信号ＩＮの電圧を（Ａ）は０．８Ｖとした場合
の、（Ｂ）は５．０Ｖとした場合の出力ＯＵＴの波形の
変化を示す図である。ここで、ＰチャンネルＭＯＳトラ
ンジスタＰ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１のゲ
ート長を１．０μｍ、ゲート幅を８．０μｍ、Ｎチャン
ネルＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ２１，Ｎ２
２，Ｎ３１，Ｎ３２，Ｎ４１，Ｎ４２，Ｎ５１，Ｎ５
２，Ｎ５３のゲート長を１．０μｍ、ゲート幅を４．０
μｍ、電源電圧ＶＤを５Ｖとする。図３（Ａ）では、周
期約２０ｎＳ、すなわち、周波数５０ＭＨｚ、図３
（Ｂ）では、周期約３ｎＳ、すなわち、周波数約３００
ＭＨｚとなる。すなわち、発振可能周波数範囲が最低周
波数に対し約６倍と拡大される。
Ｎが高い場合には、発振周波数が高くなり、発振制御信
号ＩＮの電圧ＶＩＮが低い場合には、発振周波数が低く
なる。図３は、一例としてインバータ回路１〜４，ＮＡ
ＮＤ回路５のＭＯＳトランジスタを次のように設定し、
発振制御信号ＩＮの電圧を（Ａ）は０．８Ｖとした場合
の、（Ｂ）は５．０Ｖとした場合の出力ＯＵＴの波形の
変化を示す図である。ここで、ＰチャンネルＭＯＳトラ
ンジスタＰ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１のゲ
ート長を１．０μｍ、ゲート幅を８．０μｍ、Ｎチャン
ネルＭＯＳトランジスタＮ１１，Ｎ１２，Ｎ２１，Ｎ２
２，Ｎ３１，Ｎ３２，Ｎ４１，Ｎ４２，Ｎ５１，Ｎ５
２，Ｎ５３のゲート長を１．０μｍ、ゲート幅を４．０
μｍ、電源電圧ＶＤを５Ｖとする。図３（Ａ）では、周
期約２０ｎＳ、すなわち、周波数５０ＭＨｚ、図３
（Ｂ）では、周期約３ｎＳ、すなわち、周波数約３００
ＭＨｚとなる。すなわち、発振可能周波数範囲が最低周
波数に対し約６倍と拡大される。
【００１７】以上、本発明の実施例を説明したが、本発
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、電源とＰチャンネルＭＯＳトランジス
タとの間に、ＮチャンネルデプリーションＭＯＳトラン
ジスタを挿入してデユーテイ比を大きくすることも、本
発明の主旨を逸脱しない限り適用できることは勿論であ
る。
明は上記実施例に限られることなく種々の変形が可能で
ある。たとえば、電源とＰチャンネルＭＯＳトランジス
タとの間に、ＮチャンネルデプリーションＭＯＳトラン
ジスタを挿入してデユーテイ比を大きくすることも、本
発明の主旨を逸脱しない限り適用できることは勿論であ
る。
【００１８】
【発明の効果】以上説明したように、本発明の電圧制御
発振器は、相補型インバータ回路の第二の電源側に直列
に接続し発振制御信号がゲートに入力するＭＯＳトラン
ジスタを備えることにより、広い周波数範囲での発振が
可能であるという効果がある。
発振器は、相補型インバータ回路の第二の電源側に直列
に接続し発振制御信号がゲートに入力するＭＯＳトラン
ジスタを備えることにより、広い周波数範囲での発振が
可能であるという効果がある。
【図１】本発明の電圧制御発振器の一実施例を示す回路
図である。
図である。
【図２】本実施例の電圧制御発振器におけるインバータ
回路の動作の一例を示す波形図である。
回路の動作の一例を示す波形図である。
【図３】本実施例の電圧制御発振器における動作の一例
を示す波形図である。
を示す波形図である。
【図４】従来の電圧制御発振器の一例を示すブロック図
である。
である。
１〜４ インバータ回路 ５，Ａ１ ＡＮＤ回路 Ｉ１〜Ｉ４，Ｉ６ インバータ Ｎ１〜Ｎ５，Ｎ１１，Ｎ１２，Ｎ２１，Ｎ２２，Ｎ３
１，Ｎ３２，Ｎ４１，Ｎ４２，Ｎ５１，Ｎ５２，Ｎ５３
ＮチャンネルＭＯＳトランジスタ Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１，Ｐ５２
ＰチャンネルＭＯＳトランジスタ Ｃ１〜Ｃ５ コンデンサ
１，Ｎ３２，Ｎ４１，Ｎ４２，Ｎ５１，Ｎ５２，Ｎ５３
ＮチャンネルＭＯＳトランジスタ Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１，Ｐ５１，Ｐ５２
ＰチャンネルＭＯＳトランジスタ Ｃ１〜Ｃ５ コンデンサ
Claims (1)
- 【請求項１】 リング状に直列接続した奇数個のインバ
ータ回路を備え発振制御信号の電圧により周波数を制御
する電圧制御発振器において、 前記インバータ回路は第一および第二の電源との間に直
列に接続されたそれぞれ第一および第二の導電型の第一
および第二のＭＯＳトランジスタの各々のゲートを共通
接続して入力端子とし前記第一および第二のＭＯＳトラ
ンジスタの各々のドレインを共通接続して出力端子と
し、ドレインを前記第二のＭＯＳトランジスタのソース
に接続しソースを前記第二の電源に接続しゲートを前記
発振制御信号に接続した前記第二の導電型の第三のトラ
ンジスタを備えることを特徴とする電圧制御発振器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058670A JPH05268002A (ja) | 1992-03-17 | 1992-03-17 | 電圧制御発振器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4058670A JPH05268002A (ja) | 1992-03-17 | 1992-03-17 | 電圧制御発振器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05268002A true JPH05268002A (ja) | 1993-10-15 |
Family
ID=13091022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4058670A Pending JPH05268002A (ja) | 1992-03-17 | 1992-03-17 | 電圧制御発振器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05268002A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6072372A (en) * | 1997-11-07 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit |
| US6304124B1 (en) | 1997-01-29 | 2001-10-16 | Nec Corporation | Variable delay circuit |
| US6590458B2 (en) | 2000-10-06 | 2003-07-08 | Texas Instruments Incorporated | Clock generator circuit with a PLL having an output frequency cycled in a range to reduce unwanted radiation |
| US8982099B2 (en) | 2009-06-25 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Touch panel and driving method of the same |
-
1992
- 1992-03-17 JP JP4058670A patent/JPH05268002A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6304124B1 (en) | 1997-01-29 | 2001-10-16 | Nec Corporation | Variable delay circuit |
| US6072372A (en) * | 1997-11-07 | 2000-06-06 | Oki Electric Industry Co., Ltd. | Ring-type voltage-controlled oscillator having a sub-frequency band selection circuit |
| US6590458B2 (en) | 2000-10-06 | 2003-07-08 | Texas Instruments Incorporated | Clock generator circuit with a PLL having an output frequency cycled in a range to reduce unwanted radiation |
| US8982099B2 (en) | 2009-06-25 | 2015-03-17 | Semiconductor Energy Laboratory Co., Ltd. | Touch panel and driving method of the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001128 |