JP3845545B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3845545B2 JP3845545B2 JP2000310814A JP2000310814A JP3845545B2 JP 3845545 B2 JP3845545 B2 JP 3845545B2 JP 2000310814 A JP2000310814 A JP 2000310814A JP 2000310814 A JP2000310814 A JP 2000310814A JP 3845545 B2 JP3845545 B2 JP 3845545B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- layer
- contact hole
- semiconductor device
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、より詳細にはキャパシティがビットラインの上部に配置されるＣＯＢ(Capacitor Over Bit-line)構造のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
高集積半導体メモリ装置のデザインルールはメガビット（Ｍｂｉｔ）級ダイナミックランダムアクセスメモリ(Dynamic Random Access Memory：ＤＲＡＭ)時代の約１μｍ水準でギガビット（Ｇｂｉｔ）級ＤＲＡＭでは約０．１５μｍ水準で小さくなっている。これにより、シリコン基板に対する電気的接触部であるコンタクトホールの大きさもだんだん縮小されており、垂直方向としては３次元キャパシティ構造などを使用することによりアスペクト比(aspect ratio)もだんだん高くなる傾向を示している。このようなコンタクトホール直径の縮小及び高いアスペクト比は後続の写真工程に大きな負担になっている。デザインルールは工程限界を示す因子になるが、ディップ−サブマイクロン(deep submicron)デザインルールでの整列公差(alignment tolerance)は素子の致命的不良(failure)を決定する主な要因になっている。
【０００３】
特に、ＤＲＡＭでの技術開発では限定された単位面積でのキャパシタンシを増大させるためにすべての努力が集中されてきた。これにより初期の平面セルキャパシティ構造でスタック型またはトレンチ型キャパシティ構造で変化してきた。一方、スタック型キャパシティ構造でもシリンダ(cylinder)型キャパシティまたはフィン(fin)型キャパシティなどのように有効キャパシティ面積を増大させられる構造で技術変化がなされている。
【０００４】
このような技術変化を工程順番の観点からみると、ビットライン形成以前にキャパシティが形成されるＣＵＢ(Capacitor Under Bit-line)構造でビットライン形成以後にキャパシティが形成されるＣＯＢ構造で変更された。ＣＯＢ構造はＣＵＢ構造と対比してビットライン形成以後にキャパシティを形成するためにビットライン構造のマージンに関係なくキャパシティを形成することが可能であるために制限された面積でセルのキャパシタンスを増大させるのに優秀な長所を有する。すなわち、ＣＯＢ構造はキャパシティがビットラインの上部に形成されるために、ストレージノード電極の大きさ(size)を写真工程の限界まで最大化させることができ大きい容量のキャパシタンスを確保できる。しかし、ＣＯＢ構造によると素子活性領域とストレージノード電極を接続させるための埋没コンタクトホールはアスペクト比が大きくなり、デザインルールの減少によりストレージノード電極と対物コンタクトホール間のミスアライメントマージンが減少するようになる。従って、埋没コンタクトホールはナットオープン(not-open)が発生しない程度の大きさ分を減らし、ストレージノードは隣り合うストレージノード間にブリッジが発生しない程度の領域分を増やすことによりストレージノード電極と埋没コンタクトホール間のミスアライメントマージンを増大させることができる。
【０００５】
図１ないし図４は従来方法による半導体装置の埋没コンタクト形成方法を説明する断面図である。
図１を参照すると、半導体基板１０の上部に通常の素子分離工程でフィールド酸化膜層１１を形成して基板１０を活性領域とフィールド領域で区分する。次いで、基板１０の上部にワードライン及び一対のソース／ドレイン領域を具備したＭＯＳトランジスタ（図示せず）を形成する。
【０００６】
ＭＯＳトランジスタが形成された結果物の上部に酸化膜層（図示せず）を蒸着した後、写真食刻工程を通して酸化膜層を食刻してソース及びドレイン領域らをそれぞれ露出させるコンタクトホール（図示せず）を形成する。結果物の上部にドープドポリシリコン層を蒸着しこれをパタニングしてソース及びドレイン領域らにそれぞれ接続されるランディングパッド(landing pad)１２を形成する。ランディングパッド１２は後続工程で形成されるビットラインコンタクトホールと埋没コンタクトホールのアスペクト比を減少させる役割をする。
【０００７】
ランディングパッド１２が形成された結果物の上部に第１層間絶縁層１３を形成した後、写真食刻工程を通して第１層間絶縁層１３を食刻してドレイン領域上に形成されたランディングパッド１２を露出させるビットラインコンタクトホール（図示せず）を形成する。結果物の上部にドープドポリシリコン層１４、タングステンシリサイド層１５及びキャピング層（図示せず）を順次に積層した後、写真食刻工程を通してこの層をパタニングしてポリサイド構造のビットライン１６を形成する。
【０００８】
ビットライン１６が形成された結果物の上部に第２層間絶縁層１７を形成した後、その上部に高温酸化膜（ＨＴＯ）層１８を蒸着する。写真工程を通して高温酸化膜層１８の上部に埋没コンタクトホール領域を定義するようにフォトレジストパターン１９を形成する。フォトレジストパターン１９をマスクで利用して高温酸化膜１８、第２層間絶縁層１７及び第１層間絶縁層１３を食刻してソース領域上に形成されたランディングパッド１２を露出させる埋没コンタクトホール２０を形成する。
【０００９】
図２を参照すると、エッチング及びストリップ工程でフォトレジストパターン１９を除去する。結果物の上部に窒化膜を蒸着した後、プラズマ乾式食刻により窒化膜をエッチバックして埋没コンタクト２０の内側壁上に窒化膜スペーサ２２を形成する。このとき、埋没コンタクトホール２０の底面が完全にオープンされるようにするために過度食刻を実施するが、窒化膜と酸化膜間の食刻選択比の不足により埋没コンタクトホール２０の最上部入り口部分で高温酸化膜層１８が一緒に食刻されながら窒化膜スペーサ２２が形成される。その結果、高温酸化膜層１８が傾き(slope)を有するようになり（点線部分参照）埋没コンタクトホール２０の入り口が開いた模様になる。
【００１０】
図３を参照すると、埋没コンタクトホール２０を完全に埋めながら一定高さを有するようにドープドポリシリコン層２４を蒸着する。
図４を参照すると、写真工程を通してポリシリコン層２４の上部にストレージノード領域を定義するようにフォトレジストパターン２５を形成する。フォトレジストパターン２５をマスクで利用してポリシリコン層２４をプラズマ乾式食刻することにより埋没コンタクトホール２０を経てソース領域上のランディングパッド１２に接続されるストレージノード電極２４ａを形成する。
【００１１】
前述した従来方法によると、ストレージノード電極用ポリシリコン層をパタニングするための写真食刻工程時フォトレジストパターンが埋没コンタクトホールに対してミスアライメントされ埋没コンタクトホールの最上部(top)入り口の傾斜した部分に食刻が進行される場合、前記傾斜した部分で食刻イオンらが散乱(scattering)され食刻方向が撓むようになる。その結果、埋没コンタクトホールの最上部入り口でストレージポリシリコン層が取り外される形状が誘発される（図４の参照符号２６）。これにより、埋没コンタクトホールを埋めているストレージポリシリコン層が埋没コンタクトホールの最上部入り口で細くなってコンタクト抵抗が増加され、後続工程で誘電体層が均一な厚さで形成されなくて、図４の点線部分でセルキャパシタンスの漏洩が発生することにより素子の動作不良を誘発するようになる。
このような問題はデザインルールの減少でストレージノード電極と埋没コンタクトホール間のミスアライメントマージンが不足になるほどさらに酷くなる。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は埋没コンタクトホールとその上部配線間に充分なミスアライメントマージンが保障できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記のような目的を達成するための本発明の半導体装置は、その上に形成された半導体素子を有する半導体基板と、前記半導体基板の上部に形成された第１層間絶縁層と、前記第１層間絶縁層を貫通して前記半導体素子に接続される第１配線(interconnection)と、前記第１配線及び前記第１層間絶縁層の上部に形成された第２層間絶縁層と、前記第２層間絶縁層の上部に形成された食刻阻止層と、前記食刻阻止層及び前記第２層間絶縁層を貫通して前記半導体素子を露出させるように形成された埋没コンタクトホールと、前記埋没コンタクトホールの内側壁の上に形成された絶縁膜スペーサと、前記埋没コンタクトホール及び前記食刻阻止層の上部に形成され、前記埋没コンタクトホールを通して前記半導体素子に接続される第２配線を具備し、前記埋没コンタクトホールと前記第２配線間に十分なミスアライメントマージンを確保するように前記埋没コンタクトホールの最上部入り口が垂直プロファイルを有する.
【００１４】
望ましくは、前記半導体素子と前記第１層間絶縁層の間に位置し、前記半導体素子に接続されるように前記半導体基板の表面に対して平行に所定間隔で形成された一対のランディングパッドをさらに具備する。このとき、第１配線は一つのランディングパッドに接続され前記第２配線は他の一つのランディングパッドに接続される。
【００１５】
望ましくは、前記食刻阻止層の上部に形成され前記食刻阻止層に対して湿式食刻選択比を有する絶縁層をさらに具備し、前記埋没コンタクトホールは前記絶縁層まで延長され形成される。
【００１６】
望ましくは、埋没コンタクトホールの内部に形成された導電性プラギングバーをさらに具備し、前記第２配線は前記導電性プラギングバーに直接接続される。
望ましくは、半導体素子はＤＲＡＭセルであり、前記第１配線はビットラインであり、前記第２配線はキャパシティのストレージノード電極である。
【００１７】
前記目的を達成するために本発明の半導体装置の製造方法は、半導体素子が設置された半導体基板の上部に形成された第１層間絶縁層を蒸着する段階と、前記第１層間絶縁層の上部に前記第１層間絶縁層を貫通して前記半導体素子に接続される第１配線を形成する段階と、前記結果物の上部に第２層間絶縁層を蒸着する段階と、前記第２層間絶縁層の上部に食刻阻止層を蒸着する段階と、前記食刻阻止層の上部に前記食刻阻止層に対して湿式食刻選択比を有する絶縁層を蒸着する段階と、前記絶縁層、前記食刻阻止層及び前記第２層間絶縁層を食刻して前記半導体素子を露出させる埋没コンタクトホールを形成する段階と、前記埋没コンタクトホールの内側壁らの上に形成された絶縁膜スペーサらを形成する段階と、前記絶縁層を湿式食刻する段階と、前記各段階の実施後に得られる結果物の上部に導電層を蒸着し、前記導電層をパタニングして前記埋没コンタクトホールを通して前記半導体素子に接続される第２配線を形成する段階を具備する。
【００１８】
望ましくは、第１層間絶縁層を蒸着する段階の前に、前記半導体素子に接続されるように前記半導体基板の上部に所定間隔で一対のランディングパッドを形成する段階をさらに具備する。
望ましくは、絶縁層を湿式食刻する段階で前記絶縁層の一部分のみを除去するか前記絶縁層を完全に除去する。
【００１９】
前記目的を達成するために本発明の半導体装置の製造方法は、半導体素子が設置された半導体基板の上部に形成された第１層間絶縁層を蒸着する段階と、前記第１層間絶縁層の上部に前記第１層間絶縁層を貫通して前記半導体素子に接続される第１配線を形成する段階と、前記結果物の上部に第２層間絶縁層を蒸着する段階と、前記第２層間絶縁層の上部に食刻阻止層を蒸着する段階と、前記食刻阻止層の上部に前記食刻阻止層に対して湿式食刻選択比を有する絶縁層を蒸着する段階と、前記絶縁層、前記食刻阻止層及び前記第２層間絶縁層を食刻して前記半導体素子を露出させる埋没コンタクトホールを形成する段階と、前記埋没コンタクトホールの内側壁に形成された絶縁膜スペーサを形成する段階と、前記結果物の上部に第１導電層を蒸着し、前記絶縁層の表面が露出されるまで前記第１導電層を除去して前記埋没コンタクトホールの内部にプラギングバーを形成する段階と、前記絶縁層を湿式食刻する段階と、前記結果物の上部に第２導電層を蒸着し、前記第２導電層をパタニングして前記プラギングバーに直接接続される第２配線を形成する段階とを具備する。
【００２０】
望ましくは、第１導電層は前記埋没コンタクトホールを十分に埋められる程度の厚さで蒸着し、第２導電層のドーピング濃度より高いドーピング濃度を有する。
【００２１】
本発明によると、埋没コンタクトホールの最上部の入り口が垂直プロファイルを有するように形成する。従って、ストレージノード電極をパタニングするための写真式各工程時に埋没コンタクトホールに対するミスアライメントが発生しても埋没コンタクトホールの最上部の入り口でストレージノード電極が非正常的に食刻される問題が発生しない。
【００２２】
以上のような本発明の目的と別の特徴及び長所などは次ぎに参照する本発明のいくつかの好適な実施例に対する以下の説明から明確になるであろう。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。
図５ないし図１０は本発明の第１実施例による半導体装置の埋没コンタクト形成方法を説明する図であって図１５のＡ−Ａ´線断面図である。図１５は本発明の実施例が適用されたＤＲＡＭセルの平面レイアウト図であり、便宜上ランディングパッドは図示しなかった。
【００２４】
図５は埋没コンタクトホール１９０を形成する段階を図示する。半導体基板１００の上部に通常の素子分離工程、例えば、改良されたシリコン部分酸化（ＬＯＣＯＳ）工程や浅いトレンチ素子分離(shallow trench isolation)工程でフィールド酸化膜層１１０を形成して基板１００を活性領域（図１５の参照符号１０５）とフィールド領域で区分する。次いで、基板１００の上部にワードライン（図１５の参照符号１１５）で提供されるＭＯＳトランジスタのゲート電極を形成する。望ましくは、ワードライン１１５は通常のドーピング工程、例えば拡散工程、イオン注入工程またはインシチュドーピング工程により高濃度の不純物でドーピングされたポリシリコン層とタングステンシリサイド層が積層されたポリサイド構造で形成される。ワードライン１１５は酸化膜や窒化膜でキャッピングされ、その側壁に酸化膜や窒化膜でなされたスペーサが形成される。次いで、ワードライン１１５をマスクで利用して不純物をイオン注入することにより活性領域１０５の表面にＭＯＳトランジスタのソース及びドレイン領域らを形成する。
【００２５】
結果物の上部にワードライン１１５が充分に被覆される程度の厚さで酸化膜層（図示せず）を蒸着した後、写真食刻工程で酸化膜層を食刻してＭＯＳトランジスタのソース及びドレイン領域をそれぞれ露出させるコンタクトホールを形成する。結果物の上部にドープドポリシリコン膜を約１０００Åの厚さで蒸着してこれをパタニングしてソース及びドレイン領域にそれぞれ接続されるランディングパッド１２０を形成する。ランディングパッド１２０はドレイン領域とビットラインを接続させるためのビットラインコンタクトホール及びソース領域とストレージノード電極を接続させるための埋没コンタクトホールのアスペクト比を減少させる役割をする。
【００２６】
ランディングパッド１２０が形成された結果物の上部に平坦化特性が優秀なＢＰＳＧ(borophosphosilicate glass)またはＵＳＧ(undoped silicate glass)を約２０００ないし８０００Åの厚さで蒸着して第１層間絶縁層１３０を形成する。次いで、第１層間絶縁層１３０をリフロー工程、エッチバック工程または化学機械的研磨(Chemical Mechanical Polishing：ＣＭＰ)工程により平坦化させる。
【００２７】
写真食刻工程を通して第１層間絶縁層１３０を食刻してドレイン領域上に形成されたランディングパッドを露出させるビットラインコンタクトホール（図１５の参照符号１２５）を形成する。結果物の上部にドープドポリシリコン層１３２を約１０００Åの厚さで蒸着して、その上部にタングステンシリサイド層１３４を約１５００Åの厚さで蒸着した後、写真食刻工程を通してこの層らをパタニングしてポリサイド構造のビットライン１４０を形成する。望ましくは、ビットライン１４０は酸化膜層や窒化膜層でキャッピングされる。
【００２８】
ビットライン１４０が形成された結果物の上部にＢＰＳＧまたはＵＳＧを蒸着して第２層間絶縁層１５０を形成する。次いで、第２層間絶縁層１５０を化学機械的研磨（ＣＭＰ）工程でビットライン１４０の上部で約２０００Åの厚さで残っている時まで研磨してその表面を平坦化させる。
【００２９】
第２層間絶縁層１５０の上部に窒化膜を約５０ないし１５０Åの厚さで蒸着して食刻阻止層１６０を形成した後、その上部に任意の湿式食刻工程に対して窒化膜との選択比を有する物質、例えば酸化膜を約５００ないし３０００Åの厚さで蒸着して絶縁層１７０を形成する。望ましくは、絶縁層１７０は湿式食刻率が高い低温酸化膜（LTO）、ＰＥ−ＳｉＨ4またはＴＥＯＳ(terraethoxysilane)系列の酸化膜で形成する。絶縁層１７０は後続する絶縁膜スペーサの形成時に一緒に食刻され傾きを有するようになることを考慮してその厚さを決定する。
【００３０】
次いで、写真工程を通して絶縁層１７０の上部に埋没コンタクトホール領域を定義するようにフォトレジストパターン１８０を形成する。フォトレジストパターン１８０をマスクで利用して絶縁層１７０、食刻阻止層１６０、第２層間絶縁層１５０及び第１層間絶縁層１３０を食刻してソース領域上に形成されたランディングパッド１２０を露出させる埋没コンタクトホール１９０を形成する。
【００３１】
図６は絶縁膜スペーサ１９２を形成する段階を図示する。前述したように埋没コンタクトホール１９０を形成した後、エッチング及びストリップ工程でフォトレジストパターン１８０を除去する。結果物の上部に窒化物のような絶縁膜を約２００ないし３００Åの厚さで蒸着してこれをプラズマ式乾式食刻でエッチバックして埋没コンタクトホール１９０の内側壁らの上に絶縁膜スペーサら１９２を形成する。このとき、埋没コンタクト１９０の底面が完全にオープンされるように絶縁膜を過度食刻するようになるが、、乾式食刻に対する窒化膜と酸化膜間の選択比の不足により埋没コンタクトホール１９０の最上部入り口の部分で絶縁層１７０が一緒に食刻されながら絶縁膜スペーサ１９２が形成される。その結果、絶縁層１７０が傾きを有するようになり埋没コンタクトホール１９０の入り口が開いた模様になる。また、絶縁膜スペーサ１９２はその食刻特性上埋没コンタクトホール１９０の最上部の入り口より下側に形成される。
【００３２】
図７を参照すると、埋没コンタクトホール１９０の最上部入り口の傾斜になった部分を除去するために絶縁層１７０をふっ酸(Hydrofluoric Acid：ＨＦ)、ＳＣ−１(standard Cleaning：ＮＨ4ＯＨとＨ2Ｏ2及びＨ2Ｏが１：４：２０の比で混合された有機物)、ＢＯＥ(Buffered Oxide Etchant)などのようなエチャントで湿式食刻する。このとき、絶縁層１７０を完全に除去することができ、一定厚さの絶縁層１７０を残すこともできる。すなわち、絶縁層１７０の食刻量は絶縁膜スペーサ１９２の形成条件により決定することが望ましい。前述した湿式食刻工程により埋没コンタクトホール１９０の最上部入り口が垂直プロファイルを有するようになり、後続するストレージノード電極の形成のための写真食刻工程時に埋没コンタクトホール１９０に対する充分なミスアライメントマージンを確保することができる。
【００３３】
図８を参照すると、埋没コンタクトホール１９０を完全に埋めながら一定高さを有するようにドープドポリシリコン膜のような導電層１９４を蒸着する。望ましくは、導電層１９４はセルキャパシタンスを考慮して約５０００Å以上の厚さで蒸着する。
【００３４】
図９を参照すると、写真工程を通して導電層１９４の上部にストレージノード領域を定義するようにフォトレジストパターン１９６を形成する。次いで、フォトレジストパターン１９６をマスクで利用して導電層１９４をプラズマ乾式食刻する。このとき、フォトレジストパターン１９６が埋没コンタクトホール１９０に対してミスアラインされても埋没コンタクトホール１９０の最上部入り口が垂直プロファイルを有しているために導電層１９４が非正常的に食刻される問題が発生しない。
【００３５】
図１０を参照すると、エッチング及びストリップ工程でフォトレジストパターン１９６を除去する。その結果、埋没コンタクトホール１９０を経てソース領域上のランディングパッド１２０に接続されるキャパシティのストレージノード電極１９４ａが形成される。
【００３６】
次いで、図示しなかったがストレージノード電極１９４ａの上部に誘電体層及びプレート電極を順次に積層してキャパシティを形成する。
図１１ないし図１４は図１５のＡ−Ａエ線による、本発明の第２実施例による半導体装置の埋没コンタクト形成方法を説明するための断面図である。
【００３７】
図１１を参照すると、前述した本発明の第１実施例と同一な方法でランディングパッド２２０、第１層間絶縁層２３０、ビットライン２４０、第２層間絶縁層２５０、食刻阻止層２６０及び絶縁層２７０を形成する。次いで、絶縁層２７０、食刻阻止層２６０、第２層間絶縁層２５０及び第１層間絶縁層２３０を食刻してＭＯＳトランジスタのソース領域上に形成されたランディングパッド２２０を露出させる埋没コンタクトホール２９０を形成する。
【００３８】
結果物の上部に窒化物のような絶縁膜２００ないし３００Åの厚さで蒸着してこれをプラズマ乾式食刻でエッチバックして埋没コンタクトホール２９０の内側壁らの上に絶縁膜スペーサら３００を形成する。このとき、乾式食刻に対する窒化膜と酸化膜間の選択比の不足により絶縁層２７０が傾きを有するようになり埋没コンタクトホール２９０の入り口が開いた模様になる。また、絶縁膜スペーサ３００はその食刻特性上埋没コンタクトホール２９０の最上部の入り口より下側に形成される。
【００３９】
結果物の上部に埋没コンタクトホール２９０を完全に埋められる程度の厚さでドープドポリシリコン膜のような第１導電性３１０を蒸着する。次いで、エッチバックまたは化学機械的研磨（ＣＭＰ）により絶縁層２７０の上部表面が露出されるまで第１導電性を除去して埋没コンタクトホール２９０の内部のみに第１導電性でなされたプラギングバー３１０を残す。半導体装置の集積度増加により埋没コンタクトホール２９０の大きさが減少してコンタクト抵抗が増加することを考慮して、第１導電性でなされたプラギングバー３１０は後続工程で形成される第２導電性より高濃度のドープドポリシリコン膜で形成することが望ましい。例えば、ストレージノード電極の表面に半球形決定粒子(hemispherical grain：ＨＳＧ)らを成長させ有効キャパシティ面積を増加させようとする場合、ストレージノード電極のドーピング濃度が高くなるとＨＳＧの成長が妨害されるバルドディペクトが発生する。従って、ＩＥ２０atoms/cm3以上の高濃度でドーピングされた第１導電性でプラギングバー３１０を形成した後第１導電性のドーピング濃度より低い濃度でドーピングされた第２導電性を蒸着してストレージノード電極を形成すると、コンタクト抵抗を減少させながら所望のセルキャパシティを得られる。
【００４０】
図１２を参照すると、絶縁層２７０をＨＦ、ＳＣ−１、ＢＯＥなどのエチャントを利用して湿式食刻する。このとき、絶縁層２７０を完全に除去することもでき、一定厚さの絶縁層２７０を残すこともできる。すなわち、絶縁層２７０の食刻量は絶縁膜スペーサ３００の形成条件により決定することが望ましい。前述した絶縁層２７０の湿式食刻により埋没コンタクトホール２９０の最上部入り口の傾斜になった部分が除去される。
【００４１】
図１３を参照すると、結果物の上部にドープドポリシリコン膜のような第２導電性３２０をセルキャパシティを考慮して約５０００Å以上の厚さで蒸着する。このとき、第２導電性３２０はプラギングバー３１０と同一の導電物質で形成され、プラギングバー３１０らの間のギャプ(gap)を完全に満たしながら蒸着される。
【００４２】
図１４を参照すると、写真食刻工程で第２導電性３２０及びプラギングバー３１０をパタニングしてキャパシティのストレージノード電極３２０ａを形成する。このとき、前述した絶縁層２７０の湿式食刻工程により埋没コンタクトホール２９０の最上部の入り口が垂直プロファイルを有しているために、ストレージノード電極３２０ａを形成するための写真食刻工程時にフォトマスクが埋没コンタクトホール２９０に対してミスアラインされても埋没コンタクトホール２９０の最上部入り口でストレージノード電極３２０ａが非正常的に食刻される問題が発生しない。
【００４３】
前述した実施例はストレージノード電極がビットラインの上部に形成されるＣＯＢ構造を例示する。しかし、本発明はビットラインがストレージノード電極の上部に形成されるＣＵＢ構造にも類似に適用できる。また、本発明はＤＲＡＭ装置以外にも高いアスペクト比を有するコンタクトホールを形成する段階が要求される他の半導体装置にも効果的である。
【００４４】
【発明の効果】
以上説明したように本発明によると、埋没コンタクトホールの最上部の入り口が垂直プロファイルを有するように形成する。従って、ストレージノード電極をパタニングするための写真式各工程時に埋没コンタクトホールに対するミスアライメントが発生しても埋没コンタクトホールの最上部の入り口でストレージノード電極が非正常的に食刻される問題が発生しない。
【００４５】
本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】従来方法による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図２】従来方法による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図３】従来方法による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図４】従来方法による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図５】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図６】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図７】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図８】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図９】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１０】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１１】図１５のＡ−Ａ´線によって切断した本発明の第２実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１２】図１５のＡ−Ａ´線によって切断した本発明の第２実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１３】図１５のＡ−Ａ´線によって切断した本発明の第２実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１４】図１５のＡ−Ａ´線によって切断した本発明の第２実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１５】本発明の第１実施例及び第２実施例が適用されたＤＲＡＭセルの平面レイアウト図である。
【符号の説明】
１００、２００ 半導体基板
１０５ 活性領域
１１０、２１０ フィールド酸化膜層
１１５ ワードライン
１２０、２２０ ランディングパッド
１２５ ビットラインコンタクトホール
１３０、２３０ 第１層間絶縁層
１３１、２４０ ビットライン
１３２、２５０ 第２層間絶縁層
１６０、２６０ 食刻阻止層
１７０、２７０ 絶縁層
１９０、２９０ 埋没コンタクトホール
１９２、３００ 絶縁膜スペーサ
１９４、３１０、３２０ 導電性
１９４ａ、３２０ａ ストレージノード電極
【発明の属する技術分野】
本発明は半導体装置の製造方法に関するものであり、より詳細にはキャパシティがビットラインの上部に配置されるＣＯＢ(Capacitor Over Bit-line)構造のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを含む半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
高集積半導体メモリ装置のデザインルールはメガビット（Ｍｂｉｔ）級ダイナミックランダムアクセスメモリ(Dynamic Random Access Memory：ＤＲＡＭ)時代の約１μｍ水準でギガビット（Ｇｂｉｔ）級ＤＲＡＭでは約０．１５μｍ水準で小さくなっている。これにより、シリコン基板に対する電気的接触部であるコンタクトホールの大きさもだんだん縮小されており、垂直方向としては３次元キャパシティ構造などを使用することによりアスペクト比(aspect ratio)もだんだん高くなる傾向を示している。このようなコンタクトホール直径の縮小及び高いアスペクト比は後続の写真工程に大きな負担になっている。デザインルールは工程限界を示す因子になるが、ディップ−サブマイクロン(deep submicron)デザインルールでの整列公差(alignment tolerance)は素子の致命的不良(failure)を決定する主な要因になっている。
【０００３】
特に、ＤＲＡＭでの技術開発では限定された単位面積でのキャパシタンシを増大させるためにすべての努力が集中されてきた。これにより初期の平面セルキャパシティ構造でスタック型またはトレンチ型キャパシティ構造で変化してきた。一方、スタック型キャパシティ構造でもシリンダ(cylinder)型キャパシティまたはフィン(fin)型キャパシティなどのように有効キャパシティ面積を増大させられる構造で技術変化がなされている。
【０００４】
このような技術変化を工程順番の観点からみると、ビットライン形成以前にキャパシティが形成されるＣＵＢ(Capacitor Under Bit-line)構造でビットライン形成以後にキャパシティが形成されるＣＯＢ構造で変更された。ＣＯＢ構造はＣＵＢ構造と対比してビットライン形成以後にキャパシティを形成するためにビットライン構造のマージンに関係なくキャパシティを形成することが可能であるために制限された面積でセルのキャパシタンスを増大させるのに優秀な長所を有する。すなわち、ＣＯＢ構造はキャパシティがビットラインの上部に形成されるために、ストレージノード電極の大きさ(size)を写真工程の限界まで最大化させることができ大きい容量のキャパシタンスを確保できる。しかし、ＣＯＢ構造によると素子活性領域とストレージノード電極を接続させるための埋没コンタクトホールはアスペクト比が大きくなり、デザインルールの減少によりストレージノード電極と対物コンタクトホール間のミスアライメントマージンが減少するようになる。従って、埋没コンタクトホールはナットオープン(not-open)が発生しない程度の大きさ分を減らし、ストレージノードは隣り合うストレージノード間にブリッジが発生しない程度の領域分を増やすことによりストレージノード電極と埋没コンタクトホール間のミスアライメントマージンを増大させることができる。
【０００５】
図１ないし図４は従来方法による半導体装置の埋没コンタクト形成方法を説明する断面図である。
図１を参照すると、半導体基板１０の上部に通常の素子分離工程でフィールド酸化膜層１１を形成して基板１０を活性領域とフィールド領域で区分する。次いで、基板１０の上部にワードライン及び一対のソース／ドレイン領域を具備したＭＯＳトランジスタ（図示せず）を形成する。
【０００６】
ＭＯＳトランジスタが形成された結果物の上部に酸化膜層（図示せず）を蒸着した後、写真食刻工程を通して酸化膜層を食刻してソース及びドレイン領域らをそれぞれ露出させるコンタクトホール（図示せず）を形成する。結果物の上部にドープドポリシリコン層を蒸着しこれをパタニングしてソース及びドレイン領域らにそれぞれ接続されるランディングパッド(landing pad)１２を形成する。ランディングパッド１２は後続工程で形成されるビットラインコンタクトホールと埋没コンタクトホールのアスペクト比を減少させる役割をする。
【０００７】
ランディングパッド１２が形成された結果物の上部に第１層間絶縁層１３を形成した後、写真食刻工程を通して第１層間絶縁層１３を食刻してドレイン領域上に形成されたランディングパッド１２を露出させるビットラインコンタクトホール（図示せず）を形成する。結果物の上部にドープドポリシリコン層１４、タングステンシリサイド層１５及びキャピング層（図示せず）を順次に積層した後、写真食刻工程を通してこの層をパタニングしてポリサイド構造のビットライン１６を形成する。
【０００８】
ビットライン１６が形成された結果物の上部に第２層間絶縁層１７を形成した後、その上部に高温酸化膜（ＨＴＯ）層１８を蒸着する。写真工程を通して高温酸化膜層１８の上部に埋没コンタクトホール領域を定義するようにフォトレジストパターン１９を形成する。フォトレジストパターン１９をマスクで利用して高温酸化膜１８、第２層間絶縁層１７及び第１層間絶縁層１３を食刻してソース領域上に形成されたランディングパッド１２を露出させる埋没コンタクトホール２０を形成する。
【０００９】
図２を参照すると、エッチング及びストリップ工程でフォトレジストパターン１９を除去する。結果物の上部に窒化膜を蒸着した後、プラズマ乾式食刻により窒化膜をエッチバックして埋没コンタクト２０の内側壁上に窒化膜スペーサ２２を形成する。このとき、埋没コンタクトホール２０の底面が完全にオープンされるようにするために過度食刻を実施するが、窒化膜と酸化膜間の食刻選択比の不足により埋没コンタクトホール２０の最上部入り口部分で高温酸化膜層１８が一緒に食刻されながら窒化膜スペーサ２２が形成される。その結果、高温酸化膜層１８が傾き(slope)を有するようになり（点線部分参照）埋没コンタクトホール２０の入り口が開いた模様になる。
【００１０】
図３を参照すると、埋没コンタクトホール２０を完全に埋めながら一定高さを有するようにドープドポリシリコン層２４を蒸着する。
図４を参照すると、写真工程を通してポリシリコン層２４の上部にストレージノード領域を定義するようにフォトレジストパターン２５を形成する。フォトレジストパターン２５をマスクで利用してポリシリコン層２４をプラズマ乾式食刻することにより埋没コンタクトホール２０を経てソース領域上のランディングパッド１２に接続されるストレージノード電極２４ａを形成する。
【００１１】
前述した従来方法によると、ストレージノード電極用ポリシリコン層をパタニングするための写真食刻工程時フォトレジストパターンが埋没コンタクトホールに対してミスアライメントされ埋没コンタクトホールの最上部(top)入り口の傾斜した部分に食刻が進行される場合、前記傾斜した部分で食刻イオンらが散乱(scattering)され食刻方向が撓むようになる。その結果、埋没コンタクトホールの最上部入り口でストレージポリシリコン層が取り外される形状が誘発される（図４の参照符号２６）。これにより、埋没コンタクトホールを埋めているストレージポリシリコン層が埋没コンタクトホールの最上部入り口で細くなってコンタクト抵抗が増加され、後続工程で誘電体層が均一な厚さで形成されなくて、図４の点線部分でセルキャパシタンスの漏洩が発生することにより素子の動作不良を誘発するようになる。
このような問題はデザインルールの減少でストレージノード電極と埋没コンタクトホール間のミスアライメントマージンが不足になるほどさらに酷くなる。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は埋没コンタクトホールとその上部配線間に充分なミスアライメントマージンが保障できる半導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】
前記のような目的を達成するための本発明の半導体装置は、その上に形成された半導体素子を有する半導体基板と、前記半導体基板の上部に形成された第１層間絶縁層と、前記第１層間絶縁層を貫通して前記半導体素子に接続される第１配線(interconnection)と、前記第１配線及び前記第１層間絶縁層の上部に形成された第２層間絶縁層と、前記第２層間絶縁層の上部に形成された食刻阻止層と、前記食刻阻止層及び前記第２層間絶縁層を貫通して前記半導体素子を露出させるように形成された埋没コンタクトホールと、前記埋没コンタクトホールの内側壁の上に形成された絶縁膜スペーサと、前記埋没コンタクトホール及び前記食刻阻止層の上部に形成され、前記埋没コンタクトホールを通して前記半導体素子に接続される第２配線を具備し、前記埋没コンタクトホールと前記第２配線間に十分なミスアライメントマージンを確保するように前記埋没コンタクトホールの最上部入り口が垂直プロファイルを有する.
【００１４】
望ましくは、前記半導体素子と前記第１層間絶縁層の間に位置し、前記半導体素子に接続されるように前記半導体基板の表面に対して平行に所定間隔で形成された一対のランディングパッドをさらに具備する。このとき、第１配線は一つのランディングパッドに接続され前記第２配線は他の一つのランディングパッドに接続される。
【００１５】
望ましくは、前記食刻阻止層の上部に形成され前記食刻阻止層に対して湿式食刻選択比を有する絶縁層をさらに具備し、前記埋没コンタクトホールは前記絶縁層まで延長され形成される。
【００１６】
望ましくは、埋没コンタクトホールの内部に形成された導電性プラギングバーをさらに具備し、前記第２配線は前記導電性プラギングバーに直接接続される。
望ましくは、半導体素子はＤＲＡＭセルであり、前記第１配線はビットラインであり、前記第２配線はキャパシティのストレージノード電極である。
【００１７】
前記目的を達成するために本発明の半導体装置の製造方法は、半導体素子が設置された半導体基板の上部に形成された第１層間絶縁層を蒸着する段階と、前記第１層間絶縁層の上部に前記第１層間絶縁層を貫通して前記半導体素子に接続される第１配線を形成する段階と、前記結果物の上部に第２層間絶縁層を蒸着する段階と、前記第２層間絶縁層の上部に食刻阻止層を蒸着する段階と、前記食刻阻止層の上部に前記食刻阻止層に対して湿式食刻選択比を有する絶縁層を蒸着する段階と、前記絶縁層、前記食刻阻止層及び前記第２層間絶縁層を食刻して前記半導体素子を露出させる埋没コンタクトホールを形成する段階と、前記埋没コンタクトホールの内側壁らの上に形成された絶縁膜スペーサらを形成する段階と、前記絶縁層を湿式食刻する段階と、前記各段階の実施後に得られる結果物の上部に導電層を蒸着し、前記導電層をパタニングして前記埋没コンタクトホールを通して前記半導体素子に接続される第２配線を形成する段階を具備する。
【００１８】
望ましくは、第１層間絶縁層を蒸着する段階の前に、前記半導体素子に接続されるように前記半導体基板の上部に所定間隔で一対のランディングパッドを形成する段階をさらに具備する。
望ましくは、絶縁層を湿式食刻する段階で前記絶縁層の一部分のみを除去するか前記絶縁層を完全に除去する。
【００１９】
前記目的を達成するために本発明の半導体装置の製造方法は、半導体素子が設置された半導体基板の上部に形成された第１層間絶縁層を蒸着する段階と、前記第１層間絶縁層の上部に前記第１層間絶縁層を貫通して前記半導体素子に接続される第１配線を形成する段階と、前記結果物の上部に第２層間絶縁層を蒸着する段階と、前記第２層間絶縁層の上部に食刻阻止層を蒸着する段階と、前記食刻阻止層の上部に前記食刻阻止層に対して湿式食刻選択比を有する絶縁層を蒸着する段階と、前記絶縁層、前記食刻阻止層及び前記第２層間絶縁層を食刻して前記半導体素子を露出させる埋没コンタクトホールを形成する段階と、前記埋没コンタクトホールの内側壁に形成された絶縁膜スペーサを形成する段階と、前記結果物の上部に第１導電層を蒸着し、前記絶縁層の表面が露出されるまで前記第１導電層を除去して前記埋没コンタクトホールの内部にプラギングバーを形成する段階と、前記絶縁層を湿式食刻する段階と、前記結果物の上部に第２導電層を蒸着し、前記第２導電層をパタニングして前記プラギングバーに直接接続される第２配線を形成する段階とを具備する。
【００２０】
望ましくは、第１導電層は前記埋没コンタクトホールを十分に埋められる程度の厚さで蒸着し、第２導電層のドーピング濃度より高いドーピング濃度を有する。
【００２１】
本発明によると、埋没コンタクトホールの最上部の入り口が垂直プロファイルを有するように形成する。従って、ストレージノード電極をパタニングするための写真式各工程時に埋没コンタクトホールに対するミスアライメントが発生しても埋没コンタクトホールの最上部の入り口でストレージノード電極が非正常的に食刻される問題が発生しない。
【００２２】
以上のような本発明の目的と別の特徴及び長所などは次ぎに参照する本発明のいくつかの好適な実施例に対する以下の説明から明確になるであろう。
【００２３】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。
図５ないし図１０は本発明の第１実施例による半導体装置の埋没コンタクト形成方法を説明する図であって図１５のＡ−Ａ´線断面図である。図１５は本発明の実施例が適用されたＤＲＡＭセルの平面レイアウト図であり、便宜上ランディングパッドは図示しなかった。
【００２４】
図５は埋没コンタクトホール１９０を形成する段階を図示する。半導体基板１００の上部に通常の素子分離工程、例えば、改良されたシリコン部分酸化（ＬＯＣＯＳ）工程や浅いトレンチ素子分離(shallow trench isolation)工程でフィールド酸化膜層１１０を形成して基板１００を活性領域（図１５の参照符号１０５）とフィールド領域で区分する。次いで、基板１００の上部にワードライン（図１５の参照符号１１５）で提供されるＭＯＳトランジスタのゲート電極を形成する。望ましくは、ワードライン１１５は通常のドーピング工程、例えば拡散工程、イオン注入工程またはインシチュドーピング工程により高濃度の不純物でドーピングされたポリシリコン層とタングステンシリサイド層が積層されたポリサイド構造で形成される。ワードライン１１５は酸化膜や窒化膜でキャッピングされ、その側壁に酸化膜や窒化膜でなされたスペーサが形成される。次いで、ワードライン１１５をマスクで利用して不純物をイオン注入することにより活性領域１０５の表面にＭＯＳトランジスタのソース及びドレイン領域らを形成する。
【００２５】
結果物の上部にワードライン１１５が充分に被覆される程度の厚さで酸化膜層（図示せず）を蒸着した後、写真食刻工程で酸化膜層を食刻してＭＯＳトランジスタのソース及びドレイン領域をそれぞれ露出させるコンタクトホールを形成する。結果物の上部にドープドポリシリコン膜を約１０００Åの厚さで蒸着してこれをパタニングしてソース及びドレイン領域にそれぞれ接続されるランディングパッド１２０を形成する。ランディングパッド１２０はドレイン領域とビットラインを接続させるためのビットラインコンタクトホール及びソース領域とストレージノード電極を接続させるための埋没コンタクトホールのアスペクト比を減少させる役割をする。
【００２６】
ランディングパッド１２０が形成された結果物の上部に平坦化特性が優秀なＢＰＳＧ(borophosphosilicate glass)またはＵＳＧ(undoped silicate glass)を約２０００ないし８０００Åの厚さで蒸着して第１層間絶縁層１３０を形成する。次いで、第１層間絶縁層１３０をリフロー工程、エッチバック工程または化学機械的研磨(Chemical Mechanical Polishing：ＣＭＰ)工程により平坦化させる。
【００２７】
写真食刻工程を通して第１層間絶縁層１３０を食刻してドレイン領域上に形成されたランディングパッドを露出させるビットラインコンタクトホール（図１５の参照符号１２５）を形成する。結果物の上部にドープドポリシリコン層１３２を約１０００Åの厚さで蒸着して、その上部にタングステンシリサイド層１３４を約１５００Åの厚さで蒸着した後、写真食刻工程を通してこの層らをパタニングしてポリサイド構造のビットライン１４０を形成する。望ましくは、ビットライン１４０は酸化膜層や窒化膜層でキャッピングされる。
【００２８】
ビットライン１４０が形成された結果物の上部にＢＰＳＧまたはＵＳＧを蒸着して第２層間絶縁層１５０を形成する。次いで、第２層間絶縁層１５０を化学機械的研磨（ＣＭＰ）工程でビットライン１４０の上部で約２０００Åの厚さで残っている時まで研磨してその表面を平坦化させる。
【００２９】
第２層間絶縁層１５０の上部に窒化膜を約５０ないし１５０Åの厚さで蒸着して食刻阻止層１６０を形成した後、その上部に任意の湿式食刻工程に対して窒化膜との選択比を有する物質、例えば酸化膜を約５００ないし３０００Åの厚さで蒸着して絶縁層１７０を形成する。望ましくは、絶縁層１７０は湿式食刻率が高い低温酸化膜（LTO）、ＰＥ−ＳｉＨ4またはＴＥＯＳ(terraethoxysilane)系列の酸化膜で形成する。絶縁層１７０は後続する絶縁膜スペーサの形成時に一緒に食刻され傾きを有するようになることを考慮してその厚さを決定する。
【００３０】
次いで、写真工程を通して絶縁層１７０の上部に埋没コンタクトホール領域を定義するようにフォトレジストパターン１８０を形成する。フォトレジストパターン１８０をマスクで利用して絶縁層１７０、食刻阻止層１６０、第２層間絶縁層１５０及び第１層間絶縁層１３０を食刻してソース領域上に形成されたランディングパッド１２０を露出させる埋没コンタクトホール１９０を形成する。
【００３１】
図６は絶縁膜スペーサ１９２を形成する段階を図示する。前述したように埋没コンタクトホール１９０を形成した後、エッチング及びストリップ工程でフォトレジストパターン１８０を除去する。結果物の上部に窒化物のような絶縁膜を約２００ないし３００Åの厚さで蒸着してこれをプラズマ式乾式食刻でエッチバックして埋没コンタクトホール１９０の内側壁らの上に絶縁膜スペーサら１９２を形成する。このとき、埋没コンタクト１９０の底面が完全にオープンされるように絶縁膜を過度食刻するようになるが、、乾式食刻に対する窒化膜と酸化膜間の選択比の不足により埋没コンタクトホール１９０の最上部入り口の部分で絶縁層１７０が一緒に食刻されながら絶縁膜スペーサ１９２が形成される。その結果、絶縁層１７０が傾きを有するようになり埋没コンタクトホール１９０の入り口が開いた模様になる。また、絶縁膜スペーサ１９２はその食刻特性上埋没コンタクトホール１９０の最上部の入り口より下側に形成される。
【００３２】
図７を参照すると、埋没コンタクトホール１９０の最上部入り口の傾斜になった部分を除去するために絶縁層１７０をふっ酸(Hydrofluoric Acid：ＨＦ)、ＳＣ−１(standard Cleaning：ＮＨ4ＯＨとＨ2Ｏ2及びＨ2Ｏが１：４：２０の比で混合された有機物)、ＢＯＥ(Buffered Oxide Etchant)などのようなエチャントで湿式食刻する。このとき、絶縁層１７０を完全に除去することができ、一定厚さの絶縁層１７０を残すこともできる。すなわち、絶縁層１７０の食刻量は絶縁膜スペーサ１９２の形成条件により決定することが望ましい。前述した湿式食刻工程により埋没コンタクトホール１９０の最上部入り口が垂直プロファイルを有するようになり、後続するストレージノード電極の形成のための写真食刻工程時に埋没コンタクトホール１９０に対する充分なミスアライメントマージンを確保することができる。
【００３３】
図８を参照すると、埋没コンタクトホール１９０を完全に埋めながら一定高さを有するようにドープドポリシリコン膜のような導電層１９４を蒸着する。望ましくは、導電層１９４はセルキャパシタンスを考慮して約５０００Å以上の厚さで蒸着する。
【００３４】
図９を参照すると、写真工程を通して導電層１９４の上部にストレージノード領域を定義するようにフォトレジストパターン１９６を形成する。次いで、フォトレジストパターン１９６をマスクで利用して導電層１９４をプラズマ乾式食刻する。このとき、フォトレジストパターン１９６が埋没コンタクトホール１９０に対してミスアラインされても埋没コンタクトホール１９０の最上部入り口が垂直プロファイルを有しているために導電層１９４が非正常的に食刻される問題が発生しない。
【００３５】
図１０を参照すると、エッチング及びストリップ工程でフォトレジストパターン１９６を除去する。その結果、埋没コンタクトホール１９０を経てソース領域上のランディングパッド１２０に接続されるキャパシティのストレージノード電極１９４ａが形成される。
【００３６】
次いで、図示しなかったがストレージノード電極１９４ａの上部に誘電体層及びプレート電極を順次に積層してキャパシティを形成する。
図１１ないし図１４は図１５のＡ−Ａエ線による、本発明の第２実施例による半導体装置の埋没コンタクト形成方法を説明するための断面図である。
【００３７】
図１１を参照すると、前述した本発明の第１実施例と同一な方法でランディングパッド２２０、第１層間絶縁層２３０、ビットライン２４０、第２層間絶縁層２５０、食刻阻止層２６０及び絶縁層２７０を形成する。次いで、絶縁層２７０、食刻阻止層２６０、第２層間絶縁層２５０及び第１層間絶縁層２３０を食刻してＭＯＳトランジスタのソース領域上に形成されたランディングパッド２２０を露出させる埋没コンタクトホール２９０を形成する。
【００３８】
結果物の上部に窒化物のような絶縁膜２００ないし３００Åの厚さで蒸着してこれをプラズマ乾式食刻でエッチバックして埋没コンタクトホール２９０の内側壁らの上に絶縁膜スペーサら３００を形成する。このとき、乾式食刻に対する窒化膜と酸化膜間の選択比の不足により絶縁層２７０が傾きを有するようになり埋没コンタクトホール２９０の入り口が開いた模様になる。また、絶縁膜スペーサ３００はその食刻特性上埋没コンタクトホール２９０の最上部の入り口より下側に形成される。
【００３９】
結果物の上部に埋没コンタクトホール２９０を完全に埋められる程度の厚さでドープドポリシリコン膜のような第１導電性３１０を蒸着する。次いで、エッチバックまたは化学機械的研磨（ＣＭＰ）により絶縁層２７０の上部表面が露出されるまで第１導電性を除去して埋没コンタクトホール２９０の内部のみに第１導電性でなされたプラギングバー３１０を残す。半導体装置の集積度増加により埋没コンタクトホール２９０の大きさが減少してコンタクト抵抗が増加することを考慮して、第１導電性でなされたプラギングバー３１０は後続工程で形成される第２導電性より高濃度のドープドポリシリコン膜で形成することが望ましい。例えば、ストレージノード電極の表面に半球形決定粒子(hemispherical grain：ＨＳＧ)らを成長させ有効キャパシティ面積を増加させようとする場合、ストレージノード電極のドーピング濃度が高くなるとＨＳＧの成長が妨害されるバルドディペクトが発生する。従って、ＩＥ２０atoms/cm3以上の高濃度でドーピングされた第１導電性でプラギングバー３１０を形成した後第１導電性のドーピング濃度より低い濃度でドーピングされた第２導電性を蒸着してストレージノード電極を形成すると、コンタクト抵抗を減少させながら所望のセルキャパシティを得られる。
【００４０】
図１２を参照すると、絶縁層２７０をＨＦ、ＳＣ−１、ＢＯＥなどのエチャントを利用して湿式食刻する。このとき、絶縁層２７０を完全に除去することもでき、一定厚さの絶縁層２７０を残すこともできる。すなわち、絶縁層２７０の食刻量は絶縁膜スペーサ３００の形成条件により決定することが望ましい。前述した絶縁層２７０の湿式食刻により埋没コンタクトホール２９０の最上部入り口の傾斜になった部分が除去される。
【００４１】
図１３を参照すると、結果物の上部にドープドポリシリコン膜のような第２導電性３２０をセルキャパシティを考慮して約５０００Å以上の厚さで蒸着する。このとき、第２導電性３２０はプラギングバー３１０と同一の導電物質で形成され、プラギングバー３１０らの間のギャプ(gap)を完全に満たしながら蒸着される。
【００４２】
図１４を参照すると、写真食刻工程で第２導電性３２０及びプラギングバー３１０をパタニングしてキャパシティのストレージノード電極３２０ａを形成する。このとき、前述した絶縁層２７０の湿式食刻工程により埋没コンタクトホール２９０の最上部の入り口が垂直プロファイルを有しているために、ストレージノード電極３２０ａを形成するための写真食刻工程時にフォトマスクが埋没コンタクトホール２９０に対してミスアラインされても埋没コンタクトホール２９０の最上部入り口でストレージノード電極３２０ａが非正常的に食刻される問題が発生しない。
【００４３】
前述した実施例はストレージノード電極がビットラインの上部に形成されるＣＯＢ構造を例示する。しかし、本発明はビットラインがストレージノード電極の上部に形成されるＣＵＢ構造にも類似に適用できる。また、本発明はＤＲＡＭ装置以外にも高いアスペクト比を有するコンタクトホールを形成する段階が要求される他の半導体装置にも効果的である。
【００４４】
【発明の効果】
以上説明したように本発明によると、埋没コンタクトホールの最上部の入り口が垂直プロファイルを有するように形成する。従って、ストレージノード電極をパタニングするための写真式各工程時に埋没コンタクトホールに対するミスアライメントが発生しても埋没コンタクトホールの最上部の入り口でストレージノード電極が非正常的に食刻される問題が発生しない。
【００４５】
本発明を実施例によって詳細に説明したが、本発明は実施例によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
【図面の簡単な説明】
【図１】従来方法による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図２】従来方法による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図３】従来方法による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図４】従来方法による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図５】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図６】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図７】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図８】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図９】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１０】図１５のＡ−Ａ´線によって切断した本発明の第１実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１１】図１５のＡ−Ａ´線によって切断した本発明の第２実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１２】図１５のＡ−Ａ´線によって切断した本発明の第２実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１３】図１５のＡ−Ａ´線によって切断した本発明の第２実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１４】図１５のＡ−Ａ´線によって切断した本発明の第２実施例による半導体装置の埋没コンタクトホールの形成方法を説明する断面図である。
【図１５】本発明の第１実施例及び第２実施例が適用されたＤＲＡＭセルの平面レイアウト図である。
【符号の説明】
１００、２００ 半導体基板
１０５ 活性領域
１１０、２１０ フィールド酸化膜層
１１５ ワードライン
１２０、２２０ ランディングパッド
１２５ ビットラインコンタクトホール
１３０、２３０ 第１層間絶縁層
１３１、２４０ ビットライン
１３２、２５０ 第２層間絶縁層
１６０、２６０ 食刻阻止層
１７０、２７０ 絶縁層
１９０、２９０ 埋没コンタクトホール
１９２、３００ 絶縁膜スペーサ
１９４、３１０、３２０ 導電性
１９４ａ、３２０ａ ストレージノード電極
Claims (18)
- 半導体素子が設置された半導体基板の上部に形成された第１層間絶縁層を蒸着する段階と、
前記第１層間絶縁層の上部に前記第１層間絶縁層を貫通して前記半導体素子に接続される第１配線を形成する段階と、
前記各段階の実施後に得られる結果物の上部に第２層間絶縁層を蒸着する段階と、
前記第２層間絶縁層の上部に食刻阻止層を蒸着する段階と、
前記食刻阻止層の上部に前記食刻阻止層に対して湿式食刻選択比を有する絶縁層を蒸着する段階と、
前記絶縁層、前記食刻阻止層及び前記第２層間絶縁層を食刻して前記半導体素子を露出させる埋没コンタクトホールを形成する段階と、
前記埋没コンタクトホールの内側壁に形成された絶縁膜スペーサを形成する段階と、
前記絶縁層を湿式食刻する段階と、
前記各段階の実施後に得られる結果物の上部に導電層を蒸着し、前記導電層をパタニングして前記埋没コンタクトホールを通して前記半導体素子に接続される第２配線を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第１層間絶縁層を蒸着する段階の前に、前記半導体素子に接続されるように前記半導体基板の上部に所定間隔で一対のランディングパッドを形成する段階をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記絶縁層を湿式食刻する段階で前記絶縁層の一部又は全部を除去することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記食刻阻止層は窒化膜で形成し前記絶縁層は高い湿式食刻率を有する酸化膜で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記絶縁膜スペーサは窒化膜で形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記第１配線はビットラインを形成し前記第２配線はキャパシティのストレージノード電極を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 半導体素子が設置された半導体基板の上部に形成された第１層間絶縁層を蒸着する段階と、
前記第１層間絶縁層の上部に前記第１層間絶縁層を貫通して前記半導体素子に接続される第１配線を形成する段階と、
前記各段階の実施後に得られる結果物の上部に第２層間絶縁層を蒸着する段階と、
前記第２層間絶縁層の上部に食刻阻止層を蒸着する段階と、
前記食刻阻止層の上部に前記食刻阻止層に対して湿式食刻選択比を有する絶縁層を蒸着する段階と、
前記絶縁層、前記食刻阻止層及び前記第２層間絶縁層を食刻して前記半導体素子を露出させる埋没コンタクトホールを形成する段階と、
前記埋没コンタクトホールの内側壁に形成された絶縁膜スペーサを形成する段階と、
前記各段階の実施後に得られる結果物の上部に第１導電層を蒸着し、前記絶縁層の表面が露出するまで前記第１導電層を除去して前記埋没コンタクトホールの内部にプラギングバーを形成する段階と、
前記絶縁層を湿式食刻する段階と、
前記各段階の実施後に得られる結果物の上部に第２導電層を蒸着し、前記第２導電層をパタニングして前記プラギングバーに直接接続される第２配線を形成する段階と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第１層間絶縁層を蒸着する段階前に、前記半導体素子に接続されるように前記半導体基板の上部に所定間隔で一対のランディングパッドを形成する段階をさらに含むことを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記絶縁層を湿式食刻する段階で前記絶縁層の一部又は全部を除去することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記食刻阻止層は窒化膜で形成して前記絶縁層は高い湿式食刻率を有する酸化膜で形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記絶縁膜スペーサは窒化膜で形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第１導電層は前記埋没コンタクトホールを十分に埋められる程度の厚さで蒸着することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記埋没コンタクトホールの内部にプラギングバーを形成するために前記絶縁層の表面が露出されるまで前記第１導電層を除去する段階はエッチバックまたは化学機械的研磨行程により遂行されることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第１導電層は前記第２導電層のドーピング濃度より高いドーピング濃度を有することを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第１配線はビットラインを形成し、前記第２配線はキャパシティのストレージノード電極を形成することを特徴とする請求項７に記載の半導体装置の製造方法。
- 活性領域とワードラインが形成されている半導体基板の上部に前記ワードライン間の前記活性領域に接続される一対のランディングパッドを形成する段階と、
前記段階の実施後に得られる結果物の上部に第１層間絶縁層を蒸着する段階と、
前記第１層間絶縁層の上部に前記第１層間絶縁層を貫通して一つのランディングパッドに接続されるビットラインを形成する段階と、
前記各段階の実施後に得られる結果物の上部に第２層間絶縁層を蒸着する段階と、
前記第２層間絶縁層の上部に食刻阻止層を蒸着する段階と、
前記食刻阻止層の上部に前記食刻阻止層に対して湿式食刻選択比を有する絶縁層を蒸着する段階と、
前記絶縁層、前記食刻阻止層及び前記第２層間絶縁層を食刻して他の一つのランディングパッドを露出させる埋没コンタクトホールを形成する段階と、
前記埋没コンタクトホールの内側壁に絶縁膜スペーサを形成する段階と、
前記各段階の実施後に得られる結果物の上部に第１導電層を蒸着し、前記絶縁層の表面が露出されるまで前記第１導電層を除去して前記埋没コンタクトホールの内部にプラギングバーを形成する段階と、
前記絶縁層を湿式食刻する段階と、
前記各段階の実施後に得られる結果物の上部に導電層を蒸着し、前記導電層をパタニングして前記埋没コンタクトホールを通して前記他の一つのランディングパッドに接続されるキャパシティのストレージノード電極を形成する段階と、
を含むことを特徴とするダイナミックランダムアクセスメモリ装置の製造方法。 - 前記絶縁層を湿式食刻する段階で前記絶縁層の一部又は全部を除去することを特徴をする請求項１６に記載のダイナミックランダムアクセスメモリ装置の製造方法。
- 前記絶縁層を湿式食刻する段階前に、前記埋没コンタクトホールの内部に導電性プラギングバーを形成する段階をさらに含むことを特徴とする請求項１６に記載のダイナミックランダムアクセスメモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999P44341 | 1999-10-13 | ||
| KR1019990044341A KR100330714B1 (ko) | 1999-10-13 | 1999-10-13 | 반도체 장치의 매몰 콘택 구조 및 그 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144182A JP2001144182A (ja) | 2001-05-25 |
| JP3845545B2 true JP3845545B2 (ja) | 2006-11-15 |
Family
ID=19615199
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000310814A Expired - Fee Related JP3845545B2 (ja) | 1999-10-13 | 2000-10-11 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6589837B1 (ja) |
| JP (1) | JP3845545B2 (ja) |
| KR (1) | KR100330714B1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557997B1 (ko) * | 2003-01-29 | 2006-03-06 | 삼성전자주식회사 | 랜딩 패드를 포함하는 반도체 장치의 제조방법 |
| CN1324688C (zh) * | 2004-06-28 | 2007-07-04 | 中芯国际集成电路制造(上海)有限公司 | 用于形成集成堆栈电容器的方法 |
| US7521804B2 (en) * | 2005-02-03 | 2009-04-21 | Samsung Electronics Co., Ltd. | Semiconductor device preventing electrical short and method of manufacturing the same |
| KR100577542B1 (ko) * | 2005-03-11 | 2006-05-10 | 삼성전자주식회사 | 매몰콘택 플러그를 갖는 반도체소자의 제조방법 |
| KR100660880B1 (ko) * | 2005-10-12 | 2006-12-26 | 삼성전자주식회사 | 복수의 스토리지 노드 전극들을 구비하는 반도체 메모리소자의 제조 방법 |
| JP2007241727A (ja) * | 2006-03-09 | 2007-09-20 | Toshiba Corp | 半導体メモリカード |
| KR100819001B1 (ko) * | 2006-10-23 | 2008-04-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| US7928577B2 (en) * | 2008-07-16 | 2011-04-19 | Micron Technology, Inc. | Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same |
| KR100985409B1 (ko) * | 2008-08-29 | 2010-10-06 | 주식회사 하이닉스반도체 | 반도체 장치의 캐패시터 제조 방법 |
| US9230854B2 (en) * | 2013-04-08 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device and method |
| KR102038091B1 (ko) | 2013-10-07 | 2019-10-30 | 삼성전자 주식회사 | 반도체 소자 제조방법 |
| KR20150055469A (ko) | 2013-11-13 | 2015-05-21 | 삼성전자주식회사 | 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자 |
| KR20200074659A (ko) * | 2018-12-17 | 2020-06-25 | 삼성전자주식회사 | 집적회로 소자 |
| KR20200145251A (ko) | 2019-06-21 | 2020-12-30 | 삼성전자주식회사 | 반도체 장치 |
| KR20220077263A (ko) | 2020-12-01 | 2022-06-09 | 삼성전자주식회사 | 반도체 메모리 장치 및 그 제조 방법 |
| KR20230024515A (ko) * | 2021-08-12 | 2023-02-21 | 삼성전자주식회사 | 베리드 컨택을 포함하는 반도체 장치 및 이의 제조 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950009741B1 (ko) * | 1991-10-10 | 1995-08-26 | 금성일렉트론주식회사 | 반도체 메모리 셀의 제조방법 및 그 구조 |
| JP2907122B2 (ja) * | 1996-05-30 | 1999-06-21 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
| US6037246A (en) * | 1996-09-17 | 2000-03-14 | Motorola Inc. | Method of making a contact structure |
| JP2000082750A (ja) * | 1998-07-10 | 2000-03-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100287179B1 (ko) * | 1998-09-04 | 2001-04-16 | 윤종용 | 비트라인를포함하는반도체장치및그제조방법 |
| US6020236A (en) * | 1999-02-25 | 2000-02-01 | Semiconductor Manufacturing Company | Method to form capacitance node contacts with improved isolation in a DRAM process |
| US6187624B1 (en) * | 1999-06-04 | 2001-02-13 | Taiwan Semiconductor Manufacturing Company | Method for making closely spaced capacitors with reduced parasitic capacitance on a dynamic random access memory (DRAM) device |
| TW444395B (en) * | 1999-07-27 | 2001-07-01 | Taiwan Semiconductor Mfg | Processing method to planarize the crown capacitor device |
| US20020098673A1 (en) * | 2001-01-19 | 2002-07-25 | Ming-Shi Yeh | Method for fabricating metal interconnects |
-
1999
- 1999-10-13 KR KR1019990044341A patent/KR100330714B1/ko not_active IP Right Cessation
-
2000
- 2000-10-11 JP JP2000310814A patent/JP3845545B2/ja not_active Expired - Fee Related
- 2000-10-12 US US09/688,275 patent/US6589837B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001144182A (ja) | 2001-05-25 |
| KR20010037051A (ko) | 2001-05-07 |
| KR100330714B1 (ko) | 2002-04-03 |
| US6589837B1 (en) | 2003-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4455899B2 (ja) | 半導体装置の製造方法 | |
| KR100553835B1 (ko) | 캐패시터 및 그 제조 방법 | |
| US7145242B2 (en) | Highly integrated and reliable DRAM | |
| JP4902107B2 (ja) | 改善された構造的安定性及び向上されたキャパシタンスを有するキャパシタを含む半導体装置及びその製造方法 | |
| US7452769B2 (en) | Semiconductor device including an improved capacitor and method for manufacturing the same | |
| JP4382321B2 (ja) | 自己整列コンタクト構造体を有する半導体素子及びその製造方法 | |
| JP3845545B2 (ja) | 半導体装置の製造方法 | |
| US7678692B2 (en) | Fabrication method for a damascene bit line contact plug | |
| US7547938B2 (en) | Semiconductor devices having elongated contact plugs | |
| US6458692B1 (en) | Method of forming contact plug of semiconductor device | |
| US6207574B1 (en) | Method for fabricating a DRAM cell storage node | |
| JP4964407B2 (ja) | 半導体装置及びその製造方法 | |
| KR100327123B1 (ko) | 디램셀캐패시터의제조방법 | |
| KR100650632B1 (ko) | 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법 | |
| KR0132831B1 (ko) | 매몰 비트라인과 핀구조 커패시터를 갖는 반도체장치 셀 제조방법 | |
| KR101168606B1 (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
| KR100699915B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100318684B1 (ko) | 반도체 메모리 장치의 캐패시터 제조 방법 | |
| JP2005311166A (ja) | 半導体記憶装置およびその製造方法 | |
| KR100353561B1 (ko) | 반도체장치의 배선연결부 형성방법 | |
| KR20090011445A (ko) | 반도체 장치 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040707 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041005 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050117 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050414 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060801 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060821 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |