KR100819001B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
전기적 불량을 감소시키는 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 반도체 기판 상에 형성된 제1 층간 절연막, 제1 층간절연막 상에 형성된 콘택 패드 스페이서, 및 제1 층간절연막 및 콘택 패드 스페이서 내에 형성되는 콘택 패드를 포함하되, 콘택 패드 중 콘택 패드 스페이서 내에 형성된 부분의 기판에 대해 수평으로 절단한 단면적은 콘택 패드 스페이서 및 제1 층간절연막의 계면에 형성된 부분의 기판에 대해 수평으로 절단한 단면적보다 같거나 좁다.
콘택 패드, 콘택 패드 스페이서, 비트 라인용 콘택
Description
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도로서, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 4 내지 도 5는 본 발명의 또 다른 실시예들에 따른 반도체 소자의 단면도들이다.
도 6 내지 도 18은 도 2에 도시된 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
도 19 및 도 20은 도 3에 도시된 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다.
<도면의 주요 부분에 관한 부호의 설명>
100: 반도체 기판 102: 소자 분리막
104: 활성 영역 110: 제 1 층간 절연막
112: 게이트 라인 114a: 비트 라인용 콘택 패드
115a:비트라인용 콘택 패드 상부
116a: 스토리지 노드용 콘택 패드
117a:스토리지노드용 콘택 패드 상부
130: 제 2 층간 절연막 136a: 비트 라인용 콘택 홀
138: 비트라인 콘택 플러그 142: 비트 라인용 콘택 스페이서
150: 비트 라인 152: 비트 라인용 도전막
156: 비트 라인용 캡핑막 160: 제 3 층간 절연막
172: 스토리지 노드용 콘택 스페이서
176: 스토리지 노드용 콘택 홀
178: 스토리지 노드 콘택 플러그
A: 콘택 패드 스페이서 내에 형성된 콘택 패드의 기판에 대한 단면
S: 제1 층간 절연막 및 콘택 패드 스페이서의 계면 내에 형성된 콘택 패드의 기판에 대한 단면
본 발명은 반도체 소자 제조 방법 및 이에 따라 제조된 반도체 소자에 관한 것으로서, 더욱 상세하게는 전기적 불량을 감소시킬 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 소자와 소자 또는 층과 층을 연결시키기 위한 콘택 홀의 크기는 감소하는 반면, 층간 절연막의 두께는 증가하고 있다. 따라서, 콘택 홀의 어스펙트 비(aspect ratio)가 증가하여 사진 식각 공정시 콘택 홀의 정렬 마진(alignment margin)이 감소한다.
특히 스토리지 노드용 콘택인 매몰 콘택(BC: buried contact)과 비트 라인과 연결되는 콘택(DC: Direct Contact) 하부에 위치하는 콘택 패드(DC pad), 즉 비트 라인용 콘택 패드 간에 마진이 협소해져서 쇼트 패일(short fail)이 빈번하게 발생한다.
이를 개선하기 위한 여러 방법이 모색되고 있으며, 본 발명은 특히 스토리지 노드용 콘택과 비트 라인용 콘택 패드간의 마진을 개선하고자 한다.
본 발명이 이루고자 하는 기술적 과제는 전기적 불량을 감소시킬 수 있는 반도체 소자를 제공하는데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 이러한 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 기술적 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판 상에 형성된 제1 층간 절연막, 제1 층간절연막 상에 형성된 콘택 패드 스페이서, 및 제1 층간절연막 및 콘택 패드 스페이서 내에 형성되는 콘택 패 드를 포함하되, 콘택 패드 중 콘택 패드 스페이서 내에 형성된 부분의 기판에 대해 수평으로 절단한 단면적은 콘택 패드 스페이서 및 제1 층간절연막의 계면에 형성된 부분의 기판에 대해 수평으로 절단한 단면적보다 같거나 좁다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 소자 제조 방법은 반도체 기판 상에 제1 층간 절연막을 형성하고, 제1 층간절연막 내에 콘택 패드를 형성하고, 제1 층간 절연막을 부분적으로 리세스시켜 콘택 패드의 상부를 노출시키고, 노출된 콘택 패드를 다운사이징하여 콘택 패드의 상부의 크기를 감소시키는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 구조에 대해 설명하면 다음과 같다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 레이 아웃도이며, 도 2는 본 발명의 일 실시예에 따른 단면도로서, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 반도체 기판(100)은 소자 분리막(102)에 의해 활성 영역(104)이 정의되어 있으며, 반도체 기판(100) 상에는 일방향으로 연장된 다수의 게이트 라인(112)이 위치한다. 그리고 게이트 라인(112)들 양측의 활성 영역(104) 내에는 불순물 영역(미도시)이 형성되어 있다. 여기서, 게이트 라인(112)은 게이트 절연막, 게이트용 도전막, 게이트 캡핑막 및 스페이서로 형성되어 있다
게이트 라인(112)들이 형성된 기판(100) 상에는 제 1 층간 절연막(110)이 형성되어 있고 제1 층간 절연막(110) 상에는 콘택 패드 스페이서(120)가 형성되어 있다. 제1 층간 절연막(110)은 BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass), BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같이 실리콘 산화막 중 선택된 물질로 형성될 수 있다. 콘택 패드 스페이서(120)는 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON)으로 이루어질 수 있으나 이에 제한되는 것은 아니다.
콘택 패드(114a, 116a)는 게이트 라인(112)들 사이의 제 1 층간 절연막(110) 및 콘택 패드 스페이서(120) 내에 형성되어 있다. 이하에서는 콘택 패드(114a, 116a) 중)에 있어서 콘택 패드 스페이서(120) 내에 형성된 부분을 콘택 패드 상 부(115a, 117a)라 한다. 특히 비트 라인용 콘택 패드(114a)에 있어서 콘택 패드 스페이서(120) 내에 형성된 부분(115a)이 발명의 내용과 관련되므로 이를 중심으로 언급한다. 콘택 패드(114a, 116a) 중 콘택 패드 스페이서(120) 내에 형성된 부분의 기판(100)에 대해 수평으로 절단한 단면적은 콘택 패드 스페이서(120) 및 제1 층간절연막(110)의 계면에 형성된 부분의 기판(100)에 대해 수평으로 절단한 단면적과 같을 수 있다. 이 경우, 콘택 패드 상부(115a)의 측면은 기판(100)에 대하여 수직이 될 수 있다.
다시 말해 도 2에서 보듯이, 도 1의 Ⅱ-Ⅱ'선을 따라 자른 반도체 소자의 단면도에서 콘택 패드 스페이서(120) 내에 형성된 비트라인용 콘택 패드(114a)의 단면의 폭(A)은 콘택 패드 스페이서(120) 및 제1 층간절연막(110)의 계면에 형성된 부분의 콘택 패드를 기판(100)에 대해 수평으로 절단한 단면의 폭(S)과 같을 수 있다.
콘택 패드(114a, 116a)는 고농도의 불순물이 도핑된 폴리 실리콘과 같은 도전 물질 또는 금속 물질로 형성되어 있다. 콘택 패드(114a, 116a)는 게이트 라인(112)에 대하여 자기 정렬된 콘택 패드(SAC: Self- Aligned Contact pad)일 수 있다. 이와 같은 콘택 패드는 상부의 비트 라인(150)과 전기적으로 연결된 비트 라인용 콘택 패드(114a)와 상부의 스토리지 노드(미도시)와 전기적으로 연결되는 스토리지 노드용 콘택 패드(116a)로 구분할 수 있다.
콘택 패드(114a, 116a) 및 콘택 패드 스페이서(120) 상에는 제 2 층간 절연막(130)이 위치하고 있으며, 제 2 층간 절연막(130) 내에는 비트 라인용 콘택 패 드(114a)와 전기적으로 연결되는 비트 라인 콘택홀(136a) 및 비트라인용 콘택 플러그(138a)가 형성되어 있다. 비트 라인용 콘택홀(136a) 및 비트 라인용 콘택홀(136a) 내에 매립된 비트라인용 콘택 플러그(138a)는 비트 라인용 콘택 패드(114a) 상에서 형성될 수 있다. 보다 구체적으로, 비트 라인용 콘택홀(136a) 내에 매립된 비트라인용 콘택 플러그(138a)와 상기 콘택 패드(114a)가 접하는 계면은 동일 평면에 존재할 수 있다. 비트라인용 콘택 플러그(138a)와 상기 콘택 패드(114a)가 접하는 계면은 동일 평면에 존재하려면 비트라인용 콘택홀(136a) 및 비트 라인용 콘택 플러그(138a)가 얼라인(align)되어, 비트라인용 콘택 패드(114a)의 최상면에 형성된다. 그 결과, 비트라인용 콘택 패드(114a)가 비트라인용 콘택 플러그(138a)의 크기와 동일한 정도로 크기가 감소한 결과, 비트라인용 콘택 패드(114a)와 후술하게 될 스토리지 노드용 콘택(176, 178)과의 마진이 확보되어 전기적 불량을 감소시킬 수 있다.
그리고, 비트 라인용 콘택 홀(136a)의 내벽에는 비트 라인용 콘택 스페이서(142)가 형성될 수 있다. 비트 라인용 콘택 스페이서(142)는 질화물로 이루어질 수 있다.
내벽에 비트 라인 콘택 스페이서(142)를 갖는 비트 라인용 콘택 홀(136a) 내에는 도전 물질로 이루어진 비트 라인 콘택 플러그(138a)가 형성되어 있다. 비트 라인 콘택 플러그(138a)가 금속막으로 이루어질 경우 금속막 하부에는 금속 배리어막(미도시)이 위치할 수 있다. 이 때, 금속 배리어막은 하부의 비트 라인용 콘택 패드(114a)와 접촉되므로, 금속 배리어막과 비트 라인용 콘택 패드(114a)의 계면에 금속 실리사이드막(미도시)이 형성된다.
이어서, 제 2 층간 절연막(130) 상에는 비트 라인 콘택 플러그(138a)와 연결되고, 하부의 게이트 라인(112)과 수직 방향으로 연장된 다수의 비트 라인(150)이 형성되어 있다. 비트 라인(150)은 비트 라인용 도전막(152) 및 비트 라인 캡핑막(154)이 적층되어 있으며, 측벽에는 스페이서(156)가 위치한다. 여기서, 비트 라인용 도전막(152)은 장벽 금속막 및 금속막으로 형성될 수도 있다. 여기서, 비트 라인용 도전막(132)은 하부의 비트 라인 콘택 플러그(138a)와 마찬가지로 금속막일 수 있다.
그리고 비트 라인(150) 상에는 제 3 층간 절연막(미도시)이 위치할 수 있으며, 제 2 층간 절연막(130) 및 제 3 층간 절연막에 걸쳐 하부의 스토리지 노드용 콘택 패드(116a)를 노출시키는 스토리지 노드용 콘택 홀(176)이 형성되어 있다. 스토리지 노드용 콘택 홀(176)은 하부의 스토리지 노드용 콘택 패드(116a)의 노출 면적을 증가시키도록 형성되어 있다. 즉, 스토리지 노드용 콘택 홀(176a)은 제 2 층간 절연막(130) 내에서 비트 라인 콘택 플러그(138a)의 비트 라인 콘택 스페이서(142)까지 노출시키도록 형성될 수 있다. 이때, 스토리지 노드용 콘택 패드(116a)와 인접한 비트 라인용 콘택 패드(114)는 비트 라인 콘택 스페이서(142)와 콘택 패드 스페이서(120)에 의해 노출되지 않을 수 있다.
스토리지 노드용 콘택 홀(176)의 내벽에는 스토리지 노드용 콘택 스페이서(172)가 형성될 수 있다. 스토리지 노드용 콘택 스페이서(172)에 의해 스토리지 노드 콘택 플러그(178)들 간의 브릿지 현상을 방지할 수 있다. 스토리지 노드 콘택 플러그(178)는 스토리지 노드용 콘택 스페이서(172)가 내측에 형성된 스토리지 노드용 콘택 홀(176)을 채운 도전 물질로 형성된다.
콘택 패드(114a, 116a) 특히 비트 라인용 콘택 패드(114a)의 형상은 콘택 패드 상부(115a)의 기판(100)에 대해 수평으로 절단한 단면적이 콘택 패드 스페이서(120) 및 제1 층간절연막(110)의 계면에 형성된 부분의 기판(100)에 대해 수평으로 절단한 단면적과 같을 수 있음을 이미 설명한 바 있다. 이와 같은 구조로 인하여 비트라인용 콘택 패드(114a)와 스토리지 노드용 콘택 플러그(178) 간의 공간적 마진을 충분히 확보하여 쇼트 패일(short fail) 등의 전기적 불량을 개선할 수 있게 된다.
이하 도 3 내지 도 5를 참조하여 본 발명의 다른 실시예들을 설명한다.
도 3 내지 도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다. 설명의 편의상, 상기 일 실시예의 도면에 나타낸 각 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고, 따라서 그 설명은 생략한다. 본 발명의 다른 실시예들에 따른 반도체 소자는, 도 2에 나타낸 본 발명의 일 실시예의 반도체 소자와 다음을 제외하고는 기본적으로 동일한 구조를 가진다.
도 3을 참조하여 본 발명의 다른 실시예를 설명하면, 본 발명의 다른 실시예에 따른 반도체 소자에서는 콘택 패드 상부(115b)가 본 발명의 일 실시예에 따른 콘택 패드 상부(115a)에 비하여 그 크기가 작을 수 있다. 그 결과 비트 라인용 콘택홀(136b)의 크기는 본 발명의 일 실시예에 따른 비트라인용 콘택홀(136a)과 동일하다 하더라도, 비트라인용 콘택홀(136b)이 콘택 패드 상부(115b)에 형성되는 것이 아니라, 콘택 패드 상부(115b)를 포함하여 그 외곽을 둘러싸는 형태로 형성된다. 즉, 비트 라인용 콘택 홀(136b)은 도면에 도시된 바와 같이 하부의 비트 라인용 콘택 패드 상부(115b)를 둘러싼 콘택 패드 스페이서(120) 내로 소정 깊이 리세스되어 형성될 수도 있다. 즉, 비트 라인용 콘택홀(136b)은 콘택 패드 스페이서(120) 내로 적어도 일부가 연장되고, 그 결과 상기 비트 라인용 콘택홀(136b)을 매립하여 형성된 비트 라인용 콘택 플러그(138b)는 콘택 패드 스페이서(120) 내에서, 콘택 패드 상부(115b)를 둘러싸게 된다. 콘택 패드 스페이서는(120)는 비트라인용 콘택 플러그(136b) 및 비트라인용 콘택 플러그(138b)를 둘러싼다.
그 결과 비트라인용 콘택 플러그(136b)와 콘택 패드 상부(115b)의 접촉 계면은 본 발명의 일 실시예에 따른 경우보다 증가할 수 있다. 콘택 패드(114b, 116b) 중 특히 비트 라인용 콘택 패드(114b)의 일부인 비트라인용 콘택 패드 상부(115b)와 비트라인용 콘택 플러그(136b)의 접촉 계면이 증가함으로써 저항이 감소될 수 있다.
도 4를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자들을 살펴본다. 콘택 패드 상부(115c)의 구조를 기판(100)에 대해 수직으로 절단한 단면은 사다리꼴 형태라는 점이 본 발명의 일 실시예에 따른 콘택 패드 상부(115a, 117a)와 다르다. 콘택 패드 상부(115c)의 단면적은 기판(100)을 기준으로 멀어질수록 점차 줄어들 수 있다. 즉, 콘택 패드(114c, 116c) 중 콘택 패드 스페이서(120) 내에 형성된 부분의 기판(100)에 대해 수평으로 절단한 단면적은 콘택 패드 스페이서(120) 및 제1 층간절연막(110)의 계면에 형성된 부분의 기판(100)에 대해 수평으로 절단 한 단면적보다 좁을 수 있다.
도 5를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자들을 살펴보면, 콘택 패드 상부(115d)의 구조를 기판(100)에 대해 수직으로 절단한 단면은 사다리꼴 형태라는 점이 본 발명의 다른 실시예에 따른 콘택 패드 상부(115b)와 다르다. 본 발명의 다른 실시예에 따른 콘택 패드(115b)와 동일하게 비트라인용 콘택홀(136d)은 콘택 패드 스페이서(120) 내로 적어도 일부가 연장되고, 그 결과 비트 라인용 콘택 플러그(138d)는 일부 연장된 비트라인용 콘택홀(136d) 내에 매립되어 콘택 패드 스페이서(120) 내에 형성된 콘택 패드(115d)를 둘러싼다.
다만 본 발명의 다른 실시예에 따른 콘택 패드 상부(115b)와 달리 콘택 패드 상부(115d, 117d)의 단면적은 기판(100)을 기준으로 멀어질수록 점차 줄어들 수 있다. 즉, 콘택 패드(114d, 116d) 중 콘택 패드 스페이서(120) 내에 형성된 부분의 기판(100)에 대해 수평으로 절단한 단면적은 콘택 패드 스페이서(120) 및 제1 층간절연막(110)의 계면에 형성된 부분의 기판(100)에 대해 수평으로 절단한 단면적보다 좁을 수 있다. 이같이 패드 상부(115d)가 기판(100)에 대해 수직으로 절단한 단면은 사다리꼴 형태인 경우, 비트 라인용 콘택 플러그(138d)와 비트라인용 콘택 패드 상부(115d)의 접촉 계면이 증가하여 저항이 감소될 수 있다.
이하, 도 1, 도 6 내지 도 18 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 상세히 설명한다. 도 3 내지 도 14는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 단계별로 나타낸 단면도들이다. 제조 방법 설명시 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 도 6 내지 도 18에 도시된 부재 중 도 1 및 도 2에서 설명한 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고 공통되는 설명은 생략한다.
먼저, 도 6에 도시된 바와 같이, LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 활성 영역(104)을 정의하는 소자 분리막(102)을 형성한다.
그리고, 활성 영역(104)이 정의된 반도체 기판(100) 상에 활성 영역(104)을 가로지르며 일 방향으로 연장된 다수의 게이트 라인(112)들을 형성한다.
그리고, 활성 영역(104)이 정의된 반도체 기판(100) 상에 활성 영역(104)을 가로지르며 일 방향으로 연장된 다수의 게이트 라인(112)들을 형성한다. 게이트 라인(112)들은 반도체 기판(100) 상에 게이트 절연막(미도시), 게이트용 도전막(미도시) 및 게이트 캡핑막(미도시)을 적층한 다음 패터닝하고, 양측벽에 스페이서(미도시)를 형성함으로써 완성된다.
이 후, 게이트 라인(112)을 이온 주입 마스크로 이용하여 게이트 라인(112) 양측의 활성 영역(104)에 불순물을 주입함으로써 불순물 영역(미도시)을 형성한다. 이에 따라 통상의 트랜지스터가 완성된다.
이어서, 도 7에 도시된 바와 같이, 게이트 라인(112)들이 형성된 반도체 기판(100) 전면에 절연 물질을 증착하고, 화학 기계적 연마(CMP: Chemicl Mechanical Polishing) 또는 에치 백(etch back) 공정을 실시하여 상부를 평탄화시킴으로써 제 1 층간 절연막(110)을 형성한다.
다음으로 도 8에 도시된 바와 같이, 제 1 층간 절연막(110)에 통상의 사진 식각(photolithography) 공정을 실시하여 반도체 기판(100) 내의 불순물 영역(미도시)을 노출시키는 콘택 홀을 형성한다. 여기서, 실리콘 산화물로 이루어진 제 1 층간 절연막(110)에 콘택 홀을 형성하는 경우, 게이트 라인(112)에 대하여 높은 식각 선택비를 갖는 식각 가스를 이용함으로써 콘택 홀들이 게이트 라인(112)에 대하여 자기 정렬(self-alignment)되면서 반도체 기판(100) 내의 불순물 영역(미도시)을 노출시킨다.
다음으로, 콘택 홀이 형성된 제 1 층간 절연막(110) 전면에 고농도의 불순물로 도핑된 폴리실리콘과 같은 도전 물질 또는 금속 물질을 증착하여 콘택 홀을 매립시키는 도전막을 형성한다. 이어서, 제 1 층간 절연막(110)의 상부가 노출될 때까지 도전막을 평탄화시킴으로써 제 1 층간 절연막(110) 내에 자기 정렬된 콘택 패드(114a, 116a)를 형성한다. 콘택 패드는 후속 공정에 따라 비트 라인용 콘택 패드(114a) 또는 스토리지 노드용 콘택 패드(116a)로 구분할 수 있다.
제1 층간 절연막(110) 내에 콘택 패드(114a, 116a)를 형성하는 과정에서 자기 정렬 콘택 제조 기술에 의한 경우 기판(100)에 가까운 쪽으로 갈수록 식각 슬로프에 의해 콘택 면적이 작아질 수 있다. 따라서 하부 쪽으로 갈수록 좁은 면적을 가지는 콘택 패드(114a, 116a)을 가질 수 있다.
도 9에 도시된 바와 같이, 제 1 층간 절연막(110) 상부를 식각하여 제 1 층간 절연막(110)을 리세스(recess)시켜, 콘택 패드(114a, 116a)의 상부를 노출시킨 다. 제1 층간 절연막(110)의 상부의 식각은 건식 식각 뿐 아니라 습식 식각에 의할 수 있다.
이때, 제 1 층간 절연막(110)은 콘택 패드(114a, 116a)의 표면으로부터 약 500 ~ 600Å 정도의 깊이로 리세스되도록 습식 식각할 수 있다. 제 1 층간 절연막(110)은 불산 용액(HF) 또는 암모니아(NH4OH), 과산화수소(H2O2), 및 탈이온수의 혼합 용액을 사용하여 식각할 수 있다. 이에 따라, 콘택 패드(114a, 116a)가 주변의 제 1 층간 절연막(110)보다 상대적으로 돌출되며, 콘택 패드(114a, 116a) 상부의 외측벽이 일부 노출된다.
제1 층간 절연막을 건식 식각으로 리세스 시키는 경우 에치백(etch back)등을 이용할 수 있다.
도 9에 도시된 바와 같이, 제1 층간 절연막(110)을 리세스한 뒤에는 콘택 패드(114a, 116a)의 상부를 기판(100)에 대하여 수직으로 절단한 단면은 역사다리꼴의 형태일 수 있다. 도 8에 도시된 바와 같이, 콘택 패드(114a, 116a)는 자기 정렬 콘택 제조 기술에 의해 기판(100)에 가까운 쪽으로 갈수록 식각 슬로프에 의해 콘택 면적이 좁아질 수 있으므로, 제1 층간 절연막(110)을 리세스한 뒤의 콘택 패드의 상부 또한 하부로 갈수록 콘택 면적이 좁아질 수 있기 때문이다.
이후, 도 10에 도시된 바와 같이, 노출된 콘택 패드(114a, 116a)를 다운사이징(downsizing)하여, 콘택 패드(114a, 116a)의 상부 크기를 감소시킨다. 다운사이징은 예를 들어, 등방성 식각으로 진행할 수 있다. 다운사이징은 건식 식각 또는 습식 식각에 의할 수 있다. 노출된 콘택 패드(114a, 116a)를 다운사이징하는 것은 콘택 패드 스페이서(120) 내에 형성되는 콘택 패드(115a, 117a) 부분의 기판(100)에 대해 수평으로 절단한 단면적이 콘택 패드 스페이서(120)와 제1 층간절연막(110)의 계면에 형성된 부분의 기판에 대해 수평으로 절단한 단면적과 동일하도록 다운사이징하는 것일 수 있다. 다시말해, 다운사이징한 후의 콘택 패드 상부(115a, 117a)의 측면은 기판(100)에 대하여 수직일 수 있다.
더욱 상세히 설명하면, 제1 층간 절연막(110)을 리세스 한 후 노출된 콘택 패드(114a, 116a)의 상부가 역사다리꼴 형태일 수 있는데, 이때, 다운사이징 공정에서의 식각에 의해 돌출된 모서리 부분의 식각이 좀더 과도히 진행될 수 있다. 즉 다운사이징 공정을 거치면서 돌출이 많은 모서리 부분은 많이 식각되고, 상대적으로 돌출이 적은 부분에서는 식각이 적게 되어, 형성된 콘택 패드 상부(115a, 117a)의 형태는 측면이 기판(100)에 대해여 수직인 형태일 수 있다.
이 후, 도 11에 도시된 바와 같이, 노출된 콘택 패드(114a, 116a)를 다운사이징 한 이후, 다운사이징된 콘택 패드 즉, 콘택 패드 상부(115a, 117a) 사이와 리세스된 제1 층간 절연막(110) 상에 콘택 패드 스페이서(120)를 형성한다. 콘택 패드 스페이서(120)는 소정 두께로 형성되는데 질화막일 수 있다. 콘택 패드 스페이서(120)는 실리콘 질화막(SiN) 또는 실리콘 산질화막(SiON) 등으로 형성할 수 있다.
이어서 도 12에 도시된 바와 같이, 콘택 패드(114a, 116a)를 포함하는 콘택 패드 스페이서(120) 상에 절연 물질을 증착하고 평탄화하여 제 2 층간 절연막(130) 을 형성한다. 제 2 층간 절연막(130)은 BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 이루어질 수 있다.
다음으로, 도 13에 도시된 바와 같이, 제 2 층간 절연막(130)에 대해 통상의 사진 식각 공정을 실시하여 하부의 비트 라인용 콘택 패드(114a)를 노출시키는 비트 라인용 콘택 홀(136a)을 형성한다. 이때 비트 라인용 콘택홀(136a)은 다운사이징된 비트라인용 콘택 패드, 즉 콘택 패드 상부(115a)에 얼라인될 수 있다. 즉, 제 2 층간 절연막(130)을 건식 식각하여 다운사이징된 비트 라인용 콘택 패드(115a)의 표면을 노출시키는 콘택 홀(136a)을 형성한다.
다음으로, 비트 라인용 콘택 홀(136a)이 형성된 결과물 전면에 비트 라인용 콘택 스페이서(142)를 형성할 수 있다. 비트라인용 콘택 스페이서(142)는 질화막일 수 있다. 예를 들어, 실리콘 질화막을 약 100 ~ 300Å의 두께로 증착하여 비트라인용 콘택 스페이서(142)를 형성할 수 있다.
그리고 나서 도 14에 도시된 바와 같이, 비트 라인용 콘택 홀(136a) 내에 도전 물질을 충진시켜 비트 라인용 콘택 플러그(138a)를 형성한다. 이때, 도전 물질을 제 2 층간 절연막(130) 상부까지 충분히 두껍게 형성하고 평탄화하여 비트 라인용 도전막(154)을 동시에 형성할 수 있다.
보다 구체적으로, 비트 라인용 콘택 플러그(138a)는 금속막으로 형성할 수 있으며, 금속 물질로는 W, Cu 또는 Al 등이 사용될 수 있다. 그리고, 금속막을 형성하기 전 금속 물질의 확산을 방지하고 콘택 저항을 감소시키기 위한 금속 배리어 막(미도시)을 얇게 형성할 수 있다. 금속 배리어막으로는 Ta, TaN, TaSiN, Ti, TiN, TiSiN, W, WN 중 선택된 어느 하나이거나 이들의 조합으로 형성할 수 있다. 이와 같이, 비트 라인용 콘택 플러그(138a)를 형성하게 되면 금속 배리어막과 다운사이징된 비트 라인용 콘택 패드(115a)의 계면에는 금속 실리사이드(미도시)가 형성될 수 있다.
비트 라인용 도전막(154)까지 형성한 후에는, 비트 라인용 도전막(154) 상에 질화막을 증착하여 비트 라인용 캡핑막(156)을 형성한다.
다음으로, 도 15에 도시된 바와 같이, 비트 라인용 캡핑막(156) 및 비트 라인용 도전막(154)을 패터닝하여 하부의 게이트 라인(112)들과 수직 방향으로 연장되며, 비트 라인 콘택 플러그(153)와 전기적으로 연결되는 다수의 비트 라인(150)들을 형성한다. 그리고 비트 라인(150)은 패터닝된 비트 라인용 캡핑막(156) 및 비트 라인용 도전막(154) 측벽에 비트 라인용 스페이서(158)를 포함한다. 비트 라인용 스페이서(158)는 비트 라인용 캡핑막(156) 및 비트 라인용 도전막(154)을 패터닝 후 전면에 질화막을 증착하고 에치 백하여 형성할 수 있다.
이후, 도 16에 예시된 바와 같이, 비트 라인(130)들을 형성한 다음에는 전면에 비트 라인(130)을 매립시키는 절연 물질을 증착하고 평탄화하여 제 3 층간 절연막(160)을 형성한다. 제 3 층간 절연막(160)은 BPSG(BoroPhosphoSilicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 등과 같은 실리콘 산화막으로 이루어질 수 있다.
제 3 층간 절연막(160) 상에 하부의 스토리지 노드용 콘택 패드(116)를 노출 시키기 위한 마스크(미도시)를 형성한다. 그리고 나서 도 17에 예시된 바와 같이, 마스크(미도시)를 이용하여 제 2 및 제 3 층간 절연막(130, 160)을 선택적으로 건식 식각함으로써 스토리지 노드용 콘택 패드(116)의 일부를 노출시키는 폭이 좁은 스토리지 노드용 콘택 홀(162)을 형성한다. 그리고 상기 마스크 패턴을 이용하여 제 2 및 제 3 층간 절연막(130, 160)을 건식 식각함으로써 이와 같은 형성된 스토리지 노드용 콘택 홀(162)은 종횡비(aspect ratio)가 크기 때문에 하부로 갈수록 폭이 좁아진다.
그러므로, 스토리지 노드용 콘택 패드(116)의 노출 면적을 증가시키기 위해 스토리지 노드용 콘택 홀(176)에 대해 습식 식각을 수행한다. 이 때, 식각액으로는 암모니아(NH4OH), 과산화수소(H2O2), 및 탈이온수의 혼합 용액 또는 불산 용액(HF)을 사용할 수 있을 것이다.
이에 따라 도 18에 도시된 바와 같은, 비트 라인(150) 방향으로 확장된 스토리지 노드용 콘택 홀(176)이 형성된다. 이 때, 제 2 층간 절연막(130) 내에 위치하는 비트 라인 콘택 플러그(138a)는 비트 라인 스페이서(142)에 의해 식각액에 의한 손상이 방지될 수 있다. 그리고 비트 라인용 콘택 패드(114)는 상부가 비트 라인용 콘택 플러그(153)와 접하는 부분을 제외하고는 콘택 패드 스페이서(120) 및 비트 라인용 콘택 스페이서(142)에 의해 둘러싸여 있으므로, 식각액이 비트 라인용 콘택 패드(114)로 침투하는 것을 방지할 수 있다.
다운사이징된 콘택 패드 구조(115a, 117a), 특히 비트라인용 콘택 패드 상 부(115a)의 구조로 인해 스토리지 노드용 콘택홀(176)과는 공간적으로 다운사이징된 크기만큼 멀어진다. 그 결과 반도체 소자의 공정과정에서 필요한 공간적 마진이 증가하여 쇼트패일과 같은 전기적 불량을 개선할 수 있다.
이와 같이 스토리지 노드용 콘택 홀(176)을 형성한 후에는, 스토리지 노드용 확장 콘택 홀(76) 내벽에 스토리지 노드용 콘택 스페이서(172)를 형성한다. 보다 상세히 설명하면, 스토리지 노드용 확장 콘택 홀(176)이 형성된 결과물 전면에 컨포말하게 스페이서용 절연막을 형성한다. 스페이서용 절연막은 실리콘 질화막(SiN)을 약 100 ~ 300Å의 두께로 증착하여 형성할 수 있다. 이 후, 컨포말하게 증착된 스페이서용 절연막에 대해 에치 백 공정을 실시하여 확장 콘택 홀의 내벽에 콘택 스페이서(172)를 형성할 수 있다.
이 후, 도 2에 도시된 바와 같이, 스토리지 노드용 콘택 홀(176) 내부를 도전 물질 또는 금속 물질로 충진시키고 평탄화여 스토리지 노드 콘택 플러그(178)를 완성한다. 그 결과, 비트 라인 콘택 플러그(138a)의 손상을 방지하면서 하부의 스토리지 노드용 콘택 패드(116)와의 접촉 면적이 증가된 스토리지 노드용 콘택 플러그(178)를 형성할 수 있다. 다만, 스토리지 노드용 콘택 플러그(178)와 비트라인용 콘택 패드(114a)간에 발생할 수 있는 전기적 불량을, 비트라인용 콘택 패드를 다운 사이징 시켜 스토리지 노드용 콘택 플러그(178)와 다운사이징된 콘택 패드(115a)간의 공간적 마진을 확보함으로써 개선할 수 있다.
이하 도 3 및 도 19 내지 도 20을 이용하여 도 3에 예시된 바와 같은 반도체 소자의 제조 방법에 대하여 설명한다. 도 1, 도 2 및 도 6 내지 도 18을 참조하여 설명한 부재와 동일 기능을 갖는 부재는 동일 부호로 나타내고 공통되는 설명은 생략한다.
도 19 및 도 20은 도 3에 예시된 반도체 소자의 제조 공정을 나타낸 단면도 들이다.
우선, 도 6 내지 11에 나타난 제조 방법을 거쳐서 제1 층간 절연막(110)이 리세스되어 콘택 패드(114b, 116a)가 노출된 구조를 형성한다. 이후, 도 19에 도시된 바와 같이 노출된 콘택 패드를 다운 사이징한다. 이때 본 발명의 일 실시예에 의한 경우보다 다운사이징을 좀 더 시켜, 노출된 콘택 패드(114b, 116b)의 크기를 좀 더 감소 시킨다는 점이 본 발명의 일 실시예와 다른 점이다. 이후 제2 층간 절연막(130)을 형성하고 비트라인용 콘택홀(136b)을 형성한다.
비트 라인용 콘택홀(136a) 내에 매립된 비트라인용 콘택 플러그(138a)와 비트라인용 콘택 패드(114a)가 동일 계면에 존재하는 본 발명의 일 실시예에 따른 반도체 소자와는 달리, 본 발명의 다른 실시예에 따른 비트라인용 콘택홀(136b)은 콘택 패드 스페이서(120)의 내부에도 형성될 수 있다. 즉 비트 라인용 콘택홀(136b)을 형성하는 것은 제2 층간 절연막(130) 및 콘택 패드 스페이서(120) 내로 적어도 일부를 연장하여 형성하는 것이고, 비트 라인용 콘택 플러그(138b)를 형성하는 것은 일부 연장된 비트라인용 콘택홀(136b)을 매립하여 형성하는 것을 포함한다. 비트 라인용 콘택 플러그(138b)는 콘택 패드 스페이서(120) 내에 형성된 다운사이징된 콘택 패드(115b)를 감싸고, 콘택 패드 스페이서는 다운사이징된 콘택 패드(115b)를 감싸는 비트 라인용 콘택 플러그(138b)를 감싸게 된다. 그 결과 비트 라인용 콘택 플러그(138b)와 콘택 패드 상부(115b)의 접촉 면적이 증가하여 저항이 감소될 수 있다.
도면에 도시하지는 않았으나, 도 4 및 도 5에 도시된 바와 같은 반도체 소자는 제1 층간 절연막(110)을 리세스한 이후, 노출된 콘택 패드를 기판(100)에 대해 수직으로 절단한 단면이 사다리꼴 형태가 될 수 있도록 다운사이징하여 형성할 수 있다. 즉, 콘택 패드 상부(115c, 115d)의 단면적이 기판(100)을 기준으로 멀어질수록 점차 줄어들도록 다운사이징할 수 있다. 콘택 패드 상부(115c, 115d, 117c, 117d)의 형태는 에쳔트(etchant), 식각 온도, 식각 시간등의 조건을 총괄적으로 제어하여 형성할 수 있다.
도 5에 도시된 바와 같이 콘택 패드 상부(115d)를 형성하는 경우, 기판(100)에 대해 수직으로 절단한 단면이 사다리꼴 형태이므로 비트라인용 콘택 플러그(138d)와의 접촉 계면이 증가하여 저항이 감소할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같이 본 발명의 반도체 소자 및 그 제조 방법에 따르면 콘택 패드 상부의 측면이 기판에 대하여 수직이거나, 콘택 패드의 상부를 기판에 대해 수 직으로 절단한 단면은 사다리꼴 형태이므로, 특히 비트라인용 콘택 패드와 스토리지 노드용 콘택의 공간적 마진을 확보할 수 있다. 따라서 공간적 마진이 협소하여 발생할 수 있는 전기적 불량을 개선할 수 있다.
뿐만 아니라, 비트라인용 콘택 플러그와 비트라인용 콘택 패드의 접촉 계면을 증가시켜 저항을 감소시킬 수 있다.
Claims (21)
- 반도체 기판 상에 형성된 제1 층간 절연막;상기 제1 층간절연막 상에 형성된 콘택 패드 스페이서; 및상기 제1 층간절연막 및 상기 콘택 패드 스페이서 내에 형성되는 콘택 패드를 포함하되,상기 콘택 패드 중 상기 콘택 패드 스페이서 내에 형성된 부분의 상기 기판에 대해 수평으로 절단한 단면적은 상기 콘택 패드 스페이서 및 상기 제1 층간절연막의 계면에 형성된 부분의 상기 기판에 대해 수평으로 절단한 단면적보다 같거나 좁으며,상기 콘택 패드 스페이서는 질화막인 반도체 소자.
- 제 1 항에 있어서,상기 콘택 패드 스페이서 내에 형성된 콘택 패드의 측면은 상기 기판에 대하여 수직인 반도체 소자.
- 제 1 항에 있어서,상기 콘택 패드 스페이서 내에 형성된 콘택 패드를 상기 기판에 대해 수직으로 절단한 단면은 사다리꼴 형태인 반도체 소자.
- 제 1 항에 있어서,상기 콘택 패드 스페이서 및 상기 콘택 패드 상에 형성된 제2 층간 절연막;상기 제2 층간 절연막 내에 형성된 비트라인용 콘택홀;상기 제2 층간 절연막 상에 형성되고 상기 비트라인용 콘택홀 내에 매립된 비트라인용 콘택 플러그와 전기적으로 연결되는 비트라인;상기 비트라인 상에 형성된 제3 층간 절연막;상기 제2 층간 절연막 및 상기 제3 층간 절연막 내에 형성된 스토리지 노드용 콘택홀; 및상기 스토리지 노드용 콘택홀 내에 매립된 스토리지 노드용 플러그를 더 포함하는 반도체 소자.
- 제 4 항에 있어서,상기 비트 라인용 콘택홀 내에 매립된 비트라인용 콘택 플러그와 상기 콘택 패드가 접하는 계면은 동일 평면에 존재하는 반도체 소자.
- 제 5 항에 있어서,상기 콘택 패드 스페이서 내에 형성된 콘택 패드의 측면은 상기 기판에 대하여 수직이거나, 상기 콘택 패드 스페이서 내에 형성된 콘택 패드를 상기 기판에 대해 수직으로 절단한 단면은 사다리꼴 형태인 반도체 소자.
- 제 4 항에 있어서,상기 비트라인용 콘택홀은 상기 콘택 패드 스페이서 내로 적어도 일부가 연장되고,상기 비트 라인용 콘택 플러그는 상기 일부 연장된 비트라인용 콘택홀 내에 매립되고, 상기 콘택 패드 스페이서 내에 형성된 상기 콘택 패드를 둘러싼 반도체 소자.
- 제 7 항에 있어서,상기 콘택 패드 스페이서 내에 형성된 콘택 패드의 측면은 상기 기판에 대하여 수직이거나, 상기 콘택 패드 스페이서 내에 형성된 콘택 패드를 상기 기판에 대해 수직으로 절단한 단면은 사다리꼴 형태인 반도체 소자.
- 삭제
- 반도체 기판 상에 제1 층간 절연막을 형성하고,상기 제 1 층간 절연막 상에 콘택 패드를 형성하고,상기 제1 층간절연막 및 상기 콘택 패드 스페이서 내에 콘택 패드를 형성하고,상기 제1 층간 절연막을 부분적으로 리세스시켜 상기 콘택 패드의 상부를 노출시키고,상기 노출된 콘택 패드를 다운사이징하여 상기 콘택 패드의 상부의 크기를 감소시키는 것을 포함하고,상기 콘택 패드 스페이서는 질화막인 반도체 소자 제조 방법.
- 제 10 항에 있어서,상기 노출된 콘택 패드를 다운사이징하는 것은 상기 콘택 패드 스페이서 내에 형성되는 상기 콘택 패드 부분의 상기 기판에 대해 수평으로 절단한 단면적이 상기 콘택 패드 스페이서와 상기 제1 층간절연막의 계면에 형성된 부분의 상기 기판에 대해 수평으로 절단한 단면적보다 적어도 같거나 적도록 다운사이징하는 것인 반도체 소자 제조 방법.
- 제 11 항에 있어서,상기 노출된 콘택 패드를 다운사이징 한 이후, 상기 다운사이징된 콘택 패드 사이와 상기 리세스된 제1 층간 절연막 상에 콘택 패드 스페이서를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
- 제 12 항에 있어서,상기 콘택 패드 스페이서는 질화막인 반도체 소자 제조 방법.
- 제 12 항에 있어서,상기 콘택 패드 및 상기 콘택 패드 스페이서 상에 제2 층간 절연막을 형성하고,상기 제2 층간 절연막 내에 비트라인용 콘택홀을 형성하고,상기 비트라인용 콘택홀을 매립하여 비트라인용 콘택 플러그를 형성하고,상기 제2 층간 절연막 상에 상기 비트라인용 콘택 플러그와 전기적으로 연결되는 비트라인을 형성하고,상기 비트라인 상에 제3 층간 절연막을 형성하고,상기 제2 층간 절연막 및 상기 제3 층간 절연막 내에 스토리지 노드용 콘택홀을 형성하고,상기 스토리지 노드용 콘택홀을 매립하여 스토리지 노드용 플러그를 형성하는 것을 더 포함하는 반도체 소자 제조 방법.
- 제 14 항에 있어서,상기 비트라인용 콘택 플러그를 형성하는 것은 상기 비트 라인용 콘택홀 내에 매립된 비트라인용 콘택 플러그와 상기 콘택 패드가 접하는 계면을 동일 평면에 형성하는 것인 반도체 소자 제조 방법.
- 제 15 항에 있어서,상기 다운사이징한 후의 콘택 패드의 측면은 상기 기판에 대하여 수직이거나, 상기 다운사이징 한 후의 콘택 패드를 상기 기판에 대해 수직으로 절단한 단면은 사다리꼴 형태인 반도체 소자 제조 방법.
- 제 14 항에 있어서,상기 비트 라인용 콘택홀을 형성하는 것은 상기 제2 층간 절연막 및 상기 콘택 패드 스페이서 내로 적어도 일부를 연장하여 형성하는 것이고,상기 비트 라인용 콘택 플러그를 형성하는 것은 상기 일부 연장된 비트라인용 콘택홀을 매립하여 상기 콘택 패드 스페이서 내에 형성된 다운사이징된 콘택 패드를 감싸는 것인 반도체 소자 제조 방법.
- 제 17 항에 있어서,상기 다운사이징한 후의 콘택 패드의 측면은 상기 기판에 대하여 수직이거나, 상기 다운사이징한 후의 콘택 패드를 상기 기판에 대해 수직으로 절단한 단면은 사다리꼴 형태인 반도체 소자 제조 방법.
- 제 10 항에 있어서,상기 노출된 콘택 패드를 다운사이징하는 것은 등방성 식각으로 진행되는 반도체 소자 제조 방법.
- 제 10 항에 있어서,상기 다운사이징한 후의 콘택 패드의 측면은 상기 기판에 대하여 수직인 반도체 소자 제조 방법.
- 제 10 항에 있어서,상기 다운사이징한 후의 콘택 패드를 상기 기판에 대해 수직으로 절단한 단면은 사다리꼴 형태인 반도체 소자 제조 방법.
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