KR20200145251A - 반도체 장치 - Google Patents

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Abstract

반도체 장치는, 셀 영역, 상기 셀 영역을 둘러싸는 주변 회로 영역, 및 상기 셀 영역 및 상기 주변 회로 영역 사이에 형성된 더미 영역을 포함하는 기판의 상기 셀 영역 및 상기 더미 영역 상에 연장된 비트 라인 구조물, 상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물에 인접한 제1 캐핑 패턴, 상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물에 인접한 제2 캐핑 패턴, 상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물 및 상기 제1 캐핑 패턴에 인접하며, 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그 및 제1 상부 콘택 플러그를 포함하는 제1 콘택 플러그 구조물, 상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물 및 상기 제2 캐핑 패턴에 인접하며, 상기 수직 방향을 따라 순차적으로 적층된 더미 하부 콘택 플러그 및 제2 상부 콘택 플러그를 포함하는 제2 콘택 플러그 구조물, 및 상기 기판의 셀 영역 상에 형성되어 상기 제1 콘택 플러그 구조물의 상면에 접촉하는 커패시터를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치에 관한 것이다. 보다 자세하게, 본 발명은 디램 장치에 관한 것이다.
디램(Dynamic random access memory: DRAM) 장치에서, 메모리 셀들이 형성되는 셀 영역과 주변 회로 패턴들이 형성되는 주변 회로 영역 사이에는 이들이 접촉하는 더미 영역이 형성된다. 트랜지스터들이 형성되는 액티브 패턴들은 상기 셀 영역에 형성되지만, 이에 인접한 더미 영역에도 상기 액티브 패턴들 일부가 잔류할 수 있으며, 이들 상에 도전 물질이 접촉하는 경우 이웃하는 소자들, 예를 들어 비트 라인 구조물들 사이에 전기적 쇼트 현상이 발생할 수 있다.
본 발명의 과제는 우수한 특성을 갖는 반도체 장치를 제공하는데 있다.
상기한 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는, 셀 영역, 상기 셀 영역을 둘러싸는 주변 회로 영역, 및 상기 셀 영역 및 상기 주변 회로 영역 사이에 형성된 더미 영역을 포함하는 기판의 상기 셀 영역 및 상기 더미 영역 상에 연장된 비트 라인 구조물, 상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물에 인접한 제1 캐핑 패턴, 상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물에 인접한 제2 캐핑 패턴, 상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물 및 상기 제1 캐핑 패턴에 인접하며, 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그 및 제1 상부 콘택 플러그를 포함하는 제1 콘택 플러그 구조물, 상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물 및 상기 제2 캐핑 패턴에 인접하며, 상기 수직 방향을 따라 순차적으로 적층된 더미 하부 콘택 플러그 및 제2 상부 콘택 플러그를 포함하는 제2 콘택 플러그 구조물, 및 상기 기판의 셀 영역 상에 형성되어 상기 제1 콘택 플러그 구조물의 상면에 접촉하는 커패시터를 포함할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 다른 실시예들에 따른 반도체 장치는, 메모리 셀들이 형성되는 셀 영역 및 상기 셀 영역을 둘러싸는 더미 영역을 포함하는 기판의 상기 셀 영역에서 상기 기판 상면에 평행한 제1 방향으로 연장된 게이트 구조물, 상기 기판의 셀 영역 및 더미 영역 상에서 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 비트 라인 구조물, 상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물에 상기 제1 방향으로 인접하며, 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그 및 제1 상부 콘택 플러그를 포함하는 제1 콘택 플러그 구조물, 상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물에 상기 제1 방향으로 인접하며, 상기 수직 방향을 따라 순차적으로 적층된 더미 하부 콘택 플러그 및 제2 상부 콘택 플러그를 포함하는 제2 콘택 플러그 구조물, 및 상기 기판의 셀 영역 상에 형성되어 상기 제1 콘택 플러그 구조물의 상면에 접촉하는 커패시터를 포함할 수 있으며, 상기 더미 하부 콘택 플러그는 상기 기판의 더미 영역 상에 형성된 상기 비트 라인 구조물의 상기 제2 방향으로의 말단과 상기 제1 방향으로 인접할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치는, 셀 영역 및 이를 둘러싸는 더미 영역을 포함하며, 상부에 형성된 소자 분리 패턴에 의해 액티브 패턴이 정의된 기판의 상기 셀 영역 및 상기 더미 영역 상에 연장된 비트 라인 구조물, 상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물에 인접하며, 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그 및 제1 상부 콘택 플러그를 포함하는 제1 콘택 플러그 구조물, 상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물에 인접하며, 상기 수직 방향을 따라 순차적으로 적층된 더미 하부 콘택 플러그 및 제2 상부 콘택 플러그를 포함하는 제2 콘택 플러그 구조물, 및 상기 기판의 셀 영역 상에 형성되어 상기 제1 콘택 플러그 구조물의 상면에 접촉하는 커패시터를 포함할 수 있으며, 상기 더미 하부 콘택 플러그는 상기 소자 분리 패턴 상에 형성되고 불순물이 도핑된 폴리실리콘을 포함하며, 상기 더미 하부 콘택 플러그와 상기 소자 분리 패턴 사이에 형성되어 질화물을 포함하는 식각 저지막을 더 포함할 수 있다.
상기한 과제를 달성하기 위한 본 발명의 또 다른 실시예들에 따른 반도체 장치는, 셀 영역 및 이를 둘러싸는 더미 영역을 포함하며 상부에 형성된 소자 분리 패턴에 의해 액티브 패턴이 정의되는 기판의 상기 셀 영역 및 상기 더미 영역 상에 일 방향으로 연장된 비트 라인 구조물, 상기 기판의 셀 영역 및 더미 영역 상에서 각각이 상기 비트 라인 구조물에 인접하도록 상기 방향을 따라 서로 이격된 캐핑 패턴들, 상기 기판의 셀 영역 및 더미 영역 상에서 상기 캐핑 패턴들 사이에 각각 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층되고 서로 다른 도전 물질을 포함하는 하부 및 상부 콘택 플러그들을 각각 포함하는 콘택 플러그 구조물들, 및 상기 기판의 셀 영역 상에 형성된 상기 각 콘택 플러그 구조물들의 상면에 접촉하는 커패시터를 포함할 수 있으며, 상기 기판의 더미 영역 상에 형성된 상기 하부 콘택 플러그들 및 상기 캐핑 패턴들은 상기 소자 분리 패턴 상에 형성되고, 상기 소자 분리 패턴과 상기 하부 콘택 플러그들 및 상기 소자 분리 패턴과 상기 캐핑 패턴들 사이에는 식각 저지막이 형성될 수 있다.
예시적인 실시예들에 따른 반도체 장치에서, 셀 영역에서와 유사하게, 더미 영역에서도 콘택 플러그 구조물들 및 캐핑 패턴들이 형성될 수 있다. 다만, 상기 각 콘택 플러그 구조물들에 포함된 더미 하부 콘택 플러그는 소자 분리 패턴 상에 형성되어 액티브 패턴과 접촉하지 않으며, 또한 상기 소자 분리 패턴과 상기 더미 하부 콘택 플러그 사이에는 제1 식각 저지막이 추가로 형성되어 있다. 이에 따라, 상기 더미 영역 상에 형성된 상기 콘택 플러그 구조물이 상기 액티브 패턴과 접촉하여 이웃하는 비트 라인들 사이에 발생하는 전기적 쇼트 현상이 방지될 수 있다.
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들 및 단면도들이다.
도 6 내지 도 57은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 반도체 장치 및 그 제조 방법에 대하여 상세하게 설명한다.
[실시예]
도 1 내지 도 5는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 1 및 2는 평면도들이고, 도 3 내지 도 5는 단면도들이다. 이때, 도 3은 도 1의 A-A'선 및 B-B'선으로 절단한 단면들을 포함하고, 도 4는 도 1의 C-C'선 및 D-D'선으로 절단한 단면들을 포함하며, 도 5는 도 1의 E-E'선으로 절단한 단면을 포함한다. 한편, 도 2는 도 1의 X 영역에 대한 확대 평면도이다. 다만, 도면의 복잡성을 회피하기 위해서, 도 1에서는 A-A'선 및 B-B'선을 나타내는 A, A', B, B'이 도시되어 있지 않은 바, 이는 도 6을 참조할 수 있다.
이하에서는, 기판(100) 상면에 평행하며 서로 직교하는 두 개의 방향들을 각각 제1 및 제2 방향들로 정의하며, 또한 기판(100) 상면에 평행하고 상기 각 제1 및 제2 방향들과 예각을 이루는 방향을 제3 방향으로 정의하기로 한다.
도 1 내지 도 5를 참조하면, 상기 반도체 장치는 기판(100) 내에 혹은 기판(100) 상에 형성된 제1 및 제2 게이트 구조물들(160, 923), 비트 라인 구조물(305), 스페이서 구조물, 제1 및 제2 콘택 플러그 구조물들, 및 커패시터(540)를 포함할 수 있다. 또한, 상기 반도체 장치는 제1, 제3 및 제4 캐핑 패턴들(293, 410, 415), 제1 내지 제5 절연 패턴들(175, 185, 195, 320, 330), 제1 및 제2 식각 저지막들(373, 550), 제5 스페이서(427), 제3 콘택 플러그(453), 소스/드레인 층(109), 게이트 스페이서(930), 제1 층간 절연 패턴(940), 및 제2 내지 제4 층간 절연막들(480, 490, 550)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
기판(100)은 제1 내지 제3 영역들(I, II, III)을 포함할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)은 메모리 셀들이 형성되는 셀 영역일 수 있고, 제3 영역(III)은 제1 영역(I)을 둘러싸면서 상기 메모리 셀들을 구동하는 주변 회로 패턴들이 형성되는 주변 회로 영역일 수 있으며, 제2 영역(II)은 제1 및 제3 영역들(I, III) 사이에 형성되어, 상기 메모리 셀들에 형성된 배선들과 상기 주변 회로 패턴들이 서로 접촉하는 더미 영역일 수 있다. 도면 상에서는 제2 영역(II)이 제1 및 제3 영역들(I, II)보다 넓은 면적을 갖는 것으로 도시되어 있으나 이는 단순히 설명의 편의를 위한 것으로서, 본 발명의 개념은 이에 한정되지 않는다.
기판(100) 상에는 소자 분리 패턴(110)이 형성될 수 있으며, 측벽이 소자 분리 패턴(110)으로 둘러싸인 각 제1 및 제2 액티브 패턴들(103, 105)이 기판(100) 상부에 정의될 수 있다. 소자 분리 패턴(110)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제1 액티브 패턴(103)은 기판(100)의 제3 영역(III)에 형성될 수 있고, 제2 액티브 패턴(105)은 기판(100)의 제1 영역(I)에 형성될 수 있으며, 다만 일부 제2 액티브 패턴(105)은 제1 영역(I)에 인접한 제2 영역(II)에 형성될 수도 있다.
도면 상에서는 제1 액티브 패턴(103)이 기판(100)의 제3 영역(III)에 한 개만 형성된 것이 도시되어 있으나, 본 발명의 개념은 이에 한정되지 않으며, 기판(100)의 제3 영역(III)에 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 액티브 패턴(105)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 각 제2 액티브 패턴들(105)은 기판(100) 상면에 평행하며 상기 각 제1 및 제2 방향들과 예각을 이루는 제3 방향으로 일정한 길이만큼 연장될 수 있다.
제1 게이트 구조물(160)은 기판(100)의 제1 영역(I)에 형성된 제2 액티브 패턴(105) 및 소자 분리 패턴(110) 부분의 상부를 관통하여 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 제1 게이트 구조물(160)은 기판(100) 상면에 수직한 수직 방향을 따라 순차적으로 적층된 제1 게이트 절연막(130), 제1 게이트 전극(140) 및 제1 게이트 마스크(150)를 포함할 수 있다.
제1 게이트 절연막(130)은 제2 액티브 패턴(105)의 표면 상에 형성될 수 있고, 제1 게이트 전극(140)은 제1 게이트 절연막(130) 및 소자 분리 패턴(110) 상에 상기 제1 방향을 따라 연장될 수 있으며, 제1 게이트 마스크(150)는 제1 게이트 전극(140)의 상면을 커버할 수 있다.
제1 게이트 절연막(130)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 게이트 전극(140)은 예를 들어, 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속이나, 혹은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 제1 게이트 마스크(150)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제2 게이트 구조물(923)은 기판(100)의 제3 영역(III)에 형성된 제1 액티브 패턴(103) 상에 순차적으로 적층된 제2 게이트 절연 패턴(903), 제1 도전 패턴(213), 제3 도전 패턴(253), 제1 배리어 패턴(273), 제1 금속 패턴(283) 및 제2 게이트 마스크(913)를 포함할 수 있다.
제2 게이트 절연 패턴(903)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있고, 제1 및 제3 도전 패턴들(213, 253)은 예를 들어 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 제1 배리어 패턴(273)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 및/또는 티타늄 질화물 및 탄탈륨 질화물 등과 같은 금속 질화물을 포함할 수 있고, 제1 금속 패턴(283)은 예를 들어, 텅스텐(W)과 같은 금속을 포함할 수 있다. 이때, 순차적으로 적층된 제1 및 제3 도전 패턴들(213, 253)은 서로 동일한 물질을 포함할 수 있으며, 이에 따라 서로 병합되어 제2 게이트 전극(263)을 형성할 수 있다.
제2 게이트 구조물(923)에 인접하는 제1 액티브 패턴(103) 상부에는 소스/드레인 층(109)이 형성될 수 있으며, 제2 게이트 구조물(923) 및 소스/드레인 층(109)은 함께 트랜지스터를 형성할 수 있다.
한편, 제2 게이트 구조물(923)의 측벽은 게이트 스페이서(930)에 의해 커버될 수 있으며, 게이트 스페이서(930)의 외측벽은 제1 층간 절연 패턴(940)에 의해 커버될 수 있다. 게이트 스페이서(930)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제1 층간 절연 패턴(940)은 기판(100)의 제2 및 제3 영역들(II, III) 상에 형성될 수 있으며, 그 상부에는 제1 캐핑 패턴(293)이 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 층간 절연 패턴(940) 및 제1 캐핑 패턴(293)은 기판(100)의 제3 영역(III) 전체, 및 이에 인접한 제2 영역(II) 부분 상에 형성될 수 있다. 제1 캐핑 패턴(293)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 층간 절연 패턴(940) 및 제1 캐핑 패턴(293)의 측벽에는 제1 식각 저지막(373)이 형성될 수 있다. 나아가, 제1 식각 저지막(373)은 기판(100)의 제2 영역(II) 상의 소자 분리 패턴(110) 부분 상에도 형성될 수 있으며, 이에 인접한 기판(100)의 제1 영역(I)의 가장자리 부분 상에도 형성될 수 있다. 제1 식각 저지막(373)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
비트 라인 구조물(305)은 기판(100)의 제1 영역(I) 및 이에 상기 제2 방향으로 인접하는 제2 영역(II) 상에서 기판(100) 상면에 수직한 수직 방향으로 연장될 수 있으며, 상기 수직 방향을 따라 순차적으로 적층된 도전 구조물(265), 제2 배리어 패턴(275), 제2 금속 패턴(285), 및 제2 캐핑 패턴(295)을 포함할 수 있다. 예시적인 실시예들에 있어서, 비트 라인 구조물(305)은 제2 액티브 패턴(105), 소자 분리 패턴(110) 및 제1 게이트 구조물(160) 상에서 상기 제2 방향을 따라 연장될 수 있다.
도전 구조물(265)은 순차적으로 적층된 제4 및 제5 도전 패턴들(245, 255, 도 24 참조) 혹은 순차적으로 적층된 제2 및 제5 도전 패턴들(215, 255, 도 24 참조)을 포함할 수 있다. 이때, 제4 도전 패턴(245)은 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 즉, 각 제4 도전 패턴들(245)은 제2 액티브 패턴(105)의 상면, 이에 인접하는 소자 분리 패턴(110) 및 제1 게이트 마스크(150)의 상면에 형성된 제3 리세스(230, 도 23 참조) 내에 형성될 수 있으며, 제2 도전 패턴(215)은 제3 리세스(230) 외곽에 형성될 수 있다.
제5 도전 패턴(255)은 상기 제2 방향으로 배치된 제2 및 제4 도전 패턴들(215, 245) 상에서 상기 제2 방향으로 연장될 수 있다. 제4 및 제5 도전 패턴들(245, 255)은 각각 제1 및 제3 도전 패턴들(213, 253)과 동일한 물질, 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 서로 병합될 수도 있다.
예시적인 실시예들에 있어서, 비트 라인 구조물(305)의 상기 제2 방향으로의 말단은 제1 층간 절연 패턴(940) 및 제1 캐핑 패턴(293) 측벽에 형성된 제1 식각 저지막(373)과 접촉할 수 있다.
각 제2 배리어 패턴(275), 제2 금속 패턴(285), 및 제2 캐핑 패턴(295)은 제5 도전 패턴(255) 상에서 상기 제2 방향으로 연장될 수 있다. 제2 배리어 패턴(275)은 제1 배리어 패턴(273)과 동일한 물질을 포함할 수 있고, 제2 금속 패턴(285)은 제1 금속 패턴(283)과 동일한 물질을 포함할 수 있으며, 제2 캐핑 패턴(295)은 제1 캐핑 패턴(293)과 동일한 물질을 포함할 수 있다.
상기 스페이서 구조물은 비트 라인 구조물(305)의 각 양 측벽들에 형성될 수 있으며, 이에 따라 상기 제2 방향으로 연장될 수 있다. 상기 스페이서 구조물은 비트 라인 구조물(305)의 각 양 측벽들로부터 상기 제1 방향을 따라 순차적으로 적층된 제1 스페이서(315), 에어 스페이서(345), 제3 스페이서(375), 및 제4 스페이서(425)를 포함할 수 있다.
제1 스페이서(315)는 비트 라인 구조물(305)의 상기 제1 방향으로의 측벽에 접촉할 수 있고, 에어 스페이서(345)는 제1 스페이서(315)의 일부 외측벽에 접촉할 수 있으며, 제3 스페이서(375)는 에어 스페이서(345)의 외측벽에 접촉할 수 있고, 제4 스페이서(425)는 제2 캐핑 패턴(295)의 상면, 제1 스페이서(315)의 상면 및 외측벽 상부, 에어 스페이서(345)의 상면, 제3 스페이서(375)의 상면 및 외측벽 상부에 접촉할 수 있다. 다만, 일부 영역 즉, 비트 라인 구조물(305)의 상기 제1 방향으로의 측벽이 제3 캐핑 패턴(410)에 의해 둘러싸이는 영역에서는, 에어 스페이서(345) 및 제3 스페이서(375)는 제1 스페이서(315)의 외측벽 상에 상기 제1 방향을 따라 순차적으로 적층될 수 있으며, 제4 스페이서(425)는 형성되지 않을 수 있다.
예시적인 실시예들에 있어서, 에어 스페이서(345) 및 제3 스페이서(375)의 최상면은 제1 스페이서(315)의 최상면보다 낮을 수 있고 비트 라인 구조물(305)의 제2 금속 패턴(285)의 상면보다 높을 수 있다.
다만, 기판(100)의 제1 영역(I) 상에서 각 비트 라인 구조물들(305)의 측벽에 형성되어 상기 제1 방향으로 서로 이격되는 제3 스페이서(375)와는 달리, 기판(100)의 제2 영역(II) 상에서는 각 비트 라인 구조물들(305)의 측벽뿐만 아니라 소자 분리 패턴(110) 상에도 형성된 제1 식각 저지막(373)이 형성될 수 있다. 즉, 기판(100)의 제2 영역(II) 상에서는 상기 스페이서 구조물이 제3 스페이서(375) 대신에 제1 식각 저지막(373)을 포함할 수 있다.
각 제1, 제3 및 제4 스페이서들(315, 375, 425)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 에어 스페이서(345)는 공기를 포함할 수 있다.
제3 리세스(230) 내에 형성된 비트 라인 구조물(305) 부분의 측벽 및 제3 리세스(230)의 저면은 제1 스페이서(315)에 의해 커버될 수 있다. 이때, 제3 리세스(230) 내의 제1 스페이서(315) 부분 상에는 제4 절연 패턴(320)이 형성될 수 있으며, 제4 절연 패턴(320) 상에는 리세스(230)의 나머지 부분을 채우는 제5 절연 패턴(330)이 형성될 수 있다. 예시적인 실시예들에 있어서, 에어 스페이서(345)는 제4 및 제5 절연 패턴들(320, 330)의 상면에 접촉할 수 있으며, 제3 스페이서(375)는 제5 절연 패턴(33)의 상면에 접촉할 수 있다.
한편, 제3 리세스(230)가 형성되지 않은 제2 액티브 패턴(105) 부분 및 소자 분리 패턴(110) 부분과, 비트 라인 구조물(305) 사이에는 상기 수직 방향을 따라 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195) 구조물을 포함하는 절연 패턴 구조물이 형성될 수 있다. 이때, 제2 절연 패턴(185)은 "L"자 형상의 단면을 갖는 제1 스페이서(315)의 저면에 접촉할 수 있으며, 제3 절연 패턴(195)은 비트 라인 구조물(305)의 저면에 접촉할 수 있다.
각 제1, 제3 및 제5 절연 패턴들(175, 195, 330)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 각 제2 및 제4 절연 패턴들(185, 320)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다.
제3 캐핑 패턴(410)은 기판(100)의 제1 영역(I)을 관통하는 게이트 구조물(160)과 상기 수직 방향으로 오버랩되도록 상기 제1 방향으로 연장될 수 있으며, 비트 라인 구조물(305)의 상기 제1 방향으로의 측벽에 형성된 상기 스페이서 구조물의 외측벽을 부분적으로 커버할 수 있다. 한편, 제4 캐핑 패턴(415)은 기판(100)의 제1 영역(I)에 인접한 기판(100)의 제2 영역(II) 부분 상에서 상기 제1 방향으로 연장될 수 있으며, 상기 제1 방향으로의 측벽에 형성된 상기 스페이서 구조물의 외측벽을 부분적으로 커버할 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 캐핑 패턴들(410, 415)은 상기 제2 방향을 따라 일정한 간격으로 서로 이격되도록 복수 개로 형성될 수 있으며, 그 상면이 서로 동일한 높이에 형성될 수 있다. 다만, 제3 캐핑 패턴(410)은 제1 게이트 구조물(160) 상에 형성되는 것과는 달리, 제4 캐핑 패턴(415)은 순차적으로 적층된 소자 분리 패턴(110) 및 제1 식각 저지막(373) 상에 형성될 수 있다.
제2 및 제4 캐핑 패턴들(410)은 서로 동일한 물질, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
각 제3 및 제4 캐핑 패턴들(410, 415)의 상기 제2 방향으로의 측벽 상부에는 제5 스페이서(427)가 형성될 수 있다. 제5 스페이서(427)는 제4 스페이서(425)와 동일한 물질을 포함할 수 있다.
기판(100)의 제1 영역(I) 상에 형성된 상기 제1 콘택 플러그 구조물은 상기 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그(405), 제1 금속 실리사이드 패턴(435) 및 제1 상부 콘택 플러그(455)를 포함할 수 있다.
하부 콘택 플러그(405)는 상기 제1 방향을 따라 서로 이웃하는 비트 라인 구조물들(305) 및 상기 제2 방향을 따라 서로 이웃하는 제3 캐핑 패턴들(410) 사이에서 제2 액티브 패턴(105) 및 소자 분리 패턴(110) 상에 형성된 제4 리세스(390) 상에 형성될 수 있으며, 상기 스페이서 구조물의 제3 스페이서(375)의 외측벽 및 각 제3 캐핑 패턴들(410)의 측벽에 접촉할 수 있다. 이에 따라, 하부 콘택 플러그(405)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 하부 콘택 플러그(405)는 그 최상면이 에어 스페이서(345) 및 제3 스페이서(375)의 최상면보다 낮을 수 있다.
하부 콘택 플러그(405)는 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 한편, 하부 콘택 플러그(405) 내부에는 에어 갭(도시하지 않음)이 형성될 수도 있다.
제1 금속 실리사이드 패턴(435)은 하부 콘택 플러그(405) 상에 형성될 수 있다. 일 실시예에 있어서, 제1 금속 실리사이드(435)는 제4 및 제5 스페이서들(425, 427)과 상기 수직 방향을 따라 오버랩되지 않는 하부 콘택 플러그(405)의 가운데 부분 상에 형성될 수 있다.
제1 금속 실리사이드 패턴(435)은 예를 들어, 코발트 실리사이드, 니켈 실리사이드, 티타늄 실리사이드 등을 포함할 수 있다.
제1 상부 콘택 플러그(455)는 제1 금속 실리사이드 패턴(435) 상에 형성될 수 있으며, 제4 및 제5 스페이서들(425, 427)의 상면 및 외측벽, 및 제3 캐핑 패턴(410)의 상면에 접촉할 수 있다. 이에 따라, 제1 상부 콘택 플러그(455)의 상면은 비트 라인 구조물(305) 및 제3 및 제4 캐핑 패턴들(410, 415)의 상면보다 높을 수 있다.
예시적인 실시예들에 있어서, 제1 상부 콘택 플러그(455)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 이들은 순차적으로 적층된 제2 및 제3 층간 절연막들(480, 490)에 의해 상기 제1 방향을 따라 서로 이격될 수 있다. 이때, 제2 층간 절연막(480)은 비트 라인 구조물(305)의 제2 캐핑 패턴(295) 상부 및 그 측벽에 형성된 상기 스페이서 구조물의 상부를 부분적으로 관통할 수 있다. 제2 층간 절연막(480)은 낮은 갭필 특성을 갖는 절연 물질을 포함할 수 있으며, 제3 층간 절연막(490)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 상부 콘택 플러그(455)는 상부에서 보았을 때, 벌집 모양으로 배열될 수 있다. 각 상부 콘택 플러그들(455)은 상부에서 보았을 때, 원형, 타원형 혹은 다각형의 형상을 가질 수 있다. 제1 상부 콘택 플러그(455)는 예를 들어, 텅스텐(W), 알루미늄(Al), 구리 등과 같은 금속 및/또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
기판(100)의 제2 영역(II) 상에 형성된 상기 제2 콘택 플러그 구조물은 상기 수직 방향을 따라 순차적으로 적층된 더미 하부 콘택 플러그(407), 제2 금속 실리사이드 패턴(437) 및 제2 상부 콘택 플러그(457)를 포함할 수 있다.
더미 하부 콘택 플러그(407)는 상기 제1 방향을 따라 서로 이웃하는 비트 라인 구조물들(305) 및 상기 제2 방향을 따라 서로 이웃하는 제4 캐핑 패턴들(415) 사이에서 소자 분리 패턴(110) 상에 형성될 수 있으며, 상기 스페이서 구조물의 제3 스페이서(375)의 외측벽 및 각 제4 캐핑 패턴들(415)의 측벽에 접촉할 수 있다. 이에 따라, 더미 하부 콘택 플러그(407)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있다. 일 실시예에 있어서, 더미 하부 콘택 플러그(407)는 그 최상면이 에어 스페이서(345) 및 제3 스페이서(375)의 최상면보다 낮을 수 있다.
예시적인 실시예들에 있어서, 더미 하부 콘택 플러그(407)는 소자 분리 패턴(110) 상에 형성될 수 있으며, 그 저면과 소자 분리 패턴(110) 사이에는 제1 식각 저지막(373)이 형성될 수 있다. 이에 따라, 더미 하부 콘택 플러그(407)의 저면은 기판(100)의 제1 영역(I) 상에서 제2 액티브 패턴(105) 및 소자 분리 패턴(110) 상에 형성된 제4 리세스(390)를 채우는 하부 콘택 플러그(405)의 저면보다 높을 수 있다.
예시적인 실시예들에 있어서, 더미 하부 콘택 플러그들(407) 중에서 상기 제2 방향으로 마지막에 형성된 것은 비트 라인 구조물(305)의 상기 제2 방향으로의 말단에 상기 제1 방향으로 인접할 수 있으며, 상기 더미 하부 콘택 플러그(407)의 상기 제2 방향으로의 말단은 비트 라인 구조물(305)의 상기 말단과 동일한 위치에 형성될 수 있다.
더미 하부 콘택 플러그(407)는 하부 콘택 플러그(405)와 동일한 물질을 포함할 수 있다. 한편, 더미 하부 콘택 플러그(407) 내부에는 에어 갭(도시하지 않음)이 형성될 수도 있다.
제2 금속 실리사이드 패턴(437)은 더미 하부 콘택 플러그(407) 상에 형성될 수 있다. 일 실시예에 있어서, 제2 금속 실리사이드(437)는 제4 및 제5 스페이서들(425, 427)과 상기 수직 방향을 따라 오버랩되지 않는 더미 하부 콘택 플러그(407)의 가운데 부분 상에 형성될 수 있다.
제2 금속 실리사이드 패턴(437)은 제1 금속 실리사이드 패턴(435)과 동일한 물질을 포함할 수 있다.
제2 상부 콘택 플러그(457)는 제2 금속 실리사이드 패턴(437) 상에 형성될 수 있으며, 제4 및 제5 스페이서들(425, 427)의 상면 및 외측벽, 및 제4 캐핑 패턴(415)의 상면에 접촉할 수 있다. 이때, 제2 상부 콘택 플러그(457)의 상면은 제1 상부 콘택 플러그(455)의 상면과 동일한 높이에 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 상부 콘택 플러그(457)는 기판(100)의 제1 영역(I)의 상기 제2 방향으로의 일 측에 인접한 제2 영역(II) 부분 상에서 상기 제1 방향을 따라 짝수 번째에 배치된 비트 라인 구조물들(305)의 각 제2 캐핑 패턴(295)을 관통하여 제2 금속 패턴(285)과 접촉할 수 있으며, 기판(100)의 제1 영역(I)의 상기 제2 방향으로의 타 측에 인접한 제2 영역(II) 부분 상에서는 상기 제1 방향을 따라 홀수 번째에 배치된 비트 라인 구조물들(305)의 각 제2 캐핑 패턴(295)을 관통하여 제2 금속 패턴(285)과 접촉할 수 있다. 즉, 제2 상부 콘택 플러그(457)는 기판(100)의 제1 영역(I)의 상기 제2 방향으로의 양 측에 각각 인접한 제2 영역(II) 부분들 상에서 상기 제1 방향을 따라 지그재그 패턴으로 비트 라인 구조물들(305)에 포함된 제2 캐핑 패턴들(295)과 접촉할 수 있다.
예시적인 실시예들에 있어서, 제2 상부 콘택 플러그(457)는 기판(100)의 제1 영역(I)의 상기 제2 방향으로의 양 측에 각각 인접한 제2 영역(II) 부분들 상에서 복수 개로 형성될 수 있으며, 이들은 순차적으로 적층된 제2 및 제3 층간 절연막들(480, 490)에 의해 상기 제1 방향을 따라 서로 이격될 수 있다. 이때, 제2 층간 절연막(480)은 비트 라인 구조물(305)의 제2 캐핑 패턴(295) 상면 및 그 측벽에 형성된 제1 및 제4 스페이서들(315, 425)의 상면에 접촉할 수 있다.
커패시터(540)는 제1 상부 콘택 플러그(455) 상에 순차적으로 적층된 하부 전극(510), 유전막(520) 및 상부 전극(530)을 포함할 수 있다. 하부 전극(510) 및 상부 전극(530)은 서로 실질적으로 동일한 물질을 포함할 수 있으며, 예를 들어 도핑된 폴리실리콘 및/또는 금속을 포함할 수 있다. 유전막(520)은 실리콘 산화물, 금속 산화물 등의 산화물 및/또는 실리콘 질화물, 금속 질화물 등의 질화물을 포함할 수 있으며, 이때, 상기 금속은 알루미늄(Al), 지르코늄(Zr), 티타늄(Ti), 하프늄(Hf) 등을 포함할 수 있다.
제2 식각 저지막(550)은 제2 및 제3 층간 절연막들(480, 490)과 유전막(520) 사이에 형성될 수 있으며, 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
제4 층간 절연막(550)은 커패시터(540)를 커버하도록 제2 및 제3 층간 절연막들(480, 490) 및 제2 상부 콘택 플러그(457) 상에 형성될 수 있으며, 예를 들어 실리콘 산화물과 같은 산화물을 포함할 수 있다.
상기 반도체 장치에서, 기판(100)의 제1 영역(I) 즉, 셀 영역 상에 형성되는 제1 콘택 플러그 구조물들 및 제3 캐핑 패턴들(410)과 유사하게, 이에 상기 제2 방향으로 인접한 기판(100)의 제2 영역(II) 즉, 더미 영역 상에서도, 제2 콘택 플러그 구조물들 및 제4 캐핑 패턴들(415)이 형성될 수 있다.
다만, 상기 각 제2 콘택 플러그 구조물들에 포함된 더미 하부 콘택 플러그(407)는 소자 분리 패턴(110) 상에 형성되어 제2 액티브 패턴(105)과 접촉하지 않으며, 또한 소자 분리 패턴(110)과 더미 하부 콘택 플러그(407) 사이에는 제1 식각 저지막(373)이 추가로 형성되어 있다. 이에 따라, 상기 더미 영역 상에 형성된 상기 제2 콘택 플러그 구조물이 제2 액티브 패턴(105)과 접촉하여 이웃하는 소자들, 예를 들어 비트 라인 구조물들(305) 사이에 발생하는 전기적 쇼트 현상이 방지될 수 있다.
도 6 내지 도 57은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들 및 단면도들이다. 구체적으로, 도 6-7, 9-10, 13, 16, 22-23, 37-38 및 45는 평면도들이고, 도 8, 11-12, 14-15, 17-21, 24-36, 39-44 및 46-57은 단면도들이다. 이때, 도 8, 11, 14, 17-18, 20, 24, 26-27, 29, 31, 33, 35, 39, 41, 43, 46, 49, 52 및 55는 대응하는 각 평면도들을 A-A'선 및 B-B'선으로 절단한 단면들을 포함하고, 도 12, 15, 19, 21, 25, 28, 30, 32, 34, 36, 40, 42, 44, 47, 50, 53 및 56는 대응하는 각 평면도들을 C-C'선 및 D-D'선으로 절단한 단면들을 포함하며, 도 48, 51, 54 및 57는 대응하는 각 평면도들을 E-E'선으로 절단한 단면을 포함한다. 한편, 도 7, 10, 13, 16, 23 및 38은 대응하는 각 평면도들의 X 영역에 대한 확대 평면도들이다.
도 6 내지 도 8을 참조하면, 기판(100) 상에 제1 및 제2 액티브 패턴들(103, 105)을 형성하고, 제1 및 제2 액티브 패턴들(103, 105)의 측벽을 커버하는 소자 분리 패턴(110)을 형성할 수 있다.
제1 및 제2 액티브 패턴들(103, 105)은 기판(100) 상부를 제거하여 제1 리세스를 형성함으로써 형성될 수 있으며, 소자 분리 패턴(110)은 상기 제1 리세스를 채우는 소자 분리막을 기판(100) 상에 형성한 후, 제1 및 제2 액티브 패턴들(103, 105)의 상면이 노출될 때까지 상기 소자 분리막을 평탄화함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백 공정을 포함할 수 있다.
도 9 내지 도 12를 참조하면, 기판(100) 상에 예를 들어 이온 주입 공정을 수행함으로써 불순물 영역(도시되지 않음)을 형성한 후, 기판(100)의 제1 영역(I)에 형성된 제2 액티브 패턴(105) 및 소자 분리 패턴(110)을 부분적으로 식각하여 상기 제1 방향으로 연장되는 제2 리세스를 형성할 수 있다.
이후, 상기 제2 리세스 내부에 제1 게이트 구조물(160)을 형성할 수 있다. 제1 게이트 구조물(160)은 상기 제2 리세스에 의해 노출된 제2 액티브 패턴(105)의 표면 상에 형성된 제1 게이트 절연막(130), 제1 게이트 절연막(130) 상에 형성되어 상기 제2 리세스의 하부를 채우는 제1 게이트 전극(140), 및 제1 게이트 전극(140) 상에 형성되어 상기 제2 리세스의 상부를 채우는 제1 게이트 마스크(150)를 포함하도록 형성될 수 있다. 이때, 제1 게이트 구조물(160)은 기판(100)의 제1 영역(I) 내에서 상기 제1 방향을 따라 연장될 수 있으며, 상기 제2 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 게이트 절연막(130)은 상기 제2 리세스에 의해 노출된 제2 액티브 패턴(105)의 표면에 대한 열산화 공정을 통해 형성될 수 있다.
도 13 내지 도 15를 참조하면, 기판(100)의 제3 영역(III)에 형성된 제1 액티브 패턴(103)의 상면에 대한 열산화 공정을 수행하여 제2 게이트 절연막(900)을 형성한 후, 기판(100)의 제1 및 제2 영역들(I, II)에서 제2 액티브 패턴(105) 및 소자 분리 패턴(110) 상에 절연막 구조물(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 절연막 구조물(200)은 순차적으로 적층된 제1 내지 제3 절연막들(170, 180, 190)을 포함할 수 있다. 각 제1 및 제3 절연막들(170, 190)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 제2 절연막(180)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
이후, 절연막 구조물(200), 제2 게이트 절연막(900) 및 소자 분리 패턴(110) 상에 제1 도전막(210) 및 제1 마스크(220)를 순차적으로 형성하고, 제1 마스크(220)를 식각 마스크로 사용하는 식각 공정을 수행하여 하부의 제1 도전막(210) 및 절연막 구조물(200)을 식각함으로써 제2 액티브 패턴(105)을 노출시키는 제1 개구(230)를 형성할 수 있다.
이때, 제1 마스크(220)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 식각 공정 시, 제1 개구(230)에 의해 노출된 제2 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110)의 상부, 및 제1 게이트 마스크(150)의 상부도 함께 식각되어 이들 상면에 제3 리세스가 형성될 수 있다. 즉, 제1 개구(230)의 저면은 제3 리세스로도 지칭될 수 있다.
예시적인 실시예들에 있어서, 제1 개구(230)는 상기 제3 방향으로 연장되는 각 제2 액티브 패턴들(105)의 가운데 부분 상면을 노출시킬 수 있으며, 이에 따라 기판(100)의 제1 영역(I) 상에서 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다.
도 16 및 17을 참조하면, 제1 개구(230)를 채우는 제2 도전막(240)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 제2 액티브 패턴(105), 소자 분리 패턴(110), 제1 게이트 마스크(150), 및 제1 마스크(220) 상에 제1 개구(230)를 채우는 예비 제2 도전막을 형성한 후, 상기 예비 제2 도전막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막(240)은 제1 도전막(210)의 상면과 실질적으로 동일한 높이에 위치하는 상면을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제2 도전막(240)은 기판(100)의 제1 영역(I) 상에서 서로 이격되도록 상기 각 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 제2 도전막(240)은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 제1 도전막(210)과 병합될 수도 있다.
도 18 및 19를 참조하면, 제1 마스크(220)를 제거한 후, 제1 및 제2 도전막들(210, 240) 상에 제3 도전막(250), 배리어 막(270) 및 제1 금속막(280)을 순차적으로 형성할 수 있다.
예시적인 실시예들에 있어서, 제3 도전막(250)은 제1 및 제2 도전막들(210, 240)과 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제3 도전막(250)은 불순물이 도핑된 폴리실리콘을 포함할 수 있으며, 이에 따라 제1 및 제2 도전막들(210, 240)과 병합될 수도 있다.
도 20 및 21을 참조하면, 기판(100)의 제1 영역(I) 및 이에 인접한 제2 영역(II) 상에 형성된 제1 금속막 부분(280)을 커버하는 제2 마스크(도시되지 않음)를 형성하고, 기판(100)의 제3 영역(III) 상에 형성된 제1 금속막(280) 부분을 부분적으로 커버하는 제2 게이트 마스크(913)를 형성한 후, 이들을 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 도전막(210), 절연막 구조물(200), 및 제2 게이트 절연막(900)을 순차적으로 식각할 수 있다.
이에 따라, 기판(100)의 제1 영역(I)으로부터 먼 제2 영역(II) 부분 상에는 소자 분리 패턴(110)을 노출시키는 제2 개구가 형성될 수 있으며, 기판(100)의 제3 영역(III) 상에는 제2 게이트 구조물(923)이 형성될 수 있다. 제2 게이트 구조물(923)은 제1 액티브 패턴(103) 상에 순차적으로 적층된 제2 게이트 절연 패턴(903), 제1 도전 패턴(213), 제3 도전 패턴(253), 제1 배리어 패턴(273), 제1 금속 패턴(283) 및 제2 게이트 마스크(913)를 포함할 수 있다. 이때, 순차적으로 적층된 제1 및 제3 도전 패턴들(213, 253)은 서로 동일한 물질을 포함하므로 서로 병합되어 제2 게이트 전극(263)을 형성할 수 있다.
이후, 제2 게이트 구조물(923)의 측벽을 커버하는 게이트 스페이서(930)를 형성하고, 제2 게이트 구조물(923)에 인접하는 제1 액티브 패턴(103) 상부에 불순물을 주입하여 소스/드레인 층(109)을 형성할 수 있다.
상기 제2 마스크를 제거한 후, 기판(100)의 제1 내지 제3 영역들(I, II, III) 상에 제1 층간 절연막을 형성하고 제1 금속막(280)이 노출될 때까지 그 상부를 평탄화함으로써, 기판(100)의 제2 영역(II) 상에 형성된 상기 제2 개구를 채우며 기판(100)의 제3 영역(III) 상에 형성된 제2 게이트 구조물(923) 및 게이트 스페이서(930)를 둘러싸는 제1 층간 절연 패턴(940)을 형성할 수 있다.
이후, 제1 금속막(280), 제1 층간 절연 패턴(940) 및 제2 게이트 마스크(913) 상에 캐핑막(290)을 형성할 수 있다.
도 22 내지 도 25를 참조하면, 캐핑막(290)을 식각하여 기판(100)의 제3 영역(III) 및 이에 인접한 제2 영역(II) 부분 상에 제1 캐핑 패턴(293)을 형성하고, 기판(100)의 제1 영역(I) 및 이에 인접한 제2 영역(II) 부분 상에 제2 캐핑 패턴(295)을 형성할 수 있으며, 이들을 식각 마스크로 사용하여 제1 금속막(280), 배리어 막(270), 제3 도전막(250), 제1 및 제2 도전막들(210, 240), 및 제3 절연막(190)을 순차적으로 식각할 수 있다. 이때, 제1 캐핑 패턴(293)은 기판(100)의 제3 영역(III) 전체 및 이에 인접한 기판(100)의 제2 영역(II) 부분 즉, 하부에 제1 층간 절연 패턴(940)이 형성된 기판(100)의 제2 영역(II) 부분 전체를 커버할 수 있으며, 제2 캐핑 패턴(295)은 기판(100)의 제1 영역(I) 및 이에 인접한 제2 영역(II) 부분 상에서 상기 제2 방향으로 각각 연장되고 상기 제1 방향을 따라 서로 이격되도록 복수 개로 형성될 수 있다.
이에 따라, 기판(100)의 제1 영역(I)에서, 제1 개구(230) 내의 제2 액티브 패턴(105), 소자 분리 패턴(110), 및 제1 게이트 마스크(150) 상에는 순차적으로 적층된 제4 도전 패턴(245), 제5 도전 패턴(255), 제2 배리어 패턴(275), 제2 금속 패턴(285), 및 제2 캐핑 패턴(295)이 형성될 수 있으며, 제1 개구(230) 바깥의 절연막 구조물(200)의 제2 절연막(180) 상에는 순차적으로 적층된 제3 절연 패턴(195), 제2 도전 패턴(215), 제5 도전 패턴(255), 제2 배리어 패턴(275), 제2 금속 패턴(285), 및 제2 캐핑 패턴(295)이 형성될 수 있다.
전술한 바와 같이 제1 내지 제3 도전막들(210, 240, 250)은 서로 병합될 수 있으며, 이에 따라 순차적으로 적층된 제4 및 제5 도전 패턴들(245, 255), 및 제2 및 제5 도전 패턴들(215, 255)은 각각 하나의 도전 구조물(265)을 형성할 수 있다. 이후에서는, 순차적으로 적층된 도전 구조물(265), 제2 배리어 패턴(275), 제2 금속 패턴(285), 및 제2 캐핑 패턴(295)을 비트 라인 구조물(305)로 지칭하기로 한다.
예시적인 실시예들에 있어서, 비트 라인 구조물(305)은 기판(100)의 제1 영역(I) 및 이에 인접한 제2 영역(II) 부분 상에서 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
도 26을 참조하면, 비트 라인 구조물(305)을 커버하는 제1 스페이서 막(310)을 제1 개구(230)에 의해 노출된 제2 액티브 패턴(105), 소자 분리 패턴(110) 및 제1 게이트 마스크(150)의 상면, 제1 개구(230)의 측벽, 제2 절연막(180), 및 제1 캐핑 패턴(293) 상에 형성한 후, 제1 스페이서 막(310) 상에 제4 및 제5 절연막들을 순차적으로 형성할 수 있다.
제1 스페이서 막(310)은 제2 절연막(180) 상에 형성된 비트 라인 구조물(305) 부분 아래의 제3 절연 패턴(195)의 측벽도 커버할 수 있으며, 상기 제5 절연막은 제1 개구(230)를 모두 채우도록 형성될 수 있다.
이후, 식각 공정을 수행하여, 상기 제4 및 제5 절연막들을 식각할 수 있다. 예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정에 의해 수행될 수 있으며, 상기 제4 및 제5 절연막들 중에서 제1 개구(230) 내의 부분을 제외한 나머지 부분은 모두 제거될 수 있다. 이에 따라, 제1 스페이서 막(310)의 표면 대부분, 즉 제1 개구(230) 내에 형성된 부분 이외의 제1 스페이서 막(310) 부분이 모두 노출될 수 있으며, 제1 개구(230) 내에 잔류하는 상기 제4 및 제5 절연막들 부분은 각각 제4 및 제5 절연 패턴들(320, 330)을 형성할 수 있다.
도 27 및 28을 참조하면, 노출된 제1 스페이서 막(310) 표면, 및 제1 개구(230) 내에 형성된 제4 및 제5 절연 패턴들(320, 330) 상에 제2 스페이서 막을 형성한 후, 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제2 스페이서(340)를 제1 스페이서 막(310) 표면, 및 제4 및 제5 절연 패턴들(320, 330) 상에 형성할 수 있다.
이후, 제1 및 제2 캐핑 패턴들(293, 295) 및 제2 스페이서(340)을 식각 마스크로 사용하는 건식 식각 공정을 수행하여, 제2 액티브 패턴(105) 상면을 노출시키는 제3 개구(350)를 형성할 수 있으며, 제3 개구(350)에 의해 소자 분리 패턴(110) 상면 및 제1 게이트 마스크(150)의 상면도 노출될 수 있다.
상기 건식 식각 공정에 의해서, 제1 및 제2 캐핑 패턴들(293, 295) 상면 및 제2 절연막(180) 상면에 형성된 제1 스페이서 막(310) 부분이 제거될 수 있으며, 이에 따라 비트 라인 구조물(305)의 측벽을 커버하는 제1 스페이서(315)가 형성될 수 있다. 또한, 상기 건식 식각 공정에서, 제1 및 제2 절연막들(170, 180)도 부분적으로 제거되어 비트 라인 구조물(305) 하부에 각각 제1 및 제2 절연 패턴들(175, 185)로 잔류할 수 있다. 비트 라인 구조물(305) 하부에 순차적으로 적층된 제1 내지 제3 절연 패턴들(175, 185, 195)은 절연 패턴 구조물을 형성할 수 있다.
도 29 및 30을 참조하면, 제1 및 제2 캐핑 패턴들(293, 295) 상면, 제1 캐핑 패턴(293) 및 제1 층간 절연 패턴(940) 측벽, 제2 스페이서(340)의 외측벽, 제4 및 제5 절연 패턴들(320, 330) 상면 일부, 제3 개구(350)에 의해 노출된 제2 액티브 패턴(105), 소자 분리 패턴(110), 및 제1 게이트 마스크(150)의 상면, 및 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 부분 상에 형성된 소자 분리 패턴(110) 상면에 제3 스페이서 막(370)을 형성할 수 있다.
제3 스페이서 막(370)은 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있으며, 제1 캐핑 패턴(293)과 병합될 수도 있다.
도 31 및 32를 참조하면, 기판(100)의 제2 및 제3 영역들(II, III)을 커버하는 제3 마스크(380)를 형성한 후, 제3 스페이서 막(370)을 이방성 식각하여 비트 라인 구조물(305)의 측벽을 커버하는 제3 스페이서(375)를 형성할 수 있다. 이때, 제3 마스크(380)는 기판(100)의 제2 영역(II)에 인접하는 제1 영역(I)의 가장자리 부분을 함께 커버할 수도 있다. 예시적인 실시예들에 있어서, 제3 마스크(380)는 제3 스페이서(375)에 대해 식각 선택비를 갖는 물잘, 예를 들어 포토레지스트 패턴을 포함할 수 있다.
상기 식각 공정에 따라, 기판(100)의 제1 영역(I) 상에는 비트 라인 구조물(305)의 측벽에 제3 스페이서(375)가 형성되는 반면, 기판(100)의 제2 및 제3 영역들(II, III) 상에는 제3 스페이서 막(370)이 비트 라인 구조물(305)의 상면 및 측벽과 소자 분리 패턴(110)의 상면에 잔류할 수 있으며, 이하에서는 이를 제1 식각 저지막(373)으로 지칭하기로 한다.
기판(100)의 제1 영역(I) 상에서 비트 라인 구조물(305)의 측벽에 기판(100) 상면에 평행한 수평 방향을 따라 순차적으로 적층된 제1 내지 제3 스페이서들(315, 340, 375)은 함께 예비 스페이서 구조물로 지칭될 수 있다.
도 33 및 34를 참조하면, 제3 마스크(380)를 예를 들어, 애싱(ashing) 및/또는 스트립(stripping) 공정을 통해 제거한 후, 식각 공정을 수행하여 제2 액티브 패턴(105) 상부를 식각함으로써, 제3 개구(350)에 연통하는 제4 리세스(390)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정은 습식 식각 공정을 통해 수행될 수 있다. 상기 습식 식각 공정 시, 제2 액티브 패턴(105) 상부에 인접하는 소자 분리 패턴(110) 상부도 함께 식각될 수 있으나, 이들과 식각 선택비를 갖는 물질, 예를 들어 질화물을 포함하는 제3 스페이서(375), 제1 캐핑 패턴(293), 제1 게이트 마스크(150) 및 제1 식각 저지막(373)은 거의 식각되지 않을 수 있으며, 이에 따라 제1 식각 저지막(373)에 의해 커버되는 기판(100)의 제2 영역(II) 상에 형성된 소자 분리 패턴(110) 부분은 식각되지 않고 보호될 수 있다.
도 35 및 36을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성된 제3 개구(350) 및 기판(100)의 제1 영역(I) 상에 형성된 제4 리세스(390)를 채우는 하부 콘택 플러그 막(400)을 충분한 높이로 형성한 후, 제1 및 제2 캐핑 패턴들(293, 295)의 상면이 노출될 때까지 그 상부를 평탄화할 수 있다. 이에 따라, 기판(100)의 제2 및 제3 영역들(II, III) 상에서 제1 및 제2 캐핑 패턴들(293, 295) 상에 형성된 제1 식각 저지막(373) 부분은 제거될 수 있다.
예시적인 실시예들에 있어서, 하부 콘택 플러그 막(400)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 비트 라인 구조물들(305)에 의해 서로 이격되도록 복수 개로 형성될 수 있다.
도 37 내지 도 40을 참조하면, 기판(100)의 제1 영역(I) 및 이에 인접한 제2 영역(II) 부분 상에 상기 제1 방향으로 각각 연장되며 상기 제2 방향으로 서로 이격된 복수의 제4 개구들을 포함하는 제4 마스크(도시되지 않음)를 제1 및 제2 캐핑 패턴들(293, 295) 및 하부 콘택 플러그 막(400) 상에 형성하고 이를 식각 마스크로 사용하는 식각 공정을 수행하여 하부 콘택 플러그 막(400)을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제4 개구들은 기판(100)의 제1 영역(I) 상에서 기판(100) 상면에 수직한 수직 방향으로 제1 게이트 구조물(160)에 오버랩될 수 있으며, 또한 상기 각 제4 개구들은 기판(100)의 제2 영역(II) 상에도 형성될 수 있다. 상기 식각 공정을 수행함에 따라서, 기판(100)의 제1 영역(I) 상에서는 비트 라인 구조물들(305) 사이에 제1 게이트 구조물(160)의 제1 게이트 마스크(150) 상면을 노출시키는 제5 개구가 형성될 수 있으며, 기판(100)의 제2 영역(II) 상에서는 비트 라인 구조물들(305) 사이에 제1 식각 저지막(373) 상면을 노출시키는 제6 개구가 형성될 수 있다.
상기 제4 마스크를 제거한 후, 상기 제5 및 제6 개구들을 각각 채우는 제3 및 제4 캐핑 패턴들(410, 415)을 기판(100)의 제1 및 제2 영역들(I, II) 상에 각각 형성할 수 있다. 예시적인 실시예들에 있어서, 각 제3 및 제4 캐핑 패턴들(410, 415)은 비트 라인 구조물들(305) 사이에서 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
이에 따라, 기판(100)의 제1 영역(I) 상에서는, 비트 라인 구조물들(305) 사이에서 상기 제2 방향으로 연장되는 하부 콘택 플러그 막(400)이 제3 캐핑 패턴들(410)에 의해 상기 제2 방향을 따라 서로 이격된 복수의 하부 콘택 플러그들(405)로 변환될 수 있고, 기판(100)의 제2 영역(II) 상에서는, 비트 라인 구조물들(305) 사이에서 상기 제2 방향으로 연장되는 하부 콘택 플러그 막(400)이 제4 캐핑 패턴들(415)에 의해 상기 제2 방향을 따라 서로 이격된 복수의 더미 하부 콘택 플러그들(407)로 변환될 수 있다.
도 41 및 42를 참조하면, 각 하부 콘택 플러그(405) 및 더미 하부 콘택 플러그(407)의 상부를 제거하여 비트 라인 구조물(305)의 측벽에 형성된 상기 예비 스페이서 구조물의 상부를 노출시킨 후, 상기 노출된 예비 스페이서 구조물의 제2 및 제3 스페이서들(340, 375)의 상부를 제거할 수 있다.
이때, 기판(100)의 제2 영역(II) 상에는 제1 식각 저지막(373) 상에 더미 하부 콘택 플러그(407) 및 제4 캐핑 패턴(415)이 형성되어 있으므로, 상기 식각 공정을 수행하더라도 그 하부의 소자 분리 패턴(110)이 노출되지 않을 수 있다.
이후, 각 하부 콘택 플러그(405) 및 더미 하부 콘택 플러그(407)의 상부를 추가적으로 제거할 수 있다. 이에 따라, 예시적인 실시예들에 있어서, 각 하부 콘택 플러그(405) 및 더미 하부 콘택 플러그(407)의 상면은 제2 및 제3 스페이서들(340, 375)의 최상면보다 낮아질 수 있다.
도 43 및 44를 참조하면, 비트 라인 구조물(305), 상기 예비 스페이서 구조물, 제1, 제3 및 제4 캐핑 패턴들(293, 410, 415), 하부 콘택 플러그(405) 및 더미 하부 콘택 플러그(407) 상에 제4 스페이서 막을 형성하고 이를 이방성 식각함으로써, 비트 라인 구조물(305)의 상기 제1 방향으로의 각 양 측벽에 형성된 제1 내지 제3 스페이서들(315, 340, 375)을 커버하는 제4 스페이서(425), 및 각 제3 및 제4 캐핑 패턴들(410, 415)의 상기 제2 방향으로의 각 양 측벽을 커버하는 제5 스페이서(427)를 형성할 수 있으며, 이에 따라 각 하부 콘택 플러그(405) 및 더미 하부 콘택 플러그(407)의 상면이 노출될 수 있다.
이후, 상기 노출된 각 하부 콘택 플러그(405) 및 더미 하부 콘택 플러그(407)의 상면에 각각 제1 및 제2 금속 실리사이드 패턴들(435, 437)을 형성할 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 금속 실리사이드 패턴들(435, 437)은 제1 내지 제4 캐핑 패턴들(293, 295, 410, 415), 제4 및 제5 스페이서들(425, 427), 하부 콘택 플러그(405), 및 더미 하부 콘택 플러그(407) 상에 제3 금속막을 형성하고 열처리한 후, 상기 제3 금속막 중에서 미반응 부분을 제거함으로써 형성될 수 있다.
도 45 내지 도 48을 참조하면, 제1 내지 제4 캐핑 패턴들(293, 295, 410, 415), 제4 및 제5 스페이서들(425, 427), 제1 및 제2 금속 실리사이드 패턴들(435, 437), 하부 콘택 플러그(405), 및 더미 하부 콘택 플러그(407) 상에 제1 희생막(440)을 형성하고, 제1 내지 제4 캐핑 패턴들(293, 295, 410, 415)의 상면이 노출될 때까지 그 상부를 평탄화한 후, 기판(100)의 제3 및 제2 영역들(III, II) 상에 제1 및 제2 홀들(443, 447)을 각각 형성할 수 있다.
제1 희생막(440)은 예를 들어, 실리콘 온 하드 마스크(Silicon-On-Hardmask: SOH), 비정질 탄소막(Amorphous Carbon Layer: ACL) 등을 포함할 수 있다.
제1 홀(443)은 기판(100)의 제3 영역(III) 상에서 제1 캐핑 패턴(293) 및 제1 층간 절연 패턴(940)을 관통하여 소스/드레인 층(109) 상면을 노출시킬 수 있으며, 제2 홀(447)은 기판(100)의 제2 영역(II) 상에서 비트 라인 구조물(305)의 제2 캐핑 패턴(295)을 관통하여 제2 금속 패턴(285) 상면을 노출시킬 수 있다. 제2 홀(447)을 형성할 때, 비트 라인 구조물(305)의 측벽에 형성된 제1 내지 제4 스페이서들(315, 340, 375, 425), 제4 캐핑 패턴(415), 및 제4 캐핑 패턴(415)의 측벽에 형성된 제5 스페이서(427)도 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 제2 홀(447)은 기판(100)의 제1 영역(I)의 상기 제2 방향으로의 일 측에 인접한 제2 영역(II) 부분 상에서 상기 제1 방향을 따라 짝수 번째에 배치된 비트 라인 구조물들(305)의 각 제2 금속 패턴(285)을 노출시킬 수 있으며, 기판(100)의 제1 영역(I)의 상기 제2 방향으로의 타 측에 인접한 제2 영역(II) 부분 상에서 상기 제1 방향을 따라 홀수 번째에 배치된 비트 라인 구조물들(305)의 각 제2 금속 패턴(285)을 노출시킬 수 있다. 즉, 제2 홀(447)은 기판(100)의 제1 영역(I)의 상기 제2 방향으로의 양 측에 각각 인접한 제2 영역(II) 부분들 상에서 복수 개로 형성될 수 있으며, 이때 제2 홀들(447)은 상기 제1 방향을 따라 지그재그 패턴으로 형성될 수 있다.
도 49 내지 도 51을 참조하면, 제1 희생막(440)을 제거한 후, 제1 내지 제4 캐핑 패턴들(293, 295, 410, 415), 제1 내지 제5 스페이서들(315, 340, 375, 425, 427), 제1 및 제2 금속 실리사이드 패턴들(435, 437), 하부 콘택 플러그(405), 더미 하부 콘택 플러그(407), 제2 금속 패턴(285) 및 소스/드레인 층(109) 상에 상부 콘택 플러그 막(450)을 형성하고, 그 상부를 평탄화할 수 있다.
예시적인 실시예들에 있어서, 상부 콘택 플러그 막(450)의 상면은 제1 내지 제4 캐핑 패턴들(293, 295, 410, 415)의 상면보다 높을 수 있다.
도 52 및 53을 참조하면, 기판(100)의 제2 영역(II) 상에서 상부 콘택 플러그 막(450)을 부분적으로 제거하여 제7 개구(477)을 형성한 후, 기판(100)의 제1 및 제2 영역들(I, II) 상에서 제3 및 제4 홀들(470, 479)을 각각 형성하고, 기판(100)의 제3 영역(III) 상에서 상부 콘택 플러그 막(450)을 패터닝할 수 있다.
제7 개구(477)는 기판(100)의 제1 영역(I)에 인접한 제2 영역(II) 상에 형성된 상부 콘택 플러그 막(450)을 제거하여 형성될 수 있으며, 이에 따라 제2 및 제4 캐핑 패턴들(295, 415), 제1, 제4 및 제5 스페이서들(315, 425, 427), 및 제1 및 제2 금속 실리사이드 패턴들(435, 437)을 노출시킬 수 있다. 다만, 상부 콘택 플러그 막(450)이 제거될 때, 이에 인접한 제4 캐핑 패턴(415) 및 제5 스페이서(427) 상부도 함께 부분적으로 제거될 수 있다.
예시적인 실시예들에 있어서, 제7 개구(477)는 기판(100)의 제1 영역(I)에 상기 제2 방향으로 인접한 각 양 제2 영역(II) 부분들 상에서 상기 제1 방향으로 연장될 수 있다. 또한, 상부 콘택 플러그 막(450)이 기판(100)의 제1 영역(I)에 상기 제1 방향으로 인접한 각 양 제2 영역(II) 부분들 상에도 형성된 경우, 제7 개구(477)는 기판(100)의 제1 영역(I)에 상기 제1 방향으로 인접한 각 양 제2 영역(II) 부분들 상에서도 상기 제2 방향으로 연장될 수 있다. 즉, 제7 개구(477)는 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성된 상부 콘택 플러그 막(450)이 서로 분리되도록, 상부에서 보았을 때, 기판(100)의 제2 영역(II) 상에 상기 제1 방향으로 연장되는 바(bar) 형상 혹은 기판(100)의 제1 영역(I)을 둘러싸는 링(ring) 형상으로 형성될 수 있다.
제3 홀(470)은 상부 콘택 플러그 막(450) 상부, 제2 캐핑 패턴(295) 상부, 및 제1, 제3 및 제4 스페이서들(315, 375, 425) 상부를 제거함으로써 형성될 수 있으며, 이에 따라 제2 스페이서(340)의 상면을 노출시킬 수 있다.
제3 홀(470)이 형성됨에 따라서, 기판(100)의 제1 영역(I) 상에서 상부 콘택 플러그 막(450)은 제1 상부 콘택 플러그(455)로 변환될 수 있다. 예시적인 실시예들에 있어서, 제1 상부 콘택 플러그(455)는 상기 각 제1 및 제2 방향들을 따라 서로 이격되도록 복수 개로 형성될 수 있으며, 상부에서 보았을 때 벌집 모양으로 배열될 수 있다. 각 제1 상부 콘택 플러그들(455)은 상면에서 보았을 때 원형, 타원형 혹은 다각형 모양을 가질 수 있다.
기판(100)의 제1 영역(I) 상에서 순차적으로 적층된 하부 콘택 플러그(405), 제1 금속 실리사이드 패턴(435), 및 제1 상부 콘택 플러그(455)는 함께 제1 콘택 플러그 구조물을 형성할 수 있다.
제4 홀(479)은 기판(100)의 제2 영역(II) 상에서, 제2 홀(447)에 의해 제2 금속 패턴(285)이 노출된 비트 라인 구조물들(305) 사이에 형성된 비트 라인 구조물(305)의 제2 캐핑 패턴(295)의 상부가 노출되도록, 상부 콘택 플러그 막(450)을 제거하여 형성될 수 있다. 이때, 상기 비트 라인 구조물(305)의 제2 캐핑 패턴(295)의 상부 및 이의 측벽에 형성된 제1 및 제4 스페이서들(315, 425)도 부분적으로 제거될 수 있으며, 상기 비트 라인 구조물(305)에 인접한 제4 캐핑 패턴(415) 및 제5 스페이서(427)가 함께 부분적으로 제거될 수도 있다. 한편, 제4 홀(479)은 제1 캐핑 패턴(293) 상에 형성된 상부 콘택 플러그 막(450) 부분도 함께 제거할 수 있다.
제4 홀(479)이 형성됨에 따라서, 기판(100)의 제2 영역(II) 상에서 상기 제1 방향으로 연장되는 상부 콘택 플러그 막(450)이 상기 제1 방향을 따라 서로 이격되도록 복수 개로 분리될 수 있으며, 이하에서는 이들을 각각 제2 상부 콘택 플러그(457)로 지칭하기로 한다. 예시적인 실시예들에 있어서, 제2 상부 콘택 플러그(457)은 기판(100)의 제1 영역(I)의 상기 제2 방향으로의 양 측에 각각 인접한 제2 영역(II) 부분들 상에서 복수 개로 형성될 수 있으며, 상기 제1 방향을 따라 지그재그 패턴으로 형성될 수 있다.
다만 도시하지는 않았으나, 제1 캐핑 패턴(293) 상에 형성된 상부 콘택 플러그 막(450) 부분이 모두 제거되지 않고 부분적으로 잔류할 수도 있으며, 이에 따라 제2 상부 콘택 플러그(457)의 상부는 제4 홀(479) 기판(100)의 제2 영역(II)으로부터 제3 영역(III)까지 연장되어 제1 배선 역할을 수행할 수도 있다.
기판(100)의 제2 영역(II) 상에서 순차적으로 적층된 더미 하부 콘택 플러그(407), 제2 금속 실리사이드 패턴(437), 및 제2 상부 콘택 플러그(457)는 함께 제2 콘택 플러그 구조물을 형성할 수 있다.
기판(100)의 제3 영역(III) 상에서 상부 콘택 플러그 막(450)이 패터닝됨에 따라서, 순차적으로 적층된 제3 콘택 플러그(453) 및 제2 배선(459)이 형성될 수 있으며, 이들은 소스/드레인 층(109)에 전기적으로 연결될 수 있다.
이후, 노출된 제2 스페이서(340)를 제거하여, 제3 홀(470)에 연통하는 에어 갭(345)를 형성할 수 있다. 제2 스페이서(340)는 예를 들어, 습식 식각 공정에 의해 제거될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 방향으로 연장되는 비트 라인 구조물(305)의 측벽에 형성된 제2 스페이서(340)는 제3 홀(470)에 의해 직접 노출된 부분뿐만 아니라, 상기 부분과 수평 방향으로 평행한 부분까지 모두 제거될 수 있다. 즉, 제3 홀(470)에 의해 노출되어 제1 상부 콘택 플러그(455)에 의해 커버되지 않는 제2 스페이서 부분(340)뿐만 아니라, 상기 제2 방향으로 이웃하여 제3 캐핑 패턴(410)에 의해 커버된 부분, 및 이에 상기 제2 방향으로 이웃하여 제1 상부 콘택 플러그(455)에 의해 커버된 부분까지 모두 제거될 수 있다.
도 55 내지 도 57을 참조하면, 기판(100)의 제1 및 제2 영역들(I, II) 상에 형성된 제3 및 제4 홀들(470, 479) 및 제7 개구(477), 및 기판(100)의 제3 영역(III) 상에서 제2 배선들(459) 사이의 공간을 채우면서 순차적으로 적층된 제2 및 제3 층간 절연막들(480, 490)을 형성할 수 있다. 제2 및 제3 층간 절연막들(480, 490)은 제3 캐핑 패턴(410) 상에도 순차적으로 적층될 수 있다.
제2 층간 절연막(480)은 갭필 특성이 낮은 물질을 사용하여 형성될 수 있으며, 이에 따라 제3 홀(470) 하부의 에어 갭(345)이 채워지지 않고 잔류할 수 있다. 이때, 에어 갭(345)은 에어 스페이서(345)로 지칭될 수도 있으며, 제1, 제3 및 제4 스페이서들(315, 375, 425)과 함께 스페이서 구조물을 형성할 수 있다. 즉, 에어 갭(345)은 공기를 포함하는 스페이서일 수 있다.
다시 도 1 내지 도 5를 참조하면, 제1 상부 콘택 플러그(455)의 상면과 접촉하는 커패시터(540)를 형성할 수 있다.
즉, 제1 및 제2 상부 콘택 플러그들(455, 457), 제2 및 제3 층간 절연막들(480, 490), 및 제2 배선(459) 상에 제2 식각 저지막(500) 및 몰드막(도시하지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 제1 상부 콘택 플러그(455)의 상면을 부분적으로 노출시키는 제8 개구를 형성할 수 있다.
상기 제8 개구의 측벽, 노출된 제1 상부 콘택 플러그(455)의 상면 및 상기 몰드막 상에 하부 전극막(도시하지 않음)을 형성하고, 상기 제8 개구의 나머지 부분을 충분히 채우는 제2 희생막(도시하지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 몰드막 상면이 노출될 때까지 상기 하부 전극막 및 상기 제2 희생막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 잔류하는 상기 제2 희생막 및 상기 몰드막은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있고, 이에 따라 상기 노출된 제1 상부 콘택 플러그(455)의 상면에는 실린더형(cylindrical) 하부 전극(510)이 형성될 수 있다. 이와는 달리, 상기 제8 개구를 전부 채우는 필라형(pillar) 하부 전극(510)이 형성될 수도 있다.
이후, 하부 전극(510)의 표면 및 제2 식각 저지막(500) 상에 유전막(520)을 형성하고, 유전막(520) 상에 상부 전극(530)을 형성함으로써, 하부 전극(510), 유전막(520) 및 상부 전극(530)을 각각 포함하는 커패시터(540)를 형성할 수 있다.
이후, 커패시터(540)를 커버하는 제4 층간 절연막(550)을 형성함으로써, 상기 반도체 장치를 완성할 수 있다.
전술한 바와 같이, 제3 스페이서 막(370)을 형성한 후 이를 이방성 식각하여 비트 라인 구조물(305)의 측벽에 제3 스페이서(375)를 형성할 때, 예를 들어 포토레지스트 패턴과 같이 제3 스페이서 막(370)에 대해 식각 선택비를 갖는 물질을 포함하는 제3 마스크(380)를 기판(100)의 제2 영역(II) 상에 형성하여 소자 분리 패턴(110) 상에 형성된 제3 스페이서 막(370) 부분을 보호함으로써 이는 제1 식각 저지막(373)으로 잔류할 수 있다. 이에 따라, 제3 스페이서(375)를 식각 마스크로 사용하는 식각 공정을 통해 기판(100)의 제1 영역(I) 상에 제4 리세스(390)를 형성하여 제2 액티브 패턴(105) 및 이에 인접하는 소자 분리 패턴(110) 상부를 제거할 때, 기판(100)의 제2 영역(II) 상에는 제1 식각 저지막(373)에 의해 커버된 소자 분리 패턴(110) 부분이 식각되지 않을 수 있다.
따라서, 기판(100)의 제1 영역(I) 상에서는 하부 콘택 플러그(405)가 제2 액티브 패턴(105)과 접촉하여 이에 전기적으로 연결되는 것과는 달리, 기판(100)의 제2 영역(II) 상에서는 더미 하부 콘택 플러그(407)는 제1 식각 저지막(393)에 의해 저면이 커버되어 제2 액티브 패턴(105)과 전기적으로 절연될 수 있으며, 이에 따라 이들을 통한 전기적 쇼트가 방지될 수 있다.
또한, 기판(100)의 제1 영역(I) 상에 형성되는 하부 콘택 플러그(405) 및 제3 캐핑 패턴(410)과 유사하게, 이에 인접한 기판(100)의 제2 영역(II) 상에도 더미 하부 콘택 플러그(407) 및 제4 캐핑 패턴(415)이 형성될 수 있다. 이에 따라, 예를 들어 제2 및 제3 스페이서들(340, 375) 상부를 식각하는 공정에서, 기판(100)의 제2 영역(II) 상에는 제1 식각 저지막(373)과 함께 더미 하부 콘택 플러그(407) 및 제4 캐핑 패턴(415)이 형성되어 있으므로, 이들 하부에 형성된 소자 분리 패턴(110)이 제거되지 않을 수 있으며, 상기 소자 분리 패턴(110)의 제거된 부분에 도전 물질이 침투함으로써 이웃하는 소자들 사이에 발생하는 전기적 쇼트가 방지될 수 있다.
100: 기판 103, 105: 제1, 제2 액티브 패턴
110: 소자 분리 패턴 130, 900: 제1, 제2 게이트 절연막
140, 263: 제1, 제2 게이트 전극 150, 913: 제1, 제2 게이트 마스크
160, 923: 제1, 제2 게이트 구조물 170, 180, 190: 제1 내지 제3 절연막
175, 185, 195, 320, 330: 제1 내지 제5 절연 패턴
200: 절연막 구조물 210, 240, 250: 제1 내지 제3 도전막
213, 215, 253, 245, 255: 제1 내지 제5 도전 패턴
220, 380: 제1, 제3 마스크 230, 350, 477: 제1, 제3, 제7 개구
265: 도전 구조물 270: 배리어 막
273, 275: 제1, 제2 배리어 패턴 280: 제1 금속막
283, 285: 제1, 제2 금속 패턴 290: 캐핑막
293, 295, 410, 415: 제1 내지 제4 캐핑 패턴
305: 비트 라인 구조물 310, 370: 제1, 제3 스페이서 막
315, 340, 375, 425, 427: 제1 내지 제5 스페이서
345: 에어 스페이서 373, 500: 제1, 제2 식각 저지막
390: 제4 리세스 400: 하부 콘택 플러그 막
405: 하부 콘택 플러그 407: 더미 하부 콘택 플러그
435, 437: 제1, 제2 금속 실리사이드 패턴
440: 제1 희생막 450: 상부 콘택 플러그 막
453: 제3 콘택 플러그 455, 457: 제1, 제2 상부 콘택 플러그
459: 배선
480, 490, 550: 제2 내지 제4 층간 절연막
510: 하부 전극 520: 유전막
530: 상부 전극 540: 커패시터
903: 제2 게이트 절연 패턴 930: 게이트 스페이서
940: 제1 층간 절연 패턴

Claims (20)

  1. 셀 영역, 상기 셀 영역을 둘러싸는 주변 회로 영역, 및 상기 셀 영역 및 상기 주변 회로 영역 사이에 형성된 더미 영역을 포함하는 기판의 상기 셀 영역 및 상기 더미 영역 상에 연장된 비트 라인 구조물;
    상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물에 인접한 제1 캐핑 패턴;
    상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물에 인접한 제2 캐핑 패턴;
    상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물 및 상기 제1 캐핑 패턴에 인접하며, 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그 및 제1 상부 콘택 플러그를 포함하는 제1 콘택 플러그 구조물;
    상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물 및 상기 제2 캐핑 패턴에 인접하며, 상기 수직 방향을 따라 순차적으로 적층된 더미 하부 콘택 플러그 및 제2 상부 콘택 플러그를 포함하는 제2 콘택 플러그 구조물; 및
    상기 기판의 셀 영역 상에 형성되어 상기 제1 콘택 플러그 구조물의 상면에 접촉하는 커패시터를 포함하는 반도체 장치.
  2. 제1항에 있어서, 상기 제1 콘택 플러그 구조물은 상기 하부 콘택 플러그 및 상기 제1 상부 콘택 플러그 사이에 형성된 제1 금속 실리사이드 패턴을 더 포함하고,
    상기 제2 콘택 플러그 구조물은 상기 더미 하부 콘택 플러그 및 상기 제2 상부 콘택 플러그 사이에 형성된 제2 금속 실리사이드 패턴을 더 포함하는 반도체 장치.
  3. 제1항에 있어서, 상기 각 하부 콘택 플러그 및 더미 하부 콘택 플러그는 불순물이 도핑된 폴리실리콘을 포함하고, 상기 각 제1 및 제2 상부 콘택 플러그들은 금속을 포함하는 반도체 장치.
  4. 제1항에 있어서, 상기 기판 상에 형성된 소자 분리 패턴에 의해 상기 기판 상부에 액티브 패턴이 정의되며,
    상기 하부 콘택 플러그는 상기 액티브 패턴과 접촉하고, 상기 더미 하부 콘택 플러그는 상기 액티브 패턴과 접촉하지 않는 반도체 장치.
  5. 제4항에 있어서, 상기 더미 하부 콘택 플러그는 상기 소자 분리 패턴 상에 형성되며,
    상기 더미 하부 콘택 플러그와 상기 소자 분리 패턴 사이에 형성된 식각 저지막을 더 포함하는 반도체 장치.
  6. 제5항에 있어서, 상기 식각 저지막은 상기 제2 캐핑 패턴의 저면과도 접촉하는 반도체 장치.
  7. 제5항에 있어서, 상기 식각 저지막은 상기 기판의 더미 영역 상에 형성된 상기 비트 라인 구조물 부분의 측벽에도 형성된 반도체 장치.
  8. 제5항에 있어서, 상기 식각 저지막은 질화물을 포함하는 반도체 장치.
  9. 제1항에 있어서, 상기 하부 콘택 플러그의 저면은 상기 더미 하부 콘택 플러그의 저면보다 낮은 반도체 장치.
  10. 제1항에 있어서, 상기 비트 라인 구조물의 측벽에 형성된 스페이서 구조물을 더 포함하며,
    상기 제1 및 제2 캐핑 패턴들, 상기 하부 콘택 플러그 및 상기 더미 하부 콘택 플러그는 상기 스페이서 구조물에 접촉하는 반도체 장치.
  11. 제10항에 있어서, 상기 스페이서 구조물은,
    상기 비트 라인 구조물의 측벽에 접촉하는 제1 스페이서;
    상기 제1 스페이서의 일부 외측벽에 접촉하는 제2 스페이서;
    상기 제2 스페이서의 외측벽에 접촉하는 제3 스페이서; 및
    상기 제1 스페이서의 상부에 접촉하며, 상기 제2 및 제3 스페이서들의 상면 및 상기 제3 스페이서의 외측벽을 커버하는 제4 스페이서를 포함하는 반도체 장치.
  12. 제11항에 있어서, 상기 제1, 제3 및 제4 스페이서들은 질화물을 포함하며, 상기 제2 스페이서는 에어 스페이서인 반도체 장치.
  13. 메모리 셀들이 형성되는 셀 영역 및 상기 셀 영역을 둘러싸는 더미 영역을 포함하는 기판의 상기 셀 영역에서 상기 기판 상면에 평행한 제1 방향으로 연장된 게이트 구조물;
    상기 기판의 셀 영역 및 더미 영역 상에서 상기 기판 상면에 평행하고 상기 제1 방향과 교차하는 제2 방향으로 연장된 비트 라인 구조물;
    상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물에 상기 제1 방향으로 인접하며, 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그 및 제1 상부 콘택 플러그를 포함하는 제1 콘택 플러그 구조물;
    상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물에 상기 제1 방향으로 인접하며, 상기 수직 방향을 따라 순차적으로 적층된 더미 하부 콘택 플러그 및 제2 상부 콘택 플러그를 포함하는 제2 콘택 플러그 구조물; 및
    상기 기판의 셀 영역 상에 형성되어 상기 제1 콘택 플러그 구조물의 상면에 접촉하는 커패시터를 포함하며,
    상기 더미 하부 콘택 플러그는 상기 기판의 더미 영역 상에 형성된 상기 비트 라인 구조물의 상기 제2 방향으로의 말단과 상기 제1 방향으로 인접한 반도체 장치.
  14. 제13항에 있어서,
    상기 기판의 셀 영역으로부터 먼 상기 더미 영역의 상기 제2 방향으로의 가장자리 부분 상에 순차적으로 적층된 산화막 및 질화막; 및
    상기 산화막 및 상기 질화막의 측벽을 커버하는 식각 저지막을 더 포함하며,
    상기 비트 라인 구조물의 말단 및 상기 더미 하부 콘택 플러그는 상기 식각 저지막에 접촉하는 반도체 장치.
  15. 제14항에 있어서, 상기 기판 상에 형성된 소자 분리 패턴에 의해 상기 기판 상부에 액티브 패턴이 정의되며,
    상기 하부 콘택 플러그는 상기 액티브 패턴과 접촉하고, 상기 더미 하부 콘택 플러그는 상기 액티브 패턴과 접촉하지 않는 반도체 장치.
  16. 셀 영역 및 이를 둘러싸는 더미 영역을 포함하며, 상부에 형성된 소자 분리 패턴에 의해 액티브 패턴이 정의된 기판의 상기 셀 영역 및 상기 더미 영역 상에 연장된 비트 라인 구조물;
    상기 기판의 셀 영역 상에 형성되어 상기 비트 라인 구조물에 인접하며, 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층된 하부 콘택 플러그 및 제1 상부 콘택 플러그를 포함하는 제1 콘택 플러그 구조물;
    상기 기판의 더미 영역 상에 형성되어 상기 비트 라인 구조물에 인접하며, 상기 수직 방향을 따라 순차적으로 적층된 더미 하부 콘택 플러그 및 제2 상부 콘택 플러그를 포함하는 제2 콘택 플러그 구조물; 및
    상기 기판의 셀 영역 상에 형성되어 상기 제1 콘택 플러그 구조물의 상면에 접촉하는 커패시터를 포함하며,
    상기 더미 하부 콘택 플러그는 상기 소자 분리 패턴 상에 형성되고 불순물이 도핑된 폴리실리콘을 포함하며,
    상기 더미 하부 콘택 플러그와 상기 소자 분리 패턴 사이에 형성되어 질화물을 포함하는 식각 저지막을 더 포함하는 반도체 장치.
  17. 제16항에 있어서, 상기 하부 콘택 플러그는 상기 더미 하부 콘택 플러그와 동일한 물질을 포함하며,
    상기 제1 및 제2 상부 콘택 플러그들은 동일한 금속을 포함하는 반도체 장치.
  18. 제16항에 있어서, 상기 하부 콘택 플러그는 상기 액티브 패턴과 접촉하고, 상기 더미 하부 콘택 플러그는 상기 액티브 패턴과 접촉하지 않는 반도체 장치.
  19. 제16항에 있어서,
    상기 기판의 셀 영역 상에서 상기 비트 라인 구조물에 인접하며 질화물을 포함하는 제1 캐핑 패턴; 및
    상기 기판의 더미 영역 상에서 상기 비트 라인 구조물에 인접하며 상기 제1 캐핑 패턴과 동일한 물질을 포함하는 제2 캐핑 패턴을 더 포함하는 반도체 장치.
  20. 셀 영역 및 이를 둘러싸는 더미 영역을 포함하며 상부에 형성된 소자 분리 패턴에 의해 액티브 패턴이 정의되는 기판의 상기 셀 영역 및 상기 더미 영역 상에 일 방향으로 연장된 비트 라인 구조물;
    상기 기판의 셀 영역 및 더미 영역 상에서 각각이 상기 비트 라인 구조물에 인접하도록 상기 방향을 따라 서로 이격된 캐핑 패턴들;
    상기 기판의 셀 영역 및 더미 영역 상에서 상기 캐핑 패턴들 사이에 각각 형성되며, 상기 기판의 상면에 수직한 수직 방향을 따라 순차적으로 적층되고 서로 다른 도전 물질을 포함하는 하부 및 상부 콘택 플러그들을 각각 포함하는 콘택 플러그 구조물들; 및
    상기 기판의 셀 영역 상에 형성된 상기 각 콘택 플러그 구조물들의 상면에 접촉하는 커패시터를 포함하며,
    상기 기판의 더미 영역 상에 형성된 상기 하부 콘택 플러그들 및 상기 캐핑 패턴들은 상기 소자 분리 패턴 상에 형성되고, 상기 소자 분리 패턴과 상기 하부 콘택 플러그들 및 상기 소자 분리 패턴과 상기 캐핑 패턴들 사이에는 식각 저지막이 형성된 반도체 장치.
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