KR20230024515A - 베리드 컨택을 포함하는 반도체 장치 및 이의 제조 방법 - Google Patents

베리드 컨택을 포함하는 반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

본 개시의 반도체 장치는 활성 패턴; 상기 활성 패턴에 연결되는 게이트 구조체; 상기 활성 패턴에 연결되는 비트라인 구조체; 상기 활성 패턴에 연결되는 베리드 컨택; 상기 베리드 컨택을 덮는 컨택 패턴; 상기 컨택 패턴에 연결되는 랜딩 패드; 및 상기 랜딩 패드에 연결되는 커패시터 구조체를 포함한다. 상기 베리드 컨택은 서로 이격되는 제1 성장부 및 제2 성장부를 포함한다. 상기 랜딩 패드는 상기 제1 성장부 및 상기 제2 성장부 사이에 개재되는 개재부를 포함한다.

Description

베리드 컨택을 포함하는 반도체 장치 및 이의 제조 방법 {SEMICONDUCTOR DEVICE INCLUDING BURIED CONTACT AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 반도체 장치 및 이의 제조 방법에 관한 것이다. 더욱 상세하게는, 본 개시는 베리드 컨택을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 장치의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 장치에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 장치는 점점 고집적화 되고 있다.
본 발명의 목적은 신뢰성이 개선된 반도체 장치를 제공하는 것이다.
본 개시의 일부 실시예들에 따른 반도체 장치는 활성 패턴; 상기 활성 패턴에 연결되는 게이트 구조체; 상기 활성 패턴에 연결되는 비트라인 구조체; 상기 활성 패턴에 연결되는 베리드 컨택; 상기 베리드 컨택을 덮는 컨택 패턴; 상기 컨택 패턴에 연결되는 랜딩 패드; 및 상기 랜딩 패드에 연결되는 커패시터 구조체를 포함하고, 상기 베리드 컨택은 서로 이격되는 제1 성장부 및 제2 성장부를 포함하고, 상기 랜딩 패드는 상기 제1 성장부 및 상기 제2 성장부 사이에 개재되는 개재부를 포함할 수 있다.
본 개시의 일부 실시예들에 따른 반도체 장치는 활성 패턴; 상기 활성 패턴에 연결되는 게이트 구조체; 상기 활성 패턴에 연결되는 비트라인 구조체; 상기 활성 패턴에 연결되는 베리드 컨택; 및 상기 베리드 컨택에 전기적으로 연결되는 커패시터 구조체를 포함하고, 상기 베리드 컨택은 베이스부 및 상기 베이스부의 양 측에 배치되는 제1 성장부와 제2 성장부를 포함하고, 상기 제1 성장부의 최상부의 레벨 및 상기 제2 성장부의 최상부의 레벨은 상기 베이스부의 상면의 레벨보다 높을 수 있다.
본 개시의 일부 실시예들에 따른 반도체 장치는 활성 패턴; 상기 활성 패턴에 연결되는 게이트 구조체; 상기 활성 패턴에 연결되는 비트라인 구조체; 상기 활성 패턴에 연결되는 베리드 컨택; 및 상기 베리드 컨택에 전기적으로 연결되는 커패시터 구조체를 포함하고, 상기 베리드 컨택은 베이스부 및 상기 베이스부의 양 측에 배치되는 제1 성장부와 제2 성장부를 포함하고, 상기 제1 성장부는 상기 제1 성장부의 최상부의 양 측에 배치되는 제1 상부 굴곡면 및 제2 상부 굴곡면을 포함하고, 상기 제2 성장부는 상기 제2 성장부의 최상부의 양 측에 배치되는 제3 상부 굴곡면 및 제4 상부 굴곡면을 포함할 수 있다.
본 개시의 일부 실시예들에 따른 반도체 장치의 제조 방법은 활성 패턴을 형성하는 것; 상기 활성 패턴에 연결되는 게이트 구조체를 형성하는 것; 상기 활성 패턴에 연결되는 비트라인 구조체를 형성하는 것; 상기 활성 패턴에 연결되는 예비 베리드 컨택막을 형성하는 것; 마스크 패턴을 식각 마스크로 상기 예비 베리드 컨택막을 식각하여 베리드 컨택을 형성하는 것; 및 상기 베리드 컨택의 성장 공정을 수행하는 것을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 장치는, 베리드 컨택이 성장부를 포함함에 따라 충분한 표면적을 가질 수 있고, 베리드 컨택을 흐르는 전류에 대한 저항이 개선될 수 있다.
도 1a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 1b는 도 1a의 A1-A1’선에 따른 단면도이다.
도 1c는 도 1a의 B1-B1’선에 따른 단면도이다.
도 1d는 도 1a의 C1-C1'선에 따른 단면도이다.
도 1e는 도 1d의 D영역의 확대도이다.
도 2a, 3a, 4a, 5a, 6a, 7a 및 8a는 도 1a 내지 1e에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 2b, 3b, 3c, 3d, 4b, 4c, 4d, 5b, 5c, 5d, 6b, 6c, 6d, 7b, 7c, 7d, 8b, 9a, 9b, 10a, 10b, 11a 및 11b는 도 1a 내지 1e에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 12a는 본 개시의 일부 실시예들에 따른 반도체 장치의 단면도이다.
도 12b는 도 12a의 E영역의 확대도이다.
도 13, 14 및 15는 도 12a 및 12b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 1a는 본 개시의 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 1b는 도 1a의 A1-A1’선에 따른 단면도이다. 도 1c는 도 1a의 B1-B1’선에 따른 단면도이다. 도 1d는 도 1a의 C1-C1'선에 따른 단면도이다. 도 1e는 도 1d의 D영역의 확대도이다.
도 1a, 1b, 1c 및 1d를 참조하면, 반도체 장치는 기판(100)을 포함할 수 있다. 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교할 수 있다.
기판(100)은 활성 패턴들(AP)을 포함할 수 있다. 활성 패턴들(AP)은 제3 방향(D3)으로 연장할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면에 평행할 수 있다. 제4 방향(D4)으로 돌출되는 기판(100)의 상부들이 활성 패턴들(AP)로 정의될 수 있다. 제4 방향(D4)은 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)과 교차할 수 있다. 일 예로, 제4 방향(D4)은 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3)과 직교할 수 있다. 활성 패턴들(AP)은 서로 이격될 수 있다.
활성 패턴들(AP) 사이에 제공되는 공간 내에 소자 분리층(STI)이 제공될 수 있다. 활성 패턴들(AP)은 소자 분리층(STI)에 의해 정의될 수 있다. 각각의 활성 패턴들(AP)은 소자 분리층(STI)에 의해 둘러싸일 수 있다. 활성 패턴들(AP)은 소자 분리층(STI)에 의해 서로 이격될 수 있다. 소자 분리층(STI)은 절연 물질을 포함할 수 있다. 일 예로, 소자 분리층(STI)은 산화물을 포함할 수 있다.
제2 방향(D2)으로 연장하는 게이트 구조체들(GT)이 제공될 수 있다. 게이트 구조체들(GT)은 제1 방향(D1)으로 서로 이격될 수 있다. 게이트 구조체(GT)는 소자 분리층(STI) 및 활성 패턴들(AP) 상에 제공될 수 있다. 하나의 게이트 구조체(GT)는 복수개의 활성 패턴들(AP)에 연결될 수 있다.
게이트 구조체들(GT)은 활성 패턴들(AP)을 제2 방향(D2)으로 관통할 수 있다. 일부 실시예들에 있어서, 2개의 게이트 구조체들(GT)이 하나의 활성 패턴(AP)을 관통할 수 있다. 다만, 하나의 활성 패턴(AP)을 관통하는 게이트 구조체들(GT)의 개수는 이에 제한되지 않는다.
일부 실시예들에 있어서, 각각의 활성 패턴들(AP)은 그를 관통하는 2개의 게이트 구조체들(GT) 사이의 제1 불순물 영역 및 제1 불순물 영역을 사이에 두고 서로 이격되는 제2 불순물 영역들을 포함할 수 있다. 제1 불순물 영역과 제2 불순물 영역 사이에 게이트 구조체(GT)가 제공될 수 있다.
각각의 게이트 구조체들(GT)은 게이트 절연막(GI), 게이트 전극(GE) 및 게이트 캐핑막(GP)을 포함할 수 있다. 게이트 절연막(GI)은 활성 패턴들(AP) 및 소자 분리층(STI)의 표면들을 덮을 수 있다. 게이트 절연막(GI) 내에 게이트 전극(GE) 및 게이트 캐핑막(GP)이 제공될 수 있다. 게이트 전극(GE)은 게이트 절연막(GI)에 의해 활성 패턴(AP)과 이격될 수 있다. 게이트 캐핑막(GP)은 게이트 전극(GE)의 상면을 덮을 수 있다. 게이트 절연막(GI)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 절연막(GI)은 산화물을 포함할 수 있다. 게이트 전극(GE)은 도전 물질을 포함할 수 있다. 일 예로, 게이트 전극(GE)은 텅스텐, 루테늄, 티타늄 질화물 또는 몰리브덴을 포함할 수 있다. 게이트 캐핑막(GP)은 절연 물질을 포함할 수 있다. 일 예로, 게이트 캐핑막(GP)은 산화물을 포함할 수 있다.
게이트 캐핑막(GP), 소자 분리층(STI) 및 활성 패턴(AP) 상에 층간 절연막(110)이 제공될 수 있다. 층간 절연막(110)은 절연 물질을 포함할 수 있다. 일부 실시예들에 있어서, 층간 절연막(110)은 다중 절연막일 수 있다. 일 예로, 층간 절연막(110)은 산화막 및 질화막을 포함할 수 있다.
제1 방향(D1)으로 연장하는 비트라인 구조체들(BT)이 제공될 수 있다. 비트라인 구조체들(BT)은 제2 방향(D2)으로 서로 이격될 수 있다. 비트라인 구조체(BT)는 층간 절연막(110), 활성 패턴들(AP) 및 소자 분리층(STI) 상에 제공될 수 있다. 하나의 비트라인 구조체(BT)가 복수개의 활성 패턴들(AP)에 연결될 수 있다.
각각의 비트라인 구조체들(BT)은 비트라인(BL), 다이렉트 컨택들(DC), 비트라인 스페이서들(BS) 및 비트라인 캐핑막(BCP)을 포함할 수 있다. 각각의 다이렉트 컨택들(DC)은 각각의 활성 패턴들(AP)의 제1 불순물 영역에 연결될 수 있다. 다이렉트 컨택(DC)은 도전 물질을 포함할 수 있다.
다이렉트 컨택들(DC) 및 층간 절연막(110) 상에 비트라인(BL)이 제공될 수 있다. 비트라인(BL)은 복수개의 다이렉트 컨택들(DC)과 접할 수 있다. 비트라인(BL)은 다이렉트 컨택들(DC)을 통해 활성 패턴들(AP)의 제1 불순물 영역들에 전기적으로 연결될 수 있다.
비트라인(BL)은 제1 도전막들(CL1), 제2 도전막(CL2) 및 제3 도전막(CL3)을 포함할 수 있다. 각각의 제1 도전막들(CL1)은 제1 방향(D1)으로 연장할 수 있다. 제1 방향(D1)으로 서로 인접하는 제1 도전막들(CL1) 사이에 다이렉트 컨택(DC)이 제공될 수 있다. 다시 말하면, 다이렉트 컨택(DC)의 양 측에 제1 도전막들(CL1)이 제공될 수 있다. 일부 실시예들에 있어서, 다이렉트 컨택들(DC) 및 제1 도전막들(CL1)은 서로 경계 없이 결합되어 일체의 구조를 구성할 수 있다. 제2 도전막(CL2)은 제1 도전막들(CL1) 및 다이렉트 컨택들(DC) 상에 제공될 수 있다. 제2 도전막(CL2)은 제1 방향(D1)으로 연장할 수 있다. 제2 도전막(CL2)은 복수개의 제1 도전막들(CL1) 및 복수개의 다이렉트 컨택들(DC)과 접할 수 있다. 제3 도전막(CL3)은 제2 도전막(CL2) 상에 제공될 수 있다. 제3 도전막(CL3)은 제1 방향(D1)으로 연장할 수 있다. 제1 도전막(CL1), 제2 도전막(CL2) 및 제3 도전막(CL3)은 도전 물질을 포함할 수 있다.
비트라인(BL)이 제1 도전막들(CL1), 제2 도전막(CL2) 및 제3 도전막(CL3)을 포함하는 것으로 도시 및 설명하였지만, 본 개시는 이에 제한되지 않는다. 일부 실시예들에 있어서, 비트라인(BL)은 단일 도전막일 수 있다.
비트라인(BL) 상에 비트라인 캐핑막(BCP)이 제공될 수 있다. 비트라인 캐핑막(BCP)은 제1 방향(D1)으로 연장할 수 있다. 비트라인 캐핑막(BCP)은 비트라인(BL)의 제3 도전막(CL3)의 상면을 덮을 수 있다. 비트라인 캐핑막(BCP)은 절연 물질을 포함할 수 있다. 일 예로, 비트라인 캐핑막(BCP)은 산화물을 포함할 수 있다.
비트라인 구조체(BT)의 비트라인 스페이서들(BS) 사이에 다이렉트 컨택들(DC), 비트라인(BL) 및 비트라인 캐핑막(BCP)이 제공될 수 있다. 비트라인 구조체(BT)의 비트라인 스페이서들(BS)은 다이렉트 컨택들(DC), 비트라인(BL) 및 비트라인 캐핑막(BCP)을 사이에 두고 제2 방향(D2)으로 이격될 수 있다. 비트라인 구조체(BT)의 비트라인 스페이서들(BS)은 다이렉트 컨택들(DC), 비트라인(BL) 및 비트라인 캐핑막(BCP) 각각의 양 측벽들을 덮을 수 있다. 비트라인 스페이서들(BS)은 제1 방향(D1)으로 연장할 수 있다.
비트라인 스페이서(BS)는 다중 절연막일 수 있다. 비트라인 스페이서(BS)는 제1 막(211), 제2 막(212), 제3 막(213) 및 제4 막(214)을 포함할 수 있다. 제1 내지 제4 막들(211, 212, 213, 214)은 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제4 막들(211, 212, 213, 214) 각각은 산화물 또는 질화물을 포함할 수 있다. 비트라인 스페이서(BS)가 4개의 막들(211, 212, 213, 214)을 포함하는 것으로 도시 및 설명하였지만, 본 개시는 이에 제한되지 않는다.
베리드 컨택들(buried contact; BC)이 제공될 수 있다. 활성 패턴(AP)의 각각의 제2 불순물 영역들은 각각의 베리드 컨택들(BC)에 연결될 수 있다. 베리드 컨택(BC)은 비트라인 구조체들(BT) 사이에 제공될 수 있다. 다시 말하면, 베리드 컨택(BC)의 양 측에 비트라인 구조체들(BT)이 제공될 수 있다. 베리드 컨택(BC)은 도전 물질을 포함할 수 있다. 일 예로, 베리트 컨택(BC)은 불순물이 도핑된 단결정 실리콘을 포함할 수 있다.
베리드 컨택(BC)은 베이스부(BA), 제1 성장부(GR1) 및 제2 성장부(GR2)를 포함할 수 있다. 베이스부(BA)는 베리드 컨택(BC)의 가운데에 정의되는 부분일 수 있고, 제1 및 제2 성장부들(GR1, GR2)은 베이스부(BA)의 양 측에 배치되는 부분들일 수 있다. 제1 및 제2 성장부들(GR1, GR2)은 제1 방향(D1)으로 서로 이격될 수 있다. 베이스부(BA)는 제1 및 제2 성장부들(GR1, GR2) 사이에 배치되어 제1 및 제2 성장부들(GR1, GR2)을 연결할 수 있다.
일부 실시예들에 있어서, 베리드 컨택(BC)은 게이트 전극(GE)과 제4 방향(D4)으로 중첩될 수 있다. 일부 실시예들에 있어서, 베리드 컨택(BC)은 게이트 전극(GE)과 제4 방향(D4)으로 중첩되지 않을 수 있다.
절연 펜스들(120)이 제공될 수 있다. 절연 펜스들(120)은 게이트 구조체(GT)의 게이트 캐핑막(GP) 상에 제공될 수 있다. 절연 펜스(120)는 베리드 컨택들(BC) 사이에 제공될 수 있다. 다시 말하면, 절연 펜스(120)의 양 측에 베리드 컨택들(BC)이 제공될 수 있다. 절연 펜스(120)는 비트라인 구조체들(BT) 사이에 제공될 수 있다. 다시 말하면, 절연 펜스(120)의 양 측에 비트라인 구조체들(BT)이 제공될 수 있다. 절연 펜스(120)는 절연 물질을 포함할 수 있다. 일 예로, 절연 펜스(120)는 질화물을 포함할 수 있다.
각각의 베리드 컨택들(BC) 상에 각각의 컨택 패턴들(130)이 제공될 수 있다. 컨택 패턴(130)은 베리드 컨택(BC)을 덮을 수 있다. 컨택 패턴(130)은 도전 물질을 포함할 수 있다. 일 예로, 컨택 패턴(130)은 코발트 실리사이드, 망간 실리사이드 또는 니켈 실리사이드를 포함할 수 있다.
절연 구조체(IS)가 제공될 수 있다. 절연 구조체(IS)는 비트라인 구조체들(BT) 및 절연 펜스들(120) 상에 제공될 수 있다. 절연 구조체(IS)는 절연 물질을 포함할 수 있다. 일부 실시예들에 있어서, 절연 구조체(IS)는 다중 절연막일 수 있다.
랜딩 패드들(LP)이 제공될 수 있다. 랜딩 패드(LP)는 컨택 패턴(130) 상에 제공될 수 있다. 랜딩 패드(LP)는 컨택 패턴(130)에 연결될 수 있다. 랜딩 패드(LP)는 비트라인 구조체(BT) 상에 제공될 수 있다. 랜딩 패드(LP)의 하부는 비트라인 구조체들(BT) 사이에 제공될 수 있다. 랜딩 패드(LP)의 상부는 절연 구조체(IS)에 의해 둘러싸일 수 있다. 랜딩 패드(LP)는 컨택 패턴(130)을 통해 베리드 컨택(BC)에 전기적으로 연결될 수 있다. 랜딩 패드(LP)는 도전 물질을 포함할 수 있다. 일부 실시예들에 있어서, 랜딩 패드(LP)는 컨택 패턴(130)에 접하는 확산 배리어막을 포함할 수 있다.
랜딩 패드들(LP) 및 절연 구조체(IS) 상에 커패시터 구조체(CT)가 제공될 수 있다. 커패시터 구조체(CT)는 랜딩 패드들(LP)에 연결될 수 있다. 커패시터 구조체(CT)는 하부 전극들(LE), 커패시터 절연막(CI) 및 상부 전극(UE)을 포함할 수 있다. 커패시터 구조체(CT)는 랜딩 패드(LP), 컨택 패턴(130), 베리드 컨택(BC)을 통해 활성 패턴(AP)의 제2 불순물 영역에 전기적으로 연결될 수 있다. 컨택 패턴(130) 및 랜딩 패드(LP)는 베리드 컨택(BC) 및 커패시터 구조체(CT) 사이에 배치될 수 있다. 컨택 패턴(130)은 랜딩 패드(LP) 및 베리드 컨택(BC) 사이에 배치될 수 있다.
각각의 하부 전극들(LE)은 각각의 랜딩 패드들(LP)에 접할 수 있다. 하부 전극들(LE) 및 상부 전극(UE) 사이에 커패시터 절연막(CI)이 제공될 수 있다. 커패시터 절연막(CI)은 절연 물질을 포함할 수 있다. 일 예로, 커패시터 절연막(CI)은 산화물을 포함할 수 있다. 하부 전극들(LE) 및 상부 전극(UE)은 도전 물질을 포함할 수 있다.
도 1e를 참조하면, 베리드 컨택(BC)의 제1 성장부(GR1)는 상부(GR1_U) 및 하부(GR1_L)를 포함할 수 있고, 베리드 컨택(BC)의 제2 성장부(GR2)는 상부(GR2_U) 및 하부(GR2_L)를 포함할 수 있다. 제1 및 제2 성장부들(GR1, GR2)의 하부들(GR1_L, GR2_L)은 베리드 컨택(BC)의 베이스부(BA)와 동일한 레벨에 배치되는 부분일 수 있다. 제1 및 제2 성장부들(GR1, GR2)의 상부들(GR1_U, GR2_U)은 베이스부(BA)보다 높은 레벨에 배치되는 부분일 수 있다. 제1 및 제2 성장부들(GR1, GR2)의 상부들(GR1_U, GR2_U)은 베이스부(BA)의 상면(BA_T)보다 높은 레벨에 배치될 수 있다. 제1 성장부(GR1)의 최상부(UM1) 및 제2 성장부(GR2)의 최상부(UM2)는 베이스부(BA)의 상면(BA_T)보다 높은 레벨에 배치될 수 있다. 제1 및 제2 성장부들(GR1, GR2)의 상부들(GR1_U, GR2_U)은 제1 방향(D1)으로 서로 이격될 수 있다.
제1 및 제2 성장부들(GR1, GR2) 각각은 절연 펜스(120)에 접할 수 있다. 베이스부(BA)는 제1 및 제2 성장부들(GR1, GR2)에 의해 절연 펜스들(120)과 이격될 수 있다.
제1 성장부(GR1)는 그의 외측면(S1)과 하면(B1) 사이의 제1 하부 굴곡면(CS1)을 포함할 수 있다. 제1 성장부(GR1)의 제1 하부 굴곡면(CS1)은 제1 성장부(GR1)의 외측면(S1)과 하면(B1)을 연결할 수 있다. 제1 성장부(GR1)의 외측면(S1) 및 제1 하부 굴곡면(CS1)은 절연 펜스(120)에 접할 수 있다.
제2 성장부(GR2)는 그의 외측면(S2)과 하면(B2) 사이의 제2 하부 굴곡면(CS2)을 포함할 수 있다. 제2 성장부(GR2)의 제2 하부 굴곡면(CS2)은 제2 성장부(GR2)의 외측면(S2)과 하면(B2)을 연결할 수 있다. 제2 성장부(GR2)의 외측면(S2) 및 제2 하부 굴곡면(CS2)은 절연 펜스(120)에 접할 수 있다.
제1 성장부(GR1)의 최상부(UM1)는 제1 성장부(GR1)의 외측면(S1) 및 내측면(S3) 사이에 정의될 수 있다. 제1 성장부(GR1)의 최상부(UM1)는 제1 성장부(GR1)의 상부(GR1_U)의 최상부일 수 있다. 제1 성장부(GR1)는 최상부(UM1)의 양 측에 배치되는 제1 상부 굴곡면(UCS1) 및 제2 상부 굴곡면(UCS2)을 포함할 수 있다. 제1 및 제2 상부 굴곡면들(UCS1, UCS2) 사이에 제1 성장부(GR1)의 최상부(UM1)가 배치될 수 있다. 제1 상부 굴곡면(UCS1)은 제1 성장부(GR1)의 내측면(S3)에 연결될 수 있다. 제2 상부 굴곡면(UCS2)은 제1 성장부(GR1)의 외측면(S1)에 연결될 수 있다. 제1 및 제2 상부 굴곡면들(UCS1, UCS2)은 서로 연결될 수 있다. 제1 및 제2 상부 굴곡면들(UCS1, UCS2) 사이의 제1 방향(D1)으로의 거리는 제1 성장부(GR1)의 최상부(UM1)로 갈수록 작아질 수 있다. 제1 성장부(GR1)의 제1 방향(D1)으로의 폭은 제1 성장부(GR1)의 최상부(UM1)로 갈수록 작아질 수 있다.
제2 성장부(GR2)의 최상부(UM2)는 제2 성장부(GR2)의 외측면(S2) 및 내측면(S4) 사이에 정의될 수 있다. 제2 성장부(GR2)의 최상부(UM2)는 제2 성장부(GR2)의 상부(GR2_U)의 최상부일 수 있다. 제2 성장부(GR2)는 최상부(UM2)의 양 측에 배치되는 제3 상부 굴곡면(UCS3) 및 제4 상부 굴곡면(UCS4)을 포함할 수 있다. 제3 및 제4 상부 굴곡면들(UCS3, UCS4) 사이에 제2 성장부(GR2)의 최상부(UM2)가 배치될 수 있다. 제3 상부 굴곡면(UCS3)은 제2 성장부(GR2)의 내측면(S4)에 연결될 수 있다. 제4 상부 굴곡면(UCS4)은 제2 성장부(GR2)의 외측면(S2)에 연결될 수 있다. 제3 및 제4 상부 굴곡면들(UCS3, UCS4)은 서로 연결될 수 있다. 제3 및 제4 상부 굴곡면들(UCS3, UCS4) 사이의 제1 방향(D1)으로의 거리는 제2 성장부(GR2)의 최상부(UM2)로 갈수록 작아질 수 있다. 제2 성장부(GR2)의 제1 방향(D1)으로의 폭은 제2 성장부(GR2)의 최상부(UM2)로 갈수록 작아질 수 있다.
제1 성장부(GR1)의 내측면(S3) 및 제2 성장부(GR2)의 내측면(S4)은 서로 마주볼 수 있다. 제1 성장부(GR1)의 내측면(S3) 및 제2 성장부(GR2)의 내측면(S4)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 성장부(GR1)의 내측면(S3) 및 제2 성장부(GR2)의 내측면(S4) 사이에 베이스부(BA)의 상면(BA_T)이 배치될 수 있다. 제1 성장부(GR1)의 내측면(S3) 및 제2 성장부(GR2)의 내측면(S4)을 베이스부(BA)의 상면(BA_T)이 연결할 수 있다. 제1 성장부(GR1)의 내측면(S3)의 적어도 일부는 제4 방향(D4)으로 연장할 수 있다. 일 예로, 제1 성장부(GR1)의 내측면(S3)의 적어도 일부는 수직 방향으로 연장할 수 있다. 제2 성장부(GR2)의 내측면(S4)의 적어도 일부는 제4 방향(D4)으로 연장할 수 있다. 일 예로, 제2 성장부(GR2)의 내측면(S4)의 적어도 일부는 수직 방향으로 연장할 수 있다. 제1 성장부(GR1)의 내측면(S3)의 적어도 일부 및 제2 성장부(GR2)의 내측면(S4)의 적어도 일부는 서로 평행할 수 있다.
컨택 패턴(130)은 베이스부(BA)의 상면(BA_T)을 덮는 제1 부분(131), 제1 성장부(GR1)의 내측면(S3) 및 제1 상부 굴곡면(UCS1)을 덮는 제2 부분(132), 제2 성장부(GR2)의 내측면(S4) 및 제3 상부 굴곡면(UCS3)을 덮는 제3 부분(133), 제1 성장부(GR1)의 제2 상부 굴곡면(UCS2)을 덮는 제4 부분(134) 및 제2 성장부(GR2)의 제4 상부 굴곡면(UCS4)을 덮는 제5 부분(135)을 포함할 수 있다.
컨택 패턴(130)의 제1 부분(131)은 베이스부(BA)의 상면(BA_T)을 따라 연장할 수 있고, 컨택 패턴(130)의 제2 부분(132)은 제1 성장부(GR1)의 최상부(UM1)에서 제1 성장부(GR1)의 제1 상부 굴곡면(UCS1) 및 내측면(S3)을 따라 연장할 수 있고, 컨택 패턴(130)의 제3 부분(133)은 제2 성장부(GR2)의 최상부(UM2)에서 제2 성장부(GR2)의 제3 상부 굴곡면(UCS3) 및 내측면(S4)을 따라 연장할 수 있고, 컨택 패턴(130)의 제4 부분(134)은 제1 성장부(GR1)의 최상부(UM1)에서 제1 성장부(GR1)의 제2 상부 굴곡면(UCS2)을 따라 연장할 수 있고, 컨택 패턴(130)의 제5 부분(135)은 제2 성장부(GR2)의 최상부(UM2)에서 제2 성장부(GR2)의 제4 상부 굴곡면(UCS4)을 따라 연장할 수 있다.
컨택 패턴(130)의 제2 부분(132)의 적어도 일부는 제4 방향(D4)으로 연장할 수 있다. 일 예로, 컨택 패턴(130)의 제2 부분(132)의 적어도 일부는 수직 방향으로 연장할 수 있다. 컨택 패턴(130)의 제3 부분(133)의 적어도 일부는 제4 방향(D4)으로 연장할 수 있다. 일 예로, 컨택 패턴(130)의 제3 부분(133)의 적어도 일부는 수직 방향으로 연장할 수 있다.
컨택 패턴(130)의 제1 부분(131)은 제1 성장부(GR1)의 상부(GR1_U) 및 제2 성장부(GR2)의 상부(GR2_U) 사이에 배치될 수 있다. 컨택 패턴(130)의 제1 부분(131)은 컨택 패턴(130)의 제2 및 제3 부분들(132, 133)을 연결할 수 있다. 컨택 패턴(130)의 제2 및 제4 부분들(132, 134) 사이에 제1 성장부(GR1)의 최상부(UM1)가 배치될 수 있다. 컨택 패턴(130)의 제3 및 제5 부분들(133, 135) 사이에 제2 성장부(GR2)의 최상부(UM2)가 배치될 수 있다. 컨택 패턴(130)은 제1 성장부(GR1)의 최상부(UM1) 및 제2 성장부(GR2)의 최상부(UM2)를 덮을 수 있다.
랜딩 패드(LP)는 베리드 컨택(BC)의 제1 성장부(GR1) 및 제2 성장부(GR2) 사이에 개재되는 개재부(IN)를 포함할 수 있다. 개재부(IN)는 제1 성장부(GR1)의 최상부(UM1)의 레벨 및 제2 성장부(GR2)의 최상부(UM2)의 레벨보다 낮은 레벨에 배치될 수 있다. 개재부(IN)는 제1 성장부(GR1)의 내측면(S3) 및 제2 성장부(GR2)의 내측면(S4) 사이에 배치될 수 있다. 개재부(IN)는 컨택 패턴(130)의 제2 부분(132) 및 제3 부분(133) 사이에 배치될 수 있다.
개재부(IN)의 하면과 베이스부(BA)의 상면(BA_T) 사이에 컨택 패턴(130)의 제1 부분(131)이 배치될 수 있고, 개재부(IN)의 제1 측면(S5)과 제1 성장부(GR1)의 내측면(S3) 사이에 컨택 패턴(130)의 제2 부분(132)이 배치될 수 있고, 개재부(IN)의 제2 측면(S6)과 제2 성장부(GR2)의 내측면(S4) 사이에 컨택 패턴(130)의 제3 부분(133)이 배치될 수 있다. 개재부(IN)의 제1 측면(S5)은 제1 성장부(GR1)의 내측면(S3)과 마주볼 수 있다. 개재부(IN)의 제2 측면(S6)은 제2 성장부(GR2)의 내측면(S4)과 마주볼 수 있다. 개재부(IN)의 하면은 컨택 패턴(130)의 제1 부분(131)에 접할 수 있고, 개재부(IN)의 제1 측면(S5)은 컨택 패턴(130)의 제2 부분(132)에 접할 수 있고, 개재부(IN)의 제2 측면(S6)은 컨택 패턴(130)의 제3 부분(133)에 접할 수 있다.
본 개시의 실시예들에 따른 반도체 장치는 베리드 컨택(BC)이 제1 및 제2 성장부들(GR1, GR2)을 포함함에 따라 베리드 컨택(BC)의 표면적이 상대적으로 클 수 있고, 베리드 컨택(BC)을 흐르는 전류에 대한 저항이 개선될 수 있다.
도 2a, 3a, 4a, 5a, 6a, 7a 및 8a는 도 1a 내지 1e에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 2b, 3b, 3c, 3d, 4b, 4c, 4d, 5b, 5c, 5d, 6b, 6c, 6d, 7b, 7c, 7d, 8b, 9a, 9b, 10a, 10b, 11a 및 11b는 도 1a 내지 1e에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 및 2b를 참조하면, 기판(100)을 패터닝하여 활성 패턴들(AP)을 형성할 수 있다. 활성 패턴들(AP) 사이에 제공되는 공간에 소자 분리층(STI)을 형성할 수 있다.
도 3a, 3b, 3c 및 3d를 참조하면, 게이트 구조체들(GT)을 형성할 수 있다. 게이트 구조체(GT)를 형성하는 것은, 활성 패턴들(AP) 및 소자 분리층(STI)을 식각하는 것, 게이트 절연막(GI)을 형성하는 것, 게이트 전극(GE)을 형성하는 것, 및 게이트 캐핑막(GP)을 형성하는 것을 포함할 수 있다.
이어서, 활성 패턴들(AP), 소자 분리층(STI) 및 게이트 캐핑막들(GP)을 덮는 층간 절연막(110)을 형성할 수 있다.
도 4a, 4b, 4c 및 4d를 참조하면, 비트라인 구조체들(BT)을 형성할 수 있다. 일부 실시예들에 있어서, 비트라인 구조체(BT)를 형성하는 것은, 층간 절연막(110) 상에 예비 제1 도전막을 형성하는 것, 예비 제1 도전막, 층간 절연막(110)을 관통하여 활성 패턴(AP)의 일부를 노출시키는 리세스(RC)를 형성하는 것, 리세스(RC) 내에 예비 다이렉트 컨택막을 형성하는 것, 예비 제1 도전막 및 예비 다이렉트 컨택막 상에 예비 제2 도전막 및 예비 제3 도전막을 형성하는 것, 예비 제3 도전막 상에 예비 비트라인 캐핑막을 형성하는 것, 예비 다이렉트 컨택막, 예비 제1 도전막, 예비 제2 도전막, 예비 제3 도전막 및 예비 비트라인 캐핑막을 패터닝하여 다이렉트 컨택(DC), 제1 도전막(CL1), 제2 도전막(CL2), 제3 도전막(CL3) 및 비트라인 캐핑막(BCP)을 형성하는 것, 및 다이렉트 컨택(DC), 제1 도전막(CL1), 제2 도전막(CL2) 및 비트라인 캐핑막(BCP)의 측벽들 상에 비트라인 스페이서들(BS)을 형성하는 것을 포함할 수 있다.
비트라인 구조체들(BT) 사이에서 층간 절연막(110), 게이트 캐핑막들(GP), 활성 패턴들(AP) 및 소자 분리층(STI)이 식각될 수 있고, 트렌치들(TR)이 형성될 수 있다.
도 5a, 5b, 5c 및 5d를 참조하면, 예비 베리드 컨택막들(pBC)이 형성될 수 있다. 각각의 예비 베리드 컨택막들(pBC)은 비트라인 구조체들(BT) 사이에 형성될 수 있다. 각각의 예비 베리드 컨택막들(pBC)은 제1 방향(D1)으로 연장할 수 있다. 예비 베리드 컨택막들(pBC)은 제2 방향(D2)으로 서로 이격될 수 있다. 각각의 예비 베리드 컨택막들(pBC)은 각각의 트렌치들(TR)을 채울 수 있다. 일부 실시예들에 있어서, 예비 베리드 컨택막들(pBC)을 형성하는 것은, 증착 공정을 통해 폴리 실리콘막을 형성하는 것, 폴리 실리콘막을 어닐링하여 단결정 실리콘막을 형성하는 것, 및 단결정 실리콘막의 상부를 제거하는 것을 포함할 수 있다.
도 6a, 6b, 6c 및 6d를 참조하면, 비트라인 구조체들(BT) 및 예비 베리드 컨택막들(pBC) 상에 마스크 패턴들(MP)을 형성할 수 있다. 마스크 패턴들(MP)은 제2 방향(D2)으로 연장할 수 있다. 마스크 패턴들(MP)은 제1 방향(D1)으로 서로 이격될 수 있다. 마스크 패턴들(MP) 사이로 예비 베리드 컨택막(pBC)의 상면의 부분들이 노출될 수 있다. 일부 실시예들에 있어서, 마스크 패턴들(MP)은 증착 공정 및 식각 공정을 통해 형성될 수 있다. 마스크 패턴들(MP)은 예를 들어 산화물을 포함할 수 있다.
도 7a, 7b, 7c 및 7d를 참조하면, 마스크 패턴들(MP)을 식각 마스크로 이용하여 예비 베리드 컨택막들(pBC)을 식각할 수 있다. 예비 베리드 컨택막들(pBC)이 식각됨에 따라, 예비 베리드 컨택막들(pBC)이 베리드 컨택들(BC)로 분리될 수 있다. 마스크 패턴들(MP)을 식각 마스크로 이용하여 식각된 상태에서, 베리드 컨택(BC)은 베이스부(BA)만을 포함하는 것으로 정의될 수 있다.
도 8a 및 8b를 참조하면, 베리드 컨택(BC)의 성장 공정을 수행할 수 있다. 예를 들면, 베리드 컨택(BC)의 성장 공정은 에피택시얼 성장 공정일 수 있다. 베리드 컨택(BC)의 성장 공정에 따라, 베리드 컨택(BC)의 제1 성장부(GR1) 및 제2 성장부(GR2)가 형성될 수 있다. 제1 성장부(GR1) 및 제2 성장부(GR2)는 베이스부(BA)의 측벽으로부터 성장할 수 있다.
베이스부(BA)는 마스크 패턴(MP)과 제4 방향(D4)으로 중첩될 수 있다. 제1 및 제2 성장부들(GR1, GR2)은 마스크 패턴(BP)과 제4 방향(D4)으로 중첩되지 않을 수 있다. 제1 및 제2 성장부들(GR1, GR2)의 최상부들은 베이스부(BA)의 상면보다 높은 레벨에 배치될 수 있다. 제1 및 제2 성장부들(GR1, GR2)의 최상부들은 마스크 패턴(MP)의 하면보다 높은 레벨에 배치될 수 있다. 제1 성장부(GR1)는 마스크 패턴(MP)의 제1 측면(S7)의 하부를 덮을 수 있고, 제2 성장부(GR2)는 마스크 패턴(MP)의 제2 측면(S8)의 하부를 덮을 수 있다.
도 9a 및 9b를 참조하면, 절연 펜스들(120)을 형성할 수 있다. 절연 펜스들(120)을 형성하는 것은, 증착 공정을 수행하여 절연 펜스 물질막을 형성하는 것, 및 절연 펜스 물질막을 식각하는 공정을 수행하여 절연 펜스 물질막을 복수개의 절연 펜스들(120)로 분리하는 것을 포함할 수 있다.
절연 펜스 물질막을 복수개의 절연 펜스들(120)로 분리하는 식각 공정은 절연 펜스(120)의 상면(120_T)의 레벨이 제1 성장부(GR1)의 최상부의 레벨 및 제2 성장부(GR2)의 최상부의 레벨보다 낮아질 때까지 수행될 수 있다. 제1 성장부(GR1)의 상부 및 제2 성장부(GR2)의 상부는 절연 펜스들(120) 외부로 노출될 수 있다.
도 10a 및 10b를 참조하면, 마스크 패턴들(MP)을 제거할 수 있다.
이어서, 성장된 베리드 컨택들(BC)을 식각하는 공정을 수행할 수 있다. 베리드 컨택들(BC)의 식각 공정에 따라, 베이스부(BA)의 상부, 제1 성장부(GR1)의 상부 및 제2 성장부(GR2)의 상부가 제거될 수 있다.
베이스부(BA), 제1 성장부(GR1) 및 제2 성장부(GR2)에 의해 정의되는 빈 공간이 캐비티(CA)로 정의될 수 있다. 캐비티(CA)는 베이스부(BA)의 상면, 제1 성장부(GR1)의 내측면 및 제2 성장부(GR2)의 내측면에 의해 정의될 수 있다. 캐비티(CA)는 제1 및 제2 성장부들(GR1, GR2) 사이에 정의될 수 있다. 캐비티(CA)는 베이스부(BA) 상에 정의될 수 있다. 제1 및 제2 성장부들(GR1, GR2)의 최상부들보다 낮은 레벨의 빈 공간이 캐비티(CA)로 정의될 수 있다.
도 11a 및 11b를 참조하면, 컨택 패턴들(130)을 형성할 수 있다. 일부 실시예들에 있어서, 금속 물질의 증착 공정을 수행한 후, 열처리 공정을 수행하여 컨택 패턴들(130)이 형성될 수 있다. 컨택 패턴(130)은 캐비티(CA)의 일부를 채울 수 있다. 컨택 패턴(130)은 베리드 컨택(BC)의 베이스부(BA), 제1 성장부(GR1) 및 제2 성장부(GR2)를 덮을 수 있다.
도 1a, 1b, 1c, 1d 및 1e를 참조하면, 랜딩 패드들(LP) 및 절연 구조체(IS)를 형성할 수 있다. 랜딩 패드들(LP) 및 절연 구조체(IS)를 형성하는 것은, 랜딩 패드 물질막을 형성하는 것, 및 절연 구조체(IS)를 형성하여 랜딩 패드 물질막을 랜딩 패드들(LP)로 분리하는 것을 포함할 수 있다. 랜딩 패드(LP)에 의해 캐비티(CA)가 완전히 채워질 수 있다. 캐비티(CA)를 채우는 랜딩 패드(LP)의 부분이 개재부(IN)로 정의될 수 있다.
커패시터 구조체(CT)를 형성할 수 있다. 커패시터 구조체(CT)를 형성하는 것은, 각각의 랜딩 패드들(LP) 상에 각각의 하부 전극들(LE)을 형성하는 것, 하부 전극들(LE)을 덮는 커패시터 절연막(CI)을 형성하는 것, 및 상부 전극(UE)을 형성하는 것을 포함할 수 있다.
본 개시의 실시예들에 따른 반도체 장치의 제조 방법은 베리드 컨택(BC)을 성장시켜 제1 및 제2 성장부들(GR1, GR2)을 형성하는 것을 포함함에 따라, 베리드 컨택(BC)의 표면적을 상대적으로 크게할 수 있다. 따라서, 예비 베리드 컨택막(pBC)을 식각하는 공정에서 식각 시간이 길어지더라도, 베리드 컨택(BC)의 충분한 표면적이 확보될 수 있다.
도 12a는 본 개시의 일부 실시예들에 따른 반도체 장치의 단면도이다. 도 12b는 도 12a의 E영역의 확대도이다.
도 12a 및 12b를 참조하면, 베리드 컨택들(BCa) 각각은 베이스부(BAa), 제1 성장부(GR1a) 및 제2 성장부(GR2a)를 포함할 수 있다. 베리드 컨택들(BCa) 상에 컨택 패턴들(130a)이 제공될 수 있다. 컨택 패턴들(130a) 상에 랜딩 패드들(LPa)이 제공될 수 있다. 절연 펜스들(120a)은 베리드 컨택들(BCa) 사이에 제공될 수 있다. 절연 구조체(ISa)에 의해 랜딩 패드들(LPa)이 서로 분리될 수 있다. 랜딩 패드들(LPa) 상에 커패시터 구조체(CTa)가 제공될 수 있다.
컨택 패턴(130a)은 베이스부(BAa)의 상면(BAa_T)에 접하는 제1 부분(131a), 제1 성장부(GR1a)의 내측면(S3a)에 접하는 제2 부분(132a), 제2 성장부(GR2a)의 내측면(S4a)에 접하는 제3 부분(133a)을 포함할 수 있다. 컨택 패턴(130a)은 제1 성장부(GR1a)의 최상부(UM1a)와 이격될 수 있다. 컨택 패턴(130a)은 제2 성장부(GR2a)의 최상부(UM2a)와 이격될 수 있다.
절연 펜스들(120a)은 서로 인접하는 제1 절연 펜스(120a1) 및 제2 절연 펜스(120a2)를 포함할 수 있다. 제1 절연 펜스(120a1)는 제1 및 제2 절연 펜스들(120a1, 120a2) 사이에 배치되는 베리드 컨택(BCa)의 제1 성장부(GR1a)의 외측면(S1a), 제2 상부 굴곡면(UCS2a), 최상부(UM1a) 및 제1 상부 굴곡면(UCS1a)을 덮을 수 있고, 제2 절연 펜스(120a2)는 제1 및 제2 절연 펜스들(120a1, 120a2) 사이에 배치되는 베리드 컨택(BCa)의 제2 성장부(GR2a)의 외측면(S2a), 제4 상부 굴곡면(UCS4a), 최상부(UM2a) 및 제3 상부 굴곡면(UCS3a)을 덮을 수 있다.
랜딩 패드(LPa)는 베리드 컨택(BCa)의 제1 및 제2 성장부들(GR1a, GR2a) 사이에 개재되는 개재부(INa)를 포함할 수 있다.
도 13, 14 및 15는 도 12a 및 12b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 도 2a 내지 8b와 유사하게 공정을 진행한 후에, 절연 펜스들(120a)을 형성할 수 있다. 절연 펜스들(120a)은 베리드 컨택들(BCa)을 완전히 덮도록 형성될 수 있다. 절연 펜스들(120a)은 베리드 컨택들(BCa)의 제1 및 제2 성장부들(GR1a, GR2a)을 완전히 덮을 수 있다. 절연 펜스들(120a)의 상면(120a_T)의 레벨이 베리드 컨택들(BCa)의 최상부의 레벨보다 높도록 절연 펜스들(120a)이 형성될 수 있다.
도 14를 참조하면, 마스크 패턴들(MPa)을 제거할 수 있다. 이어서, 베리드 컨택들(BCa)을 식각할 수 있다. 베리드 컨택들(BCa)의 제1 및 제2 성장부들(GR1a, GR2a)이 절연 펜스들(120a)에 의해 덮임에 따라, 식각 공정에서 베리드 컨택들(BCa)의 베이스부들(BAa)만 식각될 수 있다.
도 15를 참조하면, 컨택 패턴들(130a)을 형성할 수 있다. 컨택 패턴(130a)은 베이스부(BAa)의 상면, 및 제1 및 제2 성장부들(GR1a, GR2a)의 내측면들 상에 형성될 수 있다.
도 12a 및 12b를 참조하면, 랜딩 패드들(LPa) 및 절연 구조체(ISa)를 형성할 수 있고, 커패시터 구조체(CTa)를 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 기판
AP: 활성 패턴
GT: 게이트 구조체
BT: 비트라인 구조체
BC: 베리드 컨택

Claims (10)

  1. 활성 패턴;
    상기 활성 패턴에 연결되는 게이트 구조체;
    상기 활성 패턴에 연결되는 비트라인 구조체;
    상기 활성 패턴에 연결되는 베리드 컨택;
    상기 베리드 컨택을 덮는 컨택 패턴;
    상기 컨택 패턴에 연결되는 랜딩 패드; 및
    상기 랜딩 패드에 연결되는 커패시터 구조체를 포함하고,
    상기 베리드 컨택은 서로 이격되는 제1 성장부 및 제2 성장부를 포함하고,
    상기 랜딩 패드는 상기 제1 성장부 및 상기 제2 성장부 사이에 개재되는 개재부를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 개재부는 상기 제1 성장부의 최상부의 레벨 및 상기 제2 성장부의 최상부의 레벨보다 낮은 레벨에 배치되는 반도체 장치.
  3. 제1 항에 있어서,
    상기 개재부는 상기 제1 성장부의 내측면 및 상기 제2 성장부의 내측면 사이에 배치되는 반도체 장치.
  4. 제1 항에 있어서,
    상기 베리드 컨택은 상기 제1 성장부 및 상기 제2 성장부 사이의 베이스부를 더 포함하고,
    상기 베이스부의 상면의 레벨은 상기 제1 성장부의 최상부의 레벨 및 상기 제2 성장부의 최상부의 레벨보다 낮은 반도체 장치.
  5. 제4 항에 있어서,
    상기 컨택 패턴은 상기 베이스부의 상면읖 덮는 제1 부분, 상기 제1 성장부의 내측면을 덮는 제2 부분 및 상기 제2 성장부의 내측면읖 덮는 제3 부분을 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 제1 성장부는 상기 제1 성장부의 상기 내측면에 연결되는 제1 상부 굴곡면, 및 상기 제1 상부 굴곡면과 상기 제1 성장부의 외측면에 연결되는 제2 상부 굴곡면을 포함하고,
    상기 제2 성장부는 상기 제2 성장부의 상기 내측면에 연결되는 제3 상부 굴곡면, 및 상기 제3 상부 굴곡면과 상기 제2 성장부의 외측면에 연결되는 제4 상부 굴곡면을 포함하고,
    상기 컨택 패턴은 상기 제2 상부 굴곡면을 덮는 제4 부분 및 상기 제4 상부 굴곡면을 덮는 제5 부분을 더 포함하는 반도체 장치.
  7. 제5 항에 있어서,
    상기 개재부는 상기 컨택 패턴의 상기 제2 부분 및 상기 제3 부분 사이에 개재되는 반도체 장치.
  8. 활성 패턴;
    상기 활성 패턴에 연결되는 게이트 구조체;
    상기 활성 패턴에 연결되는 비트라인 구조체;
    상기 활성 패턴에 연결되는 베리드 컨택; 및
    상기 베리드 컨택에 전기적으로 연결되는 커패시터 구조체를 포함하고,
    상기 베리드 컨택은 베이스부 및 상기 베이스부의 양 측에 배치되는 제1 성장부와 제2 성장부를 포함하고,
    상기 제1 성장부의 최상부의 레벨 및 상기 제2 성장부의 최상부의 레벨은 상기 베이스부의 상면의 레벨보다 높은 반도체 장치.
  9. 제8 항에 있어서,
    상기 베리드 컨택 및 상기 커패시터 구조체 사이의 컨택 패턴을 더 포함하고,
    상기 컨택 패턴은 상기 제1 성장부의 상기 최상부 및 상기 제2 성장부의 상기 최상부를 덮는 반도체 장치.
  10. 제8 항에 있어서,
    상기 제1 성장부의 상기 최상부는 상기 제1 성장부의 내측면 및 외측면 사이에 배치되고,
    상기 제2 성장부의 상기 최상부는 상기 제2 성장부의 내측면 및 외측면 사이에 배치되는 반도체 장치.
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