JP2003085970A - 半導体記憶装置及びそのテスト方法 - Google Patents

半導体記憶装置及びそのテスト方法

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JP2003085970A JP2002253650A JP2002253650A JP2003085970A JP 2003085970 A JP2003085970 A JP 2003085970A JP 2002253650 A JP2002253650 A JP 2002253650A JP 2002253650 A JP2002253650 A JP 2002253650A JP 2003085970 A JP2003085970 A JP 2003085970A
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Abstract

(57)【要約】 【課題】ＤＲＡＭと同じメモリセルを備え、ＳＲＡＭ仕
様で動作する半導体記憶装置であって、チップサイズが
小さく低消費電力かつ安価で、アドレスに含まれるスキ
ューによるアクセスの遅延やメモリセル破壊を引き起こ
さない半導体記憶装置を提供する。 【解決手段】 ＡＴＤ回路３は外部から供給されるアド
レスAddressの変化からアドレス変化検出信号ＡＴＤに
ワンショットパルスを発生させる。その際、アドレスの
ビット毎にワンショットパルスを発生させてそれらを合
成することで、アドレスにスキューが含まれる場合であ
ってもワンショットパルスを１発だけ発生させる。ま
ず、リフレッシュ制御回路４が生成したリフレッシュア
ドレスR_ADDを用いてワンショットパルスの発生期間中
にリフレッシュする。次に、ワンショットパルスの立ち
下がりを受け、ラッチ制御信号ＬＣを生成してアドレス
をラッチ２に取り込んでメモリセルアレイ６にアクセス
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイ
がＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）と同じメモリセルで構成されており、かつ、半導体
記憶装置の外部から見たときにＳＲＡＭ（スタティック
ＲＡＭ）と同様の仕様で動作する半導体記憶装置に関す
るものである。なかでも本発明は、メモリセルに対する
書き込みタイミングを決定する書き込みイネーブル信号
が書き込みアドレスに対して非同期的に与えられるＳＲ
ＡＭと互換性を持った半導体記憶装置に関する。
【０００２】
【従来の技術】ランダムアクセスの可能な半導体記憶装
置としてはＳＲＡＭおよびＤＲＡＭが最も代表的であ
る。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速であ
る上に、電源を供給してアドレスを入力しさえすればそ
のアドレスの変化を捉えて内部の順序回路が動作して、
読み出し・書き込みを行うことができる。このように、
ＳＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与え
るだけで動作するため、こうした入力信号波形を生成す
る回路の構成も簡単化することが可能である。
【０００３】また、ＳＲＡＭはＤＲＡＭのようにメモリ
セルに記憶されたデータを保持し続けるためのリフレッ
シュが不要であることから、その取り扱いが容易である
とともに、リフレッシュを必要としないのでスタンバイ
状態におけるデータ保持電流が小さいという長所があ
る。こうしたこともあってＳＲＡＭは様々な用途に広く
用いられている。しかし、ＳＲＡＭは一般に１メモリセ
ル当たり６個のトランジスタを必要とするため、ＤＲＡ
Ｍに比べてどうしてもチップサイズが大きくなり、価格
がＤＲＡＭに比べて高くならざるを得ないという短所が
ある。
【０００４】一方、ＤＲＡＭはアドレスとして行アドレ
ス及び列アドレスを２回に分けて別々に与え，これらア
ドレスの取り込みタイミングを規定する信号としてＲＡ
Ｓ（行アドレスストローブ）信号およびＣＡＳ（列アド
レスストローブ）信号を必要とすること，定期的にメモ
リセルをリフレッシュするための制御回路が必要になる
ことから、ＳＲＡＭに比べてタイミング制御が複雑とな
ってしまう。
【０００５】また、ＤＲＡＭは外部からのアクセスが無
いときにもメモリセルのリフレッシュが必要となること
から消費電流が大きくなってしまうという問題もある。
とは言え、ＤＲＡＭのメモリセルはキャパシタ１個とト
ランジスタ１個で構成可能であるため、小さなチップサ
イズで大容量化を図ることは比較的容易である。したが
って、同じ記憶容量の半導体記憶装置を構成するのであ
ればＳＲＡＭよりもＤＲＡＭの方が安価になる。
【０００６】ところで、携帯電話などに代表される携帯
機器が採用している半導体記憶装置としてはこれまでの
ところＳＲＡＭが主流である。これは、これまでの携帯
電話には簡単な機能しか搭載されていなかったためそれ
ほど大容量の半導体記憶装置が必要とされなかったこ
と，ＤＲＡＭに比べてタイミング制御などの点でＳＲＡ
Ｍは扱いが容易であること，ＳＲＡＭはスタンバイ電流
が小さく低消費電力であるため、連続通話時間・連続待
ち受け時間をできる限り伸ばしたい携帯電話などに向い
ていることなどがその理由である。
【０００７】しかるに、ここのところ、非常に豊富な機
能を搭載した携帯電話が登場してきており、電子メール
の送受信機能や、各種のサイトにアクセスして近隣にあ
るレストランなどのタウン情報を取得するといった機能
も実現されている。のみならず、ごく最近の携帯電話で
はインターネット上のＷＥＢサーバにアクセスしてホー
ムページの内容を簡略化して表示するような機能も搭載
されてきており、将来的には現在のデスクトップ型パー
ソナルコンピュータと同様にインターネット上のホーム
ページ等へ自由にアクセスできるようになることも想定
される。
【０００８】こうした機能を実現するためには、従来の
携帯電話のように単純なテキスト表示を行っているだけ
では駄目であって、多様なマルチメディア情報をユーザ
へ提供するためのグラフィック表示が不可欠となる。そ
れには、公衆網などから受信した大量のデータを携帯電
話内の半導体記憶装置上に一時的に蓄えておく必要が生
じてくる。つまり、これからの携帯機器に搭載される半
導体記憶装置としてはＤＲＡＭのように大容量であるこ
とが必須条件であると考えられる。しかも、携帯機器は
小型かつ軽量であることが絶対条件であるため、半導体
記憶装置を大容量化しても機器そのものが大型化・重量
化することは避けねばならない。
【０００９】以上のように、携帯機器に搭載される半導
体記憶装置としては扱いの簡便さや消費電力を考えると
ＳＲＡＭが好ましいが、大容量化の観点からすればＤＲ
ＡＭが好ましいことになる。つまり、これからの携帯機
器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入
れた半導体記憶装置が最適であると言える。この種の半
導体記憶装置としては、ＤＲＡＭに採用されているもの
と同じメモリセルを使用しながら、外部から見たときに
ＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と
呼ばれるものが既に考えられてはいる。
【００１０】疑似ＳＲＡＭはＤＲＡＭのようにアドレス
を行アドレス，列アドレスに分けて別々に与える必要が
なく、またそのためにＲＡＳ，ＣＡＳのようなタイミン
グ信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡ
Ｍと同様にアドレスを一度に与えるだけで良く、クロッ
ク同期型の半導体記憶装置のクロックに相当するチップ
イネーブル信号をトリガにしてアドレスを内部に取り込
んで読み出し／書き込みを行っている。
【００１１】もっとも、疑似ＳＲＡＭは汎用のＳＲＡＭ
と完全な互換性を有しているとは限らず、その多くはメ
モリセルのリフレッシュを外部から制御するためのリフ
レッシュ制御用端子を具備しており、リフレッシュを疑
似ＳＲＡＭの外部で制御してやらねばならない。このた
め、疑似ＳＲＡＭの多くはＳＲＡＭと比べたときに扱い
が容易でなく、リフレッシュ制御のための余分な回路が
必要となってくるといった欠点がある。こうしたことか
ら、以下に紹介するように、疑似ＳＲＡＭの外部でリフ
レッシュを制御しなくて済むようにして、汎用ＳＲＡＭ
と全く同じ仕様で動作させるようにした疑似ＳＲＡＭも
考えられてきている。しかしこの種の疑似ＳＲＡＭにも
以下に述べるように様々な欠点がある。
【００１２】
【発明が解決しようとする課題】まず、第１の従来例と
して特開昭６１−５４９５号公報や特開昭６２−１８８
０９６号公報に開示された半導体記憶装置が挙げられ
る。前者の半導体記憶装置はリフレッシュ間隔を計時す
るためのリフレッシュタイマを内部に有しており、リフ
レッシュ間隔に相当する時間が経過した時点でリフレッ
シュスタート要求を発生させ、読み出し動作におけるビ
ット線対の増幅動作が完了した後に、リフレッシュアド
レスに対応するワード線を活性化させてセルフリフレッ
シュを行っている。こうすることで、半導体記憶装置の
外部からメモリセルのリフレッシュを制御しなくとも済
むようにしている。
【００１３】また、後者の半導体記憶装置は前者の半導
体記憶装置を実現するための動作タイミング制御回路に
ついてその詳細構成を具体的に開示したものであって、
基本的に前者の半導体記憶装置と同様のものである。次
に、第２の従来例として特開平６−３６５５７号公報に
開示された半導体記憶装置が挙げられる。この半導体記
憶装置も内部にリフレッシュ用のタイマを備えており、
所定のリフレッシュ時間が経過した時点でリフレッシュ
スタート要求を発生させて、読み出しが完了した後にセ
ルフリフレッシュを行うようにしている。
【００１４】しかしながら、第１の従来例や第２の従来
例では書き込みタイミングを決定する書き込みイネーブ
ル信号が如何なるタイミングで与えられるのかが全く考
慮されておらず、次のような問題を生じる可能性があ
る。すなわち、疑似ＳＲＡＭを汎用ＳＲＡＭと同じ仕様
で動作させようとした場合、書き込みイネーブル信号は
アドレスの変化に対して非同期に与えられることにな
る。また、リフレッシュスタート要求によるセルフリフ
レッシュも、アドレスの変化に対して非同期的に発生す
る。このため、書き込みイネーブル信号がリフレッシュ
スタート要求よりも遅れて入力されて例えばメモリサイ
クルの後半部分で有効化されたような場合、既にセルフ
リフレッシュが始まっていると、このセルフリフレッシ
ュが完了した後でなければ書き込みを行うことができな
い。
【００１５】しかしそうすると、セルフリフレッシュ後
に行われる書き込みが大幅に遅れてしまうことになる。
こうした事態を避けるにはセルフリフレッシュよりも書
き込みを優先させる必要がある。ところがそうしてしま
うと、リフレッシュスタート要求が発生した後に書き込
みが連続して発生するような場合にセルフリフレッシュ
の入り込む余地がなくなってしまい、事実上セルフリフ
レッシュが不可能になってしまう可能性がある。
【００１６】また、第１の従来例や第２の従来例ではア
ドレスにスキューが含まれる場合にアクセスが遅れてし
まうという問題もある。すなわち、アドレスにスキュー
が存在する場合にはどうしてもスキュー分だけワード線
の選択動作を遅らせてやる必要がある。というのも、疑
似ＳＲＡＭが採用しているＤＲＡＭのメモリセルは一般
に破壊読み出しであるため、あるワード線を活性化させ
てセンスアンプで読み出しを行ったときには、このワー
ド線に接続されている全てのメモリセルに元々記憶され
ていたデータを当該センスアンプからこれらメモリセル
へ書き戻してやる必要があるからである。
【００１７】このため、一旦読み出しを開始してしまう
とこれに対応する再書き込みが完了するまでは途中でワ
ード線を切り換えてしまう訳にはゆかない。ところが、
アドレスにスキューが含まれる場合にはアドレスの値が
変化したのと等価であるため、結果的に活性化されるワ
ード線が切り換えられてしまう。このため、複数のワー
ド線が同時に活性化されてしまい、これらワード線に接
続されているメモリセルのデータが同一のビット線上に
読み出されてしまって、メモリセルのデータが破壊され
てしまうことになる。
【００１８】こうした事態を防ぐには、上述したように
アドレスに含まれるスキュー分だけワード線を活性化す
るのを遅らせてやる必要がある。このため、読み出し後
にリフレッシュを行うと、特にスキューが大きい場合に
おいて、スキューのためにワード線の選択動作を遅らせ
た分だけリフレッシュの始まりも遅れてしまうほか、リ
フレッシュ後の読み出し動作等も遅れてしまうことにな
る。
【００１９】次に、第３の従来例として特開平４−２４
３０８７号公報に開示された半導体記憶装置が挙げられ
る。この従来例では疑似ＳＲＡＭ自身にリフレッシュタ
イマを持たせずに、疑似ＳＲＡＭの外部にタイマを設け
るようにしている。そして、リフレッシュ時間が経過し
た後に最初のアクセス要求があった時点で、疑似ＳＲＡ
Ｍの外部にてＯＥ（出力イネーブル）信号を作り出し、
このＯＥ信号に従ってリフレッシュを行ってから当該ア
クセス要求に対応する読み出し又は書き込みを行うよう
にしている。
【００２０】しかしながら、この第３の従来例のような
構成では消費電力が大きくなり過ぎてしまって、バッテ
リ駆動による長時間使用を前提とした携帯電話などの低
消費電力製品には適用することができないという問題が
ある。というのも、第３の従来例では、チップイネーブ
ル（ＣＥ）信号が有効になった時点で疑似ＳＲＡＭが外
部から入力されたアドレスをラッチして動作するように
なっている。つまり、第３の従来例では疑似ＳＲＡＭへ
アクセスする度にチップイネーブル信号を変化させる必
要があるため、実装基板上に配線されたチップイネーブ
ル信号のバス線の充放電電流によって消費電力が大きく
なってしまう。
【００２１】このほか、第４の従来例として特許第２５
２９６８０号公報（特開昭６３−２０６９９４号公報）
に開示されている半導体記憶装置が挙げられる。この従
来例では、外部からリフレッシュを制御するようにした
旧来の疑似ＳＲＡＭと同様の構成が開示されているほ
か、この疑似ＳＲＡＭの構成を流用しながらさらに改良
を加えた構成が示されている。
【００２２】前者の構成では、出力イネーブル信号が有
効になったことを受けてアドレス変化検出信号を生成
し、疑似ＳＲＡＭ内部で生成されたリフレッシュアドレ
スに従ってセルフリフレッシュを行ったのち、出力イネ
ーブル信号が無効になった時点で再びアドレス変化検出
信号を生成して、疑似ＳＲＡＭ外部から与えられた外部
アドレスについてもリフレッシュを行っている。しかし
ながら、出力イネーブル信号がリフレッシュ間隔毎に定
期的に発生するのであれば外部アドレスを対象とした後
者のリフレッシュは本来必要ではなく、外部アドレスに
ついてリフレッシュを行っている分だけ無駄に電力を消
費してしまっている。
【００２３】一方、後者の構成では、外部アドレスの変
化を捉えてアドレス変化検出信号を発生させ、このアド
レス変化検出信号を契機として疑似ＳＲＡＭ内部で生成
されたリフレッシュアドレスに対してリフレッシュを行
い、それから一定時間が経過した後に再びアドレス変化
検出信号を発生させて外部アドレスを対象とした通常の
読み出し・書き込みを行うようにしている。しかしこう
した構成では外部アドレスにスキューが含まれるときに
問題を生じることになる。
【００２４】すなわち、外部アドレスにスキューが含ま
れている場合には、アドレスの各ビットが互いに異なる
タイミングで変化するため、各タイミングについてアド
レス変化が検出されて、複数のアドレス変化検出信号が
生成される。このため、最初のアドレス変化検出信号で
リフレッシュが起動されるのは良いとしても、２番目以
降のアドレス変化検出信号によって本来はリフレッシュ
の完了後に行われるべき外部アドレスに対する通常のア
クセスが起動されてしまう。つまりこの場合、リフレッ
シュ中であるにも拘わらず外部アドレスに対するアクセ
ス要求が為されてしまう。このため、第１の従来例や第
２の従来例の説明で指摘したのと同じく、複数のワード
線が同時に活性化されてしまい、これらワード線に接続
されたメモリセルのデータが同一のビット線上に読み出
されてしまうため、メモリセルのデータが破壊されてし
まうことになる。
【００２５】以上のほかにも既存の疑似ＳＲＡＭには次
のような問題がある。すなわち、汎用ＳＲＡＭなどでは
内部の回路に対する電源の供給を停止して消費電力を極
めて小さくするスタンバイモードが設けられている場合
が多い。ところが、疑似ＳＲＡＭはメモリセルそのもの
がＤＲＡＭと同じであることからメモリセルに記憶され
ているデータを保持するためには常にリフレッシュを必
要とする。このため、ＳＲＡＭと同様に動作するとは言
いながら、従来の疑似ＳＲＡＭでは汎用ＳＲＡＭに採用
されているようなスタンバイモードが特に設けられてい
ない。
【００２６】しかしながら、疑似ＳＲＡＭを汎用ＳＲＡ
Ｍと同様の仕様で動作させる以上は、使い勝手の面から
しても汎用ＳＲＡＭのスタンバイモードと同等の低消費
電力モードを用意しておくことが望ましい。また、携帯
電話等における昨今の著しい機能向上を考慮すると、今
後は疑似ＳＲＡＭが様々な用途に適用されることが予想
される。
【００２７】このため、汎用ＳＲＡＭのように単にスタ
ンバイ状態に設定できるという制御だけでは不十分とな
ってくることが当然予想される。したがって、既存の汎
用ＳＲＡＭなどには無い疑似ＳＲＡＭ独自のスタンバイ
モードを先取りして提供してゆくことが必要となってく
る。それには、ユーザのニーズやアプリケーションに応
じてスタンバイ状態における消費電力をきめ細かく段階
的に制御できれば極めて有用であると考えられる。
【００２８】また、汎用ＤＲＡＭではリフレッシュを当
然の前提としているため、スタンバイという概念自体が
存在しないが、汎用ＤＲＡＭにおいても低消費電力の要
請は当然ながら存在している。したがって、スタンバイ
モードの概念を汎用ＤＲＡＭにも取り入れ、ユーザのニ
ーズやアプリケーションに応じてスタンバイ状態におけ
る消費電力をきめ細かく制御することで低消費電力化が
可能となれば、汎用ＤＲＡＭの新たな応用分野を開拓で
きるなどのメリットがあると考えられる。
【００２９】本発明は上記の点に鑑みてなされたもので
あり、その目的は、リフレッシュによって通常のアクセ
スが影響されたり書き込みの連続によってリフレッシュ
ができなくなったりする問題を生じず、また、アドレス
にスキューが含まれるような場合にもアクセス遅延が生
じたりメモリセルが破壊されたりといった不具合を生じ
ることがなく、しかも、汎用のＳＲＡＭ仕様で動作し大
容量化してもチップサイズが小さく低消費電力であって
なお且つ安価な半導体記憶装置を提供することにある。
また、本発明の目的は汎用ＳＲＡＭで採用されているの
と同等のスタンバイモードや既存の半導体記憶装置には
見られない独特の低消費電力モードを持った半導体記憶
装置を提供することにある。なお、ここで述べた以外の
本発明の目的については、後述する実施形態の説明から
明らかとなる。
【００３０】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、リフレッシュを必要とす
る複数のメモリセルを備えた半導体記憶装置において、
前記リフレッシュに必要となる装置内の各回路をスタン
バイ状態において動作させるかどうかが回路毎に規定さ
れた複数種類のモードの中から選択したモードに従っ
て、前記スタンバイ状態となったときに、前記リフレッ
シュに必要となる装置内の各回路を動作させ，あるい
は，それらの動作を停止させる動作制御手段を具備する
ことを特徴としている。また、請求項２記載の発明は、
請求項１記載の発明において、前記複数のメモリセルで
構成されるメモリセルアレイは、前記スタンバイ状態と
なったときに前記リフレッシュを行うかどうかが独立に
制御される複数のメモリセルエリアに分割されており、
前記動作制御手段は、前記メモリセルエリア及び該メモ
リセルエリアのリフレッシュに必要となる周辺回路から
なるメモリプレート毎にそれぞれ設定された前記モード
に応じて、前記メモリプレートの各々を動作させ，ある
いは，その動作を停止させることを特徴としている。
【００３１】また、請求項３記載の発明は、請求項２記
載の発明において、前記メモリプレートの各々は、該メ
モリプレートを構成する前記メモリセルエリアおよび前
記周辺回路に電源供給を行う電源手段をさらに備え、前
記動作制御手段は、前記メモリプレート毎に設定された
前記モードに応じて、前記メモリプレート毎に設けられ
た前記電源手段を動作させ，あるいは，その動作を停止
させることを特徴としている。また、請求項４記載の発
明は、請求項２記載の発明において、複数の前記メモリ
プレートに対して電源供給を行うために前記複数のメモ
リプレート間で共有された電源手段を備え、前記動作制
御手段は、前記メモリプレート毎に設定された前記モー
ドに応じて、前記電源手段から前記メモリプレートの各
々に電源を供給するかどうかを前記メモリプレート毎に
制御する複数のスイッチ手段を具備することを特徴とし
ている。
【００３２】また、請求項５記載の発明は、請求項２〜
４の何れかの項に記載の発明において、入力モード信号
に応答して、前記モードを前記メモリプレート毎に設定
するためのプログラム手段を具備することを特徴として
いる。また、請求項６記載の発明は、請求項５記載の発
明において、前記プログラム手段は、入力されたアドレ
スをもとに該アドレスに対応したメモリセルエリアを備
えたメモリプレートを特定し、前記入力モード信号によ
り指定されたモードを該特定されたメモリプレートに対
するモードとして設定することを特徴としている。
【００３３】また、請求項７記載の発明は、請求項１〜
６の何れかの項に記載の発明において、前記リフレッシ
ュに必要となる装置内の各回路は、前記リフレッシュの
制御を行うリフレッシュ制御手段と、前記リフレッシュ
制御手段および自身の電源手段を除いた所定の回路へ電
源供給を行う電源手段とを有し、前記動作制御手段は、
前記スタンバイ状態となったときに、前記リフレッシュ
制御手段及び前記電源手段の双方を動作させる第１のモ
ード，前記リフレッシュ制御手段の動作を停止させると
ともに前記電源手段を動作させる第２のモード，前記リ
フレッシュ制御手段及び前記電源手段の双方の動作を停
止させる第３のモードの中から選択されたモードに応じ
て、前記リフレッシュ制御手段及び前記電源手段を動作
させ，あるいは，その動作を停止させることを特徴とし
ている。
【００３４】また、請求項８記載の発明は、請求項７記
載の発明において、前記動作制御手段は、所定のアドレ
スに対してモード毎に予め決められたデータの書き込み
要求があったことに応答してモードの設定を行うことを
特徴としている。
【００３５】また、請求項９記載の発明は、メモリセル
のリフレッシュに必要となる各回路の動作を制御する制
御回路であって、前記各回路をスタンバイ状態において
動作させるかどうかが回路毎に規定された複数種類のモ
ードの中から選択したモードに従って、前記スタンバイ
状態となったときに、前記リフレッシュに必要となる各
回路を動作させ，あるいは，それらの動作を停止させる
ことを特徴としている。また、請求項１０記載の発明
は、請求項９記載の発明において、前記スタンバイ状態
となったときに前記リフレッシュを行うかどうかが独立
に制御されるメモリセルエリアと該メモリセルエリアの
リフレッシュに必要となる周辺回路とからなるメモリプ
レート毎に設定された前記モードに応じて、前記メモリ
プレートの各々を動作させ，あるいは，その動作を停止
させることを特徴としている。
【００３６】また、請求項１１記載の発明は、請求項１
０記載の発明において、前記メモリプレート毎に設定さ
れた前記モードに応じて、前記メモリセルエリアおよび
前記周辺回路に電源供給を行うために前記メモリプレー
ト毎に設けられた電源手段を動作させ，あるいは，その
動作を停止させることを特徴としている。また、請求項
１２記載の発明は、請求項１０記載の発明において、前
記メモリプレート毎に設定された前記モードに応じて、
複数の前記メモリプレートに対して電源供給を行うため
に前記複数のメモリプレート間で共有された電源手段か
ら前記メモリプレートの各々に電源を供給するかどうか
を制御する複数のスイッチ手段を具備することを特徴と
している。
【００３７】また、請求項１３記載の発明は、請求項１
０〜１２の何れかの項に記載の発明において、入力モー
ド信号に応答して、前記モードを前記メモリプレート毎
に設定するためのプログラム手段を具備することを特徴
としている。また、請求項１４記載の発明は、請求項１
３記載の発明において、前記プログラム手段は、入力さ
れたアドレスをもとに該アドレスに対応したメモリセル
エリアを備えたメモリプレートを特定し、前記入力モー
ド信号により指定されたモードを該特定されたメモリプ
レートに対するモードとして設定することを特徴として
いる。
【００３８】また、請求項１５記載の発明は、請求項９
〜１４の何れかの項に記載の発明において、前記スタン
バイ状態となったときに、前記リフレッシュの制御を行
うリフレッシュ制御手段と、前記リフレッシュ制御手段
および自身の電源手段を除いた所定の回路へ電源供給を
行う電源手段との双方を動作させる第１のモード，前記
リフレッシュ制御手段の動作を停止させるとともに前記
電源手段を動作させる第２のモード，前記リフレッシュ
制御手段及び前記電源手段の双方の動作を停止させる第
３のモードの中から選択したモードに応じて、前記リフ
レッシュ制御手段及び前記電源手段を動作させ，あるい
は，その動作を停止させることを特徴としている。ま
た、請求項１６記載の発明は、請求項１５記載の発明に
おいて、所定のアドレスに対してモード毎に予め決めら
れたデータの書き込み要求があったことに応答してモー
ドの設定を行うことを特徴としている。
【００３９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。ただし、本発明は以下に述べ
る実施形態に限定されるものではなく、例えば、これら
実施形態における構成要素同士を適宜組み合わせても良
い。
【００４０】〔第１実施形態〕図１は本実施形態による
半導体記憶装置の構成を示すブロック図である。同図に
おいて、アドレスAddressは半導体記憶装置の外部から
供給されるアクセスアドレスである。後述するメモリセ
ルアレイが行列状に配列されていることに対応して、ア
ドレスAddressは行アドレスおよび列アドレスを含んで
いる。アドレスバッファ１はこのアドレスAddressをバ
ッファリングして出力する。
【００４１】ラッチ２は、ラッチ制御信号ＬＣが“Ｌ”
レベルである間（つまり、ラッチ制御信号ＬＣが立ち下
がったときから次に立ち上がるまでの間）はアドレスバ
ッファ１から供給されているアドレスをそのまま内部ア
ドレスL_ADDとして出力する。また、ラッチ２はアドレ
スバッファ１から供給されているアドレスをラッチ制御
信号ＬＣの立ち上がりで取り込んでラッチ制御信号ＬＣ
が“Ｈ”レベルである間これを保持するとともに、保持
しているアドレスを内部アドレスL_ADDとして出力す
る。
【００４２】ＡＴＤ（Address Transition Detector；
アドレス変化検出）回路３はチップセレクト信号／ＣＳ
が有効（“Ｌ”レベル）な場合に、内部アドレスL_ADD
の何れか１ビットにでも変化があればアドレス変化検出
信号ＡＴＤにワンショットのパルス信号を出力する。ま
た、ＡＴＤ回路３はチップセレクト信号／ＣＳが有効化
された場合にも、アドレス変化検出信号ＡＴＤにワンシ
ョットパルスを発生させる。なお、チップセレクト信号
／ＣＳは図１に示した半導体記憶装置をアクセスする場
合に有効化される選択信号である。また、信号名の先頭
に付与した記号“／”はそれが負論理の信号であること
を意味する。
【００４３】ここで、チップセレクト信号／ＣＳについ
てさらに詳述する。チップセレクト信号／ＣＳは半導体
記憶装置（チップ）の選択／非選択を決定するための信
号であって、特に、複数の半導体記憶装置から構成され
るシステムにおいて、所望の半導体記憶装置を選択する
ために用いられる活性化信号である。以下の説明では、
チップの選択／非選択を決める活性化信号としてチップ
セレクト信号を用いるが、本発明で使用可能な活性化信
号はチップセレクト信号に限られるものではなく、これ
と同等の機能を持った信号であればどのような信号であ
っても良い。
【００４４】このため、チップセレクト信号に代えて例
えばチップイネーブル信号を用いることが考えられる。
ただし、いわゆるチップイネーブル信号の中には、既存
の疑似ＳＲＡＭにおけるチップイネーブル信号のよう
に、チップの活性化機能に加えてアドレスラッチタイミ
ング制御機能を有するものがある。すなわち、〔発明が
解決しようとする課題〕のところでも述べたように、既
存の疑似ＳＲＡＭでは、アドレス取り込みのタイミング
を制御するためにチップイネーブル信号をクロック信号
のように毎サイクル入力しているため、それによる消費
電力の増加が問題となっている。
【００４５】これに対して、本発明の半導体記憶装置
は、内部動作のトリガとなる信号をクロック信号のよう
に毎サイクル入力しなくとも動作可能であることを一つ
の特徴としている。こうしたことから、本発明でチップ
イネーブル信号を活性化信号として使用する場合には、
チップの活性化機能を持ち、なおかつ、アドレスラッチ
タイミング制御機能を持たない信号を使用することにな
る。
【００４６】リフレッシュ制御回路４はアドレスカウン
タ（リフレッシュカウンタ）及びリフレッシュタイマを
内蔵している。リフレッシュ制御回路４はこれらとアド
レス変化検出信号ＡＴＤ，書き込みイネーブル信号／Ｗ
Ｅを利用して半導体記憶装置内部のリフレッシュを制御
することで、リフレッシュアドレス及びリフレッシュタ
イミングを半導体記憶装置内部で自動的に発生させ、汎
用のＤＲＡＭにおけるセルフリフレッシュと同様のリフ
レッシュ動作を実現している。ここで、アドレスカウン
タはＤＲＡＭメモリセルをリフレッシュするためのリフ
レッシュアドレスR_ADDを順次生成する。なお、リフレ
ッシュアドレスR_ADDはアドレスAddressに含まれる行ア
ドレスと同じビット幅を持っている。
【００４７】また、リフレッシュタイマは半導体記憶装
置の外部から最後にアクセス要求があった時点からの経
過時間を計時し、その経過時間が所定のリフレッシュ時
間を越えた場合に、半導体記憶装置の内部でセルフリフ
レッシュを起動させるためのものである。そのために、
リフレッシュタイマはアドレス変化検出信号ＡＴＤが有
効となる度にリセットされて計時を再開するように構成
される。
【００４８】このほか、リフレッシュ制御回路４はリフ
レッシュタイミングを制御するためのリフレッシュ制御
信号ＲＥＦＡ，ＲＥＦＢを生成する。なお、これらリフ
レッシュ制御信号の意味については図２を参照して後述
するものとし、また、これらリフレッシュ制御信号の詳
細なタイミングについては動作説明で明らかにする。
【００４９】マルチプレクサ５（図中「ＭＵＸ」）はア
ドレス変化検出信号ＡＴＤ及び後述するリフレッシュ制
御信号ＲＥＦＢのレベルに応じて、アドレス変化検出信
号ＡＴＤが“Ｌ”レベルかつリフレッシュ制御信号ＲＥ
ＦＢが“Ｈ”レベルであれば内部アドレスL_ADDに含ま
れる行アドレス（煩雑であるため、単に「内部アドレス
L_ADD」という場合がある。）を選択してこれをアドレ
スM_ADDとして出力する。一方、アドレス変化検出信号
ＡＴＤが“Ｈ”レベルであるかまたはリフレッシュ制御
信号ＲＥＦＢが“Ｌ”レベルであれば、マルチプレクサ
５はリフレッシュアドレスR_ADDを選択してアドレスM_A
DDとして出力する。
【００５０】次に、メモリセルアレイ６は汎用のＤＲＡ
Ｍで用いられているのと同様のメモリセルアレイであっ
て、行方向，列方向にそれぞれワード線，ビット線（ま
たはビット線対；以下同じ）が走っており、汎用のＤＲ
ＡＭと同様の１トランジスタ１キャパシタから成るメモ
リセルがワード線及びビット線の交点の位置に行列状に
配置されて構成されている。
【００５１】ロウデコーダ７はロウイネーブル信号ＲＥ
が“Ｈ”レベルのときにアドレスM_ADDをデコードし、
このアドレスM_ADDで指定されたワード線を活性化させ
る。なお、ロウイネーブル信号ＲＥが“Ｌ”レベルであ
るとき、ロウデコーダ７は何れのワード線も活性化させ
ない。
【００５２】カラムデコーダ８はカラムイネーブル信号
ＣＥが“Ｈ”レベルとなっているときに内部アドレスL_
ADDに含まれる列アドレスをデコードし、この内部アド
レスL_ADDで指定されたビット線を選択するためのカラ
ム選択信号を生成する。なお、カラムイネーブル信号Ｃ
Ｅが“Ｌ”レベルであるとき、カラムデコーダ８はどの
ビット線に対応するカラム選択信号も生成することはな
い。
【００５３】センスアンプ・リセット回路９は図示を省
略したセンスアンプ，カラムスイッチ，プリチャージ回
路から構成されている。このうち、カラムスイッチはカ
ラムデコーダ８の出力するカラム選択信号で指定された
センスアンプとバスＷＲＢとの間を接続する。センスア
ンプはセンスアンプイネーブル信号ＳＥが“Ｈ”レベル
であるときに活性化されて、アドレスAddressで特定さ
れるメモリセルの接続されたビット線電位をセンス・増
幅してバスＷＲＢに出力し、あるいは、バスＷＲＢに供
給された書き込みデータをビット線経由でメモリセルに
書き込む。プリチャージ回路はプリチャージイネーブル
信号ＰＥが“Ｈ”レベルのときに活性化されて、ビット
線の電位を所定電位（例えば電源電位の１／２）にプリ
チャージする。
【００５４】Ｉ／Ｏ（入出力）バッファ１０は、制御信
号ＣＷＯのレベルに応じて同信号が“Ｈ”レベルであれ
ばバスＷＲＢ上の読み出しデータを出力バッファでバッ
ファリングしてバスＩ／Ｏから半導体記憶装置の外部に
出力する。また、Ｉ／Ｏバッファ１０は同信号が“Ｌ”
レベルであれば、出力バッファをフローティング状態と
して半導体記憶装置外部からバスＩ／Ｏに供給される書
き込みデータを入力バッファでバッファリングしてバス
ＷＲＢに送出する。つまり制御信号ＣＷＯが“Ｈ”レベ
ルであれば読み出し，“Ｌ”レベルであれば書き込みで
ある。
【００５５】次に、Ｒ／Ｗ（Read/Write）制御回路１１
はチップセレクト信号／ＣＳ，書き込みイネーブル信号
／ＷＥおよび出力イネーブル信号ＯＥに基づいて制御信
号ＣＷＯを生成する。ここで、本発明による半導体記憶
装置の仕様では、書き込みイネーブル信号／ＷＥの立ち
下がりエッジでデータの書き込み（取り込み）が開始
し、書き込みイネーブル信号／ＷＥの立ち上がりエッジ
でデータが確定し、書き込み（取り込み）が終了する。
なお、制御信号ＣＷＯの切換タイミングは動作説明に譲
る。
【００５６】ラッチ制御回路１２はアドレス変化検出信
号ＡＴＤ及びカラムイネーブル信号ＣＥに基づいて、ア
ドレスAddressのラッチタイミングを決める上述したラ
ッチ制御信号ＬＣを生成する。ロウ制御回路１３はリフ
レッシュ制御信号ＲＥＦＡ，リフレッシュ制御信号ＲＥ
ＦＢ，アドレス変化検出信号ＡＴＤ及び書き込みイネー
ブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ，
センスアンプイネーブル信号ＳＥ，プリチャージイネー
ブル信号ＰＥおよび制御信号ＣＣを生成する。カラム制
御回路１４はこの制御信号ＣＣに基づいてカラムイネー
ブル信号ＣＥを生成する。
【００５７】ブースト電源１５はメモリセルアレイ６内
のワード線に印加される昇圧電位をロウデコーダ７に供
給する電源である。また、基板電圧発生回路１６はメモ
リセルアレイ６の各メモリセルが形成されたウエルまた
は半導体基板に印加される基板電圧を発生させる回路で
ある。さらに、リファレンス電圧発生回路１７はメモリ
セルアレイ６，センスアンプ・リセット回路９内のセン
スアンプやプリチャージ回路・イコライズ回路が使用す
るリファレンス電圧（例えば電源電位の１／２＝１／２
Ｖｃｃ）を発生させる。このリファレンス電圧の用途は
主に次の３種類（〜）あるが、現在ではダミーセル
を設けないの使い方が主流である。
【００５８】 メモリセルを構成しているキャパシタ
の対極に印加される基準電圧（１／２Ｖｃｃ）。 ダミーセルを設ける場合に、メモリセルからビット
線対の一方のビット線上に読み出された電位とダミーセ
ルから他方のビット線上に読み出された電位（１／２Ｖ
ｃｃ）からメモリセルの保持データが“０”／“１”の
何れかであるかをセンスアンプが判定する際の参照電
位。 ダミーセルを設けない場合に、ビット線対のプリチ
ャージ・イコライズ電圧として使用される基準電圧。こ
の場合、一方のビット線にはメモリセルからの読み出し
電圧が現れ、他方のビット線はセンス動作の開始直前に
プリチャージ電圧（１／２Ｖｃｃ）に設定される。
【００５９】ここで、リフレッシュ制御回路４，ブース
ト電源１５，基板電圧発生回路１６及びリファレンス電
圧発生回路１７にはパワーダウン制御信号PowerDownが
供給されている。このパワーダウン制御信号PowerDown
は半導体記憶装置をパワーダウン状態（スタンバイ状
態）にするときのモードを半導体記憶装置の外部から指
定する信号である。リフレッシュ制御回路４，ブースト
電源１５，基板電圧発生回路１６およびリファレンス電
圧発生回路１７は、後述するように、パワーダウン制御
信号PowerDownに従ってそれぞれ自身に対する電源供給
を制御するようにしている。
【００６０】本実施形態ではメモリセル自体がＤＲＡＭ
と同様のものであるため、ＳＲＡＭのようにスタンバイ
状態において単純に半導体記憶装置内の回路各部への電
源供給を止めることはできない。スタンバイ状態であっ
てもメモリセルのデータを保持するために、リフレッシ
ュ動作に必要となる回路へ電源を供給し続ける必要があ
る。つまり、本実施形態の半導体記憶装置はスタンバイ
状態に関してはＳＲＡＭとの互換性を完全にとることは
できない。しかしながら、その分本実施形態では、スタ
ンバイ状態におけるモードを幾つか設けてＳＲＡＭとの
互換性をできる限りとるとともに、既存の半導体記憶装
置には存在しないようなモードも設けている。
【００６１】すなわち、本実施形態ではリフレッシュ制
御回路４，ブースト電源１５，基板電圧発生回路１６，
リファレンス電圧発生回路１７のうちの何れを動作させ
るかに応じて３種類のスタンバイモードを用意してあ
る。本明細書ではこれらのスタンバイモードを便宜上ス
タンバイモード１〜３と呼ぶことにする。スタンバイモ
ード１は４種類の回路全てに電源を供給するモード、ス
タンバイモード２は４種類の回路のうちリフレッシュ制
御回路４だけ電源供給を止めてこれ以外の３種類の回路
には電源を供給するモード、スタンバイモード３は４種
類の回路全てに対する電源供給を止めるモードである。
【００６２】なお以上のようなことから、パワーダウン
制御信号PowerDownを供給するための回路としては例え
ば、リフレッシュ制御回路４に電源を供給するための第
１の電源供給線と、ブースト電源１５，基板電圧発生回
路１６，リファレンス電圧発生回路１７に電源を供給す
るための第２の電源供給線で構成すれば良い。
【００６３】次に、各スタンバイモードについてさらに
詳述すると、スタンバイモード１は通常のＤＲＡＭと同
等の電源供給モードであって、３種類あるスタンバイモ
ードの中では最も消費電流が大きい。しかし、この場合
にはメモリセルのセルフリフレッシュに必要な全ての回
路へ電源が供給されたままになっている。このため、ス
タンバイ状態に移行する直前におけるメモリセルのデー
タが保持されているほか、半導体記憶装置をスタンバイ
状態からアクティブ状態へ移行させるまでの時間が３種
類のスタンバイモードの中では最も短い。なお、スタン
バイモード１に設定するには第１の電源供給線及び第２
の電源供給線の双方へ電源を供給すれば良い。
【００６４】一方、スタンバイモード２ではセルフリフ
レッシュに必要とされる回路に対して電源が供給されな
い。このため、スタンバイ状態においてメモリセルのデ
ータを保持しておくことはできないが、その分スタンバ
イモード１に比べて消費電流を低減させることができ
る。つまりこのスタンバイモードは、スタンバイ状態で
データを保持しておくという既成概念から発想の転換を
図ったものであって、スタンバイ状態からアクティブ状
態に移行したのちに、メモリセルアレイ全体に対して書
き込みを行える状態になってさえいれば良いことを前提
としている。したがって、アクティブ状態に復帰した時
点では、スタンバイ状態に移行した時点のメモリセルの
データは保持されていない。こうしたことから、スタン
バイモード２と次に述べるスタンバイモード３は半導体
記憶装置をバッファとして使用する場合などに適したモ
ードである。なお、スタンバイモード２に設定するに
は、第１の電源供給線に電源を供給しないようにしてリ
フレッシュ制御回路４への電源供給を停止させるように
する。
【００６５】他方、スタンバイモード３はブースト電
圧，基板電圧，リファレンス電圧を立ち上げる必要があ
るため、スタンバイ状態からアクティブ状態に移行する
までの時間が３種類あるスタンバイモードの中で最も長
くなるが、その分、スタンバイモードにおける消費電流
を最も小さくすることができる。なお、スタンバイモー
ド１〜３の何れの場合においても、上述した４種類以外
の回路については必要な回路だけに電源を供給すれば良
い。例えば、セルフリフレッシュを行うだけであれば、
アドレスバッファ１，ラッチ２，ＡＴＤ回路３，カラム
デコーダ８，Ｉ／Ｏバッファ１０，Ｒ／Ｗ制御回路１
１，ラッチ制御回路１２，カラム制御回路１４等は使わ
れないので電源供給を停止しても構わない。なお、スタ
ンバイモード３に設定するには、第１の電源供給線及び
第２の電源供給線の何れにも電源を供給しないようにし
て、リフレッシュ制御回路４，ブースト電源１５，基板
電圧発生回路１６，リファレンス電圧発生回路１７への
電源供給をすべて停止させるようにする。
【００６６】以上のようなスタンバイモードを設けるこ
とで、半導体記憶装置が適用される機器やその使用環境
などに応じて、スタンバイ状態におけるデータ保持の要
否，アクティブ状態への復帰時間，電流消費量などを半
導体記憶装置外部からきめ細かく制御できるようにな
る。なお、パワーダウン制御信号PowerDownは必須の機
能というわけではないことからこれを省略してしまって
も良く、そうすることで汎用のＳＲＡＭとＩ／Ｏピンの
互換性を完全に保つことが可能となる。
【００６７】次に、図２を参照して図１に示したＡＴＤ
回路３，ラッチ制御回路１２，ロウ制御回路１３及びカ
ラム制御回路１４の詳細回路構成について説明する。な
お、図２において図１に示したものと同じ構成要素およ
び信号名については同一の符号を付してある。
【００６８】まずＡＴＤ回路３について説明すると、イ
ンバータ３１はチップセレクト信号／ＣＳを反転させて
チップセレクト信号ＣＳを生成する。インバータ３２，
ディレイ回路３３およびナンドゲート（ＮＡＮＤ）３４
は、チップセレクト信号ＣＳの立ち上がりからインバー
タ３２及びディレイ回路３３で与えられる遅延時間と同
じ幅を持った負のワンショットパルスを生成する。
【００６９】次に、内部アドレスL_ADDiは図１に示す内
部アドレスL_ADDのうちの特定の１ビットである。ナン
ドゲート３５はチップセレクト信号ＣＳが有効であると
き、インバータ３６を通じてインバータ３７，ディレイ
回路３８及びナンドゲート３９から成る回路へ内部アド
レスL_ADDiを供給する。これにより、内部アドレスL_AD
Diの立ち上がりからインバータ３７及びディレイ回路３
８で与えられる遅延時間と同じ幅を持った負のワンショ
ットパルスを生成する。同様にして、インバータ４０，
ディレイ回路４１及びナンドゲート４２から成る回路
は、内部アドレスL_ADDiの立ち下がりからインバータ４
０及びディレイ回路４１で与えられる遅延時間と同じ幅
を持った負のワンショットパルスを生成する。
【００７０】ナンドゲート４３及びインバータ４４は、
チップセレクト信号ＣＳの立ち上がり，内部アドレスL_
ADDiの立ち上がり又は立ち下がりの何れかによって生成
されたワンショットパルスを合成して得られる正のワン
ショットパルスを出力する。ディレイ回路４５，ノア
（ＮＯＲ）ゲート４６及びインバータ４７は、インバー
タ４４から出力される個々のワンショットパルスのパル
ス幅をディレイ回路４５で与えられる遅延時間だけ延ば
すためのものである。そうして以上のような回路ブロッ
クが内部アドレスL_ADDのビット数分だけ設けられてい
る。オア（ＯＲ）ゲート４８は、内部アドレスL_ADDiの
全ビットについて生成されるワンショットパルスを合成
し、これをアドレス変化検出信号ＡＴＤとして出力す
る。
【００７１】このように、本実施形態では内部アドレス
L_ADDiの各ビットの変化からワンショットパルスをそれ
ぞれ生成するとともに、それらワンショットパルスの論
理和をとって合成するようにしている。このようにして
いるのは次のような理由によるものである。いま仮に、
アドレスAddressの何れかのビットが変化する度にアド
レス変化検出信号ＡＴＤにワンショットパルスを発生さ
せるようにすると、アドレスAddressにスキューが含ま
れているときに複数個のアドレス変化検出信号が生成さ
れてしまう。
【００７２】そうすると、〔発明が解決しようとする課
題〕のところでも説明したように、これらアドレス変化
検出信号ＡＴＤによって複数のワード線が同時に活性化
されてしまう。このため、複数のメモリセルに対して書
き込みが行われ，あるいは，複数のメモリセルからの読
み出しが同時に行われて再書き込みされるため、結果的
にメモリセルのデータが破壊されてしまう。
【００７３】そこで本実施形態では、アドレスAddress
の各ビットのうち最初に変化があったビットについてま
ずワンショットパルスを発生させ、この最初のワンショ
ットパルスが発生している期間中に他のビットに変化が
あった場合は、既に発生しているワンショットパルスと
新たに発生したワンショットパルスを合成するようにし
ている。こうすることで、アドレスAddressにスキュー
が含まれていても、ワンショットパルスのパルス幅がア
ドレスAddressに含まれるスキュー分だけ長くなるにと
どまり、１回分のアドレス変化で複数のワンショットパ
ルスが発生してしまうことはなくなる。このため、メモ
リセルのデータの破壊といった上述のような問題が生じ
る恐れもなくなる。
【００７４】なお、以上のようにするための条件として
は、アドレスAddressに含まれているスキューがアドレ
ス変化検出信号ＡＴＤのパルス幅の範囲内に収まるよう
に、ディレイ回路３３，３８，４１，４５などの遅延時
間を決定すれば良い。ちなみに、スキューが大きい場合
には発生するワンショットパルスのパルス幅をそれだけ
広くする必要がある。このため、アドレス変化検出信号
ＡＴＤが立ち下がるのがスキュー分だけ遅れてアクセス
タイムが大きくなることが懸念される。しかし、汎用Ｓ
ＲＡＭの仕様上、アクセスタイムはアドレスAddressが
確定した時点を基準とした値になっているため、アドレ
スAddressの各ビットのうち最後に変化したビットから
のアクセスタイムが保証されていさえいれば、動作遅れ
とはならない。
【００７５】また、動作説明の際に後述する通り、アド
レス変化検出信号ＡＴＤのワンショットパルスが発生し
ている間にリフレッシュが行われるため、このワンショ
ット信号のパルス幅は１ワード線分のリフレッシュを完
了させるのに必要な時間以上に設定しておくのが望まし
い。したがって、上述したスキューを考慮した条件に加
えてリフレッシュを考慮した条件も満足するようにディ
レイ回路３３，３８，４１，４５の遅延時間を決定すれ
ば良い。また、リフレッシュが完了した直後にアドレス
変化検出信号ＡＴＤのワンショットパルスを立ち下げる
ようにすれば、それに引き続いてアドレスAddressに対
する読み出し／書き込みのアクセスがなされることにな
る。
【００７６】次に、ロウ制御回路１３について説明する
と、インバータ３０はアドレス変化検出信号ＡＴＤを反
転させてアドレス変化検出信号／ＡＴＤを生成する。ま
た、ディレイ回路４９，ノアゲート５０，インバータ５
１，ディレイ回路５２，ナンドゲート５３，ナンドゲー
ト５４から成る回路は、書き込みイネーブル信号／ＷＥ
又はアドレス変化検出信号ＡＴＤをもとに、半導体記憶
装置外部から要求されたアクセスに必要となるロウイネ
ーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，カ
ラムイネーブル信号ＣＥ，プリチャージイネーブル信号
ＰＥ，ラッチ制御信号ＬＣを発生させるための回路であ
る。
【００７７】これらのうち、ディレイ回路４９，ノアゲ
ート５０，インバータ５１から成る回路は、内部アドレ
スL_ADDi又はチップセレクト信号／ＣＳの変化でアドレ
ス変化検出信号ＡＴＤが“Ｈ”レベルになる以前に書き
込みイネーブル信号／ＷＥが“Ｌ”レベルとなった場合
であっても、ロウイネーブル信号ＲＥ，センスアンプイ
ネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，プリチ
ャージイネーブル信号ＰＥ，ラッチ制御信号ＬＣにパル
スが順次発生してしまう不具合の無いようにするための
ものである。
【００７８】そのためには、アドレス変化検出信号ＡＴ
Ｄが立ち上がってインバータ３０からナンドゲート５４
へ“Ｌ”レベルが供給されたのちに、書き込みイネーブ
ル信号／ＷＥがノアゲート５０，インバータ５１，ナン
ドゲート５３を通じてナンドゲート５４へ供給されるよ
うにすれば良い。そこで、書き込みイネーブル信号／Ｗ
Ｅをディレイ回路４９で遅延させた信号と書き込みイネ
ーブル信号／ＷＥそのものをノアゲート５０，インバー
タ５１で論理和するとともに、ディレイ回路４９の遅延
時間を調整して上記不具合が起こらない程度に書き込み
イネーブル信号／ＷＥの立ち下がりを遅らせている。な
お、上記回路では、書き込みイネーブル信号／ＷＥの立
ち上がりに対応してインバータ５１の出力も立ち上がる
ようになっているため、書き込みイネーブル信号／ＷＥ
が“Ｈ”レベルとなったときに直ちにリセット動作へ移
行することが可能である。
【００７９】次に、ディレイ回路５２，ナンドゲート５
３，ナンドゲート５４から構成される回路は、書き込み
でない場合（つまり、書き込みイネーブル信号／ＷＥが
“Ｈ”レベルであってインバータ５１からナンドゲート
５３に“Ｈ”レベルが供給される場合）、アドレス変化
検出信号ＡＴＤの立ち下がりエッジからロウイネーブル
信号ＲＥにワンショットパルスを発生させる。また、こ
の回路はアドレス変化検出信号ＡＴＤが“Ｌ”レベルの
ときに書き込み要求がある間、ロウイネーブル信号Ｒ
Ｅ，センスアンプイネーブル信号ＳＥ，カラムイネーブ
ル信号ＣＥ，プリチャージイネーブル信号ＰＥ，ラッチ
制御信号ＬＣを“Ｈ”レベルに維持する働きもしてい
る。すなわち、アドレス変化検出信号ＡＴＤが“Ｌ”レ
ベルであれば、インバータ３０からナンドゲート５３及
びナンドゲート５４には“Ｈ”レベルが供給される。し
たがって、このときにインバータ５１から出力される書
き込みイネーブル信号／ＷＥが“Ｌ”レベルであれば、
ナンドゲート５３，ナンドゲート５４，ナンドゲート６
５を通じてロウイネーブル信号ＲＥが“Ｈ”レベルのま
まとなる。
【００８０】そして、ナンドゲート５４の出力はインバ
ータ５５〜５８で遅延されてから制御信号ＣＣとして出
力される。この制御信号ＣＣはカラム制御回路１４を構
成しているインバータ５９〜６１でさらに遅延されてカ
ラムイネーブル信号ＣＥとなる。また、ロウ制御回路１
３において、インバータ６２，ディレイ回路６３及びナ
ンドゲート６４からなる回路はリフレッシュに必要とな
るロウイネーブル信号ＲＥ，センスアンプイネーブル信
号ＳＥ，プリチャージイネーブル信号ＰＥを発生させる
ための回路である。すなわちこの回路は、リフレッシュ
制御信号ＲＥＦＡが“Ｈ”レベルの場合に、アドレス変
化検出信号ＡＴＤの立ち上がりからインバータ６２及び
ディレイ回路６３で与えられる遅延時間に相当するパル
ス幅を持った負のワンショットパルスを生成する。そし
て、ナンドゲート６５はリフレッシュ制御信号ＲＥＦ
Ｂ，ナンドゲート５４及びナンドゲート６４の出力を合
成し、これをロウイネーブル信号ＲＥとして出力する。
【００８１】なお、リフレッシュ制御信号ＲＥＦＡは半
導体記憶装置の外部からのアクセス要求に付随してリフ
レッシュを行うか否か制御するための信号である。すな
わち、同信号が“Ｈ”レベルであれば、当該アクセス要
求により生じるアドレス変化検出信号ＡＴＤの立ち上が
りでロウイネーブル信号ＲＥにワンショットパルスを発
生させてリフレッシュを起動する。これに対して同信号
が“Ｌ”レベルであれば、アドレス変化検出信号ＡＴＤ
にワンショットパルスが発生していても、ロウイネーブ
ル信号ＲＥにワンショットパルスを発生させることはな
い。
【００８２】ここで、本実施形態では、アドレス変化検
出信号ＡＴＤの発生をトリガとするリフレッシュ動作と
して以下の実現形態を前提に説明を行う。すなわち本実
施形態では、読み出し又は書き込みに伴うリフレッシュ
動作が連続する場合、これら各メモリサイクルでリフレ
ッシュを連続的に行ってゆくことで、メモリセル全体を
リフレッシュする。そして、全てのメモリセルをリフレ
ッシュした時点で、いったんリフレッシュを発生させな
い状態とする。その後、メモリセルのデータを保持でき
る限界の状態（セルホールドリミット）に近づいたとき
にこれを検出し、連続するメモリサイクルで継続的にリ
フレッシュを行ってゆく状態に再び移行する。
【００８３】リフレッシュ制御信号ＲＥＦＡを立ち下げ
る要因としては、外部からのアクセス要求に伴うリフレ
ッシュによって１リフレッシュサイクル分のリフレッシ
ュが完了したものの、次のリフレッシュサイクルのリフ
レッシュを起動するにはまだ時間がある場合、あるい
は、セルフリフレッシュを起動させたためにこれが完了
するまでは外部からのアクセス要求に伴うリフレッシュ
を行う必要がなくなった場合である。
【００８４】ここで、リフレッシュ制御信号ＲＥＦＡを
生成するには、リフレッシュ制御回路４内部にリフレッ
シュ制御信号ＲＥＦＡを保持するラッチ回路を設けて、
アドレス変化検出信号ＡＴＤ及びリフレッシュタイマの
出力信号によってこのラッチ回路のセット・リセットを
制御する構成などが考えられる。具体的には、リフレッ
シュ動作が必要になる（セルホールドリミットの）少し
前のタイミングをリフレッシュタイマで生成し、その出
力信号に基づいてリフレッシュ制御回路４の内部でラッ
チ回路のセット信号を生成してラッチ回路をセットし、
リフレッシュ制御信号ＲＥＦＡに"Ｈ"レベルを出力す
る。なお、セット信号を生成するタイミングはサイクル
タイムの最大値を目安にして決めるようにする。その
後、ロウ制御回路１３が、アドレス変化検出信号ＡＴ
Ｄ、または、リフレッシュ制御信号ＲＥＦＡに基づいて
発生するリフレッシュ制御信号ＲＥＦＢをトリガとし
て、ワード線単位でメモリセルのリフレッシュ動作を行
ってゆく。そして、全てのメモリセルのリフレッシュ動
作が行われたときに、リフレッシュ制御回路４内部でラ
ッチ回路のリセット信号を生成してラッチ回路をリセッ
トし、リフレッシュ制御信号ＲＥＦＡに"Ｌ"レベルを出
力する。
【００８５】なお、ラッチ回路のリセットは、最後のワ
ード線をリフレッシュするリフレッシュサイクルで、リ
フレッシュ動作の終わる時間に合わせて行えば良い。あ
るいは、リフレッシュ動作を完了させたときにロウ制御
回路１３がリフレッシュ動作完了信号を生成するように
し、リフレッシュ制御回路４がこのリフレッシュ動作完
了信号を最後のワード線に対するリフレッシュサイクル
で受け取ったときにラッチ回路をリセットするようにし
ても良い。ただし、後述する図７の場合を考慮して、リ
フレッシュ制御信号ＲＥＦＡを立ち上げたときから、こ
の立ち上がりののちに最初に行われるリフレッシュが終
了するときまでの間に、アドレス変化検出信号ＡＴＤが
発生する（図８を参照）か書き込みイネーブル信号／Ｗ
Ｅが入力される（図１０，図１１を参照）かしていなけ
れば、この最初のリフレッシュが終了した後にラッチ回
路をリセットする。
【００８６】一方、リフレッシュ制御信号ＲＥＦＢはセ
ルフリフレッシュのための信号である。すなわち、リフ
レッシュ制御信号ＲＥＦＢに負のワンショットパルスを
与えることで、ナンドゲート５４及びナンドゲート６４
の出力に関係なくロウイネーブル信号ＲＥへ強制的にワ
ンショットパルスを発生させてセルフリフレッシュを起
動することが可能である。
【００８７】ここで、リフレッシュ制御信号ＲＥＦＢを
生成するには、リフレッシュ制御信号ＲＥＦＡを遅延さ
せる遅延回路と負のワンショットパルスを発生させるパ
ルス発生回路とをリフレッシュ制御回路４内部に設け
て、パルス発生回路から負のワンショットパルスを発生
させるタイミングを遅延回路で遅延させたリフレッシュ
制御信号ＲＥＦＡとアドレス変化検出信号ＡＴＤとで制
御する構成などが考えられる。
【００８８】通常、リフレッシュ制御信号ＲＥＦＢは"
Ｈ"レベルとなっている。この状態でリフレッシュ制御
信号ＲＥＦＡが立ち上げられて"Ｈ"レベルとなった場合
に、このリフレッシュ制御信号ＲＥＦＡの立ち上がりを
遅延回路で所定時間遅延させ、この遅延の間にアドレス
変化検出信号ＡＴＤが発生しなかったときには、遅延さ
れたリフレッシュ制御信号ＲＥＦＡの立ち上がりでパル
ス発生回路を起動し、リフレッシュ制御信号ＲＥＦＢに
負のワンショットパルスを出力させる。
【００８９】上記所定時間の遅延は、アドレス変化検出
信号ＡＴＤを発生させるトリガが外部から与えられない
ためにメモリセルのリフレッシュに要求されるリミット
の時間になってしまうまでを計測するためのものであ
る。また、後述（図１１を参照）するように、上記遅延
の間に書き込みイネーブル信号／ＷＥが立ち下げられた
場合には書き込みを行ってからセルフリフレッシュを行
うため、この書き込みに要する時間も考慮に入れて、上
記リフレッシュ制御信号ＲＥＦＡを立ち上げるタイミン
グ及び上記所定時間の遅延を設定する。
【００９０】なお、本発明は上述したリフレッシュ動作
の実現形態に限定されるものではなく、例えば、メモリ
セルを所定本数のワード線毎（すなわち、１ワード線毎
あるいは複数ワード線毎）に一定周期でリフレッシュす
るような形態としても良い。この場合、リフレッシュ制
御信号ＲＥＦＢを発生させる回路構成は上述したものと
同じで良いが、リフレッシュ制御信号ＲＥＦＡを発生さ
せるための回路構成は例えば次のようになる。まず、リ
フレッシュタイマはリフレッシュを起動するためのトリ
ガ信号を一定周期で発生させる。次に、上記の場合と同
様にして、リフレッシュ制御回路４内部にラッチ回路を
設け、リフレッシュタイマの出力するトリガ信号に基づ
いて、リフレッシュ動作が必要になる少し前のタイミン
グで発生させたセット信号によりラッチ回路をセットし
てリフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルにする。
なお、この場合も、ラッチ回路をセットするタイミング
はサイクルタイムの最大値を目安にして決定する。
【００９１】その後、アドレス変化検出信号ＡＴＤまた
はリフレッシュ制御信号ＲＥＦＢを受けたロウ制御回路
１３がメモリセルに対するリフレッシュ動作を完了させ
るタイミングに合わせて、リフレッシュ制御回路４は発
生させたリセット信号でラッチ回路をリセットし、リフ
レッシュ制御信号ＲＥＦＡを"Ｌ"レベルとする。なお、
この場合のラッチ回路のリセットは、ラッチ回路をセッ
トしたときから一定時間遅れたタイミングで行えば良
い。あるいは、ロウ制御回路１３がリフレッシュ動作を
完了させたときにリフレッシュ動作完了信号を生成する
ようにして、リフレッシュ制御回路４がこのリフレッシ
ュ動作完了信号を受け取ったときにラッチ回路をリセッ
トしても良い。ちなみにこの形態では、アドレス変化検
出信号ＡＴＤをトリガとするリフレッシュ動作が終了す
ると、各メモリサイクルでリフレッシュ制御信号ＲＥＦ
Ａが立ち下がるようになる。このリフレッシュ制御信号
ＲＥＦＡの信号波形は、例えば図４に示されているリフ
レッシュサイクルのときの信号波形と同じものになる。
【００９２】次に、インバータ６６〜６９はロウイネー
ブル信号ＲＥを遅延させてセンスアンプイネーブル信号
ＳＥを生成する。また、インバータ７０，７１はインバ
ータ６８の出力をさらに遅延させることによって、ロウ
イネーブル信号ＲＥをインバータ５段分遅延させた負の
ワンショットパルスを生成する。インバータ７２，ディ
レイ回路７３，ナンドゲート７４及びインバータ７５か
らなる回路は、ロウイネーブル信号ＲＥをインバータ５
段分遅延させた信号の立ち上がりからインバータ７２及
びディレイ回路７３で与えられる遅延時間分のパルス幅
を持ったワンショットパルスを発生させ、これをプリチ
ャージイネーブル信号ＰＥとして出力する。つまり、プ
リチャージイネーブル信号ＰＥのワンショットパルスは
ロウイネーブル信号ＲＥの立ち下がりに対応して生じる
ことになる。
【００９３】次に、ラッチ制御回路１２において、イン
バータ７６，インバータ７７，ディレイ回路７８，ナン
ドゲート７９及びインバータ８０からなる回路は、カラ
ムイネーブル信号ＣＥの立ち下がりからインバータ７７
及びディレイ回路７８の遅延時間に相当する幅を持った
正のワンショットパルスを発生させる。ｎチャネルのト
ランジスタ８１は、インバータ８０からワンショットパ
ルスが供給されることでラッチ制御信号ＬＣを接地電位
に接続して“Ｌ”レベルとする。また、ループ状に接続
されたインバータ８２，８３はラッチ制御信号ＬＣを保
持するためのラッチ８４を構成しており、トランジスタ
８１がオンすることによってラッチ８４の保持する値が
“０”にリセットされる。
【００９４】また、インバータ８５，インバータ８６，
ディレイ回路８７，ナンドゲート８８及びインバータ８
９から成る回路は、アドレス変化検出信号ＡＴＤの立ち
下がりからインバータ８６及びディレイ回路８７の遅延
時間に相当する幅を持った正のワンショットパルスを発
生させる。ｎチャネルのトランジスタ９０は、インバー
タ８９からワンショットパルスが供給されることでイン
バータ８２の入力端子を接地電位に接続する。これによ
ってラッチ制御信号ＬＣが“Ｈ”レベルになるとともに
ラッチ８４の保持する値が“１”にセットされる。つま
り、ラッチ制御信号ＬＣはアドレス変化検出信号ＡＴＤ
の立ち下がりからカラムイネーブル信号ＣＥの立ち下が
り時点まで“Ｈ”レベルとなる信号である。
【００９５】次に、上記構成による半導体記憶装置の動
作を場合分けして順次説明する。〈リフレッシュを伴う
読み出し〉まず最初に図３のタイミングチャートを参照
しつつ、読み出しアドレスを順次変えてゆくことで読み
出しに伴ってリフレッシュが行われてゆく場合の動作に
ついて説明する。なお、図３では、アドレス変化検出信
号ＡＴＤの発生をトリガとしたリフレッシュ動作を各メ
モリサイクルで連続的に行うときのタイミングを示して
ある。このため、リフレッシュ制御信号ＲＥＦＡ，ＲＥ
ＦＢは何れも"Ｈ"レベルに固定されており、図３にはこ
れらの信号を特に示していない。また、この場合は読み
出しであることから書き込みイネーブル信号／ＷＥは"
Ｈ"レベルのままとなる。さらに、図３に示した「Rx_Wo
rd」はリフレッシュアドレスR_ADDに対応するワード線
のことであり、「Ax_Word」はアドレスAddressに対応す
るワード線のことである。また、同図では、図３に示し
たよりも以前からリフレッシュアドレスR_ADDの値が"Ｒ
１"になっているものとする。
【００９６】まず時刻ｔ１になると、アドレスAddress
がそれまでの値から“Ａ１”に変化を開始するとともに
チップセレクト信号／ＣＳが有効化される。このとき、
後述する説明から明らかなようにラッチ制御信号ＬＣは
“Ｌ”レベルになっている。そのため、アドレスAddres
sはアドレスバッファ１でバッファリングされ、ラッチ
２をスルーで通過して内部アドレスL_ADDとなってＡＴ
Ｄ回路３に供給される。もっとも、アドレスAddressに
はスキューが含まれる可能性があるため、汎用ＳＲＡＭ
の場合と同じくこの時点でアドレスAddressの値が確定
しているとは限らない。
【００９７】このため、時刻ｔ１でラッチ２にアドレス
の取り込みを行うことはできないが、この後にラッチ制
御信号ＬＣが“Ｈ”レベルとなるまでにはその値が“Ａ
１”に確定することから、そうなった時点でラッチ２に
取り込みを行うことになる。こうしたことから本実施形
態では、半導体記憶装置外部から供給されるアドレスAd
dressの値が確定していない待機期間をリフレッシュに
充てることにして、汎用ＳＲＡＭでは内部動作が行われ
ていない待機期間を有効利用するようにしている。
【００９８】次に、アドレスAddress（＝内部アドレスL
_ADD）が変化したことで、時刻ｔ２になるとＡＴＤ回路
３はアドレス変化検出信号ＡＴＤにワンショットパルス
を発生させる。アドレス変化検出信号ＡＴＤが立ち上が
ると、マルチプレクサ５はリフレッシュアドレスR_ADD
側を選択するようになり、時刻ｔ３でアドレスM_ADDの
値が“Ｒ１”となる。また、アドレス変化検出信号ＡＴ
Ｄが立ち上がったことで、ロウ制御回路１３は時刻ｔ４
からロウイネーブル信号ＲＥにワンショットパルスを発
生させるようになる。
【００９９】すると、ロウイネーブル信号ＲＥが立ち上
がったことで、ロウデコーダ７はアドレスM_ADDの値
“Ｒ１”をデコードし、時刻ｔ５になるとワード線Rx_W
ordを活性化させる。その結果、メモリセルアレイ６で
はワード線Rx_Wordに接続されたメモリセルの保持デー
タがビット線上の電位として現れるようになる。一方、
ロウイネーブル信号ＲＥにワンショットパルスが発生し
たことで、時刻ｔ６になるとセンスアンプイネーブル信
号ＳＥにもワンショットパルスが生成される。これによ
り、センスアンプ・リセット回路９内のセンスアンプが
活性化され、ワード線Rx_Wordに接続された各メモリセ
ルのリフレッシュが行われる。なお、リフレッシュ自体
はＤＲＡＭで行われているものと全く同じであって周知
の技術事項であるため、ここでは詳しく説明することは
しない。
【０１００】この後、時刻ｔ７でロウイネーブル信号Ｒ
Ｅに発生したワンショットパルスが立ち下がるとロウデ
コーダ７がワード線Rx_Wordを非活性化させるため、時
刻ｔ８でワード線Rx_Wordが非活性化される。またロウ
制御回路１３は時刻ｔ９になると、先の時刻ｔ７でロウ
イネーブル信号ＲＥが立ち下がったことを受けてセンス
アンプイネーブル信号ＳＥを立ち下げる。このため、リ
フレッシュを終えたセンスアンプ・リセット回路９内の
センスアンプが非活性化される。また、ロウ制御回路１
３はロウイネーブル信号ＲＥの立ち下がりを受けて時刻
ｔ１０でプリチャージイネーブル信号ＰＥにワンショッ
トパルスを発生させる。
【０１０１】これにより、センスアンプ・リセット回路
９内のプリチャージ回路は次のアクセスに備えてビット
線をプリチャージする。なお、リフレッシュの過程では
メモリセルのデータを半導体記憶装置外部へ出力する必
要がないことから、読み出しの場合とは異なって、ロウ
イネーブル信号ＲＥにワンショットパルスが生成されて
もカラムイネーブル信号ＣＥにはワンショットパルスを
発生させないようにしている。このため、カラムデコー
ダ８はカラム選択信号を何れも非活性状態のままとし、
図示したように例えばカラム選択信号Ｙｊ（Ａｘ）は
“Ｌ”レベルのままとなる。
【０１０２】次に、時刻ｔ１１でアドレス変化検出信号
ＡＴＤのワンショットパルスが立ち下がると、図３には
示していないが出力イネーブル信号ＯＥが有効になる。
そこで、Ｒ／Ｗ制御回路１１はメモリセルからの読み出
しに備えて制御信号ＣＷＯを“Ｈ”レベルにする。ま
た、Ｉ／Ｏバッファ１０はバスＷＲＢを介してセンスア
ンプ・リセット回路９が出力するデータをバスＩ／Ｏへ
送出するようになる。もっとも、この時点ではまだバス
ＷＲＢ上のデータは確定していない。さらに、アドレス
変化検出信号ＡＴＤが立ち下がったことを受けて、リフ
レッシュ制御回路４は時刻ｔ１２になった時点でリフレ
ッシュアドレスR_ADDを更新してその値を“Ｒ１＋１”
にする。
【０１０３】なお、先にリフレッシュアドレスR_ADDの
値が“Ｒ１”であることを想定していたが、この値もい
ま説明したのと同様にアドレス変化検出信号ＡＴＤの立
ち下がりを契機としてリセット時のデータ“０”から順
次更新されてきたものである。また、アドレス変化検出
信号ＡＴＤの立ち下がりを受け、同じ時刻ｔ１２におい
てマルチプレクサ５は内部アドレスL_ADD側を選択する
ようになる。この時点になると上述したようにアドレス
Addressの値が確定しているため、その値“Ａ１”がア
ドレスM_ADDとして出力されるようになる。
【０１０４】次に、時刻ｔ１３になると、先の時刻ｔ７
におけるロウイネーブル信号ＲＥの立ち下がりに対応し
て、プリチャージイネーブル信号ＰＥのワンショットパ
ルスが立ち下がってセンスアンプ・リセット回路９内の
プリチャージ回路がプリチャージを終了させる。一方、
先の時刻ｔ１１でアドレス変化検出信号ＡＴＤが立ち下
がったことを受けて、ラッチ制御回路１２は時刻ｔ１４
になるとラッチ制御信号ＬＣを立ち上げる。そのため、
これ以後はアドレスAddressが変化しても、ラッチ制御
信号ＬＣが再び立ち下がるまでの間、ラッチ２は内部ア
ドレスL_ADD（したがってアドレスM_ADD）の値を保持す
るようになる。
【０１０５】同様にして、アドレス変化検出信号ＡＴＤ
の立ち下がりを受けて、ロウ制御回路１３は時刻ｔ１５
でロウイネーブル信号ＲＥにワンショットパルスを発生
させる。これにより、ロウデコーダ７は時刻ｔ１６で今
度はアドレス“Ａ１”に対応するワード線Ax_Wordを活
性化させ、それによって当該ワード線に接続されたメモ
リセルの保持データがビット線上の電位として現れるよ
うになる。次に、ロウイネーブル信号ＲＥの立ち上がり
に対応して、ロウ制御回路１３は時刻ｔ１７でセンスア
ンプイネーブル信号ＳＥにワンショットパルスを発生さ
せる。このため、センスアンプ・リセット回路９内のセ
ンスアンプはワード線Ax_Wordに接続された各メモリセ
ルのデータをセンスして、ビット線上の電位を“０”／
“１”の論理レベル（即ち、接地電位または電源電位）
まで増幅する。
【０１０６】また、ロウイネーブル信号ＲＥのワンショ
ットパルスに対応するように、ロウ制御回路１３は制御
信号ＣＣにワンショットパルスを発生させてカラム制御
回路１４に出力する。カラム制御回路１４は制御信号Ｃ
Ｃに基づいて時刻ｔ１８でカラムイネーブル信号ＣＥに
ワンショットパルスを発生させる。こうしてカラムイネ
ーブル信号ＣＥが“Ｈ”レベルとなると、カラムデコー
ダ８は内部アドレスL_ADDに含まれた列アドレスをデコ
ードし、時刻ｔ１９で当該列アドレスに対応するカラム
選択信号〔図３に示したＹｊ（Ａｘ）を参照〕にワンシ
ョットパルスを発生させる。この結果、センスアンプ・
リセット回路９内のセンスアンプのうち、当該列アドレ
スに対応するセンスアンプの出力が選択されてバスＷＲ
Ｂに接続される。
【０１０７】次に、時刻ｔ２０になるとロウ制御回路１
３はロウイネーブル信号ＲＥを立ち下げることから、ロ
ウデコーダ７は時刻ｔ２１でワード線AX_Wordを非活性
化させる。また、時刻ｔ２２になると先に選択されたセ
ンスアンプのセンス結果がバスＷＲＢ上に現れるように
なる。また同時刻では、先にロウイネーブル信号ＲＥが
立ち下がったことに対応して、ロウ制御回路１３はセン
スアンプイネーブル信号ＳＥを立ち下げてセンスアンプ
・リセット回路９内のセンスアンプによるセンス動作を
終了させる。
【０１０８】また、先にロウイネーブル信号ＲＥが立ち
下がったことに対応してロウ制御回路１３が制御信号Ｃ
Ｃを立ち下げると、カラム制御回路１４はカラムイネー
ブル信号ＣＥを立ち下げる。このため、カラムデコーダ
８は時刻ｔ２３でカラム選択信号〔図中のＹｊ（Ａ
ｘ）〕を無効化する結果、選択されていたセンスアンプ
・リセット回路９内のセンスアンプとバスＷＲＢの間が
切り離される。また、ほぼ同じ時刻において、Ｉ／Ｏバ
ッファ１０はバスＷＲＢ上に読み出されたメモリセルの
データＤｏｕｔ（Ａ１）をバスＩ／Ｏ経由で半導体記憶
装置外部に出力する。
【０１０９】次に、時刻ｔ２４になると、ロウ制御回路
１３は先にロウイネーブル信号ＲＥが立ち下がったこと
に対応してプリチャージイネーブル信号ＰＥを立ち上
げ、次のアクセスに備えてビット線を再びプリチャージ
する。また同時刻において、ラッチ制御回路１２はカラ
ムイネーブル信号ＣＥが立ち下がったことを受けてラッ
チ制御信号ＬＣを“Ｌ”レベルにする。次いで時刻ｔ２
５になると、ロウ制御回路１３は先の時刻ｔ２０でロウ
イネーブル信号ＲＥが立ち下がったことに対応するよう
に、時刻ｔ２５でプリチャージイネーブル信号ＰＥを立
ち下げる。このため、センスアンプ・リセット回路９内
のプリチャージ回路はビット線のプリチャージを終了さ
せる。
【０１１０】これ以後の動作は上述した時刻ｔ１〜ｔ２
５における動作と全く同様であって、時間Tcycleを単位
としたサイクル動作が繰り返し行われる。すなわち、ア
ドレスAddressとして“Ａ２”が与えられると、アドレ
スAddressの変化に対応してアドレス変化検出信号ＡＴ
Ｄにワンショットパルスが出力され、アドレス“Ｒ１＋
１”についてリフレッシュが行われたのち、リフレッシ
ュアドレスが“Ｒ１＋２”に更新されるとともに、アド
レス“Ａ２”に対応するメモリセルが読み出されてデー
タＤｏｕｔ（Ａ２）がバスＩ／Ｏを通じて外部に出力さ
れる。
【０１１１】その後、アドレスAddressとして“Ａ３”
が与えられると、アドレスAddressの変化に対応してア
ドレス変化検出信号ＡＴＤとしてワンショットパルスが
出力され、アドレス“Ｒ１＋２”のリフレッシュが行わ
れたのち、リフレッシュアドレスが“Ｒ１＋３”に更新
されるとともに、アドレス“Ａ３”に対応するメモリセ
ルが読み出されてデータＤｏｕｔ（Ａ３）がバスＩ／Ｏ
を通じて外部に出力される。
【０１１２】以上のように本実施形態では、アドレスAd
dressが変化したときに、内部のアドレスカウンタで決
まるリフレッシュアドレスに対してリフレッシュを先行
実施してからアドレスAddressについて通常のアクセス
を行っている。これは、この後に説明する書き込み時の
場合を考慮に入れているためである。すなわち、非同期
型の汎用のＳＲＡＭでは書き込みイネーブル信号／ＷＥ
がアドレスAddressの変化に対して遅れて非同期的に有
効となる。
【０１１３】このため、第１の従来例や第２の従来例な
どのように通常のアクセスを処理してからリフレッシュ
を行う構成によると、書き込みイネーブル信号／ＷＥが
早いタイミングで有効化されるのであれば、書き込みが
完了してからリフレッシュが開始されるので特に問題は
ない。しかるに、書き込みイネーブル信号／ＷＥがさら
に遅れて有効化された場合には、書き込み動作とリフレ
ッシュ動作が重なってしまうことがある。そこで、こう
した場合にはリフレッシュが完了するまで書き込みを遅
らせなければならないが、そのようにすることでタイミ
ング制御が複雑化して回路規模が増大する上、論理設計
もそれだけ困難になってしまう。したがって、所定の時
間Tcycle内にリフレッシュと書き込みを完了させるため
には、書き込みよりもリフレッシュを先に行う構成にす
べきであって、それによって回路規模を縮減できるとと
もに論理設計自体も簡単になる。
【０１１４】〈リフレッシュを伴わない読み出し〉次
に、リフレッシュ制御回路４内のリフレッシュタイマで
リフレッシュを制御する場合の動作例を図４のタイミン
グチャートに示す。同図では、アドレス変化検出信号Ａ
ＴＤの発生をトリガとしたリフレッシュ動作を各メモリ
サイクルで連続的に行う状態から、こうしたリフレッシ
ュ動作を行わない状態へ移行する切り替わりのタイミン
グを示してある。このため、図３ではリフレッシュ制御
信号ＲＥＦＡが"Ｈ"レベルのままであったのに対して、
図４では１リフレッシュサイクル分のリフレッシュが完
了した時刻ｔ１２〜ｔ１４の間でリフレッシュ制御回路
４内のラッチ回路をリセットしてリフレッシュ制御信号
ＲＥＦＡを立ち下げている。なお、１リフレッシュサイ
クル分のリフレッシュとは全てのワード線について１回
ずつリフレッシュすることを指すものとする。ちなみ
に、リフレッシュ制御信号ＲＥＦＢは図３の場合と同様
に"Ｈ"レベルのままとしている。
【０１１５】メモリセルアレイの構成や容量にも依存す
るが、１リフレッシュサイクル分のリフレッシュは数ｍ
ｓ〜数十ｍｓ程度の所定時間内で実施すれば良く、アド
レスAddressが変化する度に必ずリフレッシュを行わな
ければならないわけではない。したがって、図３に示し
たように外部からのアクセスに伴ってリフレッシュを行
ってゆくことで１リフレッシュサイクル分のリフレッシ
ュを実施したのであれば、次のリフレッシュサイクルの
リフレッシュを開始するまでは、リフレッシュ制御信号
ＲＥＦＡを立ち下げてリフレッシュを停止させている。
こうすることで、余分なリフレッシュが行われなくなっ
て消費電力を削減することができる。
【０１１６】以上から分かるように、図４の場合はアド
レス“Ｒ１”に対するリフレッシュによって１リフレッ
シュサイクル分のリフレッシュが完了した場合につい
て、その前後におけるタイミング波形を示したものであ
る。リフレッシュ制御信号ＲＥＦＡが“Ｌ”レベルにな
ることで、ロウ制御回路１３はアドレス変化検出信号Ａ
ＴＤが立ち上がってもロウイネーブル信号ＲＥにワンシ
ョットパルスを発生させないようになる。このため、ロ
ウ制御回路１３はロウイネーブル信号ＲＥに対応したセ
ンスアンプイネーブル信号ＳＥ及びプリチャージイネー
ブル信号ＰＥも発生させないようになる。
【０１１７】また、ロウデコーダ７はワード線Rx_Word
を活性化させないようになるため、結局、ワード線Rx_W
ordを対象としたリフレッシュは行われなくなる。この
ほか、リフレッシュ制御回路４内のアドレスカウンタ
は、リフレッシュ制御信号ＲＥＦＡが“Ｌ”レベルとな
ったことでカウント動作を停止させるため、リフレッシ
ュアドレスR_ADDの値は時刻ｔ１２で更新された値“Ｒ
１＋１”のままになる。また、アドレスM_ADDについて
もリフレッシュアドレスR_ADD側が選択されているとき
にその値は“Ｒ１＋１”のままとなる。この後、次のリ
フレッシュサイクルのリフレッシュを開始させる場合に
はリフレッシュ制御回路４がリフレッシュ制御信号ＲＥ
ＦＡを“Ｈ”レベルに戻すため、図３に示したような動
作が再び行われるようになる。
【０１１８】なお、こうしてリフレッシュ動作が再開さ
れたときにもリフレッシュカウンタはリセットされず、
それまでリフレッシュカウンタに保持されている値に対
してインクリメント動作が行われる。つまり、例えばセ
ルフリフレッシュ動作がリフレッシュサイクル（すなわ
ち、全ワード線をリフレッシュするサイクル）途中で中
断してもリフレッシュカウンタがリセットされることは
なく、次のリフレッシュ（読み出し又は書き込みのノー
マルアクセスに伴うリフレッシュ，セルフリフレッシュ
のいずれであっても良い。）動作が再開されたときに、
リフレッシュカウンタに残っている値がインクリメント
される。
【０１１９】〈リフレッシュを伴う書き込み〉次に、図
５に示すタイミングチャートを参照しながら書き込みに
伴ってリフレッシュを行う場合の動作について説明す
る。なお、図３の場合と同じくこの場合もリフレッシュ
制御信号ＲＥＦＡ，ＲＥＦＢが何れも“Ｈ”レベルに固
定されているため、図５ではこれらの信号を特に示して
いない。また、図５は図３に示した読み出しの代わりに
これを書き込みとしたものであって、図３に示した動作
を基本としている。このため、図５に示した時刻ｔ３１
〜ｔ３８における動作は以下の点を除いて図３に示した
時刻ｔ１〜ｔ２５における動作と同じものである。
【０１２０】上述したように、書き込みイネーブル信号
／ＷＥはアドレスAddressの変化とは関係なくメモリサ
イクル内で非同期に入力される。そこで、ここではリフ
レッシュが完了した後の時刻ｔ３２になって書き込みデ
ータに“Ｄｉｎ（Ａ１）”が供給されてバスＩ／Ｏに載
せられるとともに、時刻ｔ３３で書き込みイネーブル信
号／ＷＥが立ち下がることを想定する。そして、書き込
みイネーブル信号／ＷＥに負のパルスが入力されてそれ
が時刻ｔ３３で立ち下がると、ロウ制御回路１３はこの
書き込みイネーブル信号／ＷＥを遅延させかつ反転さ
せ、ロウイネーブル信号ＲＥとして出力する。
【０１２１】もっともこの場合は、図３と同じくアドレ
ス変化検出信号ＡＴＤの立ち下がりでもロウイネーブル
信号ＲＥにワンショットパルスが生成されるため、両者
が合成されてロウイネーブル信号ＲＥにワンショットパ
ルスが出力されることになる。こうしてロウイネーブル
信号ＲＥにワンショットパルスが生成されると、図３の
場合と同様にしてアドレス“Ａ１”に対応するワード線
“Ax_Word”が活性化される。またこれと同時に、セン
スアンプイネーブル信号ＳＥ，カラムイネーブル信号Ｃ
Ｅ，カラム選択信号Ｙｊ（Ａｘ），プリチャージイネー
ブル信号ＰＥには順次ワンショットパルスが生成されて
ゆく。
【０１２２】一方、書き込みイネーブル信号／ＷＥが有
効になることによって、Ｒ／Ｗ制御回路１１は時刻ｔ３
４で制御信号ＣＷＯを立ち下げる。その結果、Ｉ／Ｏバ
ッファ１０はバスＩ／Ｏ上の書き込みデータをバスＷＲ
Ｂ側に送出するようになり、時刻ｔ３５になった時点で
バスＷＲＢ上のデータに変化が生じてくる。この後の時
刻ｔ３６でカラム選択信号Ｙｊ（Ａｘ）が“Ｈ”レベル
になると、アドレスAddressで指定されたメモリセルに
対して書き込みが行われる。また、書き込みが完了した
後には先の場合と同様にビット線がプリチャージされ
る。
【０１２３】その後、時刻ｔ３７になって書き込みイネ
ーブル信号／ＷＥが立ち上がると書き込みデータが確定
し、その後にロウ制御回路１３がロウイネーブル信号Ｒ
Ｅを立ち下げる。また、ロウイネーブル信号ＲＥが立ち
下がることで、図３においてアドレス変化検出信号ＡＴ
Ｄが立ち下がったときと同様に、センスアンプイネーブ
ル信号ＳＥ，カラムイネーブル信号ＣＥ，カラム選択信
号Ｙｊ（Ａｘ），プリチャージイネーブル信号ＰＥが時
刻ｔ３８までに順次立ち下がってゆく。また、Ｒ／Ｗ制
御回路１１は先の時刻ｔ３７で書き込みイネーブル信号
／ＷＥが立ち上がったことを受けて、時刻ｔ３９になっ
た時点で制御信号ＣＷＯを立ち上げる。
【０１２４】この後はアドレス“Ａ２”からの読み出し
が行われるが、この動作は図３で説明したアドレス“Ａ
２”からの読み出しのときと全く同じである。この読み
出しに引き続いてアドレス“Ａ３”に対する書き込みが
実施されることになる。この場合の時刻ｔ４１〜ｔ４８
における動作もいま説明したアドレス“Ａ１”に対する
書き込みに準じたものとなる。しかしこの場合には、書
き込みイネーブル信号／ＷＥがアドレス“Ａ１”に対す
る書き込みのときよりも早いタイミングで入力されてい
る。つまり、この場合はリフレッシュ中に書き込みイネ
ーブル信号／ＷＥが立ち下がるタイミングであって、上
述した書き込みに比べて一部の動作に相違が生じてく
る。
【０１２５】すなわちこの場合、リフレッシュ中の時刻
ｔ４２で書き込みイネーブル信号／ＷＥが立ち下がると
ともに、時刻ｔ４３でバスＩ／Ｏ上に書き込みデータで
ある“Ｄｉｎ（Ａ３）”が供給される。その後、Ｒ／Ｗ
制御回路１１が書き込みイネーブル信号／ＷＥの立ち下
がりに対応させて時刻ｔ４４で制御信号ＣＷＯを立ち下
げる。その結果、時刻ｔ４５になるとデータ“Ｄｉｎ
（Ａ３）”がＩ／Ｏバッファ１０からバスＷＲＢ上に送
出されるようになる。この時点ではワード線Ax_Word，
カラムイネーブル信号ＣＥ，カラム選択信号Ｙｊ（Ａ
ｘ）は何れも活性化されていないことから、メモリセル
に書き込みが為されることはない。
【０１２６】もっとも、本実施形態の半導体記憶装置も
汎用のＳＲＡＭと同様に、書き込みイネーブル信号／Ｗ
Ｅが入力されてから書き込みデータを取り込み可能な期
間が仕様上決められている。したがって、リフレッシュ
が終了して実際にメモリセルへ書き込みを行う時点で書
き込みデータを取り込もうとしても、その時には書き込
みデータの値が保証されていない可能性がある。そこで
本実施形態では、書き込みイネーブル信号／ＷＥがリフ
レッシュ中に有効となっている間に書き込みデータをバ
スＷＲＢ上に取り込んでおき、リフレッシュが完了した
のちにバスＷＲＢからアドレスAddressのメモリセルに
対して書き込みを行う。
【０１２７】つまり、バスＷＲＢ上の書き込みデータは
“０”／“１”の論理レベル（即ち、接地電位または電
源電位）になっているため、この後にワード線Ax_Wor
d，センスアンプイネーブル信号ＳＥ，カラムイネーブ
ル信号ＣＥおよびカラム選択信号Ｙｊ（Ａｘ）を順次活
性化させれば、バスＷＲＢからメモリセルへ書き込みを
行うことができる。そして、この後はアドレス“Ａ１”
に対する書き込みの場合と同様であって、アドレス変化
検出信号ＡＴＤの立ち下がりからロウイネーブル信号Ｒ
Ｅのワンショットパルスを生成すれば、アドレス“Ａ
３”への書き込みおよびこれに続くビット線のプリチャ
ージが行われる。
【０１２８】なお、この過程において時刻ｔ４６で書き
込みイネーブル信号／ＷＥが立ち上がり、これを受けて
Ｒ／Ｗ制御回路１１が時刻ｔ４７で制御信号ＣＷＯを立
ち上げる。また、時刻ｔ４２で書き込みイネーブル信号
／ＷＥが立ち下がった時点では既にアドレス変化検出信
号ＡＴＤが“Ｈ”レベルとなっているため、ロウイネー
ブル信号ＲＥはすぐには生成されずに、アドレス変化検
出信号ＡＴＤが“Ｌ”レベルとなってからロウ制御回路
１３内で遅延されてロウイネーブル信号ＲＥとして出力
される。もっともこの場合もアドレス“Ａ１”の書き込
みのときと同じく、アドレス変化検出信号ＡＴＤの立ち
下がりでもロウイネーブル信号ＲＥにワンショットパル
スが生成されるため、両者を合成したものがロウイネー
ブル信号ＲＥとして出力されることになる。
【０１２９】〈リフレッシュを伴わない書き込み〉次
に、リフレッシュ制御回路４内のリフレッシュタイマで
リフレッシュを制御する動作例につき、書き込みの場合
についてのものを図６のタイミングチャートに示す。同
図と図５の相違点は図３と図４の相違点と全く同じであ
る。すなわち、図６ではリフレッシュ制御信号ＲＥＦＡ
がリフレッシュの完了後に立ち下げられること、図６で
はリフレッシュアドレスR_ADDが“Ｒ１＋１”から更新
されなくなること、図６ではリフレッシュアドレス“Ｒ
１＋１”，“Ｒ１＋２”に対してリフレッシュが行われ
なくなることが図５の場合と異なる。
【０１３０】〈セルフリフレッシュ〉次に、半導体記憶
装置外部からのアクセス要求が所定の時間（以下では
「リフレッシュ時間」という）にわたって無く、リフレ
ッシュタイマによるセルフリフレッシュが行われるとき
の動作について説明する。なお、この「所定の時間」
は、メモリセルのデータ保持特性（例えばデータ保持時
間）に基づいて設定すれば良い。上述したように、本実
施形態では外部からのアクセス要求に伴ってアドレス変
化があったときに当該アクセス要求を処理するのに先立
ってリフレッシュを行うようにしている。しかし、外部
からのアクセス要求が長時間発生しないことも考えられ
るため、アクセス要求があったときにリフレッシュする
だけではメモリセルアレイ６のデータを保持することが
できない。そこで本実施形態では、リフレッシュ制御回
路４内のリフレッシュタイマを用いて、外部からのアク
セス要求が最後にあった時点からリフレッシュ時間が経
過した時点でセルフリフレッシュを起動するようにして
いる。
【０１３１】図７はこのときの動作タイミングを示した
ものである。同図の時刻ｔ５１〜ｔ５２では、外部から
の読み出し要求に伴うアドレスAddressの変化を検知し
てリフレッシュおよび読み出しを行っている。この期間
内における動作は図４に示したアドレス“Ａ１”に対す
る読み出しと全く同じであって、この動作後にリフレッ
シュ制御信号ＲＥＦＡは“Ｌ”レベルとなる。また、ア
ドレス変化検出信号ＡＴＤにワンショットパルスが生成
された時点で、リフレッシュ制御回路４はリフレッシュ
タイマの値をリセットしている。
【０１３２】この後、半導体記憶装置外部からのアクセ
ス要求のない状態が続くと、リフレッシュ制御回路４は
時刻ｔ５３でリフレッシュ制御信号ＲＥＦＡを立ち上げ
てリフレッシュ可能な状態に遷移させる。こうした状態
としたにも拘わらずアクセス要求の無い状態が継続する
と、リフレッシュ制御回路４はリフレッシュ制御信号Ｒ
ＥＦＡを上記遅延回路で遅延させた信号の立ち上がりを
トリガとして上記パルス発生回路を起動させ、時刻ｔ５
４でリフレッシュ制御信号ＲＥＦＢに負のワンショット
パルスを発生させる。これにより、ロウ制御回路１３は
時刻ｔ５５でロウイネーブル信号ＲＥにワンショットパ
ルスを発生させてセルフリフレッシュを起動させる。
【０１３３】このとき、マルチプレクサ５はリフレッシ
ュ制御信号ＲＥＦＢが“Ｌ”レベルとなったことからリ
フレッシュアドレスR_ADD側を選択するようになり、ア
ドレスM_ADDとして“Ｒ１＋１”を出力する。そして、
このセルフリフレッシュ及びそれに続くプリチャージは
図３などに示した動作と全く同じである。こうして時刻
ｔ５９になるとプリチャージイネーブル信号ＰＥが立ち
下がってセルフリフレッシュ及びプリチャージが完了す
る。この時点になっても外部からのアクセス要求は相変
わらずないことから、時刻ｔ５１〜ｔ５２などとは違っ
てアドレスAddressに対するアクセスは行われない。
【０１３４】この後、リフレッシュ制御回路４内のパル
ス発生回路は時刻ｔ５６でリフレッシュ制御信号ＲＥＦ
Ｂを立ち上げる。次に、リフレッシュ制御回路４は、リ
フレッシュ制御信号ＲＥＦＢの立ち上がりを受けると、
時刻ｔ５７でリフレッシュアドレスR_ADDを更新してそ
の値を"Ｒ１＋２"とする。そして、この場合はリフレッ
シュ制御信号ＲＥＦＡが時刻ｔ５３で立ち上げられてか
らアドレス変化検出信号ＡＴＤが発生しておらず、アド
レス変化に伴うリフレッシュ動作を連続して行う状態に
は移行しない。したがって、リフレッシュ制御回路４は
時刻ｔ５８になった時点でリフレッシュ制御信号ＲＥＦ
Ａを"Ｌ"レベルに変化させて、これ以後も引き続いてリ
フレッシュタイマでリフレッシュ動作をコントロールす
る状態にする。さらに、マルチプレクサ５はリフレッシ
ュ制御信号ＲＥＦＢの立ち上がりを受けて時刻ｔ５９か
らは内部アドレスL_ADD側を選択するようになる。
【０１３５】ここで、時刻ｔ５３〜ｔ５４の間に半導体
記憶装置外部からアクセス要求があってアドレスAddres
sに変化が認められると、その動作は図８に示したタイ
ミングチャートのようになる。すなわち、時刻ｔ６０で
アドレスAddressが“Ａｎ”に変化してＡＴＤ回路３が
時刻ｔ６１でアドレス変化検出信号ＡＴＤにワンショッ
トパルスを発生させると、リフレッシュ制御回路４は図
７のときのようにリフレッシュ制御信号ＲＥＦＢを立ち
下げることなく“Ｈ”レベルのまま維持する。このた
め、時刻ｔ６１以降においては時刻ｔ５１〜ｔ５２と同
様にしてアドレス“Ｒ１＋１”に対するリフレッシュ及
びアドレス“Ａｎ”からの読み出しが行われることにな
る。その結果、時刻ｔ６２になるとバスＩ／Ｏにアドレ
ス“Ａｎ”の記憶データである“Ｄｏｕｔ（Ａｎ）”が
出力されるようになる。なお、図８ではセルホールドリ
ミットのタイミングに近づいて時刻ｔ５３でリフレッシ
ュ制御信号ＲＥＦＡが立ち上げられたことを想定してい
る。したがって、この後に連続するメモリサイクルに伴
ってリフレッシュを連続的に行ってゆくことになること
から、リフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルのま
ま維持している。
【０１３６】〈書き込みイネーブル信号が遅く入力され
た場合の書き込み〉次に、図９のタイミングチャートを
参照しながら書き込みイネーブル信号／ＷＥが遅れて入
力されたときの書き込みについて説明する。この場合に
はメモリサイクルが長くなるため、本明細書ではその動
作を図９に示すように「Long Write動作」と呼んでい
る。なお、この場合もリフレッシュ制御信号ＲＥＦＡ，
ＲＥＦＢが何れも“Ｈ”レベルのままである。
【０１３７】まず、時刻ｔ７１でアドレスAddressの値
が“Ａ１”に変化することによって、上述した場合と全
く同様にリフレッシュアドレス“Ｒ１”についてリフレ
ッシュが行われる。しかし、このリフレッシュが完了し
ても書き込みイネーブル信号／ＷＥはまだ“Ｈ”レベル
であるため、図３などと同様にリフレッシュに引き続い
てアドレス“Ａ１”を対象とした読み出しが行われる。
その結果、時刻ｔ７２になるとバスＩ／Ｏにはアドレス
“Ａ１”の記憶データである“Ｄｏｕｔ（Ａ１）”が出
力されるようになる。しかし、半導体記憶装置にアクセ
スした側ではメモリセルへの書き込みを考えているた
め、この時点における読み出しデータがアクセス側で使
用されることは実際にはない。もっとも、アクセス側で
この読み出しデータを取り込んで何らかの演算を行って
から引き続いて書き込みを行うようにしても良い。つま
り、書き込みイネーブル信号を意図的に遅らせることに
より、１メモリサイクル内でリードモディファイライト
動作を実現することも可能である。
【０１３８】この後、時刻ｔ７３になってようやく書き
込みイネーブル信号／ＷＥが立ち下がることで書き込み
が起動されて、図６に示した２回目の書き込みサイクル
におけるのとほぼ同様の動作が行われることになる。た
だしこの場合、書き込みイネーブル信号／ＷＥの立ち下
がりに伴うアドレスAddressの変化は無くその値は“Ａ
１”のままである。したがって、ＡＴＤ回路３がアドレ
ス変化検出信号ＡＴＤにワンショットパルスを発生させ
ることはなくアドレス変化検出信号ＡＴＤは“Ｌ”レベ
ルのままとなる。このため、マルチプレクサ５は内部ア
ドレスL_ADD側を選択し続けることになり、アドレスM_A
DDの値はこの後の書き込みに備えて“Ａ１”のままとな
る。
【０１３９】また、書き込みイネーブル信号／ＷＥが遅
れて入力されると、時刻ｔ７１〜ｔ７２の間においてア
ドレス変化検出信号ＡＴＤの立ち下がりで生成されたロ
ウイネーブル信号ＲＥは、リフレッシュに引き続く読み
出しの完了によって“Ｌ”レベルに戻ってしまってい
る。そこでこの場合、ロウ制御回路１３は書き込みイネ
ーブル信号／ＷＥに基づいてロウイネーブル信号ＲＥを
発生させるようにする。
【０１４０】すなわち、この時点ではアドレス変化検出
信号ＡＴＤが“Ｌ”レベルであることから、図２に示し
たインバータ３０からディレイ回路５２，ナンドゲート
５３，ナンドゲート５４には“Ｈ”レベルが供給され
る。このため、時刻ｔ７３で書き込みイネーブル信号／
ＷＥが立ち下がると、この書き込みイネーブル信号／Ｗ
Ｅはディレイ回路４９による遅延を与えられてからノア
ゲート５０及びインバータ５１を通過し、ナンドゲート
５３，ナンドゲート５４，ナンドゲート６５を通じてそ
のレベルが反転されたのちに、時刻ｔ７７でロウイネー
ブル信号ＲＥとして出力される。なお、この場合にはア
ドレス変化検出信号ＡＴＤにワンショットパルスが生成
されないため、ラッチ制御信号ＬＣも“Ｌ”レベルに戻
っている。しかし、アドレスAddressのラッチ２への取
り込み動作はリフレッシュに続くダミーの読み出しの際
に既に行われているため特に問題はない。
【０１４１】ここで、時刻ｔ７４において既にバスＩ／
Ｏには書き込みデータである“Ｄｉｎ（Ａ１）”が供給
されており、Ｒ／Ｗ制御回路１１が書き込みイネーブル
信号／ＷＥの立ち下がりを受けて時刻ｔ７５で制御信号
ＣＷＯを立ち下げると、時刻ｔ７６になった時点でＩ／
Ｏバッファ１０からバスＷＲＢ上に書き込みデータ“Ｄ
ｉｎ（Ａ１）”が送出されるようになる。このため、ロ
ウイネーブル信号ＲＥのワンショットパルスによって書
き込みが開始されて、図６で説明したのと同様にアドレ
ス“Ａ１”に対して書き込みが行われる。
【０１４２】以上のように本実施形態では、非同期型の
ＳＲＡＭなどと同じく、アドレスAddressが変化し始め
るメモリサイクルの開始時点では外部からのアクセス要
求が読み出し／書き込みの何れであるかが不明である上
に、書き込みの場合にどの時点で書き込みイネーブル信
号／ＷＥが入力されるかも予測することができない。こ
のため本実施形態では、とりあえずアクセス要求が読み
出しであるものと見なしてアドレス変化検出信号ＡＴＤ
の立ち下がりから読み出しを行うようにしており、その
後に書き込みイネーブル信号／ＷＥが入力された時点で
書き込みを行っている。
【０１４３】〈書き込みイネーブル信号が遅く入力され
たために、リフレッシュタイマによるリフレッシュ後に
書き込みが行われる場合〉次に、図１０のタイミングチ
ャートを参照してLong Write動作の別のタイミングにつ
いて説明する。この図では、書き込みイネーブル信号／
ＷＥが入力される前にリフレッシュタイマによってセル
フリフレッシュが起動されたために、セルフリフレッシ
ュが行われている最中に書き込みイネーブル信号／ＷＥ
が立ち下がった場合に相当している。
【０１４４】まず、時刻ｔ８１〜ｔ８３におけるリフレ
ッシュ及びダミーの読み出しに関しては次の点を除いて
図９に示した動作と全く同様である。すなわち、時刻ｔ
８１から始まるリフレッシュによって１リフレッシュサ
イクル分のリフレッシュが終了する。このため、リフレ
ッシュ制御回路４は時刻ｔ８２になるとリフレッシュ制
御信号ＲＥＦＡを立ち下げ、次のリフレッシュサイクル
のリフレッシュを行う必要が生じるまでリフレッシュを
停止させる。この後、半導体記憶装置外部からのアクセ
ス要求の無い状態が続くと、リフレッシュ制御回路４は
時刻ｔ８４でリフレッシュ制御信号ＲＥＦＡを立ち上げ
る。
【０１４５】しかしこの後も引き続いてアクセス要求が
無いため、リフレッシュ制御回路４は時刻ｔ８５でリフ
レッシュ制御信号ＲＥＦＢに負のワンショットパルスを
発生させる。すると、リフレッシュ制御信号ＲＥＦＢが
“Ｌ”レベルとなったことで、マルチプレクサ５はリフ
レッシュアドレスR_ADD側を選択し、ロウ制御回路１３
はロウイネーブル信号ＲＥにワンショットパルスを発生
させてアドレス“Ｒ１＋１”に対するセルフリフレッシ
ュを起動させる。この後、時刻ｔ８６になると書き込み
イネーブル信号／ＷＥが立ち下がるが、この場合におけ
るセルフリフレッシュ及び書き込みは図５の時刻ｔ４１
〜ｔ４８に示したものと同じになる。
【０１４６】すなわち、時刻ｔ８８になると半導体記憶
装置外部からバスＩ／Ｏ上に書き込みデータが供給され
るので、Ｒ／Ｗ制御回路１１は制御信号ＣＷＯを立ち下
げて書き込みデータをＩ／Ｏバッファ１０からバスＷＲ
Ｂに転送しておく。また、マルチプレクサ５は時刻ｔ８
７におけるリフレッシュ制御信号ＲＥＦＢの立ち上がり
を受けて内部アドレスL_ADD側を選択するようになるた
め、時刻ｔ８９になった時点でアドレスM_ADDとして
“Ａ１”を出力するようになる。この後にセルフリフレ
ッシュが完了すると、リフレッシュ制御信号ＲＥＦＢか
ら生成されたロウイネーブル信号ＲＥに従って、アドレ
ス“Ａ１”のメモリセルに対して書き込みデータ“Ｄｉ
ｎ（Ａ１）”をバスＷＲＢから書き込むようにする。
【０１４７】〈書き込みイネーブル信号が遅く入力され
たものの、書き込み後においてリフレッシュタイマによ
るリフレッシュが行われる場合〉次に、図１１のタイミ
ングチャートを参照してLong Write動作のさらに別のタ
イミング例について説明する。この図では、書き込みイ
ネーブル信号／ＷＥが入力されて書き込みが始まってか
らリフレッシュタイマによるリフレッシュ要求があった
場合であって、書き込みの完了後にセルフリフレッシュ
が行われる場合に相当している。
【０１４８】まず、時刻ｔ９１〜ｔ９２におけるリフレ
ッシュ及びダミーの読み出しは図１０の場合と全く同じ
である。この後、半導体記憶装置外部からのアクセス要
求が無い状態が続くと、リフレッシュ制御回路４は時刻
ｔ９３でリフレッシュ制御信号ＲＥＦＡを立ち上げる。
そして、リフレッシュタイマがリフレッシュ時間を計時
する前に時刻ｔ９４で書き込みイネーブル信号／ＷＥが
立ち下がると、アドレス“Ａ１”に対するデータ“Ｄｉ
ｎ（Ａ１）”の書き込みがセルフリフレッシュに先立っ
て行われる。なお、この書き込みそのものは図９又は図
１０に示したLong Write動作と同じである。また、リフ
レッシュ制御回路４は書き込みイネーブル信号／ＷＥが
立ち下がった場合には、メモリセルアレイ６に対する書
き込みとこれに続くプリチャージに必要なだけの時間が
経過するまでリフレッシュ制御信号ＲＥＦＢに負のワン
ショットパルスが発生しないように、内部の遅延回路で
リフレッシュ制御信号ＲＥＦＡの立ち上がりを遅延させ
る。
【０１４９】こうして書き込みが完了すると、リフレッ
シュ制御回路４内のパルス発生回路は時刻ｔ９５でリフ
レッシュ制御信号ＲＥＦＢに負のワンショットパルスを
発生させる。これにより、マルチプレクサ５はリフレッ
シュアドレスR_ADD側を選択するようになる。また、ロ
ウ制御回路１３はロウイネーブル信号ＲＥにワンショッ
トパルスを発生させて、マルチプレクサ５から出力され
たアドレス“Ｒ１＋１”に対するセルフリフレッシュを
起動させる。こうしたセルフリフレッシュが終了する
と、リフレッシュ制御信号ＲＥＦＢの立ち上がりを受け
て、リフレッシュ制御回路４は時刻ｔ９６でリフレッシ
ュアドレスR_ADDの値を“Ｒ１＋２”に更新し、マルチ
プレクサ５は時刻ｔ９７で内部アドレスL_ADD側を選択
する。
【０１５０】〔第２実施形態〕本実施形態は汎用のＤＲ
ＡＭなどで採用されているページモードと同様の機能を
実現するものである。図１２は本実施形態による半導体
記憶装置の構成を示したブロック図であって、図１に示
したものと同じ構成要素および信号名については同一の
符号を付してある。本実施形態では、第１実施形態で説
明したアドレスAddressを上位ビット側のアドレスUAddr
essと下位ビット側のアドレスPageAddressに分割するこ
とによって、アドレスUAddressを同じくするビットにつ
いてはアドレスPageAddressを変えるだけでバースト的
に入出力可能としている。
【０１５１】例えば、本実施形態ではアドレスPageAddr
essを２ビット幅としているため、アドレスPageAddress
を“００”Ｂ〜“１１”Ｂ（ここで「Ｂ」は２進数を意
味する）の範囲内で可変させることで、連続する４アド
レス分のデータをバースト的にアクセス可能である。な
お、アドレスPageAddressの幅は２ビットに限定される
ものではなく、「２ビット」〜「アドレスAddressに含
まれる列アドレスのビット数」の範囲内であれば任意の
ビット数であって良い。また本実施形態では、アドレス
PageAddressで４ビットのデータを選択可能としたこと
に伴って、図１に示したバスＷＲＢの代わりに４組のバ
スＷＲＢｉ（ここではｉ＝０〜３）を設けてある。この
ため、アドレスPageAddressの値が“００”Ｂ〜“１
１”Ｂであるときに、これらアドレスで指定されるメモ
リセルの各ビットデータはそれぞれバスＷＲＢ０〜ＷＲ
Ｂ３を通じて入出力されることになる。
【０１５２】次に、アドレスバッファ１４１，ラッチ１
４２，ＡＴＤ回路１４３，カラムデコーダ１４８，セン
スアンプ・リセット回路１４９は図１に示したアドレス
バッファ１，ラッチ２，ＡＴＤ回路３，カラムデコーダ
８，センスアンプ・リセット回路９と同様の構成であ
る。本実施形態では、第１実施形態におけるアドレスAd
dressの代わりにアドレスUAddressを用いているため、
これらアドレスのビット幅に違いがある分だけこれら回
路の構成が異なっている。また、センスアンプ・リセッ
ト回路１４９はさらに若干の相違点がある。
【０１５３】すなわち、本実施形態では内部アドレスL_
ADDに含まれる個々の列アドレスについて４ビット分の
データをそれぞれバスＷＲＢ０〜ＷＲＢ３上で入出力す
ることになる。このため、センスアンプ・リセット回路
１４９はカラムデコーダ１４８から出力されるカラム選
択信号に従って、メモリセルアレイ６内で隣接している
４本のビット線を同時に選択し、これらビット線に接続
された４組のセンスアンプとバスＷＲＢ０〜ＷＲＢ３を
それぞれ接続する。なお、ＡＴＤ回路１４３にはアドレ
スPageAddressが入力されないため、アドレスPageAddre
ssを変えてバースト的にアクセスを行う場合にはアドレ
ス変化検出信号ＡＴＤにワンショットパルスが生成され
てしまうことはない。
【０１５４】このほか、アドレスバッファ１５１はアド
レスのビット幅が異なる点を除くとアドレスバッファ１
と同様の構成であって、アドレスPageAddressをバッフ
ァリングする。また、バスデコーダ１５２はアドレスバ
ッファ１５１から出力される２ビット分のページアドレ
スをデコードして４本のバス選択信号を出力する。さら
に、バスセレクタ１５３はこれらバス選択信号に従って
バスＷＲＢ０〜ＷＲＢ３のうちの何れか一つとＩ／Ｏバ
ッファ１０との間をバスＷＲＢＡによって接続する。
【０１５５】次に、図１３のタイミングチャートを参照
して上記構成を採用した半導体記憶装置の動作を説明す
る。同図の動作は第１実施形態で説明した図４の動作に
準じているため、ここでは図４における動作との相違点
を中心に説明する。なお、図１３に示した“Ｙ１”〜
“Ｙ４”は“００”Ｂ〜“１１”Ｂのうちの何れかの値
であって、簡単のためここでは“Ｙ１”〜“Ｙ４”の値
がそれぞれ“００”Ｂ〜“１１”Ｂであることを想定す
る。
【０１５６】まず時刻ｔ１０１では図４と同様にアドレ
スAddressに“Ａ１”を与える。このとき、アドレスPag
eAddressは“Ｙ１”となっている。これにより、アドレ
ス“Ａ１”に対応したリフレッシュおよび読み出しが行
われ、時刻ｔ１０２になるとアドレスＡ１で指定された
４個のメモリセル（すなわち、下位アドレスが“００”
Ｂ〜“１１”Ｂ）に記憶されているデータがそれぞれバ
スＷＲＢ０〜ＷＲＢ３上に読み出されてくる。このと
き、アドレスPageAddressの値は“００”Ｂであり、バ
スデコーダ１５２はアドレスバッファ１５１を通じて受
け取ったアドレスPageAddress“Ｙ１”の値“００”Ｂ
をデコードする。この結果、バスセレクタ１５３はバス
ＷＲＢ０を選択して、そこに出力されているビットデー
タをバスＷＲＢＡに出力する。この結果、時刻ｔ１０３
になるとバスＩ／Ｏ上にはアドレスＡ１の値〔Ｄｏｕｔ
（Ａ１）〕が出力されるようになる。
【０１５７】この後は、アドレスPageAddressを適宜変
更してゆくことで、アドレス“Ａ１”のアドレスUAddre
ss部分を同じくするメモリセルのデータを読み出すこと
ができる。すなわち、時刻ｔ１０４でアドレスPageAddr
essに“Ｙ２”（＝“０１”Ｂ）を与えると、バスセレ
クタ１５３が時刻ｔ１０５でバスＷＲＢ１上のビットデ
ータを選択してバスＷＲＢＡに出力し、時刻ｔ１０６に
なると下位アドレスが“０１”Ｂのアドレスに記憶され
ているデータ“Ｄｏｕｔ（Ｙ２）”がバスＩ／Ｏに出力
される。
【０１５８】以後同様にして時刻ｔ１０７でアドレスPa
geAddressに“Ｙ３”（＝“１０”Ｂ）を与えると、時
刻ｔ１０８でバスＷＲＢ２がバスＷＲＢＡに接続され、
時刻ｔ１０９で下位アドレスが“１０”Ｂのアドレスに
記憶されているデータ“Ｄｏｕｔ（Ｙ３）”がバスＩ／
Ｏに出力される。また、時刻ｔ１１０でアドレスPageAd
dressに“Ｙ４”（＝“１１”Ｂ）を与えると、時刻ｔ
１１１でバスＷＲＢ３がバスＷＲＢＡに接続され、時刻
ｔ１１２で下位アドレスが“１１”Ｂのアドレスに記憶
されているデータ“Ｄｏｕｔ（Ｙ４）”がバスＩ／Ｏに
出力される。なお、上述した第２実施形態の説明では図
４へ適用した場合のものであったが、図５〜図１１に示
した各場合に適用しても良いことはもちろんである。
【０１５９】〔第３実施形態〕上述した各実施形態で
は、外部から供給されるアクセス要求が読み出し要求で
あるか書き込み要求であるかによらず、アドレスAddres
sの変化（チップセレクト信号／ＣＳが有効化された場
合を含む。）をトリガとして、リフレッシュを行ってか
ら読み出し又は書き込みを行っている。
【０１６０】これに対し、本実施形態では読み出し要求
があった場合には読み出しを行ってからリフレッシュを
行うようにしており、そうすることで上述した各実施形
態に比べて読み出し速度の向上（アクセスタイムの短縮
化）を図っている。なお、書き込み要求があった場合に
は、上述した各実施形態と同様にリフレッシュを行って
から書き込みを行うようにする。
【０１６１】図１４は本実施形態による半導体記憶装置
の構成を示したブロック図である。同図に示す半導体記
憶装置の構成は第１実施形態（図１）の構成と基本的に
同じであるため、図１４では図１と同じ構成要素に同一
の符号を付してある。なお、以下では第１実施形態の半
導体記憶装置を基礎にして本実施形態を説明するが、第
２実施形態の半導体記憶装置に本実施形態の技術思想を
適用しても良い。
【０１６２】汎用ＳＲＡＭの仕様では書き込みイネーブ
ル信号がアドレスの変化に対して非同期的に与えられ
る。ここで、本実施形態ではリフレッシュ動作とメモリ
セルに対するアクセス動作の処理順序が読み出しの場合
と書き込みの場合とで逆になっている。このため、本実
施形態では外部から供給されるアクセス要求が読み出し
／書き込みの何れであるのかを或るタイミングで判定
し、この判定結果に基づいて処理順序を決定する必要が
ある。
【０１６３】そこで本実施形態では、アドレスAddress
が変化してから書き込みイネーブル信号／ＷＥが有効化
されるまでの時間（例えば、図１６に示す時間ｔＡＷに
相当する時間）の最大値（以下、この最大値をｔＡＷｍ
ａｘと呼ぶ）を半導体記憶装置の仕様として規定してい
る。つまり、半導体記憶装置を使用するシステム側で
は、半導体記憶装置へ書き込みを行うにあたって、アド
レスAddressを変化させた時点から時間ｔＡＷｍａｘ以
内に書き込みイネーブル信号／ＷＥを有効化させる必要
がある。なお、時間ｔＡＷｍａｘの値はシステム側の要
求仕様に応じて適宜決定すれば良い。
【０１６４】図１４に示すＡＴＤ回路１６３は図１に示
したＡＴＤ回路３とほぼ同様の機能を有している。た
だ、アドレスが変化し始めてから時間ｔＡＷｍａｘが経
過するまでは読み出し／書き込みの何れであるのかが定
まらないため、ＡＴＤ回路１６３は、アドレス変化を検
知してから時間ｔＡＷｍａｘが経過するまではアドレス
変化検出信号ＡＴＤを発生させないようにしている。
【０１６５】ここで、アドレスAddressに含まれるスキ
ューの最大値を時間ｔｓｋｅｗ（例えば図１５を参照）
とすると、システムによっては時間ｔＡＷｍａｘの値が
示す時間ｔｓｋｅｗよりも短い場合があり得る。上述し
たように、本来であれば時間ｔＡＷｍａｘの値はシステ
ム側の要求仕様に応じて決まるため、時間ｔｓｋｅｗと
は無関係に設定することができる。
【０１６６】しかしながら、アドレスAddressが変化し
始めてから時間ｔｓｋｅｗが経過するまではアドレスAd
dressの値が確定しないので、それまではメモリセルア
レイに対するアクセスを開始してはならない。したがっ
て、時間ｔＡＷｍａｘが時間ｔｓｋｅｗよりも短い場合
には、時間ｔＡＷｍａｘの値を時間ｔｓｋｅｗに設定し
て、アドレスAddressが確定してからアクセスが行われ
るようにする。
【０１６７】もっとも、いま述べたことは読み出しの場
合について考慮しておけば良い。書き込みの場合には本
実施形態でもリフレッシュを行ってから書き込みを行う
ため、アドレス変化時点から時間ｔＡＷｍａｘが経過し
て読み出し／書き込みの何れであるかが確定したときか
らリフレッシュ動作を開始させても何ら支障はない。さ
らに、時間ｔＡＷｍａｘが経過する前に書き込みイネー
ブル信号／ＷＥが有効になったのであれば、その時点で
書き込み動作であると判断できるので、時間ｔＡＷｍａ
ｘの経過を待たずにリフレッシュ動作を開始させても良
い。
【０１６８】リフレッシュ制御回路１６４は図１のリフ
レッシュ制御回路４と同様の機能を有している。ただ
し、リフレッシュ制御回路１６４は、アドレス変化検出
信号ＡＴＤが立ち上がったときに書き込みイネーブル信
号／ＷＥを参照し、読み出し要求であればアドレス変化
検出信号ＡＴＤの立ち上がりをトリガとしてリフレッシ
ュアドレスR_ADDを更新し、書き込み要求であればアド
レス変化検出信号ＡＴＤの立ち下がりをトリガとしリフ
レッシュアドレスR_ADDを更新する。
【０１６９】次に、マルチプレクサ１６５は図１に示し
たマルチプレクサ５とほぼ同様の機能を有している。た
だ、本実施形態では読み出しの場合にはリフレッシュに
先行して読み出しを行う必要があるため、読み出し／書
き込みのいずれであるかを判別するために、マルチプレ
クサ１６５へ書き込みイネーブル信号／ＷＥを入力して
いる。書き込みイネーブル信号／ＷＥが“Ｌ”レベル
（書き込み）の場合、マルチプレクサ１６５の動作はマ
ルチプレクサ５と同じ動作となる。
【０１７０】これに対して書き込みイネーブル信号／Ｗ
Ｅが“Ｈ”レベルの場合、マルチプレクサ１６５は書き
込みの場合と逆の選択動作を行う。具体的に言うと、マ
ルチプレクサ１６５は、アドレス変化検出信号ＡＴＤが
“Ｈ”レベルかつリフレッシュ制御信号ＲＥＦＢが
“Ｈ”レベルであれば内部アドレスL_ADD側を選択し、
アドレス変化検出信号ＡＴＤが“Ｌ”レベルであるかリ
フレッシュ制御信号ＲＥＦＢが“Ｌ”レベルであればリ
フレッシュアドレスR_ADD側を選択する。
【０１７１】次に、ロウ制御回路１７３は図１に示した
ロウ制御回路１３とほぼ同様の機能を有しており、書き
込みの場合にはロウ制御回路１３と同じ動作を行う。一
方、読み出しの場合、ロウ制御回路１７３はアドレス変
化検出信号ＡＴＤの立ち上がりをトリガとして、読み出
し動作のためにロウイネーブル信号ＲＥ，センスアンプ
イネーブル信号ＳＥ，制御信号ＣＣおよびプリチャージ
信号ＰＥを活性化させる。また、ロウ制御回路１７３は
アドレス変化検出信号ＡＴＤの立ち下がりをトリガとし
て、リフレッシュ動作のためのロウイネーブル信号Ｒ
Ｅ，センスアンプイネーブル信号ＳＥおよびプリチャー
ジイネーブル信号ＰＥを活性化させる。
【０１７２】次に、本実施形態による半導体記憶装置の
動作を説明する。ここではまず図１５に示すタイミング
チャートを参照して読み出し動作を説明し、それから図
１６のタイミングチャートを参照して書き込み動作を説
明する。
【０１７３】まず、図１５に示す時刻ｔ１２０でアドレ
スAddressが変化すると、このアドレス変化がアドレス
バッファ１及びラッチ２を通じてＡＴＤ回路１６３に伝
達される。しかしながらこの時点では読み出し／書き込
みが未確定であるため、ＡＴＤ回路１６３はアドレス変
化検出信号ＡＴＤのワンショットパルスを直ちに発生さ
せることはしない。
【０１７４】この後、時刻ｔ１２０から時間ｔＡＷｍａ
ｘが経過して時刻ｔ１２２になると書き込み／読み出し
の何れかであるかが確定するので、ＡＴＤ回路１６３は
時刻ｔ１２３でアドレス変化検出信号ＡＴＤにワンショ
ットパルスを発生させる。そして、この場合は読み出し
要求であるために書き込みイネーブル信号／ＷＥは
“Ｈ”レベルとなっており、マルチプレクサ１６５は内
部アドレスL_ADD側を選択して時刻ｔ１２４でアドレスM
_ADD（＝アドレス“Ａ１”）をロウデコーダ７に供給す
る。また、ロウ制御回路１７３はアドレス変化検出信号
ＡＴＤの立ち上がりをトリガにしてロウイネーブル信号
ＲＥ，センスアンプイネーブル信号ＳＥ，制御信号ＣＣ
およびプリチャージ信号ＰＥを順次生成してゆく。これ
により、図３に「Read Cycle」で示した場合と同様にし
て読み出し動作が行われて、例えばアドレス“Ａ１”に
対応するワード線Ax_Wordが時刻ｔ１２５で活性化さ
れ、時刻ｔ１２６でメモリセルのデータ“Ｄｏｕｔ（Ａ
１）”がバスＩ／Ｏ上に読み出される。
【０１７５】この後、時刻ｔ１２７でアドレス変化検出
信号ＡＴＤが立ち下がると、マルチプレクサ１６５はリ
フレッシュアドレスR_ADD側を選択するようになり、時
刻ｔ１２８でアドレスM_ADD（＝アドレス“Ｒ１＋
１”）をロウデコーダ７に供給する。また、ロウ制御回
路１７３は、アドレス変化検出信号ＡＴＤの立ち下がり
をトリガにして、ロウイネーブル信号ＲＥ，センスアン
プイネーブル信号ＳＥ，およびプリチャージ信号ＰＥを
順次生成してゆく。これにより、図３に「RefreshCycl
e」で示した場合と同様にしてリフレッシュ動作が行わ
れて、例えばアドレス“Ｒ１＋１”に対応するワード線
Rx_Wordが時刻ｔ１２９で活性化される。
【０１７６】次に、書き込み要求があった場合の動作を
説明する。書き込みの場合には、図１６に示す時刻ｔ１
４０でアドレスAddressが変化し始めたときから時間ｔ
ＡＷｍａｘ経過後の時刻ｔ１４３までの間に書き込みイ
ネーブル信号／ＷＥが有効化される。図１６では、時刻
ｔ１４０から時間ｔＡＷ後の時刻ｔ１４２で書き込みイ
ネーブル信号／ＷＥが立ち下げられたものとしている。
【０１７７】次に、ＡＴＤ回路１６３はアドレス変化及
び書き込みイネーブル信号／ＷＥの立ち下がりを受け、
時刻ｔ１４４でアドレス変化検出信号ＡＴＤにワンショ
ットパルスを発生させる。このとき書き込みイネーブル
信号／ＷＥは“Ｌ”レベルであるため、マルチプレクサ
１６５はリフレッシュ動作のためにリフレッシュアドレ
スR_ADD側を選択し、時刻ｔ１４５でアドレスM_ADDとし
て“Ｒ１”をロウデコーダ７に出力する。また、ロウ制
御回路１７３はロウイネーブル信号ＲＥ，センスアンプ
イネーブル信号ＳＥ，およびプリチャージ信号ＰＥを順
次生成する。これにより、図５の時刻ｔ３１以降に「Re
fresh Cycle」で示した場合と同様にリフレッシュ動作
が行われる。
【０１７８】この後、時刻ｔ１４６になると書き込みデ
ータの値“Ｄｉｎ（Ａ１）”がバスＩ／Ｏ上に供給され
るようになる。次に、時刻ｔ１４７でＡＴＤ回路１６３
がアドレス変化検出信号ＡＴＤを立ち下げると、マルチ
プレクサ１６５は内部アドレスＬ_ADD側を選択するよう
になり、時刻ｔ１４８でアドレスM_ADDとして“Ａ１”
の行アドレス部分をロウデコーダ７に出力する。また、
ロウ制御回路１７３はロウイネーブル信号ＲＥ，センス
アンプイネーブル信号ＳＥ，制御信号ＣＣおよびプリチ
ャージ信号ＰＥを順次生成する。これにより、図５に
「Write cycle」で示した場合と同様に書き込み動作が
行われる。
【０１７９】以上説明したように、本実施形態ではアド
レスが変化してから時間ｔＡＷｍａｘが経過すれば読み
出し動作を開始することができる。このため、第１実施
形態や第２実施形態に比べて読み出しを高速化すること
が可能となり、アクセスタイムを短縮することができ
る。特に、上述した各実施形態においてリフレッシュ動
作に必要な時間が長く、本実施形態における時間ｔＡＷ
ｍａｘの値が小さいほど、アクセスタイム改善の効果は
大きくなる。
【０１８０】〔第４実施形態〕上述した各実施形態で
は、半導体記憶装置外部から供給されるパワーダウン制
御信号PowerDownに基づいてスタンバイモードを切り換
えるようにしていた。これに対し、本実施形態では予め
決めておいたメモリセルアレイ６上の特定のアドレスに
対してモード切り換え指示のためのデータを書き込むこ
とによって、上述した各実施形態と同様のスタンバイモ
ード切り換えを実現している。ここで、本実施形態によ
る半導体記憶装置ではメモリセルアレイ６上の“０”番
地（最下位番地）をモード切り換え専用のデータ格納領
域としている。また、本実施形態では、スタンバイモー
ド２に設定するためのデータが“Ｆ０”ｈ（ここで
「ｈ」は１６進数を意味する）であり、スタンバイモー
ド３に設定するためのデータが“０Ｆ”ｈであるものと
している。したがって本実施形態ではバスＷＲＢのバス
幅が８ビットになっている。
【０１８１】図１７は本実施形態による半導体記憶装置
の構成を示したブロック図であって、図１に示したもの
と同じ構成要素および信号名については同一の符号を付
してある。図１７が図１と相違する点としては、パワー
ダウン制御信号PowerDownを入力するためのピンが存在
しないこと、スタンバイモード制御回路２０１が新たに
追加されていること、リフレッシュ制御回路２０４，ブ
ースト電源２１５，基板電圧発生回路２１６，リファレ
ンス電圧発生回路２１７がそれぞれ図１に示したリフレ
ッシュ制御回路４，ブースト電源１５，基板電圧発生回
路１６，リファレンス電圧発生回路１７と一部の構成が
異なっていることが挙げられる。そこで以下、図１８〜
図２２を参照しながらこれら各部の詳細について説明し
てゆく。なお、これらの図では図１又は図１７に示した
ものと同じ構成要素および信号名については同一の符号
を付けている。
【０１８２】まず図１７において、スタンバイモード制
御回路２０１は内部アドレスL_ADD，チップセレクト信
号／ＣＳ，書き込みイネーブル信号／ＷＥ，バスＷＲＢ
上の書き込みデータに基づいてモード設定信号ＭＤ２，
ＭＤ３を発生させる。このうち、モード設定信号ＭＤ２
はスタンバイモード２に設定するときに“Ｈ”レベルと
なる信号であって、リフレッシュ制御回路２０４に供給
される。一方、モード設定信号ＭＤ３はスタンバイモー
ド２又はスタンバイモード３に設定するときに“Ｈ”レ
ベルとなる信号であって、ブースト電源２１５，基板電
圧発生回路２１６，リファレンス電圧発生回路２１７に
供給される。なお、モード設定信号ＭＤ２及びＭＤ３が
何れも“Ｌ”レベルであるときがスタンバイモード１で
ある。
【０１８３】ここで、図１８はスタンバイモード制御回
路２０１の詳細構成を示した回路図である。同図におい
て、データＷＲＢ０〜ＷＲＢ３，ＷＲＢ４〜ＷＲＢ７は
半導体記憶装置の外部からバスＷＲＢ上に供給される書
き込みデータのビット０〜３，４〜７である。そして、
アンド（ＡＮＤ）ゲート２２１，ノアゲート２２２及び
アンドゲート２２３から成る回路は、書き込みデータが
“Ｆ０”ｈであるときにだけ“Ｈ”レベルを出力する。
同様にして、ノアゲート２２４，アンドゲート２２５及
びアンドゲート２２６から成る回路は、書き込みデータ
が“０Ｆ”ｈであるときにだけ“Ｈ”レベルを出力す
る。また、オアゲート２２７はアンドゲート２３３，２
２６の出力の論理和をとることにより、書き込みデータ
として“Ｆ０”ｈ又は“０Ｆ”ｈの何れかが入力された
ときに“Ｈ”レベルを出力する。
【０１８４】次に、アドレスＸ０Ｂ〜Ｙ７Ｂは内部アド
レスL_ADDを構成する各ビットを反転させたアドレス値
である。例えば、アドレスＸ０Ｂはロウアドレスのビッ
ト０を反転した値であり、アドレスＹ７Ｂはカラムアド
レスのビット７を反転した値である。したがって、アン
ドゲート２２８は内部アドレスL_ADDの各ビットが全て
“０”Ｂ（つまり“０”番地）を検出したときにのみ
“Ｈ”レベルを出力する。そして、アンドゲート２２９
は“０”番地に対してデータ“Ｆ０”ｈ又は“０Ｆ”ｈ
を書き込む場合にのみ、書き込みイネーブル信号／ＷＥ
をクロックとしてそのまま出力する。また、アンドゲー
ト２３０は“０”番地へデータ“０Ｆ”ｈを書き込む場
合にのみ書き込みイネーブル信号／ＷＥをそのままクロ
ックとして出力する。
【０１８５】次に、インバータ２３１〜２３６及びアン
ドゲート２３７から成る回路は、チップセレクト信号／
ＣＳの立ち下がりエッジを捕らえて信号ＣＥＯＳにワン
ショットパルスを発生させる。次に、ラッチ２３８はア
ンドゲート２２９の出力が立ち上がってＣ端子にクロッ
クが入力されたときに、Ｄ端子に供給された電源電位に
対応する“Ｈ”レベルをモード設定信号ＭＤ２としてＱ
端子から出力する。また、ラッチ２３８はＲ端子に供給
される信号ＣＥＯＳにワンショットパルスが発生したと
きに、自身をリセットしてモード設定信号ＭＤ２に
“Ｌ”レベルを出力する。ラッチ２３９も同様の構成で
あって、アンドゲート２３０の出力が立ち上がったとき
にモード設定信号ＭＤ３へ“Ｈ”レベルを出力し、信号
ＣＥＯＳにワンショットパルスが発生したときにモード
設定信号ＭＤ３へ“Ｌ”レベルを出力する。
【０１８６】以上のように、スタンバイモード２に設定
する場合は、書き込みイネーブル信号／ＷＥの立ち上が
りに同期してアンドゲート２２９の出力が立ち上がって
Ｄタイプのラッチ２３８がセットされ、モード設定信号
ＭＤ２が“Ｈ”レベルとなる。また、スタンバイモード
３に設定する場合には、書き込みイネーブル信号／ＷＥ
の立ち上がりに同期してアンドゲート２２９，２３０の
出力が何れも立ち上がってラッチ２３８，２３９がとも
にセットされ、モード設定信号ＭＤ２及びモード設定信
号ＭＤ３がともに“Ｈ”レベルとなる。
【０１８７】次に、図１７に示したリフレッシュ制御回
路２０４は、パワーダウン制御信号PowerDownの代わり
にチップセレクト信号／ＣＳ及びモード設定信号ＭＤ２
を用いて、リフレッシュアドレスR_ADD，リフレッシュ
制御信号ＲＥＦＡ及びＲＥＦＢを発生させる。ここで、
図１９はリフレッシュ制御回路２０４の詳細構成を示し
た回路図である。図中、Ｐチャネルのトランジスタ２４
０はゲート端子，ソース端子，ドレイン端子がそれぞれ
アンドゲート２４１の出力，電源電位，リフレッシュ制
御回路４の電源供給ピンに接続されている。このため、
アンドゲート２４１の出力が“Ｌ”レベルであればトラ
ンジスタ２４０がオンしてリフレッシュ制御回路４に電
源を供給し、同出力が“Ｈ”レベルであればトランジス
タ２４０がカットオフして電源供給を停止させる。
【０１８８】アンドゲート２４１は半導体記憶装置が非
選択状態（チップセレクト信号／ＣＳが“Ｈ”レベ
ル），かつ，スタンバイモード２又はスタンバイモード
３（モード設定信号ＭＤ２が“Ｈ”レベル）のときに、
トランジスタ２４０をカットオフさせる。次に、インバ
ータ２４２はモード設定信号ＭＤ２の反転信号を生成す
るものであって、スタンバイモード１のときにその出力
が“Ｈ”レベルとなる。アンドゲート２４３は、スタン
バイモード１ではリフレッシュ制御回路４が発生させる
リフレッシュアドレスR_ADDをそのまま出力する一方、
スタンバイモード２又はスタンバイモード３では同アド
レスを“０”に固定させる。
【０１８９】アンドゲート２４４はスタンバイモード１
ではリフレッシュ制御回路４が発生させるリフレッシュ
制御信号ＲＥＦＡをそのまま出力する一方、スタンバイ
モード２又はスタンバイモード３では同信号を“Ｌ”レ
ベルに固定する。また、インバータ２４５はインバータ
２４２の出力を反転するため、スタンバイモード１のと
きに“Ｌ”レベルを出力する。オアゲート２４６はスタ
ンバイモード１ではリフレッシュ制御回路４が発生させ
るリフレッシュ制御信号ＲＥＦＢをそのまま出力する一
方、スタンバイモード２又はスタンバイモード３では同
信号を“Ｈ”レベルに固定する。
【０１９０】次に、図２０〜図２２はそれぞれブースト
電源２１５，基板電圧発生回路２１６，リファレンス電
圧発生回路２１７の詳細な構成を示した回路図である。
ブースト電源２１５において、Ｐチャネルのトランジス
タ２５０，アンドゲート２５１はそれぞれ図１９に示し
たトランジスタ２４０，アンドゲート２４１と同一の機
能を有している。すなわち、半導体記憶装置が非選択状
態（チップセレクト信号／ＣＳが“Ｈ”レベル），か
つ，スタンバイモード３（モード設定信号ＭＤ３が
“Ｈ”レベル）のときに、トランジスタ２５０をカット
オフしてブースト電源１５に対する電源供給を停止さ
せ、これ以外の場合にはブースト電源１５に電源を供給
する。以上のことは基板電圧発生回路２１６，リファレ
ンス電圧発生回路２１７についても全く同じであって、
これらの回路を構成するトランジスタ２５２，２５４は
ブースト電源２１５内のトランジスタ２５０に対応し、
アンドゲート２５３，２５５はブースト電源２１５内の
アンドゲート２５１に対応している。
【０１９１】次に、上記構成による半導体記憶装置にお
けるスタンバイモード切り換え時の動作は以下のように
なる。
【０１９２】 スタンバイモード１ 半導体記憶装置をスタンバイモード１に設定するにはチ
ップセレクト信号／ＣＳを立ち下げれば良い。そうする
ことで、スタンバイモード制御回路２０１はチップセレ
クト信号／ＣＳの立ち下がりエッジからワンショットパ
ルスを発生させてラッチ２３８，ラッチ２３９をリセッ
トし、モード設定信号ＭＤ２，ＭＤ３を何れも“Ｌ”レ
ベルとする。
【０１９３】これにより、リフレッシュ制御回路２０４
ではトランジスタ２４０がオンして内部のリフレッシュ
制御回路４へ電源が供給されるとともに、リフレッシュ
制御回路４が生成するリフレッシュアドレスR_ADD，リ
フレッシュ制御信号ＲＥＦＡ，ＲＥＦＢがそのまま出力
されるようになる。また、ブースト電源２１５，基板電
圧発生回路２１６，リファレンス電圧発生回路２１７で
もそれぞれ内部のブースト電源１５，基板電圧発生回路
１６，リファレンス電圧発生回路１７に電源が供給され
る。以上の動作が行われることで第１実施形態や第２実
施形態で説明したような動作が可能となる。
【０１９４】 スタンバイモード２ スタンバイモード２へ設定するには上述したように
“０”番地へ“Ｆ０”ｈのデータを書き込めば良い。こ
れにより、スタンバイモード制御回路２０１は書き込み
イネーブル信号／ＷＥの立ち上がりエッジからモード設
定信号ＭＤ２を“Ｈ”レベルにする。この時点で半導体
記憶装置が選択されていないか、あるいは、その後に選
択されなくなるとチップセレクト信号／ＣＳが“Ｈ”レ
ベルとなるため、リフレッシュ制御回路２０４は内部の
リフレッシュ制御回路４に対する電源供給を停止させ
る。
【０１９５】また、リフレッシュ制御回路４に対する電
源供給がなくなったことでその出力が不定となることか
ら、リフレッシュ制御回路２０４はリフレッシュアドレ
スR_ADDを“０”に固定させるとともに、リフレッシュ
制御信号ＲＥＦＡ，ＲＥＦＢのレベルをそれぞれ“Ｌ”
レベル，“Ｈ”レベルに固定させる。またこの時点では
チップセレクト信号／ＣＳが“Ｈ”レベルであるため、
ＡＴＤ回路３は内部アドレスL_ADDi（図２参照）が変化
してもアドレス変化検出信号ＡＴＤにワンショットパル
スを発生させずに“Ｌ”レベルのままとする。
【０１９６】このため、ロウ制御回路１３はロウイネー
ブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリ
チャージイネーブル信号ＰＥ，制御信号ＣＣを何れも
“Ｌ”レベルに固定させる。したがって、カラムイネー
ブル信号ＣＥ，ラッチ制御信号ＬＣも“Ｌ”レベルのま
まとなる。一方、リフレッシュ制御信号ＲＥＦＢが
“Ｈ”レベルに固定され，なおかつ，アドレス変化検出
信号ＡＴＤが“Ｌ”レベルに固定されることから、マル
チプレクサ５は内部アドレスL_ADD側を選択し続けるよ
うになる。
【０１９７】以上のようにして、リフレッシュ動作が中
断されて消費電流が削減される。なお、このときモード
設定信号ＭＤ３は“Ｌ”レベルのままであるため、ブー
スト電源１５，基板電圧発生回路１６，リファレンス電
圧発生回路１７（図２０〜図２２を参照）には電源が供
給され続ける。
【０１９８】 スタンバイモード３ スタンバイモード３へ設定するには上述したように
“０”番地へ“０Ｆ”ｈのデータを書き込めば良い。こ
れにより、スタンバイモード制御回路２０１は書き込み
イネーブル信号／ＷＥの立ち上がりエッジからモード設
定信号ＭＤ２及びモード設定信号ＭＤ３をともに“Ｈ”
レベルとする。このため、チップセレクト信号／ＣＳが
“Ｈ”レベルになった時点で、スタンバイモード２のと
きと同様にリフレッシュ制御回路２０４は内部のリフレ
ッシュ制御回路４に対する電源供給を停止させる。これ
と同時に、ブースト電源２１５，基板電圧発生回路２１
６，リファレンス電圧発生回路２１７はそれぞれ内部の
ブースト電源１５，基板電圧発生回路１６，リファレン
ス電圧発生回路１７に対する電源供給を停止させる。こ
れによって、スタンバイモード２と同様にリフレッシュ
制御が中断されるのに加えて、電源系制御回路の電流も
カットされてさらに消費電流が低減する。
【０１９９】以上のように、本実施形態では第１実施形
態で説明したパワーダウン制御信号PowerDownのような
信号を半導体記憶装置外部から与える必要がないため、
その分だけピン数を削減することができる。なお、上述
した説明では第１実施形態をもとに第４実施形態を説明
したが、同様のことをそのまま第２実施形態や第３実施
形態に適用しても良い。
【０２００】〔第５実施形態〕上述した各実施形態で
は、３種類あるスタンバイモード中から選択された何れ
かのスタンバイモードに従って、半導体記憶装置内部の
メモリセルアレイ全体のリフレッシュ動作を制御するよ
うにしている。このため、例えば図１に示したメモリセ
ルアレイ６が複数の領域（以下、「メモリセルエリア」
という）に分割されているような場合であっても、スタ
ンバイ状態におけるセルフリフレッシュ動作は、全ての
メモリセルエリアに対して同一のスタンバイモードで共
通に制御することとなる。
【０２０１】ところが、半導体記憶装置が適用されるア
プリケーションによっては、あるメモリセルエリア（メ
モリ空間）についてはスタンバイ状態でデータを保持す
る必要があるものの、一時的に使用するデータだけが置
かれるようなメモリセルエリア（上述したようにバッフ
ァとして使用されるメモリセルエリア）ではスタンバイ
状態でデータを保持しておく必要がないといったことが
ある。例えば、携帯電話に代表されるモバイル端末シス
テムを考えた場合、インターネットからダウンロードさ
れるホームページなどの情報はユーザが見ている間だけ
一時的に保持しておけば良い性質のものである。
【０２０２】つまり、いま述べたような用途に使用され
るメモリセルエリアに関してはスタンバイ状態でセルフ
リフレッシュを行う必要がないため、それだけスタンバ
イ電流を削減することができる。そのためには、セルフ
リフレッシュしてデータを保持するか否かをメモリセル
エリア毎に指定することが可能となれば、ユーザのニー
ズやアプリケーションに応じてスタンバイ電流を効率的
に制御できるようになり、例えばモバイル端末システム
に合わせたメモリセルエリアの割り当てを行うことで、
スタンバイ電流を最低限の消費量にとどめることも可能
となる。
【０２０３】こうした背景から本実施形態では、メモリ
セルアレイが複数のメモリセルエリアで構成されている
場合に、各メモリセルエリアに対して個別にスタンバイ
モードを設定可能としたものである。図２３は本実施形
態による半導体記憶装置の要部の構成を示したブロック
図であって、図１の構成に基づいて本実施形態を実現し
たものである。ただし、図示の都合から図２３ではメモ
リセルエリア周りの回路だけを図示してあり、図１に示
されているアドレスバッファ１，ラッチ２，ＡＴＤ回路
３，リフレッシュ制御回路４，マルチプレクサ５，Ｒ／
Ｗ制御回路１１，ラッチ制御回路１２およびこれらに関
連する各信号を省略してあるが、これらについては何れ
も図１と同様である。
【０２０４】図２３では、図１に示したメモリセルアレ
イ６を２つのメモリセルエリア６１，６２に分割した場
合について例示してあるが、当然ながらメモリセルエリ
アの数は幾つであっても良い。ここで、以下の説明で
は、メモリセルエリア及びこのメモリセルエリアに対応
してメモリセルエリア毎に設けられた周辺回路を含めて
「メモリプレート」と呼ぶことにする。例えば図２３に
示した構成例では、メモリセルエリア６１とその周辺回
路であるロウデコーダ７１，カラムデコーダ８１，セン
スアンプ・リセット回路９１，ブースト電源１５１，基
板電圧発生回路１６１，リファレンス電圧発生回路１７
１を１つのメモリプレートと定義する。
【０２０５】もっとも、後述するようにロウ制御回路３
１３はメモリセルエリア毎に制御信号を生成している。
したがって例えば、ロウイネーブル信号ＲＥ１，センス
アンプイネーブル信号ＳＥ１，プリチャージイネーブル
信号ＰＥ１を生成するためのロウ制御回路３１３内の回
路部分をメモリセルエリア６１に対応した周辺回路に含
めても良い。また以下の説明では、セルフリフレッシュ
動作に必要となるブースト電源１５１，基板電圧発生回
路１６１及びリファレンス電圧発生回路１７１を総称し
て「第１の電源回路」と呼び、ブースト電源１５２，基
板電圧発生回路１６２及びリファレンス電圧発生回路１
７２を総称して「第２の電源回路」と呼ぶ。
【０２０６】次に、ロウデコーダ７１，カラムデコーダ
８１，センスアンプ・リセット回路９１，ブースト電源
１５１，基板電圧発生回路１６１，リファレンス電圧発
生回路１７１はメモリセルエリア６１に対応したもので
あって、個々の符号から添字“1”を除いた図１の構成
要素と同様の構成である。例えば、ロウデコーダ７１は
図１に示したロウデコーダ７と同じである。またこれら
各構成要素の添字“１”を添え字“２”に代えたものは
メモリセルエリア６２に対応して設けられた構成要素で
ある。
【０２０７】次に、Ｉ／Ｏバッファ１０は図１に示した
ものと同じであるが、本実施形態ではバスＷＲＢを通じ
てセンスアンプ・リセット回路９１，９２の双方に接続
されている。次に、カラム制御回路１４は図１に示した
ものと同じであるが、本実施形態ではカラムイネーブル
信号ＣＥをカラムデコーダ８１及びカラムデコーダ８ ２
の双方に供給している。
【０２０８】次に、PowerDown制御回路３０１はスタン
バイ状態において制御信号ＰＤ１，ＰＤ２を生成してそ
れぞれ第１の電源回路，第２の電源回路に供給すること
で、これら電源回路のパワーカット動作を個別に制御す
る。本実施形態では、制御信号ＰＤ１，ＰＤ２を“Ｈ”
レベルにしたときに各電源回路が電源供給を行い、同信
号を“Ｌ”レベルにしたときに各電源回路が電源供給を
カットするものとする。なお、スタンバイ状態でない通
常動作の場合、PowerDown制御回路３０１は制御信号Ｐ
Ｄ１，ＰＤ２を何れも“Ｈ”レベルとする。
【０２０９】ここで、本実施形態では説明を簡単にする
ために、メモリセルのセルフリフレッシュを行うスタン
バイモード（「リフレッシュ有」），メモリセルのセル
フリフレッシュを行わないスタンバイモード（「リフレ
ッシュ無」）という２種類のモードを設けた場合につい
て説明するが、上述した各実施形態のように３種類のス
タンバイモードを設けた場合も同様である。また、本実
施形態ではスタンバイ状態における制御信号ＰＤ１，Ｐ
Ｄ２のレベルが固定化されている場合を想定している。
なお、これら制御信号のレベルを外部からプログラム可
能とする構成については第６実施形態で説明するが、本
実施形態でも制御信号のレベルをプログラム可能に構成
しても良い。
【０２１０】次に、ロウ制御回路３１３は図１に示した
ロウ制御回路１３とほぼ同様の構成である。ただし、本
実施形態ではメモリプレートを２つ設けているため、ロ
ウ制御回路３１３は各メモリプレートに対応した２系統
の制御信号を発生させる。すなわち、ロウ制御回路３１
３はロウイネーブル信号ＲＥ１，ＲＥ２をそれぞれロウ
デコーダ７１，７２に供給し、センスアンプイネーブル
信号ＳＥ１及びプリチャージイネーブル信号ＰＥ１をセ
ンスアンプ・リセット回路９１に供給し、センスアンプ
イネーブル信号ＳＥ２及びプリチャージイネーブル信号
ＰＥ２をセンスアンプ・リセット回路９２に供給してい
る。またロウ制御回路３１３は、制御信号ＰＤ１，ＰＤ
２のレベルに連動して上記２系統の制御信号を発生させ
るかどうかを制御している。例えば、PowerDown制御回
路３０１がスタンバイ状態で制御信号ＰＤ２に“Ｌ”レ
ベルを出力する場合、ロウ制御回路３１３はメモリセル
エリア６２側に供給すべき制御信号をスタンバイ状態で
は発生させない。
【０２１１】次に、上記構成による半導体記憶装置のス
タンバイ動作について説明する。まず、メモリセルエリ
ア６１，６２の双方を「リフレッシュ有」で使用する場
合、PowerDown制御回路３０１はスタンバイ状態となっ
た時点で制御信号ＰＤ１，ＰＤ２をともに“Ｈ”レベル
にして、スタンバイ状態でないときと同様に第１の電源
回路及び第２の電源回路の双方に電圧の供給を行わせ
る。これと連動して、ロウ制御回路３１３はロウイネー
ブル信号ＲＥ１及びＲＥ２，センスアンプイネーブル信
号ＳＥ１及びＳＥ２，プリチャージイネーブル信号ＰＥ
１及びＰＥ２を順次生成してゆく。このため、ロウデコ
ーダ７１，７２がそれぞれメモリセルエリア６１，６２
上のワード線を活性化させ、センスアンプ・リセット回
路回路９１，９２がそれぞれセンスアンプを選択してセ
ルフリフレッシュを行う。
【０２１２】次に、メモリセルエリア６１，６２の双方
を「リフレッシュ無」で使用する場合、PowerDown制御
回路３０１はスタンバイ状態において制御信号ＰＤ１，
ＰＤ２をともに“Ｌ”レベルにする。このため、第１の
電源回路及び第２の電源回路は電圧の供給を停止するよ
うになる。またロウ制御回路３１３は、スタンバイ状態
ではロウイネーブル信号ＲＥ１及びＲＥ２，センスアン
プイネーブル信号ＳＥ１及びＳＥ２，プリチャージイネ
ーブル信号ＰＥ１及びＰＥ２を発生させない。したがっ
て、この場合にはセルフリフレッシュが全く行われなく
なる。
【０２１３】次に、メモリセルエリア６１を「リフレッ
シュ有」，メモリセルエリア６２を「リフレッシュ無」
で使用する場合、PowerDown制御回路３０１はスタンバ
イ状態において制御信号ＰＤ１，ＰＤ２にそれぞれ
“Ｈ”レベル，“Ｌ”レベルを出力する。また、ロウ制
御回路３１３は、スタンバイ状態でロウイネーブル信号
ＲＥ１，センスアンプイネーブル信号ＳＥ１，プリチャ
ージイネーブル信号ＰＥ１を発生させ、ロウイネーブル
信号ＲＥ２，センスアンプイネーブル信号ＳＥ２，プリ
チャージイネーブル信号ＰＥ２を発生させない。こうし
て、第１の電源回路だけが電圧を供給するようになっ
て、メモリセルエリア６１についてだけセルフリフレッ
シュが行われるようになる。
【０２１４】次いで、メモリセルエリア６１を「リフレ
ッシュ無」，メモリセルエリア６２を「リフレッシュ
有」で使用する場合はいま述べたのと正反対となる。す
なわち、PowerDown制御回路３０１はスタンバイ状態に
おいて制御信号ＰＤ１，ＰＤ２をそれぞれ“Ｌ”レベ
ル，“Ｈ”レベルに設定する。また、ロウ制御回路３１
３は、スタンバイ状態でロウイネーブル信号ＲＥ２，セ
ンスアンプイネーブル信号ＳＥ２，プリチャージイネー
ブル信号ＰＥ２だけを発生させる。このため、第２の電
源回路だけが電圧を供給するようになって、メモリセル
エリア６２についてだけセルフリフレッシュが行われる
ようになる。
【０２１５】本実施形態では、両方のメモリセルエリア
を「リフレッシュ有」とした場合に１００μＡ程度のス
タンバイ電流が発生する。一方、何れか一方のメモリセ
ルエリアだけを「リフレッシュ有」とした場合には、ス
タンバイ電流を約１／２の５０μＡに半減することがで
きる。他方、両方のメモリセルエリアを「リフレッシュ
無」とした場合にはスタンバイ電流を完全にゼロにする
ことができる。
【０２１６】なお、上述した説明では第１実施形態をも
とに本実施形態を説明したが、同様のことを第２実施形
態や第３実施形態に適用しても良い。また、図２３では
メモリセルエリア６１，６２が同じ容量であるかのよう
に描いてあるが、これらメモリセルエリアが異なる容量
であっても良い。さらに、上述した説明では２種類のス
タンバイモードの場合について説明したが、上述した第
１〜第３実施形態のように３種類のスタンバイモードの
場合に適用しても良い。
【０２１７】〔第６実施形態〕図２４は本実施形態によ
る半導体記憶装置の要部の構成を示したブロック図であ
って、図１の構成に基づいて本実施形態を実現したもの
である。本実施形態も第５実施形態と同様にメモリセル
アレイ６が複数のメモリセルエリアに分割されており、
個々のメモリセルエリア（メモリプレート）に対してス
タンバイモードを別々に設定可能としたものである。
【０２１８】ただし、本実施形態ではメモリセルエリア
の数が多い半導体記憶装置を念頭に置いているため、図
２３とは違ってメモリセルエリアの数を一般化してｎ個
（ｎ：２以上の自然数）としてある。このため、図１に
示したメモリセルアレイ６が図２４ではメモリセルエリ
ア６１〜６ｎに分割されている。また図２４では、個々
のメモリセルエリアに対応して、ロウデコーダ７１〜７
ｎ，カラムデコーダ８ １〜８ｎ，センスアンプ・リセッ
ト回路９１〜９ｎが設けられている。
【０２１９】次に、電源回路３５０はメモリセルエリア
６１〜６ｎに共通する電源回路であって、図２３に示し
たブースト電源１５，基板電圧発生回路１６，リファレ
ンス電圧発生回路１７を統合するとともに、ｎ個のメモ
リセルエリア全てに対して同時に電源供給を行えるよう
に、図１に示した構成よりも供給能力を強化してある。
なお、本実施形態では電源回路をメモリセルエリア間で
共通化しているため、メモリプレートは例えばメモリセ
ルエリア６１とその周辺回路であるロウデコーダ７１，
カラムデコーダ８１，センスアンプ・リセット回路９１
で構成される。
【０２２０】次に、PowerDown制御回路３５１は図２３
に示したPowerDown制御回路３０１と同様の回路であっ
て、ｎ個のメモリセルエリアに対応するように制御信号
ＰＤ１〜ＰＤｎを生成する。次に、スイッチ素子３５２
１〜３５２ｎはそれぞれ制御信号ＰＤ１〜ＰＤｎに応じ
てメモリセルエリア６１〜６ｎに対応した各メモリプレ
ートへの電源供給を制御している。例えば、スイッチ素
子３５２１は、制御信号ＰＤ１が“Ｈ”レベルのときに
オンとなって電源回路３５０からメモリセルエリア６１
に対応するメモリプレートへ電源を供給するほか、同信
号が“Ｌ”レベルのときにオフとなって同メモリプレー
トに対する電源供給を停止させる。なお、スイッチ素子
３５２２〜３５２ｎもスイッチ素子３５２１と同様であ
る。
【０２２１】次に、ロウ制御回路３５３は図２３に示し
たロウ制御回路３１３と同様の回路であって、ロウイネ
ーブル信号ＲＥ１〜ＲＥｎ，センスアンプイネーブル信
号ＳＥ１〜ＳＥｎ，プリチャージイネーブル信号ＰＥ１
〜ＰＥｎを生成し、これら制御信号を対応するメモリプ
レートに供給している。次に、プログラム回路３５４は
ユーザのニーズやアプリケーションに合わせて、個々の
メモリセルエリアを「リフレッシュ有」又は「リフレッ
シュ無」の何れに設定するかを任意にプログラムするこ
とができる。そしてプログラム回路３５４は、メモリセ
ルエリア毎にプログラムされた「リフレッシュ有」又は
「リフレッシュ無」を表すデータをPowerDown制御回路
３５１及びロウ制御回路３５３に送出する。
【０２２２】ここで、半導体記憶装置外部からプログラ
ム回路３５４へプログラミングするための実現手法とし
ては、以下に述べる２つの手法が具体例として考えられ
る。まず第１の実現手法として、プログラム回路３５４
内部にメモリプレート対応にヒューズを設けておくこと
が考えられる。この場合、個々のヒューズを切断するか
否かによって、スタンバイ状態における制御信号ＰＤ１
〜ＰＤｎのレベルを個別に設定できるようになる。
【０２２３】次に、第２の実現手法として外部から供給
されるアドレスを利用した手法が考えられる。すなわ
ち、メモリセルエリア６１〜６ｎはそれぞれ異なるメモ
リ空間に割り当てられているため、外部からアドレスAd
dress（図１を参照）を与えたときにこのアドレスに対
応したメモリセルエリアは一意に定まる。例えばｎ＝４
とすると、アドレスAddressの上位２ビットの値が“０
０”Ｂ〜“１１”Ｂの場合にそれぞれメモリセルエリア
６１〜６４がアクセスされる。したがって、プログラム
すべきメモリセルエリアをアドレスAddressによって特
定することができるようになる。
【０２２４】以上のことを実現するには、第４実施形態
（図１７および図１８を参照）に準じた構成とすれば良
い。まず、外部から設定されるスタンバイモードを保持
しておくためのレジスタをメモリプレート毎にプログラ
ム回路３５４内へ設けておく。また、アドレスAddres
s，チップセレクト信号／ＣＳ，書き込みイネーブル信
号／ＷＥ，バスＷＲＢをプログラム回路３５４に入力す
る。
【０２２５】そしてスタンバイモードの設定にあたって
は、設定すべきメモリプレートをアドレスAddressの上
位２ビットで指定するとともに、これ以外の下位ビット
を特定の値（例えば、第４実施形態に準じて下位ビット
がすべて“０”Ｂ）に設定しておく。また、設定すべき
スタンバイモードを表すデータをバスＷＲＢ上に載せて
おく。この状態で書き込みイネーブル信号／ＷＥを立ち
下げると、プログラム回路３５４はアドレスAddressの
上位２ビットで指定されたメモリプレートに設定すべき
スタンバイモードのデータをバスＷＲＢから取り込ん
で、当該メモリプレートに対応したレジスタへセットす
る。
【０２２６】次に、上記構成による半導体記憶装置のス
タンバイ動作について説明する。いま例えばメモリセル
エリア６１だけを「リフレッシュ有」としてこれ以外の
メモリセルエリアを全て「リフレッシュ無」に設定す
る。そしてこの設定を上述した２つの実現手法の何れか
を用いてプログラム回路３５４へプログラミングしてお
く。これにより、メモリプレート毎のスタンバイモード
の設定がPowerDown制御回路３５１及びロウ制御回路３
５３に通知される。
【０２２７】上述したように、通常動作が行われる間は
制御信号ＰＤ１〜ＰＤｎが全て“Ｈ”レベルとなってい
る。これに対してスタンバイ状態になると、PowerDown
制御回路３５１は制御信号ＰＤ１を“Ｈ”レベルのまま
とする一方で、これ以外の制御信号ＰＤ２〜ＰＤｎを全
て“Ｌ”レベルとする。これにより、スイッチ素子３５
２1はオンのままとなるのに対し、スイッチ素子３５２
２〜３５２ｎが全てオフとなる。このため、メモリセル
エリア６１に対応したメモリプレートには電源回路３５
０から電源が供給され続けるが、メモリセルエリア６２
〜６ｎに対応したメモリプレートには電源が供給されな
くなる。
【０２２８】一方、ロウ制御回路３５３はロウイネーブ
ル信号ＲＥ１，センスアンプイネーブル信号ＳＥ１，プ
リチャージイネーブル信号ＰＥ１を生成することで、電
源が供給され続けているメモリセルエリア６１をセルフ
リフレッシュする。また、電源が供給されなくなったメ
モリセルエリア６２〜６ｎに対応したメモリプレートに
ついて、ロウ制御回路３５３はロウイネーブル信号，セ
ンスアンプイネーブル信号，プリチャージイネーブル信
号を発生させないようにする。こうしてスタンバイ状態
においてメモリセルエリア６１だけをセルフリフレッシ
ュするように制御することで、スタンバイ電流を“１／
ｎ”に低減させることができる。
【０２２９】以上のように、本実施形態によれば第５実
施形態と同様の利点が得られるほか、ユーザのニーズや
アプリケーションに応じて外部からスタンバイモードを
任意に設定することができる。このほか、本実施形態で
は電源回路３５０をメモリプレート間で共通化している
ため、メモリプレートの数が増えても電源回路を増やさ
ずに済み、第５実施形態に比べてより小規模な構成とす
ることができる。
【０２３０】なお、上述した説明では第１実施形態の構
成をもとに本実施形態を説明したが、同様のことを第２
実施形態〜第４実施形態に適用しても良い。また、図２
４ではメモリセルエリア６１〜６ｎが同じ容量であるか
のように描いてあるが、これらメモリセルエリアが異な
る容量であっても良い。さらに、上述した説明では２種
類のスタンバイモードの場合について説明したが、第１
〜第３実施形態のように３種類のスタンバイモードの場
合に適用しても良い。
【０２３１】また、上述した各実施形態（第１実施形態
〜第６実施形態）で説明したスタンバイモードの制御は
従来の疑似ＳＲＡＭや汎用ＤＲＡＭなどの既存の半導体
記憶装置に適用しても良いのであって、各実施形態で取
り上げた汎用ＳＲＡＭ仕様の疑似ＳＲＡＭに限定される
ものではない。
【０２３２】〔第７実施形態〕上述した第１実施形態〜
第６実施形態では、メモリセルアレイ６，メモリセルエ
リア６１，６２，６ｎなどのリフレッシュ動作を全て半
導体記憶装置の内部で制御していた。一方、本実施形態
では上記各実施形態と同様に半導体記憶装置内部でリフ
レッシュ動作の制御を行うのに加えて、半導体記憶装置
外部からもリフレッシュ動作を制御可能な構成としてい
る。こうした構成を採用することによって、リフレッシ
ュ動作時に不具合の生じるチップを出荷前のテストで選
別することが可能となる。
【０２３３】そこでまず、この不具合の具体的内容及び
かかる不具合が生じる理由について説明する。上述した
各実施形態のうちの例えば第１実施形態では、リフレッ
シュ制御回路４（図１参照）が生成するリフレッシュ制
御信号ＲＥＦＡ，ＲＥＦＢに基づいてリフレッシュの開
始タイミングを制御している。例えば図７に示したタイ
ミングでは、リフレッシュ制御信号ＲＥＦＡを“Ｈ”レ
ベル（時刻ｔ５３）にしてから所定時間が経過した時点
（時刻ｔ５４）でリフレッシュ制御信号ＲＥＦＢに負の
ワンショットパルスを発生させてセルフリフレッシュを
起動させている。そして、これらリフレッシュ制御信号
がリフレッシュ制御回路４内のリフレッシュタイマの出
力信号に基づいて生成されることは先述した通りであ
る。
【０２３４】ここで、リフレッシュタイマがその出力信
号を生成するには、半導体記憶装置内部に設けられてい
るリングオシレータ（図示省略）の出力を分周して作る
のが一般的である。このため、こうした構成とした場合
にはリフレッシュ制御信号のタイミングがリングオシレ
ータの周期に依存することになる。ところが、リングオ
シレータの周期は電源電圧，外部の温度，製造プロセス
等の要因によって変わりうるものであり、特に外部の温
度は半導体記憶装置が置かれる環境に応じて時々刻々変
化する。こうしたことから、セルフリフレッシュがリフ
レッシュ制御信号に応じていつ開始されるのかを事前に
予測することは事実上不可能である。換言すれば、半導
体記憶装置外部から見て半導体記憶装置の内部における
セルフリフレッシュは非同期的に始まることになる。
【０２３５】その一方で、上述したようにアドレスAddr
essが変化（チップセレクト信号／ＣＳの有効化も含
む；以下同じ）するタイミングは半導体記憶装置から見
ると非同期的であって、そのタイミングを予め知ること
はできない。このように双方のタイミングが互いに非同
期的であるため、半導体記憶装置を普通にテストしただ
けで、セルフリフレッシュの開始タイミングとアドレス
Addressの変化タイミングが特定の時間関係にあるとき
にだけ発生する不具合を発見するのは極めて困難であ
る。
【０２３６】そして、こうしたタイミングに依存する不
具合としては次のようなものが考えられる。上述したよ
うに、アドレスAddressが変化することでアドレス変化
検出信号ＡＴＤにワンショットパルスが生成されるが、
半導体記憶装置内部ではワンショットパルスを生成する
ことなどがノイズ源となる場合がある。すなわち、セル
フリフレッシュの開始タイミングとアドレスAddressの
変化タイミングが重なった場合に、ワンショットパルス
の生成に起因して電源電圧が過渡的に降下することがあ
る。そうすると、セルフリフレッシュの開始によってリ
フレッシュ制御信号ＲＥＦＢから生成されたロウイネー
ブル信号ＲＥのパルス（例えば図７の時刻ｔ５５を参
照）が途中で一時的に落ち込んでしまうことになる（つ
まりハザードの発生）。
【０２３７】ロウイネーブル信号ＲＥのレベルが落ち込
むとワード線が非活性化されてしまうために、必要とさ
れるリフレッシュ時間が十分確保されなくなってリフレ
ッシュが中途半端になってしまう。こうしたリフレッシ
ュ時間不足は、以下に述べるようにメモリセルを誤った
データでリフレッシュしてしまうという不具合を引き起
こす。すなわち、ＤＲＡＭメモリセルのリフレッシュ
（読み出しも同様）を行うためには、例えば図２５に示
したようにビット線対を構成する相補のビット線（図中
の符号ＢＬ及び符号／ＢＬ）の電位を何れも１／２Ｖｃ
ｃにプリチャージしておき、その後にワード線を活性化
させて当該ワード線に接続されたメモリセルが保持して
いる電荷をビット線ＢＬ上に読み出す。
【０２３８】こうした動作によって図中の時刻ｔ２２０
からビット線ＢＬ，／ＢＬ間に微小電位差が生じるの
で、この微小電位差をセンスアンプで“０”／“１”の
論理レベルに相当する電位差（例えば接地電位／電源電
位Ｖｃｃ）まで増幅する。この増幅された電位差はメモ
リセルに対する再書き込み（リフレッシュ）のための電
位差として用いられる。したがって、リフレッシュ時間
不足になってしまうと微小電位差が十分に増幅されない
ままの電位差（例えば時刻ｔ２２０〜ｔ２２２辺りまで
の電位差）でメモリセルに再書き込みが行われてしま
う。このため、メモリセルのデータが本来“１”であっ
たはずであるにも拘わらず、“０”のデータを再書き込
みしてしまう可能性がある。
【０２３９】また、いま述べたような不具合以外にも、
ワンショットパルスの生成によって生じるノイズは次の
ような不具合を引き起こす可能性がある。すなわち、ワ
ード線が活性化されてからセンスアンプが動作を開始す
るまでには所定時間（例えば図２５に示した時刻ｔ２２
０〜ｔ２２１の期間）をおく必要がある。この所定時間
内でワンショットパルスに起因したノイズがビット線対
上に載ると、微小電位差がノイズの影響によって変化し
てしまって、ビット線ＢＬ，／ＢＬ間の電位の大小関係
が反転することが考えられる。そうなると、センスアン
プが増幅動作を行ってもメモリセルに記憶されていた正
しいデータで当該メモリセルをリフレッシュすることが
できなくなる。
【０２４０】以上のような不具合があるチップをそのま
ま出荷するわけにはゆかないので、こうしたチップを選
別して、セルフリフレッシュの開始タイミングとアドレ
ス変化のタイミングがどのような時間関係にあっても不
具合が生じないことを保証する必要がある。なお、根本
的な解決策はノイズ源を無くすことであって、それには
電源を強化したり電源系統を複数に分割したりといった
対策が有効であると考えられる。しかし、そうした対策
を施してもノイズが完全に除去されるとは限らないこと
から、本当に不具合が解消されているかどうかを検証し
ておくことは当然必要となってくる。
【０２４１】そこで本実施形態では、半導体記憶装置外
部（具体例としてはテスタ装置）からの指示に従って、
セルフリフレッシュの開始のタイミングとアドレスAddr
essの変化タイミングとの間の時間関係を変えてやって
上記不具合の有無を検証するようにしている。ちなみ
に、汎用ＤＲＡＭの中にはセルフリフレッシュを実施し
ているものもあるが、汎用ＤＲＡＭではアドレス変化に
対応してワンショットパルス信号を生成する構成を採用
していないため、上述したような不具合が生じることは
ない。その意味において、かかる不具合を検証するとい
う課題は、本発明のようにＤＲＡＭメモリセルを用いた
ＳＲＡＭ仕様の半導体記憶装置に独特のものである。
【０２４２】以下では、本発明の技術思想を第１実施形
態の構成へ適用する場合を例に挙げて具体的な構成を説
明してゆく。図２６は本実施形態による半導体記憶装置
の構成を示したブロック図であって、図１に示したもの
と同じ信号名および構成要素については同一の符号を付
してある。そこで図１との相違点について説明すると、
本実施形態では図１の構成に対してマルチプレクサ２６
１，ノアゲート２６２及びインバータ２６３を追加する
とともに、テスタ装置から供給されるテストモード信号
ＭＯＤＥ及びリフレッシュ制御信号ＥＸＲＥＦＢを入力
信号として追加している。また、図１に示したリフレッ
シュ制御回路４に対してテストモード信号ＭＯＤＥ及び
リフレッシュ制御信号ＥＸＲＥＦＢをさらに供給するよ
うにして、これら信号に基づく機能追加（詳細は後述）
を行ったものをリフレッシュ制御回路３０４としてい
る。
【０２４３】ここで、テストモード信号ＭＯＤＥは半導
体記憶装置を通常の動作モードからテストモードに移行
させるためのテストモードエントリ信号であり、リフレ
ッシュ制御信号ＥＸＲＥＦＢは半導体記憶装置外部から
リフレッシュを起動するための信号である。また、図１
ではリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢをマルチ
プレクサ５及びロウ制御回路１３に供給していたが、本
実施形態ではこれらの代わりにリフレッシュ制御信号Ｒ
ＥＦＡ’，ＲＥＦＢ’をマルチプレクサ５及びロウ制御
回路１３に供給している。
【０２４４】次に、マルチプレクサ２６１はテストモー
ド信号ＭＯＤＥが“Ｈ”レベルであれば、リフレッシュ
制御信号ＥＸＲＥＦＢを選択してこれをリフレッシュ制
御信号ＲＥＦＢ’として出力し、テストモード信号ＭＯ
ＤＥが“Ｌ”レベルであれば、第１実施形態と同様にリ
フレッシュ制御信号ＲＥＦＢを選択してこれをリフレッ
シュ制御信号ＲＥＦＢ’として出力する。次に、ノアゲ
ート２６２及びインバータ２６３から成る回路は、テス
トモード信号ＭＯＤＥが“Ｈ”レベルであれば、リフレ
ッシュ制御信号ＲＥＦＡのレベルに関係なくリフレッシ
ュ制御信号ＲＥＦＡ’を強制的に“Ｌ”レベルにする。
一方、テストモード信号ＭＯＤＥが“Ｌ”レベルであれ
ば、第１実施形態と同様にリフレッシュ制御信号ＲＥＦ
Ａをそのままリフレッシュ制御信号ＲＥＦＡ’として出
力する。次に、リフレッシュ制御回路３０４は、テスト
モード信号ＭＯＤＥが“Ｈ”レベルとなっている場合に
は、リフレッシュ制御信号ＥＸＲＥＦＢの立ち上がりで
内部のアドレスカウンタを“１”カウントアップしてリ
フレッシュアドレスR_ADDを更新する。
【０２４５】このように、テストモード信号ＭＯＤＥを
“Ｈ”レベルにしてテストモードに移行させることで、
半導体記憶装置内部で生成されるリフレッシュ要求（ア
ドレス変化検出信号ＡＴＤの立ち上がりをトリガにした
リフレッシュ，および，リフレッシュタイマによるセル
フリフレッシュ）が無効化され、外部からのリフレッシ
ュ制御が有効化される。そして、こうした状態で外部か
らリフレッシュ制御信号ＥＸＲＥＦＢに負のワンショッ
トパルスを供給することで、リフレッシュ制御信号ＲＥ
ＦＢに負のワンショットパルスを与えたときと同様にリ
フレッシュが起動されるとともに、リフレッシュアドレ
スR_ADDの更新が行われてゆく。一方、テストモード信
号ＭＯＤＥを“Ｌ”レベルに設定すれば、第１実施形態
と全く同様にして半導体記憶装置内部で生成されたリフ
レッシュ要求によるリフレッシュが行われるようにな
る。
【０２４６】なお、テストモード信号ＭＯＤＥおよびリ
フレッシュ制御信号ＥＸＲＥＦＢは何れも出荷前のテス
トでのみ使用される信号であって、出荷後はテストモー
ド信号ＭＯＤＥを“Ｌ”レベルに固定して使用する。ま
た、リフレッシュ制御信号ＥＸＲＥＦＢについてはテス
トモード信号ＭＯＤＥを“Ｌ”レベルにすれば半導体記
憶装置の動作には影響しなくなるが、“Ｈ”レベル又は
“Ｌ”レベルの何れかに固定して使用する。もっとも、
次に述べるようにリフレッシュ制御信号ＥＸＲＥＦＢの
ピンを出力イネーブル信号ＯＥピン等の既存のピンと兼
用するのであればこの限りではない。
【０２４７】テストモード信号ＭＯＤＥ，リフレッシュ
制御信号ＥＸＲＥＦＢを入力するためのピンとしては未
使用ピン（ＮＣ；No Connection）を割り当てれば良
い。大容量のＳＲＡＭではほとんどの場合に未使用ピン
があるため、外部からのリフレッシュ制御のためだけに
ピンの数を増やす必要が生じることはほとんど無い。ま
た、リフレッシュ制御信号ＥＸＲＥＦＢについては、既
にある信号のうちリフレッシュ時に使用されない信号と
兼用するようにしても良い。こうした信号の候補として
は、上述した出力イネーブル信号ＯＥや、外部との間で
入出力すべきバイトを選択するための選択信号ＵＢ（Up
per Byte），ＬＢ（Lower Byte）（いずれも図示せず）
などが考えられる。ちなみに、図２６ではリフレッシュ
制御信号ＲＥＦＡ，ＲＥＦＢを直接マルチプレクサ２６
１等に入力しているが、バッファを介在させるようにし
ても良い。
【０２４８】次に、上記構成による半導体記憶装置の動
作を説明する。ここで、テストモード信号ＭＯＤＥを
“Ｌ”レベルに設定したときの動作は第１実施形態の動
作と全く同じであるため繰り返さない。したがって、こ
こではテストモード信号ＭＯＤＥを“Ｈ”レベルにした
ときのテストモードにおける動作について詳述すること
とする。図２７はテスタ装置から半導体記憶装置に供給
される信号のタイミングをリフレッシュアドレスR_ADD
とともに示したタイミングチャートである。また、図２
８はテスタ装置内で実施される半導体記憶装置のテスト
手順を示したフローチャートである。
【０２４９】まず、チップに元々固定的な不良があった
りホールド特性の劣悪なメモリセルがあったりすると、
リフレッシュ動作のテストを実施する意味がなくなるの
で、事前にホールド試験を実施しておく（図２８のステ
ップＳ１）。ホールド試験そのものは汎用ＤＲＡＭで実
施されているのと同様のテスト手順に従って行えば良
い。すなわち、メモリセルアレイ６に対する書き込みを
行い、リフレッシュを禁止した状態を所定時間継続した
後に読み出しを行ったときに、読み出されたデータが書
き込んだデータと一致するように当該所定時間（すなわ
ちリフレッシュサイクル）を調整することで、ホールド
時間の最も短いメモリセルに合わせたリフレッシュサイ
クルの値が決まることになる。その際、本実施形態では
テストモード信号ＭＯＤＥ及びリフレッシュ制御信号Ｅ
ＸＲＥＦＢをともに“Ｈ”レベルに設定することで、内
部で生成されるリフレッシュ要求および外部からのリフ
レッシュ要求による双方のリフレッシュ動作が全く行わ
れなくなるため、リフレッシュを禁止した状態を容易に
実現することができる。
【０２５０】次に、テスタ装置はリフレッシュ動作が正
しく行われていたかどうかを後で（具体的にはステップ
Ｓ１３で）検証するために、メモリセルアレイ６に対し
て予めテストパターンを書き込んでおく（ステップＳ
２）。ここではリフレッシュ動作の正常性を検証するの
が目的であることから、全てのビットが“１”（即ち、
各メモリセルが高電位を保持している状態に対応したデ
ータ）のテストパターンを用いることになる。
【０２５１】次に、テスタ装置はテストモード信号ＭＯ
ＤＥを“Ｈ”レベルに遷移させて半導体記憶装置をテス
トモードに移行させる（ステップＳ３；図２７の時刻ｔ
２３０）。なお、テストモード信号ＭＯＤＥを“Ｈ”レ
ベルにしたときにリフレッシュ制御信号ＥＸＲＥＦＢが
“Ｌ”レベルであるとリフレッシュがすぐに行われてし
まうため、テスタ装置はテストモード信号ＭＯＤＥを
“Ｈ”レベルにするのと同時にリフレッシュ制御信号Ｅ
ＸＲＥＦＢを“Ｈ”レベルに遷移させる。もっとも、テ
ストモード信号ＭＯＤＥを“Ｈ”レベルにするよりも以
前に、リフレッシュ制御信号ＥＸＲＥＦＢを“Ｈ”レベ
ルにしても良い。
【０２５２】こうした設定によって、半導体記憶装置の
内部ではリフレッシュ制御信号ＲＥＦＡ’が“Ｌ”レベ
ルとなるため、アドレス変化検出信号ＡＴＤにワンショ
ットパルスが発生しても半導体記憶装置内部でリフレッ
シュが起動されることはなくなる。また、マルチプレク
サ２６１はリフレッシュ制御信号ＥＸＲＥＦＢを選択す
るようになるため、リフレッシュ制御回路３０４内のリ
フレッシュタイマがどのような状態にあっても動作に影
響しなくなる。そして、リフレッシュ制御信号ＥＸＲＥ
ＦＢに負のワンショットパルスを与えたときにだけリフ
レッシュが行われる状態となる。なお、テスタ装置はテ
ストを実施している期間中はこの後もテストモード信号
ＭＯＤＥを“Ｈ”レベルのまま維持し続ける。
【０２５３】次に、テスタ装置は時間Ｔの値を例えば
“−１０ｎｓ”に初期化する（ステップＳ４）。ここで
言う時間Ｔは、リフレッシュ制御信号ＥＸＲＥＦＢを立
ち下げる時点を基準としたときに、アドレスAddressを
どのようなタイミングで変化させるかを規定した時間で
ある。この時間Ｔが負の値であれば、リフレッシュ制御
信号ＥＸＲＥＦＢを立ち下げるよりも時間“−Ｔ”だけ
前の時点でアドレスAddressを変化させることを意味す
る。一方、時間Ｔが正の値であれば、リフレッシュ制御
信号ＥＸＲＥＦＢを立ち下げてから時間Ｔが経過した後
にアドレスAddressを変化させることを意味する。本実
施形態では時間Ｔを“−１０ｎｓ”〜“＋１０ｎｓ”の
範囲内で“１ｎｓ”刻みで可変させることによって、ア
ドレスAddressの変化タイミングとリフレッシュの開始
タイミングとの間の時間関係による不具合が発生するか
どうかを調べている。
【０２５４】次に、テスタ装置はリフレッシュ回数Ｒの
値を“０”に初期化する（ステップＳ５）。後述するよ
うに、本実施形態ではある時間Ｔの値について所定回数
分のリフレッシュ（通常、ワード線の本数分に相当する
回数のリフレッシュ）を行って、メモリセルアレイ６全
体をリフレッシュする。つまり、このリフレッシュ回数
Ｒは個々の時間Ｔの値について実施されたリフレッシュ
の回数を記憶しておくためのカウンタに相当している。
なお、本実施形態ではワード線の本数を一例として“５
１２”本とする。
【０２５５】次に、時刻ｔ２３１になるとテスタ装置
は、アドレスAddressの値を変化させてアドレス変化検
出信号ＡＴＤに正のワンショットパルスを発生させる
（ステップＳ６）。ここで、変化前後におけるアドレス
Addressはどのような値であっても良く、また、アドレ
スAddressのどのビットを変化させても良い。しかしな
がら、ノイズを発生させる目的でアドレスAddressを変
化させていることから、アドレスAddressの変化パター
ンとしては最もノイズがのりやすく且つノイズが大きく
なるパターンであることが望ましい。こうしたことか
ら、アドレスAddressの変化パターンとしてはアドレスA
ddressの全てのビットを同時に反転させるパターンが好
ましい。
【０２５６】次に、テスタ装置はステップＳ４で初期化
された時間Ｔ（正確には時間Ｔが負の場合があるので時
間Ｔの絶対値）をテスタ装置内部の図示しないタイマに
設定（ステップＳ７）する。そしてテスタ装置はこの時
間（この時点では“１０ｎｓ”）が経過するまでの間
（ステップＳ８が“ＮＯ”）は何もせずに待機する。そ
して、時刻ｔ２３１から“１０ｎｓ”が経過して時刻ｔ
２３２になる（ステップＳ８が“ＹＥＳ”）と、テスタ
装置はリフレッシュ制御信号ＥＸＲＥＦＢを“Ｌ”レベ
ルに遷移させてリフレッシュ動作を開始させる（ステッ
プＳ９）。なお、この時点でリフレッシュ制御回路３０
４内のアドレスカウンタはリフレッシュアドレスR_ADD
の値として“Ｒ１”（Ｒ１＝０〜５１１〔１０進数〕）
を出力しているものとする。
【０２５７】この後、時刻ｔ２３２から所定時間が経過
して時刻ｔ２３３になると、テスタ装置はリフレッシュ
制御信号ＥＸＲＥＦＢを“Ｈ”レベルに戻してリフレッ
シュ動作を終了させる（ステップＳ１０）。なお、この
所定時間としては例えば図７においてリフレッシュ制御
信号ＲＥＦＢを“Ｌ”レベルにしている時刻ｔ５４〜ｔ
５６と同じ時間にすれば良い。そして時刻ｔ２３４にな
ると、半導体記憶装置の内部ではリフレッシュ制御信号
ＥＸＲＥＦＢの立ち上がりを受けて、リフレッシュ制御
回路３０４が次のリフレッシュに備えてリフレッシュア
ドレスR_ADDの値を“Ｒ１＋１”に更新する。
【０２５８】このように、以上述べた時刻ｔ２３０〜ｔ
２３４の間の詳細動作は、例えば図７の時刻ｔ５３〜ｔ
５７における動作と基本的には同じである。ただし本実
施形態では、第１実施形態のようにアドレス変化検出信
号ＡＴＤの立ち下がりなどのタイミングでリフレッシュ
アドレスR_ADDを更新するのではなく、テストモード信
号ＭＯＤＥが“Ｈ”レベルとなっているときにリフレッ
シュ制御信号ＥＸＲＥＦＢが立ち上がることでリフレッ
シュアドレスR_ADDを更新している。
【０２５９】一方、テスタ装置はリフレッシュアドレス
R_ADDの更新に対応してリフレッシュ回数Ｒの値を
“１”だけ増加（ステップＳ１１）させてから、ワード
線の本数分だけリフレッシュを行ったかどうか判定す
る。この場合はまだ１回しかリフレッシュを実施してい
ない（ステップＳ１２が“ＮＯ”）ので、テスタ装置は
処理をステップＳ６に戻して、時間Ｔの値を変えずにこ
れまでに述べたのと同様の処理を行う。すなわち、時刻
ｔ２３５でアドレスAddressを変化させ、それから１０
ｎｓが経過した時刻ｔ２３６でリフレッシュ制御信号Ｅ
ＸＲＥＦＢを“Ｌ”レベルに遷移させてアドレス“Ｒ１
＋１”についてリフレッシュ動作を開始させる。そし
て、所定時間が経過後にリフレッシュ制御信号ＥＸＲＥ
ＦＢを“Ｈ”レベルに戻したのちに、リフレッシュアド
レスR_ADDを次のアドレスに更新する。
【０２６０】そしてこの後は、５１２本目のワード線
（図２７ではリフレッシュアドレスR_ADDが“Ｒ１−
１”）のリフレッシュが時刻ｔ２４１で終了する（ステ
ップＳ１２が“ＹＥＳ”）まで同様の動作を繰り返して
ゆく。ちなみに、図２７では図示の都合からアドレスＲ
１の前後のリフレッシュアドレスを単に“Ｒ１−１”，
“Ｒ１＋１”と表記してある。しかし正確に言うと、ア
ドレスＲ１の値が“０”であればアドレス“Ｒ１−１”
の値は５１１（１０進数）であり、またアドレスＲ１の
値が“５１１”（１０進数）であればアドレス“Ｒ１＋
１”の値は“０”となる。
【０２６１】以上のようにしてメモリセルアレイ６全体
についてリフレッシュが完了したならば、テスタ装置は
アドレス変化に起因したノイズによってリフレッシュ動
作に不具合が生じていないかどうかを検証する。そのた
めに、テスタ装置はメモリセルアレイ６から順次データ
を読み出しながら、先のステップＳ２で書き込んだテス
トパターンと逐一照合を行う（ステップＳ１３）。その
結果、何れか一つでもデータが不一致（ステップＳ１４
が“ＮＧ”）であれば、テストを行ったチップは上述し
た不具合の生じている不良品であるため、これを廃棄処
分のチップに分類する（ステップＳ１５）。
【０２６２】なお、図示の都合から、図２８ではステッ
プＳ１３において全てのメモリセルの照合を行ってから
ステップＳ１４においてチェック結果を判定するように
も取ることができる。しかしながら、テスト時間の観点
からすれば、照合結果が不一致となるメモリセルが一つ
でも検出されたのであれば、残りのメモリセルについて
照合を行うことなくそのチップを廃棄処分（ステップＳ
１５）と判定しても問題ないのは当然である。
【０２６３】一方、ステップＳ１３における照合の結果
として全てのデータが一致している（ステップＳ１４が
“ＯＫ”）のであれば、時間Ｔが“−１０ｎｓ”につい
ては不具合が生じていないことから、テスタ装置は時間
Ｔを例えば“１ｎｓ”だけ増やした（ステップＳ１６）
のちに、この時間Ｔが所定値に達しているかどうか判定
する。本実施形態では“＋１０ｎｓ”までテストを実施
することになるため、この所定値は“＋１１ｎｓ”とな
る。
【０２６４】そして、この時点では時間Ｔが“−９ｎ
ｓ”である（ステップＳ１７が“ＮＯ”）ため、テスタ
装置は処理をステップＳ５に戻してこれまでに述べたの
と同様の処理を繰り返すようにする（時刻ｔ２４３〜ｔ
２５０）。この場合の動作と上述した動作との相違点
は、アドレスAddressを変化させてからリフレッシュ制
御信号ＥＸＲＥＦＢを立ち下げるまでが“９ｎｓ”（例
えば、最初のワード線に対するテストでは時刻ｔ２４３
〜ｔ２４４）になっていることである。
【０２６５】テスタ装置はこうして時間Ｔを“１ｎｓ”
ずつ増やしながら時間Ｔの個々の値についてテストを行
ってゆく。そして、アドレスAddressの変化によるノイ
ズの影響でリフレッシュに不具合が生じていればこの不
具合がメモリチェック（ステップＳ１３）で検出される
ことになる。一方、こうした不具合が何ら検出されるこ
となく、“−１０ｎｓ”〜“＋１０ｎｓ”の範囲内にあ
る全ての時間ＴについてステップＳ１４のチェック結果
が“ＯＫ”であれば、最終的にステップＳ１７の判定結
果が“ＹＥＳ”となり、テスト対象となっている半導体
記憶装置がアドレスAddressの変化によるノイズの影響
を受けない正常なチップ（良品）であるものと判定する
ことができる。
【０２６６】なお以上の動作において、時間Ｔの値が
“０”である場合、テスタ装置はアドレスAddressを変
化させるのと同時にリフレッシュ制御信号ＥＸＲＥＦＢ
を立ち下げることになる。つまりこの場合テスタ装置
は、図２８におけるステップＳ７〜Ｓ８の処理を省略し
て、ステップＳ６及びステップＳ９の処理を同時に行う
ことになる。一方、時間Ｔが正の値である場合、テスタ
装置はリフレッシュ制御信号ＥＸＲＥＦＢをまず立ち下
げ、それから時間Ｔが経過した時点でアドレスAddress
を変化させるようにする。つまりこの場合は、図２８に
おけるステップＳ６の処理とステップＳ９の処理を互い
に入れ替えることになる。
【０２６７】以上のように本実施形態では、リフレッシ
ュ制御信号ＲＥＦＡ’及びＲＥＦＢ’のタイミングを半
導体記憶装置外部から制御可能な構成として、リフレッ
シュの開始タイミングとアドレス変化による通常の読み
出し／書き込み動作のタイミングとの間の時間関係を可
変させている。このため、これら両者の時間関係として
取り得る時間範囲の全体にわたって、アドレス変化によ
って発生するノイズの影響に起因した不具合が生じない
ことを出荷前に検証可能となる。
【０２６８】ちなみに、上述した説明では時間Ｔを“−
１０ｎｓ”〜“＋１０ｎｓ”の範囲内において“１ｎ
ｓ”刻みで変化させたが、これは飽くまでも一例に過ぎ
ず、時間Ｔを可変させる時間範囲や刻み幅の時間値は個
々の半導体記憶装置に応じて適宜決定すれば良いのはも
ちろんである。
【０２６９】また、上述した説明では第１実施形態を前
提として本発明を説明したが、第２実施形態〜第６実施
形態に適用した場合も全く同様である。すなわち、これ
ら実施形態において、リフレッシュ制御回路３０４（リ
フレッシュ制御回路２０４），マルチプレクサ５，ロウ
制御回路１３（ロウ制御回路３１３，ロウ制御回路３５
３）の間の接続関係は第１実施形態と全く同じである。
したがって、図１の構成に対して行ったのと全く同様の
変形を図１２，図１４，図１７，図２３又は図２４の構
成に加えれば良い。
【０２７０】なお、上述した各実施形態では例えばアド
レス変化検出信号ＡＴＤに発生するワンショットパルス
の立ち上がりエッジからリフレッシュを行うようにして
いたが、ワンショットパルスの論理を反転させてその立
ち下がりエッジからリフレッシュを行うようにしても良
い。これは、アドレス変化検出信号ＡＴＤ以外の各信号
についても全く同様である。
【０２７１】また、上述した各実施形態ではメモリセル
アレイ６等の各メモリセルが１トランジスタ１キャパシ
タで構成されているものとしたが、メモリセルの構成が
こうした形態に限定されるものではない。確かに、チッ
プサイズ等の点からはこうしたメモリセルが最も好まし
いが、本発明の半導体記憶装置では１トランジスタ１キ
ャパシタ以外のメモリセルの使用を否定するものではな
い。すなわち、汎用ＳＲＡＭのメモリセルよりも構成の
小さなＤＲＡＭメモリセルであれば、１トランジスタ１
キャパシタ構成でなくとも汎用ＳＲＡＭに比べてチップ
サイズを削減できる効果がある。
【０２７２】また、上述した各実施形態による半導体記
憶装置は、例えば図１に示した回路全体が単一のチップ
上に実装されている形態であって良いのはもちろんであ
るが、回路全体が幾つかの機能ブロックに分割されてい
て各機能ブロックが別々のチップに実装されているよう
な形態であっても良い。後者の例としては、各種の制御
信号やアドレス信号を発生させる制御部分とメモリセル
部分とが別々のチップ（コントロールチップとメモリチ
ップ）に搭載された混載ＩＣ（集積回路）が考えられ
る。つまり、メモリチップの外部に設けたコントロール
チップから各種の制御信号をメモリチップへ供給するよ
うな構成も本発明の範疇に属する。
【０２７３】
【発明の効果】以上説明したように、請求項１記載の発
明では、スタンバイ状態となったときに、複数種類のモ
ードの中から選択されたモードに従って、セルフリフレ
ッシュに必要となる装置内の各回路を回路毎に動作させ
あるいはその動作を停止させるようにしている。これに
よって、リフレッシュを行うにあたって不要な回路を動
作させる必要がなくなるため、消費電力を低減すること
が可能となる。このため、リフレッシュを必要とするメ
モリセルを用いた汎用ＳＲＡＭ仕様のメモリ，疑似ＳＲ
ＡＭ，汎用ＤＲＡＭなどにおいて、汎用ＳＲＡＭにおけ
るスタンバイモードに類似した低消費電力モードを実現
することができる。また、セルフリフレッシュに必要と
なる回路毎に各回路を動作させるかどうかを制御できる
ため、ユーザのニーズやアプリケーションに応じてスタ
ンバイ電流を段階的に削減してゆけるなど、汎用ＳＲＡ
Ｍ等には見られない独特のスタンバイモードを実現する
ことができる。
【０２７４】また、請求項２記載の発明では、独立して
リフレッシュ動作が制御される複数のメモリセルエリア
でメモリセルアレイを構成したときに、メモリセルエリ
ア及びその周辺回路からなるメモリプレート毎にモード
を設定して、各メモリプレートを動作させるかその動作
を停止させている。これにより、一時的に保持しておけ
ば良い情報が記憶されるメモリセルエリアに関しては、
スタンバイ状態でセルフリフレッシュを行う必要がなく
なる。したがって、アプリケーション等が使用するメモ
リ空間の割り当てに応じてメモリプレートを動作させる
かどうかを決めておけば、ユーザのニーズやアプリケー
ションに特化した形でスタンバイ電流を最小限に抑える
ことが可能となる。
【０２７５】また、請求項４記載の発明では、複数のメ
モリプレート間で共有された電源手段を備えるようにし
て、メモリプレート毎に設定されたモードに応じて、こ
の電源手段から各メモリプレートに電源供給を行うかど
うか個別に制御している。これにより、メモリプレート
の数に比例して電源手段の規模が増大することはなくな
るため、多数のメモリプレートを設けたときであって
も、小規模な回路構成でスタンバイ電流を削減すること
が可能となる。
【０２７６】また、請求項５記載の発明では、スタンバ
イのための入力モード信号を与えてメモリプレート毎に
モードを設定可能としている。これにより、ユーザのニ
ーズや使用するアプリケーションが変わっても、こうし
た変化に柔軟に対応しながらスタンバイ電流を最小限に
抑えることが可能となる。
【０２７７】また、請求項６記載の発明では、モード設
定を行うべきメモリプレートをモード設定のために入力
したアドレスに基づいて特定している。これにより、ヒ
ューズの切断によってモード設定を行うときなどに比べ
て、モード設定を簡単に行えるとともに、通常の読み出
しや書き込みと同様にしてユーザ側でモードの再設定を
簡単に行える。したがって、モード設定のために外部か
ら専用の信号を与える必要がなく、こうした専用の信号
のためのピンを設ける必要もない。
【０２７８】また、請求項７記載の発明では、リフレッ
シュ制御回路及び電源回路の双方を動作させる第１のモ
ード，リフレッシュ制御回路の動作を停止させて電源回
路を動作させる第２のモード，リフレッシュ制御回路及
び電源回路の双方の動作を停止させる第３のモードを設
けて、これらの中からいずれかのモードを選択できるよ
うにしている。これにより、適用される機器やその使用
環境などに応じて、スタンバイ状態におけるデータ保持
の要否，アクティブ状態への復帰時間，電流消費量など
を外部からきめ細かく制御することができる。すなわ
ち、第１のモードではセルフリフレッシュに必要な回路
へ電源が供給されているためメモリセルのデータを保持
できるとともに、スタンバイ状態からアクティブ状態へ
移行させるまでの時間を３種類のモードの中で最も短く
することができる。また第２のモードでは、リフレッシ
ュ制御手段に供給すべき分だけ第１のモードよりも消費
電流を低減させることができるほか、スタンバイ状態か
らアクティブ状態に移行したときには第１のモードと同
様に直ちに半導体記憶装置を使用することができる。さ
らに第３のモードでは３種類のモードの中では消費電流
を最も小さくすることができる。また、請求項８記載の
発明では、所定のアドレスに対してモード毎に予め決め
られたデータの書き込み要求があったとき、または、活
性化信号に所定の変化があったときにモードの設定を行
っている。これにより、スタンバイモードを設定するた
めに半導体記憶装置へ専用の信号を与える必要がなく、
また、こうした専用の信号のためのピンを半導体記憶装
置に設ける必要がない。
【０２７９】そして、請求項９〜１６記載の発明による
制御回路は、メモリセルが形成されたメモリチップの外
部から制御信号やアドレス信号を供給して、このメモリ
チップとともに上述した半導体記憶装置を構成するもの
である。このため、請求項９〜１０，１２〜１６記載の
発明による制御回路を用いることによって、それぞれ、
請求項１，２，４〜８記載の発明による半導体記憶装置
が奏する上述した効果と同様の効果が得られる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による半導体記憶装置
の構成を示すブロック図である。
【図２】 同実施形態による半導体記憶装置の要部の詳
細構成を示した回路図である。
【図３】 同実施形態による半導体記憶装置において、
リフレッシュおよびこれに続く読み出しが１メモリサイ
クルで実施される場合の動作を示したタイミングチャー
トである。
【図４】 同実施形態による半導体記憶装置において、
リフレッシュが途中から行われなくなって、読み出しだ
けが実施されるようになった場合の動作を示したタイミ
ングチャートである。
【図５】 同実施形態による半導体記憶装置において、
リフレッシュおよびこれに続く書き込みが１メモリサイ
クルで実施される場合の動作を示したタイミングチャー
トである。
【図６】 同実施形態による半導体記憶装置において、
リフレッシュが途中から行われなくなって、書き込みま
たは読み出しだけが実施されるようになった場合の動作
を示したタイミングチャートである。
【図７】 同実施形態による半導体記憶装置において、
リフレッシュタイマによるセルフリフレッシュが行われ
た場合の動作を示すタイミングチャートである。
【図８】 同実施形態による半導体記憶装置において、
リフレッシュタイマによるリフレッシュが行われるとと
もに引き続いて読み出しが行われたときの動作を示した
タイミングチャートである。
【図９】 同実施形態による半導体記憶装置において、
１メモリサイクル中で書き込みイネーブル信号が遅れて
入力されたときのリフレッシュ，ダミーの読み出しおよ
び書き込みを示したタイミングチャートである。
【図１０】 同実施形態による半導体記憶装置におい
て、１メモリサイクル中においてリフレッシュタイマに
よるセルフリフレッシュが開始してから書き込みイネー
ブル信号が遅れて入力されたときのリフレッシュ，ダミ
ーの読み出し，セルフリフレッシュおよび書き込みを示
したタイミングチャートである。
【図１１】 同実施形態による半導体記憶装置におい
て、１メモリサイクル中で書き込みイネーブル信号が遅
れて入力され、書き込み中にリフレッシュタイマによる
リフレッシュ要求があったときの書き込みとこれに続く
セルフリフレッシュを示すタイミングチャートである。
【図１２】 本発明の第２実施形態による半導体記憶装
置の構成を示すブロック図である。
【図１３】 同実施形態による半導体記憶装置におい
て、リフレッシュが途中から行われなくなって、読み出
しだけが実施されるようになった場合の動作を示したタ
イミングチャートである。
【図１４】 本発明の第３実施形態による半導体記憶装
置の構成を示すブロック図である。
【図１５】 同実施形態による半導体記憶装置の読み出
し動作を示すタイミングチャートである。
【図１６】 同実施形態による半導体記憶装置の書き込
み動作を示すタイミングチャートである。
【図１７】 本発明の第４実施形態による半導体記憶装
置の構成を示すブロック図である。
【図１８】 同実施形態によるスタンバイモード制御回
路の詳細構成を示した回路図である。
【図１９】 同実施形態によるリフレッシュ制御回路の
詳細構成を示した回路図である。
【図２０】 同実施形態によるブースト電源の詳細な構
成を示した回路図である。
【図２１】 同実施形態による基板電圧発生回路の詳細
な構成を示した回路図である。
【図２２】 同実施形態によるリファレンス電圧発生回
路の詳細な構成を示した回路図である。
【図２３】 本発明の第５実施形態による半導体記憶装
置の要部の構成を示すブロック図である。
【図２４】 本発明の第６実施形態による半導体記憶装
置の要部の構成を示すブロック図である。
【図２５】 ＤＲＡＭメモリセルのセンス動作におい
て、ビット線対ＢＬ，／ＢＬの電位が時間経過に伴って
遷移してゆく様子を示したタイミングチャートである。
【図２６】 本発明の第７実施形態による半導体記憶装
置の構成を示すブロック図である。
【図２７】 同実施形態において、テスタ装置から半導
体記憶装置に供給される信号のタイミングをリフレッシ
ュアドレスR_ADDとともに示したタイミングチャートで
ある。
【図２８】 同実施形態において、テスタ装置内で実施
される半導体記憶装置のテスト手順を示したフローチャ
ートである。
【符号の説明】
１，１４１，１５１ アドレスバッファ ２，１４２ ラッチ ３，１４３，１６３ ＡＴＤ回路 ４，１６４，２０４，３０４ リフレッシュ制御回路 ５，１６５，２６１ マルチプレクサ ６ メモリセルアレイ ６１ 〜６ｎ メモリセルエリア ７，７１ 〜７ｎ ロウデコーダ ８，８１ 〜８ｎ ，１４８ カラムデコーダ ９，９１ 〜９ｎ ，１４９ センスアンプ・リセット回
路 １０ Ｉ／Ｏバッファ １１ Ｒ／Ｗ制御回路 １２ ラッチ制御回路 １３，１７３，３１３，３５３ ロウ制御回路 １４ カラム制御回路 １５，１５１ ，１５２ ，２１５ ブースト電源 １６，１６１ ，１６２ ，２１６ 基板電圧発生回路 １７，１７１ ，１７２ ，２１７ リファレンス電圧発
生回路 １５２ バスデコーダ １５３ バスセレクタ ２０１ スタンバイモード制御回路 ２６２ ノアゲート ２６３ インバータ ３０１，３５１ PowerDown 制御回路 ３５０ 電源回路 ３５２１ 〜３５２ｎ スイッチ素子 ３５４ プログラム回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 草刈 隆 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5M024 AA16 AA20 AA27 AA50 AA70 AA90 BB22 BB27 BB28 BB29 BB37 BB39 BB40 DD87 DD90 EE05 EE30 FF03 FF05 FF07 FF20 FF30 KK22 LL01 MM10 PP01 PP02 PP03 PP07

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 リフレッシュを必要とする複数のメモリ
    セルを備えた半導体記憶装置において、 前記リフレッシュに必要となる装置内の各回路をスタン
    バイ状態において動作させるかどうかが回路毎に規定さ
    れた複数種類のモードの中から選択したモードに従っ
    て、前記スタンバイ状態となったときに、前記リフレッ
    シュに必要となる装置内の各回路を動作させ，あるい
    は，それらの動作を停止させる動作制御手段を具備する
    ことを特徴とする半導体記憶装置。
  2. 【請求項２】 前記複数のメモリセルで構成されるメモ
    リセルアレイは、前記スタンバイ状態となったときに前
    記リフレッシュを行うかどうかが独立に制御される複数
    のメモリセルエリアに分割されており、 前記動作制御手段は、前記メモリセルエリア及び該メモ
    リセルエリアのリフレッシュに必要となる周辺回路から
    なるメモリプレート毎にそれぞれ設定された前記モード
    に応じて、前記メモリプレートの各々を動作させ，ある
    いは，その動作を停止させることを特徴とする請求項１
    記載の半導体記憶装置。
  3. 【請求項３】 前記メモリプレートの各々は、該メモリ
    プレートを構成する前記メモリセルエリアおよび前記周
    辺回路に電源供給を行う電源手段をさらに備え、 前記動作制御手段は、前記メモリプレート毎に設定され
    た前記モードに応じて、前記メモリプレート毎に設けら
    れた前記電源手段を動作させ，あるいは，その動作を停
    止させることを特徴とする請求項２記載の半導体記憶装
    置。
  4. 【請求項４】 複数の前記メモリプレートに対して電源
    供給を行うために前記複数のメモリプレート間で共有さ
    れた電源手段を備え、 前記動作制御手段は、前記メモリプレート毎に設定され
    た前記モードに応じて、前記電源手段から前記メモリプ
    レートの各々に電源を供給するかどうかを前記メモリプ
    レート毎に制御する複数のスイッチ手段を具備すること
    を特徴とする請求項２記載の半導体記憶装置。
  5. 【請求項５】 入力モード信号に応答して、前記モード
    を前記メモリプレート毎に設定するためのプログラム手
    段を具備することを特徴とする請求項２〜４の何れかの
    項に記載の半導体記憶装置。
  6. 【請求項６】 前記プログラム手段は、入力されたアド
    レスをもとに該アドレスに対応したメモリセルエリアを
    備えたメモリプレートを特定し、前記入力モード信号に
    より指定されたモードを該特定されたメモリプレートに
    対するモードとして設定することを特徴とする請求項５
    記載の半導体記憶装置。
  7. 【請求項７】 前記リフレッシュに必要となる装置内の
    各回路は、 前記リフレッシュの制御を行うリフレッシュ制御手段
    と、 前記リフレッシュ制御手段および自身の電源手段を除い
    た所定の回路へ電源供給を行う電源手段とを有し、 前記動作制御手段は、前記スタンバイ状態となったとき
    に、前記リフレッシュ制御手段及び前記電源手段の双方
    を動作させる第１のモード，前記リフレッシュ制御手段
    の動作を停止させるとともに前記電源手段を動作させる
    第２のモード，前記リフレッシュ制御手段及び前記電源
    手段の双方の動作を停止させる第３のモードの中から選
    択されたモードに応じて、前記リフレッシュ制御手段及
    び前記電源手段を動作させ，あるいは，その動作を停止
    させることを特徴とする請求項１〜６の何れかの項に記
    載の半導体記憶装置。
  8. 【請求項８】 前記動作制御手段は、所定のアドレスに
    対してモード毎に予め決められたデータの書き込み要求
    があったことに応答してモードの設定を行うことを特徴
    とする請求項７記載の半導体記憶装置。
  9. 【請求項９】 メモリセルのリフレッシュに必要となる
    各回路の動作を制御する制御回路であって、 前記各回路をスタンバイ状態において動作させるかどう
    かが回路毎に規定された複数種類のモードの中から選択
    したモードに従って、前記スタンバイ状態となったとき
    に、前記リフレッシュに必要となる各回路を動作させ，
    あるいは，それらの動作を停止させることを特徴とする
    制御回路。
  10. 【請求項１０】 前記スタンバイ状態となったときに前
    記リフレッシュを行うかどうかが独立に制御されるメモ
    リセルエリアと該メモリセルエリアのリフレッシュに必
    要となる周辺回路とからなるメモリプレート毎に設定さ
    れた前記モードに応じて、前記メモリプレートの各々を
    動作させ，あるいは，その動作を停止させることを特徴
    とする請求項９記載の制御回路。
  11. 【請求項１１】 前記メモリプレート毎に設定された前
    記モードに応じて、前記メモリセルエリアおよび前記周
    辺回路に電源供給を行うために前記メモリプレート毎に
    設けられた電源手段を動作させ，あるいは，その動作を
    停止させることを特徴とする請求項１０記載の制御回
    路。
  12. 【請求項１２】 前記メモリプレート毎に設定された前
    記モードに応じて、複数の前記メモリプレートに対して
    電源供給を行うために前記複数のメモリプレート間で共
    有された電源手段から前記メモリプレートの各々に電源
    を供給するかどうかを制御する複数のスイッチ手段を具
    備することを特徴とする請求項１０記載の制御回路。
  13. 【請求項１３】 入力モード信号に応答して、前記モー
    ドを前記メモリプレート毎に設定するためのプログラム
    手段を具備することを特徴とする請求項１０〜１２の何
    れかの項に記載の制御回路。
  14. 【請求項１４】 前記プログラム手段は、入力されたア
    ドレスをもとに該アドレスに対応したメモリセルエリア
    を備えたメモリプレートを特定し、前記入力モード信号
    により指定されたモードを該特定されたメモリプレート
    に対するモードとして設定することを特徴とする請求項
    １３記載の制御回路。
  15. 【請求項１５】 前記スタンバイ状態となったときに、
    前記リフレッシュの制御を行うリフレッシュ制御手段
    と、前記リフレッシュ制御手段および自身の電源手段を
    除いた所定の回路へ電源供給を行う電源手段との双方を
    動作させる第１のモード，前記リフレッシュ制御手段の
    動作を停止させるとともに前記電源手段を動作させる第
    ２のモード，前記リフレッシュ制御手段及び前記電源手
    段の双方の動作を停止させる第３のモードの中から選択
    したモードに応じて、前記リフレッシュ制御手段及び前
    記電源手段を動作させ，あるいは，その動作を停止させ
    ることを特徴とする請求項９〜１４の何れかの項に記載
    の制御回路。
  16. 【請求項１６】 所定のアドレスに対してモード毎に予
    め決められたデータの書き込み要求があったことに応答
    してモードの設定を行うことを特徴とする請求項１５記
    載の制御回路。
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