JP4194600B2 - データ転送方法及びシステム - Google Patents

Description

本発明は、情報処理システムにおけるデータ転送方法及びシステムに関し、詳しくは複数の異なる種類のメモリ装置が使用される情報処理システムにおけるデータ転送方法及びシステムに関する。

近年、携帯電話等のモバイル分野において、提供するサービス機能が高度化するに伴い、取り扱うデータ量が増大し、大きなメモリ容量が必要になっている。例えば携帯電話では、動画データ（ムービー機能）、静止画像（カメラ機能）、ゲーム機能、ＷＥＢ閲覧等のサービス機能が提供されており、音声通話が中心であった時代と比較して、必要なメモリ容量が大幅に増加している。

携帯電話機器において、音声通話が中心であった時代には、ワークメモリとしてＳＲＡＭ（Static Random Access Memory）が使用されていた。ＳＲＡＭは各メモリセルに６つのトランジスタを使用するので、例えばＤＲＡＭ（Dynamic Random Access Memory）と比較して記憶データの１ビットあたりの素子数が多く、大容量化することが困難である。従って、ＳＲＡＭのみを用いたシステムにより、上記のような高機能サービスを実現することは極めて困難である。

こうした背景から、メモリコアとしてＤＲＡＭを使用し、インターフェースをＳＲＡＭ型とした疑似（Pseudo）ＳＲＡＭ（ＰＳＲＡＭ）が開発された。この擬似ＳＲＡＭにより、従来技術の蓄積及び資産を生かしながらＳＲＡＭを置き換えることが可能となり、大容量のメモリシステムを提供して高機能サービスを実現することができる。

携帯電話のメモリシステムでは、ＳＲＡＭ、擬似ＳＲＡＭ、及びフラッシュメモリの３種類のメモリを使用するものが多い。フラッシュメモリはプログラムやデータを格納するために用いられ、ＳＲＡＭは電源印加状態でキャッシュデータ等の比較的小規模なデータを保存するために用いられ、擬似ＳＲＡＭは動画像処理時等に使用するワークメモリとして用いられる。各メモリは用途別に最適化されており、代替することは困難と考えられている。ＳＲＡＭは待機時消費電流が低く、読み書きが高速であるが、大容量にすることは困難でありまた揮発性である。従って、小容量のキャッシュデータ保持に適する一方で、電源切断時に保持が必要なプログラム及びデータの格納には適さない。フラッシュメモリは読み書きが低速であるが、不揮発且つ大容量で、待機時消費電流が低い。従って、電源切断時に保持が必要なプログラムやデータの格納には不可欠である。擬似ＳＲＡＭはリフレッシュ動作が必要であり待機時消費電流が大きくまた揮発性であるが、大容量であり読み書きが高速である。従って、ワークメモリとして適している。

しかしながら複数のメモリ装置を単一のシステムに同時に使用することは、携帯電話機器のメモリ部品点数の増加によるコストアップを招く。また更に、同一パッケージに封止するためのチップ研磨技術の開発や、ＭＣＰ（Multi-Chip Package）化技術開発等の課題をクリアすることが必要となる。

上記の問題点を解決するには、システムで使用するメモリ種類を減らす必要がある。上記３種類のメモリ装置の各々を、残りの２つで代替する場合の問題点について考える。
１）フラッシュメモリ→ＳＲＡＭ：容量不足、電源切断てデータ消去
２）フラッシュメモリ→擬似ＳＲＡＭ：電源切断でデータ消去、消費電流大
３）ＳＲＡＭ→フラッシュメモリ：書き込み時間長い
４）ＳＲＡＭ→擬似ＳＲＡＭ：消費電流大
５）擬似ＳＲＡＭ→フラッシュメモリ：書き込み時間長い
６）擬似ＳＲＡＭ→ＳＲＡＭ：容量不足
上記１）、６）は容量不足の問題を解決することが困難である。２）は電源切断でデータ消去されるので不可である。従って、これら３つの置き換えは現在の携帯電話仕様及びシステムではありえない。このことからフラッシュメモリは必要不可欠であり、また上記５）の書き込み時間の関係を考えると、擬似ＳＲＡＭも必要なメモリ装置であるといえる。従って、ＳＲＡＭを他のメモリで代用できるかどうかが課題となる。

上記４）については、擬似ＳＲＡＭでもパワーダウンモードやパーシャルリフレッシュモード等の機能によりＳＲＡＭと対等なレベルの待機電流を実現する機種が開発されているが、消費電流が大きいという問題がある。従って、上記４）のようにＳＲＡＭを擬似ＳＲＡＭで置き換えるよりは、上記３）のようにＳＲＡＭをフラッシュメモリで置き換えることが望ましい。しかしこの場合、書き込み時間の問題を解決する必要がある。

以上を鑑みると、ＳＲＡＭの代わりにフラッシュメモリを使用した場合に、フラッシュメモリへの書き込み時間の長さがシステム動作として表面に現れないようなデータ転送方法及びシステムが必要である。

本発明は、上記関連技術の１つ又は幾つかの問題点を解決するデータ転送及びシステムを提供することを一般的な目的とする。

また本発明は、ＳＲＡＭの代わりにフラッシュメモリを使用した場合に、フラッシュメモリへの書き込み時間の長さがシステム動作として表面に現れないようなデータ転送方法及びシステムを提供することを具体的な目的とする。

本発明によるデータ転送方法は、コントローラから揮発性メモリのメモリコアにデータを書き込み、前記コントローラからのデータ読み出し要求に応じて、前記メモリコアのデータを前記揮発性メモリのデータレジスタに読みだし、該揮発性メモリを転送処理状態にし、前記転送処理状態において、前記データレジスタからデータを不揮発性メモリに転送し、前記データの転送の終了を確認すると該揮発性メモリの該転送処理状態を解除し、該揮発性メモリは該転送処理状態においてリフレッシュ動作を停止することを特徴とする。

また本発明によるデータ転送システムは、コントローラと、揮発性メモリと、不揮発性メモリとを備えたデータ転送システムにおいて、前記コントローラは、前記揮発性メモリのメモリコアにデータを書き込んだ後に前記揮発性メモリを転送処理状態にするとともに、前記不揮発性メモリに前記データを転送した後に前記揮発性メモリの転送処理状態を解除し、前記揮発性メモリは、前記コントローラからの読み出し要求に応じて、前記メモリコアのデータを前記揮発性メモリのデータレジスタに読み出し、前記転送処理状態において、前記データレジスタに読み出されたデータを前記不揮発性メモリに転送し、前記転送処理状態においては、リフレッシュ動作が停止されることを特徴とする。

上記データ転送方法及びシステムにおいては、コントローラのキャッシュデータをフラッシュメモリ等の不揮発性メモリに転送する際に、擬似ＳＲＡＭ等の揮発性メモリをテンポラリバッファとして使用することで、不揮発性メモリに対する長いデータ書き込み時間の間、コントローラが常時拘束されてしまうことを避けることができる。また揮発性メモリのデータレジスタをテンポラリバッファとして使用し、リフレッシュ動作を停止してメモリコアを非活性な状態とすることで、データ転送期間中の揮発性メモリにおける電流消費を最小限に抑えることが可能となる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図1は、本発明による情報処理システムの構成を示すブロック図である。

図１の情報処理システムは、例えば携帯電話のメモリシステムであり、コントローラ１０、擬似ＳＲＡＭ１１、フラッシュメモリ１２、及びシステムバス１３を含む。フラッシュメモリ１２は、コントローラ１０が実行するプログラムや処理するデータを格納するために用いられる。擬似ＳＲＡＭ１１は、コントローラ１０が動画像処理時等に使用するワークメモリ領域として用いられる。なおワークメモリ領域となるメモリは大容量ＲＡＭであればよく、擬似ＳＲＡＭに限定されるものではない。例えば、図１の擬似ＳＲＡＭ１１の代わりに、ＤＲＡＭ（Dynamic Random Access Memory）、ＳＤＲＡＭ（Synchronous
Dynamic Random Access Memory）、ＦＲＡＭ（Ferroelectric Random
Access Memory）等でも同様の機能が実現できる。

図１の情報処理システムでは、従来のシステムでキャッシュデータ等の比較的小規模なデータを保存するために用いられていたＳＲＡＭは設けられていない。本発明では、このＳＲＡＭの機能は、フラッシュメモリ１２により代行される。

キャッシュデータをフラッシュメモリ１２に格納する構成とすると、具体的に問題となるのは、コントローラ１０からフラッシュメモリ１２にデータを転送する際に、フラッシュメモリ１２の書き込み速度が遅いということである。フラッシュメモリ１２への書き込みが終了するまで、コントローラ１０は内部のキャッシュの内容を保持しておく必要があるので、長い間次の動作に移ることができない。

本発明では、コントローラ１０のキャッシュ以外に転送データを格納する場所として、擬似ＳＲＡＭ１１の内部レジスタを活用する。まず擬似ＳＲＡＭ１１の内部レジスタに転送データを格納する。その後、擬似ＳＲＡＭ１１の内部レジスタからフラッシュメモリ１２へデータを転送し、その転送が完了したか否かを示す転送状況を確認することで確実なデータ転送を保証する。

図２は、擬似ＳＲＡＭ１１の構成を示すブロック図である。

擬似ＳＲＡＭ１１は、入力インターフェース２１、ロジック回路２２、ローデコーダ２３、コラムデコーダ２４、メモリコア２５、データ入出力インターフェース２６、書き込みレジスタ２７、及びデータレジスタ２８を含む。

入力インターフェース２１は、外部よりコマンド信号及びアドレス信号を受け取り、ロジック回路２２に供給する。ロジック回路２２は、受け取ったコマンドをデコードして、デコード結果に従い擬似ＳＲＡＭ１１の各部分を制御する。ロジック回路２２は、受け取ったアドレス信号のうちローアドレスをローデコーダ２３に供給し、コラムアドレスをコラムデコーダ２４に供給する。

ローデコーダ２３は、ローアドレスをデコードし、デコードアドレスが指定するワードのワード線を活性化する。選択活性化されたワード線に接続されたメモリセルのデータは、ビット線を介してセンスアンプに供給される。これらのワード線、ビット線、センスアンプなどはメモリコア２５の内部に設けられている。コラムデコーダ２４は、コラムアドレスをデコードし、デコードアドレスが指定するコラムのコラム選択線を活性化する。選択活性化されたコラム選択線に対応するセンスアンプが、データレジスタ２８に接続される。

データレジスタ２８は、読み出されたデータを、データ入出力インターフェース２６に供給する。データ入出力インターフェース２６は、読み出し動作時には読み出されたデータを擬似ＳＲＡＭ１１の外部に供給し、書き込み動作時には書き込まれるデータを外部から受け取る。データ入出力インターフェース２６は、書き込みデータを、書き込みレジスタ２７を介してデータレジスタ２８に供給する。データレジスタ２８に格納された書き込みデータは、メモリコア２５のセンスアンプ、ビット線等を介して、選択されたワードのメモリセルに書き込まれる。

図３は、擬似ＳＲＡＭ１１のメモリコア２５、書き込みレジスタ２７、及びデータレジスタ２８の関係を説明するための図である。

図３に示されるように擬似ＳＲＡＭ１１には、１ワードに対応する１６ビットの書き込みレジスタ２７と、２ワードに対応する３２ビットのデータレジスタ２８とが設けられている。擬似ＳＲＡＭ１１がシステムバス１３（図１）と１回にやり取りするデータは１６ビットであるが、メモリコア２５がデータレジスタ２８と１回にやり取りするデータは３２ビットである。この３２ビットのデータが、例えば書き込み動作の場合には、３２ビットのセンスアンプ３１を介して、メモリセル３２に供給される。メモリセル３２では、選択活性化されたワード線４１に接続されるトランジスタ４２が導通し、書き込みデータに応じた電荷がキャパシタ４３に蓄えられる。

このような構成とすれば、擬似ＳＲＡＭ１１とシステムバス１３との間で２回のデータ入出力をする間に、内部ではメモリコア２５に対して１回のアクセス動作を実行すればよい。従って、内部のコア動作のサイクルに比較して外部のデータ転送のサイクルを早くすることができる。なお図３の例では、データレジスタ２８は３２ビットとしてあるが、例えば６４ビット構成として、４ワードを４回に分けて１ワードずつ外部とやり取りする構成としてもよい。本発明において、データレジスタ２８のワード数は任意である。

図４は、本発明によるデータ転送動作を示すフローチャートである。

図４のステップＳＴ１において、電源が投入されると、その後スタンバイ状態となる。ステップＳＴ２において、コントローラ１０が、転送モード信号をアサートすることで、擬似ＳＲＡＭ１１を転送準備モードにセットする。ここで転送準備モードではない通常の動作モードにおいては、擬似ＳＲＡＭ１１は、チップイネーブル信号ＣＥ２がＬＯＷに落ちると非選択となる。しかし上記転送準備モードにセットされた後には、チップイネーブル信号ＣＥ２がＬＯＷに設定されると、擬似ＳＲＡＭ１１からフラッシュメモリ１２へのデータ転送動作が実行されることになる。ステップＳＴ２の後はスタンバイ状態となる。

ステップＳＴ３において、コントローラ１０が、擬似ＳＲＡＭ１１にキャッシュデータを書き込み、更に擬似ＳＲＡＭ１１の書き込みレジスタ２７にフラグ情報を格納する。このキャッシュデータ書き込みの際、コントローラ１０は２ワード分のキャッシュデータを１ワードずつ２回に分けて擬似ＳＲＡＭ１１に転送し、２ワードがメモリコア２５に格納されることになる。この際例えば擬似ＳＲＡＭ１１のデータレジスタ２８が４ワード分であれば、１ワードずつ４回に分けて転送し、４ワード分をメモリコア２５に格納することになる。また上記フラグ情報は、データ転送動作が未終了であることを示す値（例えば“０”）をデータレジスタ２８に格納するものである。

ステップＳＴ４で、コントローラ１０が擬似ＳＲＡＭ１１に読み出しコマンドを入力する。ステップＳＴ５で、擬似ＳＲＡＭ１１は読み出し動作を実行し、これによりメモリコア２５に書き込まれた２ワードのデータをデータレジスタ２８に転送する。即ち、擬似ＳＲＡＭ１１の書き込みアドレスと同一のアドレスからデータを読み出すことにより、ステップＳＴ３で書き込んだデータをデータレジスタ２８に格納する。なおフラッシュメモリ１２への書き込み時間を隠すためには、多くのデータをデータレジスタ２８に格納する必要があるので、上記ステップＳＴ３で説明したように１ワードずつ複数回の書き込みを行ない、複数ワードのデータをデータレジスタ２８に格納している。ステップＳＴ５の後はスタンバイ状態となる。

その後ステップＳＴ６で、コントローラ１０が、擬似ＳＲＡＭ１１をテンポラリ領域として使用してデータ転送するためのコマンドを、擬似ＳＲＡＭ１１に入力する。具体的には、擬似ＳＲＡＭ１１のチップイネーブルＣＥ２をＬＯＷにする。これにより擬似ＳＲＡＭ１１は転送処理モードに入る。転送処理モードでは、擬似ＳＲＡＭ１１は他のデータを保持するためのメモリとして機能することなく、リフレッシュ動作も停止して非活性状態となる。リフレッシュ動作が停止しているので、この間の擬似ＳＲＡＭ１１における電流消費は極めて少ない。この状態で、コントローラ１０は擬似ＳＲＡＭ１１のデータレジスタ２８からデータを読み出し、フラッシュメモリ１２に書き込みコマンドを入力して、擬似ＳＲＡＭ１１から読み出されたデータをシステムバス１３を介してフラッシュメモリ１２に転送する。擬似ＳＲＡＭ１１のデータレジスタ２８のデータをフラッシュメモリ１２に転送し終えたことをコントローラ１０が確認すると、コントローラ１０は擬似ＳＲＡＭ１１の書き込みレジスタ２７のフラグ情報をデータ転送動作が終了したことを示す値（例えば“１”）に書き換える。以上で転送処理が終了する。

ステップＳＴ７で、コントローラ１０は、擬似ＳＲＡＭ１１をテンポラリ領域として使用してデータ転送するモードを終了する。具体的には、擬似ＳＲＡＭ１１のチップイネーブルＣＥ２をＨＩＧＨにする。これにより擬似ＳＲＡＭ１１は、スタンバイ状態となる。

このようにして、コントローラ１０のキャッシュデータをフラッシュメモリ１２に転送する際に、擬似ＳＲＡＭ１１をテンポラリバッファとして使用することで、フラッシュメモリ１２に対する長いデータ書き込み時間の間、コントローラ１０が常時拘束されてしまうことを避けることができる。また擬似ＳＲＡＭ１１のデータレジスタ２８をテンポラリバッファとして使用し、リフレッシュ動作を停止してメモリコア２５を非活性な状態とすることで、データ転送期間中の擬似ＳＲＡＭ１１における電流消費を最小限に抑えることが可能となる。

図５は、上記転送処理を示すフローチャートである。

図５のステップＳＴ３乃至ＳＴ６は、図４のステップＳＴ３乃至ＳＴ６と同一のステップである。ステップＳＴ６の後、ステップＳＴ６−１で、コントローラ１０は擬似ＳＲＡＭ１１からデータレジスタ２８のデータの１ワード分を読み出す。ステップＳＴ６−２で、コントローラ１０はフラッシュメモリ１２に対して書き込みコマンドを入力し、擬似ＳＲＡＭ１１からシステムバス１３に読み出されている１ワードのデータをフラッシュメモリ１２に書き込む。

ステップＳＴ６−３で、コントローラ１０はフラッシュメモリ１２への所定回数の書き込み動作が終了したか否かを判断する。データレジスタ２８に格納される転送データのワード数がｎであれば、ｎ回の擬似ＳＲＡＭ１１からのデータ読み出し及びフラッシュメモリ１２へのデータ書き込みが終了すると、フラッシュメモリ１２への所定回数の書き込み動作が終了したことになる。まだ所定回数の書き込みがなされていなければ、処理はステップＳＴ６−１に戻る。所定回数のデータ書込みによりデータレジスタ２８の全てのワードがフラッシュメモリ１２に転送されたならば、処理はステップＳＴ６−４に進む。

ステップＳＴ６−４で、コントローラ１０は擬似ＳＲＡＭ１１のデータレジスタ２８からデータを読み出す。ステップＳＴ６−５で、コントローラ１０はフラッシュメモリ１２から対応するデータを読み出す。ステップＳＴ６−６で、コントローラ１０は両メモリから読み出したデータが一致するか否かを判定する。具体的には、上記読み出し動作及び一致判定動作は１ワードずつ順次実行される。データが不一致の場合には、書き込みが適切に終了していないと判断し、ステップＳＴ６−１に戻って再度書き込み処理を実行する。データが一致する場合には、ステップＳＴ７で、コントローラ１０が擬似ＳＲＡＭ１１をテンポラリ領域として使用してデータ転送するモードを終了する。なおコントローラ１０はこの際、擬似ＳＲＡＭ１１の書き込みレジスタ２７のフラグ情報をデータ転送動作が終了したことを示す値（例えば“１”）に書き換える。このフラグ情報は例えば、データ転送動作の最中に電源切断等が発生した場合、システム動作再開後に、データ転送が問題なく終了していたか否かをチェックする目的のために使用される。

図６は、本発明による転送処理の別の実施例を示すフローチャートである。

図６のステップＳＴ１で、コントローラ１０が、擬似ＳＲＡＭ１１にキャッシュデータを書き込み、更に擬似ＳＲＡＭ１１の書き込みレジスタ２７にフラグ情報を格納する。このキャッシュデータ書き込みの際、コントローラ１０は２ワード分のキャッシュデータを１ワードずつ２回に分けて擬似ＳＲＡＭ１１に転送し、２ワードがメモリコア２５に格納されることになる。また上記フラグ情報は、データ転送動作が未終了であることを示す値（例えば“０”）をデータレジスタ２８に格納するものである。

ステップＳＴ２で、コントローラ１０が擬似ＳＲＡＭ１１に読み出しコマンドを入力する。ステップＳＴ３で、擬似ＳＲＡＭ１１は読み出し動作を実行し、これによりメモリコア２５に書き込まれた２ワードのデータをデータレジスタ２８に転送する。

ステップＳＴ４で、コントローラ１０は、キャッシュデータをフラッシュメモリ１２に書き込む。この際、擬似ＳＲＡＭ１１からデータレジスタ２８の転送データをフラッシュメモリ１２に書き込むのではなく、コントローラ１０から直接にフラッシュメモリ１２にキャッシュデータを書き込む。フラッシュメモリ１２には、外部から供給される書き込みデータを格納するための十分な容量の内部レジスタを備えているタイプの機種がある。ステップＳＴ４では、このフラッシュメモリ１２内部のレジスタを利用して、コントローラ１０の全てのキャッシュデータをフラッシュメモリ１２内部のレジスタに最初に格納してしまう。後は、フラッシュメモリ１２内部で、このレジスタの内容をフラッシュメモリコアに書き込む動作を実行することになる。

ステップＳＴ５において、コントローラ１０はフラッシュメモリ１２の書き込み動作が終了したか否かを判断する。終了したならば、処理はステップＳＴ６に進む。

ステップＳＴ６で、コントローラ１０は、擬似ＳＲＡＭ１１のチップイネーブルＣＥ２をＬＯＷにする。これにより擬似ＳＲＡＭ１１は転送処理モードに入る。 ステップＳＴ７で、コントローラ１０は擬似ＳＲＡＭ１１のデータレジスタ２８からデータを読み出す。ステップＳＴ８で、コントローラ１０はフラッシュメモリ１２から対応するデータを読み出す。ステップＳＴ９で、コントローラ１０は両メモリから読み出したデータが一致するか否かを判定する。具体的には、上記読み出し動作及び一致判定動作は１ワードずつ順次実行される。データが不一致の場合には、書き込みが適切に終了していないと判断し、ステップＳＴ４に戻って、フラッシュメモリ１２内部のレジスタからフラッシュメモリコアへの書き込み処理を実行する。データが一致する場合には、ステップＳＴ１０で、チップイネーブル信号ＣＥ２をＨＩＧＨにする。なおコントローラ１０はこの際、擬似ＳＲＡＭ１１の書き込みレジスタ２７のフラグ情報をデータ転送動作が終了したことを示す値（例えば“１”）に書き換える。

このように、外部から供給される書き込みデータを格納するための十分な容量の内部レジスタがフラッシュメモリ１２に備えられている場合には、このレジスタを利用してデータ転送処理を実行することができる。

図７は、擬似ＳＲＡＭ１１のリフレッシュ要求信号発生回路の構成の一例を示す図である。

図７のリフレッシュ要求信号発生回路は、ＮＡＮＤ回路５１、オシレータ５２、分周回路５３、及びＡＮＤ回路５４を含む。ＮＡＮＤ回路５１は、コントローラ１０から転送モード信号とチップイネーブル信号ＣＥ２の反転信号／ＣＥ２を受け取る。転送モード信号は、図４の処理手順のステップＳＴ２でアサートされる信号である。

転送モード信号がＨＩＧＨにアサートされている状態で、図４のステップＳＴ６に示されるようにチップイネーブル信号ＣＥ２がＬＯＷになると、ＮＡＮＤ回路５１の出力がＬＯＷになり、ＡＮＤ回路５４のゲートが閉じられる。オシレータ５２は所定の周波数で発振し、分周回路５３が発振信号を分周することで周期的なパルス信号を生成している。ＡＮＤ回路５４のゲートが閉じられると、分周回路５３からの周期的なパルス信号がＡＮＤ回路５４を通過することなく、リフレッシュ要求信号としてリフレッシュ回路に供給されなくなる。従って、擬似ＳＲＡＭ１１のリフレッシュ動作が停止される。

なお転送モード信号がアサートされていない場合には、チップイネーブル信号ＣＥ２のレベルに関らずＮＡＮＤ回路５１の出力はＨＩＧＨであり、リフレッシュ要求信号はリフレッシュ回路に供給されつづける。

図８Ａは、擬似ＳＲＡＭ１１において内部降圧電位Ｖｉｉを生成する降圧電位生成回路の一般的構成を示す図である。

図８Ａの降圧電位生成回路は、ＮＭＯＳトランジスタ６１のゲートに所定のゲート電圧Ｖ１が印加されており、ドレイン端は外部電源電圧Ｖｄｄに接続され、ソース端が内部降圧電位Ｖｉｉを供給する。内部回路での電流消費により降圧電位Ｖｉｉが下降すると、ゲート電位Ｖ１とソース電位（降圧電位Ｖｉｉ）との差が大きくなり、ＮＭＯＳトランジスタ６１に流れる電流が増大する。これにより降圧電位Ｖｉｉが上昇する。このようにして、降圧電位Ｖｉｉはゲート電位１により定まる一定電位になるように制御される。

図８Ｂは、擬似ＳＲＡＭ１１が転送処理モードに入った後の降圧電位の変化を示す図である。図８Ｂに示されるように、擬似ＳＲＡＭ１１が転送処理モードに設定されると、図８Ａに示す降圧電位発生回路が発生する降圧電位Ｖｉｉは、徐々に上昇して外部電圧Ｖｄｄに近づいていく。これは、擬似ＳＲＡＭ１１が転送処理モードに設定されるとリフレッシュ動作が停止するので、内部回路での降圧電位Ｖｉｉの消費が無くなるためである。このように降圧電位Ｖｉｉが上昇してしまうと、擬似ＳＲＡＭ１１が転送処理モードから抜け出て通常の動作を開始した場合に、予期せぬエラーが発生する可能性がある。

図９Ａは、本発明による降圧電位生成回路の構成を示す図である。

図９Ａの降圧電位生成回路は、図８ＡのＮＭＯＳトランジスタ６１に対して、直列にＮＭＯＳトランジスタ６２を接続し、そのゲートにＡＮＤ回路６３の出力を印加している。ＡＮＤ回路６３は、コントローラ１０から転送モード信号とチップイネーブル信号ＣＥ２の反転信号／ＣＥ２とを受け取る。転送モード信号は、図４の処理手順のステップＳＴ２でアサートされる信号である。

転送モード信号がＨＩＧＨにアサートされている状態で、図４のステップＳＴ６に示されるようにチップイネーブル信号ＣＥ２がＬＯＷになると、擬似ＳＲＡＭ１１は転送処理モードに入る。このときＡＮＤ回路６３の出力がＨＩＧＨになり、ＮＭＯＳトランジスタ６２が導通することで電流を流し降圧電圧Ｖｉｉの電流を消費する。

図９Ｂは、擬似ＳＲＡＭ１１が転送処理モードに入った後の降圧電位の変化を示す図である。図９Ｂに示されるように、擬似ＳＲＡＭ１１が転送処理モードに設定されても、上記のように降圧電位Ｖｉｉの電流が消費されるので、降圧電位Ｖｉｉは電位Ｖ１により定まる所定の電位に留まる。従って、降圧電位Ｖｉｉの上昇により発生する予期せぬエラー等を避けることが可能性となる。

上記説明したデータ転送方法を採用することで、システム構成からＳＲＡＭを無くすことが可能となる。この結果、メモリ部品点数を削減してコストダウンが可能となる。また複数メモリ装置をＭＣＰ化した場合において、メモリ装置の数を減らすことでパッケージ厚を薄くし、携帯電話機の厚さを薄くすることが可能となる。また同一パッケージ内に多くのメモリを封止する場合にはパッケージ内の配線引きまわしが複雑となるが、本発明により配線引き回しの複雑化を抑え、製造を容易にすることができる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

本発明を適用する情報処理システムの構成を示すブロック図である。 擬似ＳＲＡＭの構成を示すブロック図である。 擬似ＳＲＡＭのメモリコア、書き込みレジスタ、及びデータレジスタの関係を説明するための図である。 本発明によるデータ転送動作を示すフローチャートである。 転送処理の詳細を示すフローチャートである。 本発明による転送処理の別の実施例を示すフローチャートである。 擬似ＳＲＡＭのリフレッシュ要求信号発生回路の構成の一例を示す図である。 擬似ＳＲＡＭにおいて内部降圧電位を生成する降圧電位生成回路の一般的構成を示す図である。 擬似ＳＲＡＭが転送処理モードに入った後の降圧電位の変化を示す図である。 本発明による降圧電位生成回路の構成を示す図である。 擬似ＳＲＡＭが転送処理モードに入った後の降圧電位の変化を示す図である。

符号の説明

１０ コントローラ
１１ 擬似ＳＲＡＭ
１２ フラッシュメモリ
１３ システムバス

Claims (10)

1. コントローラから揮発性メモリのメモリコアにデータを書き込み、
   前記コントローラからのデータ読み出し要求に応じて、前記メモリコアのデータを前記揮発性メモリのデータレジスタに読みだし、
   該揮発性メモリを転送処理状態にし、
   前記転送処理状態において、前記データレジスタからデータを不揮発性メモリに転送し、
   前記データの転送の終了を確認すると該揮発性メモリの該転送処理状態を解除し、
   該揮発性メモリは該転送処理状態においてリフレッシュ動作を停止することを特徴とするデータ転送方法。
2. 該転送処理状態を解除する段階は、
   該揮発性メモリから該データを読み出し第１のデータとし、
   該不揮発性メモリから該データを読み出し第２のデータとし、
   該第１のデータと該第２のデータとが一致するとの判定に応じて該揮発性メモリの該転送処理状態を解除する
   ことを特徴とする請求項１記載のデータ転送方法。
3. 該コントローラから該揮発性メモリにフラグを書き込み、
   該データの転送の終了を確認すると該フラグの値を書き換える
   ことを特徴とする請求項１記載のデータ転送方法。
4. 該コントローラ、該揮発性メモリ、及び該不揮発性メモリは別々のチップであることを特徴とする請求項１記載のデータ転送方法。
5. コントローラと、
   揮発性メモリと、
   不揮発性メモリと、
   を備えたデータ転送システムにおいて、
   前記コントローラは、
   前記揮発性メモリのメモリコアにデータを書き込んだ後に前記揮発性メモリを転送処理状態にするとともに、前記不揮発性メモリに前記データを転送した後に前記揮発性メモリの転送処理状態を解除し、
   前記揮発性メモリは、
   前記コントローラからの読み出し要求に応じて、前記メモリコアのデータを前記揮発性メモリのデータレジスタに読み出し、前記転送処理状態において、前記データレジスタに読み出されたデータを前記不揮発性メモリに転送し、前記転送処理状態においては、リフレッシュ動作が停止されること
   を特徴とするデータ転送システム。
6. 該コントローラは、該揮発性メモリにフラグを書き込み、該データの転送の終了を確認すると該フラグの値を書き換えることを特徴とする請求項５記載のデータ転送システム。
7. 前記揮発性メモリは、
   リフレッシュ動作によるデータ保持が必要なメモリコア回路と、
   外部電源電圧を降圧して降圧電位電源を生成する降圧回路と、
   外部からのコマンドに応答して該リフレッシュ動作を停止する回路と、
   外部からの該コマンドに応答して該降圧電位電源の消費を開始する回路と
   を含むことを特徴とする請求項５記載のデータ転送システム。
8. 前記揮発性メモリは、
   前記コントローラからのデータを受け取る書込みレジスタを備え、
   前記書込みレジスタのビット数は、前記データレジスタのビット数よりも少ないこと
   を特徴とする請求項５乃至７の何れか一項に記載のデータ転送システム。
9. 前記コントローラは、
   前記揮発性メモリから該データを読み出された第１のデータと、前記不揮発性メモリから読み出された第２のデータとを比較し、前記第１のデータと前記第２のデータとが一致したときに前記揮発性メモリの該転送処理状態を解除すること
   を特徴とする請求項５乃至８の何れか一項に記載のデータ転送システム。
10. 前記コントローラは前記揮発性メモリのｎビット書き込みレジスタにデータを書込み、
    前記データレジスタはｎの整数倍のビット数を有すること
    を特徴とする請求項１乃至４の何れか一項に記載のデータ転送方法。

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