JP4749538B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイがＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と同じメモリセルで構成されており、かつ、半導体記憶装置の外部から見たときにＳＲＡＭ（スタティックＲＡＭ）と同様の仕様で動作する半導体記憶装置に関するものである。なかでも本発明は、メモリセルの書き込みタイミングを決定する書き込みイネーブル信号が書き込みアドレスに対して非同期的に与えられるＳＲＡＭと互換性を持った半導体記憶装置に関する。
【０００２】
【従来の技術】
ランダムアクセスの可能な半導体記憶装置としてはＳＲＡＭおよびＤＲＡＭが最も代表的である。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速である上に、電源を供給してアドレスを入力しさえすればそのアドレスの変化を捉えて内部の順序回路が動作して読み出し・書き込みを行うことができる。このように、ＳＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与えるだけで動作するため、こうした入力信号波形を生成する回路の構成も簡単化することが可能である。
【０００３】
また、ＳＲＡＭはＤＲＡＭのようにメモリセルに記憶されたデータを保持し続けるためのリフレッシュが不要であることから、その取り扱いが容易であるとともに、リフレッシュを必要としないのでスタンバイ状態におけるデータ保持電流が小さいという長所もある。こうしたこともあってＳＲＡＭは様々な用途に広く用いられている。しかし、ＳＲＡＭは一般に１メモリセル当たり６個のトランジスタを必要とするため、ＤＲＡＭに比べてどうしてもチップサイズが大きくなり、価格がＤＲＡＭに比べて高くならざるを得ないという短所がある。
【０００４】
一方、ＤＲＡＭはアドレスとして行アドレス及び列アドレスを２回に分けて別々に与え、これらアドレスの取り込みタイミングを規定する信号としてＲＡＳ（行アドレスストローブ）／ＣＡＳ（列アドレスストローブ）を必要とすること、定期的にメモリセルをリフレッシュするための制御回路が必要になるなど、ＳＲＡＭに比べてタイミング制御が複雑となってしまう。
【０００５】
また、ＤＲＡＭは外部からのアクセスが無いときにもメモリセルのリフレッシュが必要となることから消費電流が大きくなってしまうという問題もある。とは言え、ＤＲＡＭのメモリセルはキャパシタ１個とトランジスタ１個で構成可能であるため、小さなチップサイズで大容量化を図ることは比較的容易である。したがって、同じ記憶容量の半導体記憶装置を構成するのであればＳＲＡＭよりもＤＲＡＭの方が安価になる。
【０００６】
ところで、携帯電話などに代表される携帯機器が採用している半導体記憶装置としてはこれまでのところＳＲＡＭが主流である。これは、これまでの携帯電話には簡単な機能しか搭載されていなかったためそれほど大容量の半導体記憶装置が必要とされなかったこと、ＤＲＡＭに比べてタイミング制御などの点で扱いが容易であること、スタンバイ電流が小さく低消費電力であるため連続通話時間・連続待ち受け時間をできる限り伸ばしたい携帯電話などに向いていることなどがその理由である。
【０００７】
しかるに、ここのところ、非常に豊富な機能を搭載した携帯電話が登場してきており、電子メールの送受信機能や、各種のサイトにアクセスして近隣にあるレストランなどのタウン情報を取得するといった機能も実現されている。のみならず、ごく最近の携帯電話ではインターネット上のＷＥＢサーバにアクセスしてホームページの内容を簡略化して表示するような機能も搭載されてきており、将来的には現在のデスクトップ型パーソナルコンピュータと同様にインターネット上のホームページ等へ自由にアクセスできるようになることも想定される。
【０００８】
こうした機能を実現するためには、従来の携帯電話のように単純なテキスト表示を行っているだけでは駄目であって、多様なマルチメディア情報をユーザへ提供するためのグラフィック表示が不可欠となる。それには、公衆網などから受信した大量のデータを携帯電話内の半導体記憶装置上に一時的に蓄えておく必要が生じてくる。つまり、これからの携帯機器に搭載される半導体記憶装置としてはＤＲＡＭのように大容量であることが必須条件であると考えられる。しかも、携帯機器は小型かつ軽量であることが絶対条件であるため、半導体記憶装置を大容量化しても機器そのものが大型化・重量化することは避けねばならない。
【０００９】
以上のように、携帯機器に搭載される半導体記憶装置としては扱いの簡便さや消費電力を考えるとＳＲＡＭが好ましいが、大容量化の観点からすればＤＲＡＭが好ましいことになる。つまり、これからの携帯機器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入れた半導体記憶装置が最適であると言える。この種の半導体記憶装置としては、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部から見たときにＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と呼ばれるものが既に考えられてはいる。
【００１０】
疑似ＳＲＡＭはＤＲＡＭのようにアドレスを行アドレス、列アドレスに分けて別々に与える必要がなく、またそのためにＲＡＳ，ＣＡＳのようなタイミング信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡＭと同様にアドレスを一度に与えるだけで良く、クロック同期型の半導体記憶装置のクロックに相当するチップイネーブル信号をトリガにしてアドレスを内部に取り込んで読み出し／書き込みを行っている。
【００１１】
【発明が解決しようとする課題】
もっとも、疑似ＳＲＡＭが汎用のＳＲＡＭと完全な互換性を有しているとは限らず、その多くはメモリセルのリフレッシュを外部から制御するためのリフレッシュ制御用端子を具備しており、リフレッシュを疑似ＳＲＡＭの外部で制御してやらねばならない。このように、疑似ＳＲＡＭの多くはＳＲＡＭと比べたときに扱いが容易でなく、リフレッシュ制御のための余分な回路が必要となってくるといった欠点がある。こうしたことから、疑似ＳＲＡＭの外部でリフレッシュを制御しなくて済むようにして、汎用ＳＲＡＭと全く同じ仕様で動作させるようにした疑似ＳＲＡＭも考えられてきている。しかしこの種の疑似ＳＲＡＭにあっても以下に述べるような欠点がある。
【００１２】
汎用ＳＲＡＭにおけるデータ書き込み時には、一般に、まず、アクセス先のアドレスを外部アドレス信号として指定し、次に書き込みイネーブル信号を活性化して書き込み状態を指示する。そして、その次に書き込みを行おうとするデータを供給してＳＲＡＭへの入力データの取り込みを開始させ、その後、書き込みネーブル信号を非活性化する信号の立ち上がり（または立ち下がり）に同期させて入力データを確定させるようになっている。
【００１３】
ここで、汎用ＳＲＡＭを使用する際に要求される仕様の一つにアドレス・ホールド時間（Ｔwr）がある。アドレス・ホールド時間Ｔwrは、アクセス先のアドレスを示す外部アドレス信号を、入力データの取り込みタイミングを規定する書き込みイネーブル信号の非活性化時点を越えてどれだけの長さだけ同一の値に保持しなければならないかを規定する。通常、汎用ＳＲＡＭでは、構成上、このアドレス・ホールド時間Ｔwrを最小０秒に規定することが可能となっている。
【００１４】
しかしながら、従来の疑似ＳＲＡＭでは、リフレッシュ動作を制御する際に、書き込みイネーブル信号の変化のタイミングと外部アドレス信号の変化のタイミングとの関係が十分考慮されていない。そのため、例えば、データ書き込みが終了した（ライトイネーブル信号の非活性化の）直後にリフレッシュ動作が開始されてしまうことが考えられ、このような場合には外部のアクセスアドレスと内部で発生されるリフレッシュアドレスとが重なってしまうことが考えられる。
【００１５】
この点は特に、アドレス信号の変化を検出してリフレッシュ動作を行うようにした構成では顕著な問題となる。一つの対策としては、仕様上、ライトイネーブル信号を非活性化した時点から、しばらくの間は外部アドレスを変化させないように規定することが考えられる。しかしながら、この場合、アドレス・ホールド時間Ｔwrとして、例えば数ｎｓ〜数十ｎｓ等の仕様を規定することになる。これは、通常０秒を保証する汎用ＳＲＡＭと比較して大きな差異であり、半導体記憶装を使用する側の構成を変更する必要がある等の課題が考えられる。
【００１６】
本発明は上記の点に鑑みてなされたものであり、その目的は、ＤＲＡＭによってメモリセルを構成する半導体記憶装置において、リフレッシュによって通常のアクセスが影響されたり書き込みの連続によってリフレッシュができなくなったりする問題を生じず、できるだけ汎用のＳＲＡＭに近い使用条件を保証することができる半導体記憶装置を提供することにある。特に、本発明は、データ書き込み時のアドレス・ホールド時間Ｔwrの仕様を汎用のＳＲＡＭと同等にすることができる半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
以上の課題を解決するために請求項１記載の発明は、リフレッシュを必要とするメモリセルを有し、外部から供給されるアクセスアドレスの示すメモリセルにアクセスする半導体記憶装置において、前記リフレッシュの対象となるメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレス生成手段と、リフレッシュ動作の時間間隔の基準となるリフレッシュ用クロック信号を発生するリフレッシュ用クロック信号発生手段と、前記アクセスアドレスの変化を検出してアクセスアドレス変化検出信号を発生するアドレス変化検出手段と、前記リフレッシュ用クロック信号をトリガとして、前記アクセスアドレス変化検出信号の発生に基づくリフレッシュ動作を許可するためのリフレッシュ許可信号を活性化させ、前記アクセスアドレス変化検出信号の発生をトリガにして前記リフレッシュアドレスに対応するメモリセルに対してリフレッシュを行ってから前記アクセスアドレスが示すメモリセルに対するアクセスを実行する制御手段とを具備することを特徴としている。
【００１８】
また、請求項２記載の発明は、前記制御手段は、前記リフレッシュ許可信号が活性化された状態で前記リフレッシュ動作を行ってから、前記リフレッシュ用クロック信号に基づく一定期間だけ前記リフレッシュ許可信号を非活性化させて、前記アクセスアドレス変化検出信号の発生をトリガにしたリフレッシュ動作を停止させることを特徴としている。請求項３記載の発明は、前記制御手段は、書き込み指示信号が入力されたときに、該書き込み指示信号の入力をトリガとして、前記リフレッシュ許可信号に依らずリフレッシュを行ってから前記アクセスアドレスが示すメモリセルに対して書き込みを行うことを特徴としている。請求項４記載の発明は、前記制御手段は、前記リフレッシュ用クロック信号が発生されるときから前記メモリセルに対するアクセスアドレスの変化の時間間隔の最大値だけ前までの所定期間内に前記書き込み指示信号が入力されたときに、前記書き込み指示信号をトリガとしたリフレッシュおよびこれに続く書き込みを行うことを特徴としている。
【００１９】
また、請求項５記載の発明は、前記制御手段は、前記書き込み指示信号をトリガとしてリフレッシュおよびこれに続く書き込みを行ったときには、次に発生するリフレッシュ用クロック信号をトリガとした前記リフレッシュ許可信号の活性化を行わずに、前記アクセスアドレス変化検出信号が入力されたときにはリフレッシュ動作を省略して前記アクセスアドレスが示すメモリセルに対してアクセスすることを特徴としている。請求項６記載の発明は、前記メモリセルに対するアクセスアドレスの変化の時間間隔が、前記リフレッシュ用クロック信号の周期よりも短く制御されていることを特徴としている。請求項７記載の発明は、外部から供給され、当該半導体記憶装置を選択するためのチップセレクト信号を入力する入力手段を有し、前記アドレス変化検出手段が、外部から供給される前記メモリセルに対するアクセスアドレスの変化又は該チップセレクト信号の変化を検出してアクセスアドレス変化検出信号を発生することを特徴としている。
【００２０】
また、請求項８記載の発明は、書き込み指示信号が、所定のパルス幅を有するパルス信号であって、該パルス信号が終了したときの信号の立ち上がり又は立ち下がり変化のタイミングで前記メモリセルのデータが確定されることを特徴としている。請求項９記載の発明は、前記制御手段が、前記メモリセルに対するアクセスアドレスの変化が前記リフレッシュ用クロック信号に基づく所定期間発生しなかったとき、前記リフレッシュ用クロック信号に基づく所定周期で前記リフレッシュアドレスに対応するメモリセルに対してリフレッシュ動作を行わせることを特徴としている。
【００２１】
また、請求項１０記載の発明は、リフレッシュを必要とするメモリセルを有し、外部から供給されるアクセスアドレスの示すメモリセルにアクセスする半導体記憶装置において、前記リフレッシュの対象となるメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレス生成手段と、前記アクセスアドレスが変化してから所定時間経過したのちに該アクセスアドレスが示すメモリセルに対してデータの読み出し動作を実行し、続いて前記リフレッシュアドレスに対応するメモリセルのリフレッシュ動作を行い、データ書き込みのときにはさらに前記アクセスアドレスが示すメモリセルに対してデータの書き込み動作を実行する制御手段とを具備することを特徴としている。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。図１は本実施形態による半導体記憶装置の構成を示すブロック図である。同図において、アドレスAddressは半導体記憶装置外部から供給されるアクセスアドレスである。後述するメモリセルアレイが行列状に配列されていることに対応して、アドレスAddressは行アドレスおよび列アドレスを含んでいる。アドレスバッファ１はこのアドレスAddressをバッファリングして出力する。ラッチ２はアドレスバッファ１から供給されているアドレスをラッチ制御信号ＬＣの立ち上がりで取り込んで保持し、ラッチ制御信号ＬＣが活性化されているときに、これを内部アドレスL_ADDとして出力する。一方、ラッチ制御信号ＬＣが非活性化されたときは、アドレスバッファ１の出力を通過させ、そのまま内部アドレスL_ADDとして出力する。
【００２３】
ＡＴＤ（Address Transition Detector；アドレス変化検出）回路３はチップセレクト信号／ＣＳが有効（"Ｌ"レベル）な場合に、内部アドレスL_ADDの何れか１ビットにでも変化があればアドレス変化検出信号ＡＴＤにワンショットのパルス信号を出力する。また、ＡＴＤ回路３はチップセレクト信号／ＣＳが変化し有効化された場合にもアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。なお、チップセレクト信号／ＣＳは図１に示した半導体記憶装置をアクセスする場合に有効化される選択信号である。また、信号名の先頭に付与した記号"／"はそれが負論理の信号であることを意味している。
【００２４】
ＡＴＤ回路３は、組み合わせ論理回路によって構成され、内部アドレスL_ADDの各ビットのうち最初に変化があったビットについてまずワンショットパルスを発生させ、この最初のワンショットパルスが発生している期間中に他のビットに変化があった場合は、既に発生しているワンショットパルスと新たに発生したワンショットパルスを合成するようにしている。こうすることで、アドレスAddressにスキューがあってもワンショットパルスのパルス幅がアドレスAddressのスキュー分だけ長くなるにとどまり、１回分のアドレス変化で複数のワンショットパルスが発生してしまうことはなくなる。このため、メモリセルのデータ破壊といった問題が生じる恐れもなくなる。また、ＡＴＤ回路３から出力されるアドレス変化検出信号ＡＴＤのワンショットパルスが出ている間にリフレッシュが行われるため、このワンショット信号のパルス幅は１ワード線分のリフレッシュを完了させるのに必要な時間以上に設定しておくのが望ましい。
【００２５】
リフレッシュ制御回路４はリフレッシュ発生回路４３、タイマ４１等を内蔵している。リフレッシュ制御回路４はこれらとアドレス変化検出信号ＡＴＤ、書き込みイネーブル信号／ＷＥ、および制御信号ＣＷＯを利用してリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷを生成し、半導体記憶装置内部のリフレッシュを制御することで、リフレッシュアドレス及びリフレッシュタイミングを半導体記憶装置内部で自動的に発生させ、汎用ＤＲＡＭにおけるセルフリフレッシュと同様のリフレッシュを実現している。ここで、リフレッシュ発生回路４３はＤＲＡＭメモリセルをリフレッシュするためのリフレッシュアドレスR_ADDを順次生成する。なお、リフレッシュアドレスR_ADDはアドレスAddressに含まれる行アドレスと同じビット幅を持っている。
【００２６】
マルチプレクサ５（図中「ＭＵＸ」）はアドレス変化検出信号ＡＴＤ及び後述するリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷのレベルに応じて、リフレッシュ制御信号ＲＥＦＷが"Ｌ"レベルであってかつアドレス変化検出信号ＡＴＤが"Ｌ"レベルであるかまたはリフレッシュ制御信号ＲＥＦＡが"Ｌ"レベルであれば、内部アドレスL_ADDに含まれる行アドレスを選択してこれをアドレスM_ADDとして出力する。一方、リフレッシュ制御信号ＲＥＦＡが"Ｈ"レベルでありかつアドレス変化検出信号ＡＴＤが"Ｈ"レベルであるか、または、リフレッシュ制御信号ＲＥＦＷが"Ｈ"レベルであればリフレッシュアドレスR_ADDを選択してアドレスM_ADDとして出力する。
【００２７】
次に、メモリセルアレイ６は汎用ＤＲＡＭと同様のメモリセルアレイであって、行方向、列方向にそれぞれワード線、ビット線（またはビット線対；以下同じ）が走っており、ＤＲＡＭと同様の１トランジスタ１キャパシタから成るメモリセルがワード線及びビット線の交点の位置に行列状に配置されて構成される。
【００２８】
ロウデコーダ７はロウイネーブル信号ＲＥが"Ｈ"レベルのときにアドレスM_ADDをデコードし、このアドレスM_ADDで指定されたワード線を活性化させる。なお、ロウイネーブル信号ＲＥが"Ｌ"レベルであるとき、ロウデコーダ７は何れのワード線も活性化させない。カラムデコーダ８はカラムイネーブル信号ＣＥが"Ｈ"レベルとなっているときに内部アドレスL_ADDに含まれる列アドレスをデコードし、この内部アドレスL_ADDで指定されたビット線を選択するためのカラム選択信号を生成する。なお、カラムイネーブル信号ＣＥが"Ｌ"レベルであるとき、カラムデコーダ８はどのビット線に対応するカラム選択信号も生成することはない。
【００２９】
センスアンプ・リセット回路９は図示を省略したセンスアンプ、カラムスイッチおよびプリチャージ回路から構成されている。このうち、カラムスイッチはカラムデコーダ８の出力するカラム選択信号で指定されたセンスアンプとバスＷＲＢの間を接続する。センスアンプはセンスアンプイネーブル信号ＳＥが"Ｈ"レベルであるとき、アドレスAddressで特定されるメモリセルの接続されたビット線電位をセンス・増幅してバスＷＲＢに出力し、あるいは、バスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号ＰＥが"Ｈ"レベルのときに、ビット線の電位を所定電位（例えば電源電位の１／２）にプリチャージする。
【００３０】
Ｉ／Ｏ（入出力）バッファ１０は、制御信号ＣＷＯのレベルに応じて同信号が"Ｈ"レベルであればバスＷＲＢ上の読み出しデータを出力バッファでバッファリングしてバスＩ／Ｏから半導体記憶装置外部に出力する。また、Ｉ／Ｏバッファ１０は同信号が"Ｌ"レベルであれば、出力バッファをフローティング状態として半導体記憶装置外部からバスＩ／Ｏに供給される書き込みデータを入力バッファでバッファリングしてバスＷＲＢに送出する。つまり制御信号ＣＷＯが"Ｈ"レベルであれば読み出し、"Ｌ"レベルであれば書き込みである。次に、Ｒ／Ｗ（Read/Write）制御回路１１はチップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号ＯＥに基づいて制御信号ＣＷＯを生成する。
【００３１】
ラッチ制御回路１２はアドレス変化検出信号ＡＴＤ及びカラムイネーブル信号ＣＥに基づいて、アドレスAddressのラッチタイミングを決める上述したラッチ制御信号ＬＣを生成する。ロウ制御回路１３はリフレッシュ制御信号ＲＥＦＡ、リフレッシュ制御信号ＲＥＦＷ、アドレス変化検出信号ＡＴＤ及び書き込みイネーブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャージイネーブル信号ＰＥおよび制御信号ＣＣを生成する。カラム制御回路１４はこの制御信号ＣＣに基づいてカラムイネーブル信号ＣＥを生成する。
【００３２】
ブースト電源１５はメモリセルアレイ６内のワード線に印加される昇圧電位をロウデコーダ７に供給する電源である。また、基板電圧発生回路１６はメモリセルアレイ６の各メモリセルが形成されたウエルまたは半導体基板に印加される基板電圧を発生させる回路である。さらに、リファレンス電圧発生回路１７はメモリセルアレイ６、センスアンプ・リセット回路９内のセンスアンプやプリチャージ回路・イコライズ回路が使用するリファレンス電圧（例えば電源電位の１／２＝１／２Ｖｃｃ）を発生させる。
【００３３】
ここで、リフレッシュ制御回路４、ブースト電源１５、基板電圧発生回路１６およびリファレンス電圧発生回路１７にはパワーダウン制御信号PowerDownが供給されている。このパワーダウン制御信号PowerDownは半導体記憶装置をパワーダウン状態（スタンバイ状態）にするときのモードを半導体記憶装置外部から指定するための信号である。
【００３４】
本実施形態ではメモリセル自体がＤＲＡＭと同様のものであるため、ＳＲＡＭのようにスタンバイ状態で単純に半導体記憶装置内の回路各部への電源供給を止めてしまうことはできず、スタンバイ状態であってもメモリセルのデータを保持するためにはリフレッシュ動作に必要となる回路へ電源を供給し続ける必要がある。つまり、本実施形態の半導体記憶装置はスタンバイ状態に関してはＳＲＡＭとの互換性を完全にとってはいないものの、スタンバイ状態におけるモードを幾つか設けてＳＲＡＭとの互換性をできる限りとりつつ、既存のＳＲＡＭ等には存在しないようなモードも設けている。
【００３５】
すなわち、通常の動作モードの他に本実施形態では３種類のスタンバイモード１〜３を用意している。スタンバイモード１ではリフレッシュ制御回路４、ブースト電源１５、基板電圧発生回路１６およびリファレンス電圧発生回路１７の全てに電源を供給し、チップセレクト信号／ＣＳが無効（スタンバイ状態）なときにもリフレッシュ動作を可能とする。スタンバイモード２では４種類の回路のうちリフレッシュ制御回路４に対してだけ電源供給を止め、スタンバイ状態でリフレッシュ動作を停止させる。スタンバイモード３では４種類の回路全てに対する電源供給を止めて、スタンバイ状態で不要な回路への電源供給を全て停止する。
【００３６】
以上のようなスタンバイモードを設けることで、半導体記憶装置が適用される機器やその使用環境などに応じて、スタンバイ状態におけるデータ保持の要否、アクティブ状態への復帰時間、電流消費量などを半導体記憶装置外部からきめ細かく制御できるようになる。なお、パワーダウン制御信号PowerDownは必須の機能というわけではないことからこれを省略してしまっても良く、そうすることで汎用ＳＲＡＭとＩ／Ｏピンの互換性を完全に保つことが可能となる。
【００３７】
次に、図２を参照して図１に示したリフレッシュ制御回路４の構成について説明する。図２に示すリフレッシュ制御回路４は、リフレッシュを１度に行う単位行アドレス分（この実施形態では１行分）のリフレッシュ動作の時間間隔の基準となるリフレッシュ用クロック信号を発生するタイマ４１と、リフレッシュ用クロック信号、アドレス変化検出信号ＡＴＤ、書き込みイネーブル信号／ＷＥ、および制御信号ＣＷＯに基づいてリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷを生成するコントローラ４２と、コントローラ４２から供給されるリフレッシュ動作の実行を指示する制御信号の発生回数をカウントしてリフレッシュアドレスR_ADDを順次更新しながら生成するリフレッシュ発生回路４３とから構成されている。
【００３８】
リフレッシュ制御信号ＲＥＦＡは半導体記憶装置外部からのアクセス要求に付随してリフレッシュを行うか否かを制御するための信号である。すなわち、同信号が"Ｈ"レベルであれば、リフレッシュ動作が許可された状態となり、当該アクセス要求により生じるアドレス変化検出信号ＡＴＤの立ち上がりで、ロウイネーブル信号ＲＥにワンショットパルスを発生させてリフレッシュを起動する。これに対して同信号が"Ｌ"レベルであれば、アドレス変化検出信号ＡＴＤにワンショットパルスが発生していても、ロウイネーブル信号ＲＥにワンショットパルスを発生させることはない。リフレッシュ制御信号ＲＥＦＡはリフレッシュ用クロック信号に基づいて実行されるセルフリフレッシュのための信号でもある。ただし、本実施形態では、さらにリフレッシュ制御信号ＲＥＦＷを用いて、書き込みイネーブル信号／ＷＥが活性化されるタイミングに基づくリフレッシュ動作の制御を行うようにしている。このほか、後述するタイマ出力の周期Ｔｒ（図３を参照）内に一度もアクセスがない場合等でリフレッシュが必要となったときにもリフレッシュを行うようにしている。このリフレッシュ制御信号ＲＥＦＷに正のワンショットパルスを与えることでロウイネーブル信号ＲＥへ強制的にワンショットパルスを発生させてリフレッシュを起動することが可能である。
【００３９】
なお、図２では、パワーダウン制御信号PowerDown等の他の制御信号に対応する構成については図示を省略している。
【００４０】
図３および図４を参照してリフレッシュ制御回路４が制御するリフレッシュ動作について説明する。図３は、上から順にタイマ４１の出力、アドレスAddress、リフレッシュ動作のタイミング、リフレッシュ制御信号ＲＥＦＡの各信号または動作状態の変化を示すタイミングチャートであり、図示していないチップセレクト信号／ＣＳが"Ｌ"レベルとなり該チップが選択された状態でデータの読み込みが行われる場合の動作例を示している。一方、図４は、上から順にタイマ４１の出力、アドレスAddress、書き込みイネーブル信号／ＷＥ、リフレッシュ動作のタイミング、リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷの各信号または動作状態の変化を示すタイミングチャートであり、図示していないチップセレクト信号／ＣＳが"Ｌ"レベルとなり該チップが選択された状態で、書き込みイネーブル信号／ＷＥによってデータの書き込みが行われる場合の動作例を示している。ここで、書き込みイネーブル信号／ＷＥは"Ｌ"レベルで書き込みを指示する外部信号であり、本実施形態では書き込みイネーブル信号／ＷＥの立ち下がりエッジでデータの書き込み（あるいは取り込み）が開始され、立ち上がりエッジでデータが確定されるように各部が制御されるようになっている。
【００４１】
図３に示すタイマ出力の周期Ｔｒは、その１周期に１度、１行アドレス分のリフレッシュを行うことで、すべてのメモリセルのデータを保持できる値となるように設定されている。また、図３の例では、外部から入力されるアドレスAddress信号の複数の変化の時間間隔が最大メモリアクセス周期Ｔcyc maxよりも短くなるように制御されている。最大メモリアクセス周期Ｔcyc maxは、複数回連続してメモリへのアクセスを行う場合に各アクセスの間隔の最大値を規定する仕様であって、タイマ出力の周期Ｔｒよりも短い時間に設定される。ここでタイマ出力の周期Ｔｒの間に平均１回のリフレッシュを実行すれば全体でのリフレッシュ回数は十分となる。そこで、本実施形態では、周期Ｔｒの１周期の最初のタイミングでリフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルに制御し、その周期内でリフレッシュが１回実行された場合には、リフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルから"Ｌ"レベルに変化させて、次の周期Ｔｒで再び"Ｈ"レベルに制御されるまではリフレッシュを行わないようにしている。ただし、リフレッシュ回数の全体数の制御はこの形態に限定されるものではない。また、図３および図４には示していないが、周期Ｔｒ内で１度もアドレス変化が発生しなかった場合にはその周期の最後のタイミングでリフレッシュ制御信号ＲＥＦＷが発生されてセルフリフレッシュが実行されるものとする。
【００４２】
図３において、▲１▼はタイマ出力によってリフレッシュ制御信号ＲＥＦＡが"Ｈ"レベルにセットされるタイミングを示している。これによって、アドレスAddressの変化を示す図示していないアドレス変化検出信号ＡＴＤのワンショットパルスによるリフレッシュが実行可能となる。▲２▼はアドレスAddressの変化をトリガとして（図示していないアドレス変化検出信号ＡＴＤのワンショットパルスによって）リフレッシュが実行された後、それ以降のリフレッシュが不要となるため、リフレッシュ制御信号ＲＥＦＡが"Ｌ"レベルにリセットされるタイミングを示している。一方、図３で、タイミングｔｃ，ｔｃ，…あるいはｔｄにおいてもアドレスAddressの変化は発生しているが、これらのタイミングではリフレッシュ制御信号ＲＥＦＡが"Ｌ"レベルとなっているので、リフレッシュは実行されない。
【００４３】
次に、図４を参照してデータ書き込み時のリフレッシュ動作について説明する。図４に示す例では、書き込みイネーブル信号／ＷＥ（あるいは制御信号ＣＷＯ）が"Ｈ"レベルの期間がデータ読み出し時であり、"Ｌ"レベルの期間がデータ書き込み時である。図４のタイミング▲１▼および▲２▼では、図３のタイミング▲１▼および▲２▼と同等の動作が行われている。次にタイミング▲３▼では、書き込みイネーブル信号／ＷＥが立ち下がるタイミングに同期してリフレッシュ制御信号ＲＥＦＷにワンショットパルスが発生される。そして、このリフレッシュ制御信号ＲＥＦＷの発生に同期してリフレッシュ動作が実行される。この場合、同一タイマ出力周期Ｔｒ内でリフレッシュ制御信号ＲＥＦＡによるタイミング▲１▼および▲２▼でのリフレッシュ動作がすでに実行されているが、書き込みイネーブル信号／ＷＥが読み出しから書き込みに変化した最初のタイミングでは、強制的にリフレッシュを行うようにリフレッシュ制御信号ＲＥＦＷが発生されるようになっている。この▲３▼のタイミングでのリフレッシュは、次のタイマ出力周期Ｔｒでのリフレッシュの前倒しの実行とみなせるので、次のタイマ出力の開始時（タイミング▲４▼）ではリフレッシュ制御信号ＲＥＦＡは"Ｌ"レベルに設定される。次のタイマ出力周期Ｔｒでのリフレッシュ動作が停止され、例えば、パルスＰ１のタイミングでリフレッシュ動作が行われることはない。
【００４４】
次に、タイミング▲５▼では、タイミング▲３▼のリフレッシュで、当該タイマ出力周期内のリフレッシュが実行不要となっているものの、次の周期の開始トリガ（Ａ）から例えば最大メモリアクセス周期Ｔcyc max内で発生した書き込み動作に対しては、書き込みイネーブル信号／ＷＥの立ち下がりをトリガにしてリフレッシュ制御信号ＲＥＦＷを発生してリフレッシュ動作を実行する。すなわち、各タイマ出力周期Ｔｒの開始時点から、タイマ出力周期Ｔｒから最大メモリアクセス周期Ｔcyc maxを減じた値に対応する時間Ｔ１（Ｔ１＝タイマ出力周期Ｔｒ−最大メモリアクセス周期Ｔcyc max）が経過した以降の時間内に、書き込みイネーブル信号／ＷＥの立ち下がりが発生した場合には、リフレッシュ制御信号ＲＥＦＡが"Ｌ"レベルであったとしてもリフレッシュ制御信号ＲＥＦＷが発生されるようにする。これによって連続してデータを書き込んでいる間は（最大メモリアクセス周期Ｔcyc max内でデータを繰り返し書き込んでいる間は）、リフレッシュ制御信号ＲＥＦＡおよびアドレス変化検出信号ＡＴＤに基づくリフレッシュが実行されなくなる。なお、リフレッシュ制御信号ＲＥＦＷを発生させるタイミングは、上述したような最大メモリアクセス周期Ｔcyc maxで決まる時間範囲内に制限されるわけではない。例えば、各リフレッシュ周期において、リフレッシュ制御信号ＲＥＦＡが"Ｈ"レベルのときに起動されたリフレッシュおよびこれに伴う読み出し又は書き込みが行われてから入力される任意の書き込みイネーブル信号／ＷＥの立ち下がりで発生させるなど、上述したタイミングよりも前のタイミングでリフレッシュ制御信号ＲＥＦＷを発生させても良い。
【００４５】
次に図５を参照して図４に示す時刻ｔ10〜ｔ11のデータ書き込み時の動作の詳細について説明する。図５は、図４の時刻ｔ10〜ｔ11における動作波形を示すタイミングチャートである。データ書き込み時のワード線をノーマルワード線、リフレッシュ時のワード線をリフレッシュワード線として示している。ノーマルワード線は内部アドレスL_ADDによって決定され、リフレッシュワード線はリフレッシュアドレスR_ADDによって決定される。図５では、ノーマルワード線とリフレッシュワード線が別々のワード線であると示しているが、同一の場合もある。書き込みイネーブル信号／ＷＥの立ち下がりに同期してリフレッシュ制御信号ＲＥＦＷが立ち上がり、それに同期してリフレッシュワード線が活性化される。ここで、活性化されたワード線に接続された複数のメモリセルが一括してリフレッシュされる。次に、リフレッシュ制御信号ＲＥＦＷが立ち下がると、これに同期してノーマルワード線が活性化される。そして、書き込みイネーブル信号／ＷＥ信号が立ち上がった時点でバスＷＲＢからセンスアンプおよびビット線経由で供給されているデータによってメモリセルのデータが確定される。
【００４６】
なお、図５において、Ｔcycはメモリアクセス周期、Ｔwpはライトパルス幅、Ｔskewはアドレススキュー時間、Ｔwrはアドレス・ホールド時間である。本実施形態では、データ書き込み後の次のアドレス変化点（図５の時刻ｔ11）で、リフレッシュ制御信号ＲＥＦＡによるリフレッシュが停止されるので、破線で示すようなリフレッシュ動作に伴うアドレス変化は発生しない。したがって、アドレス・ホールド時間Ｔwrを０秒としたとしても、書き込みイネーブル信号／ＷＥの立ち上がりに同期したデータの確定動作が安定して実施される。
【００４７】
次に、図６を参照して本発明による半導体記憶装置におけるデータアクセスの他の制御形態について説明する。図６に示すタイミングチャートは、アドレスAddress変化の同一のタイミングに対応したリード時（ａ）と、ライト時（ｂ）の動作を上下に分けて示すものである。
【００４８】
図６に示す動作では、アドレスAddressのスキュー（図示したＴｓｋｅｗの期間）が終了する時刻に書き込みイネーブル信号／ＷＥが非活性化状態（"Ｈ"レベル）の場合は、外部アドレスAddressによるアクセスがリードであるとみなしてリード動作が開始される。そして、書き込みイネーブル信号／ＷＥがそのままの状態で活性化されなかった場合は、図６（ａ）に示すように、内部アドレスL_ADDによってノーマルワード線が活性化され、データの読み出し動作が実行されて、データが出力される。次に、内部アドレスL_ADDによるアクセスが開始されてから、データの読み出しに必要な所定時間が経過したところで、リフレッシュアドレスR_ADDによってリフレッシュワード線に対するリフレッシュ動作が実行される。
【００４９】
一方、その後に書き込みイネーブル信号／ＷＥが活性化される場合には、図６（ｂ）に示すように、内部アドレスL_ADDによってノーマルワード線が活性化されてデータの読み出し動作が実行された後、リフレッシュアドレスR_ADDによるリフレッシュワード線に対するリフレッシュ動作が実行される。次に、リフレッシュ動作に必要な時間が経過したところで、内部アドレスL_ADDに対応するメモリセルに対してデータの書き込み動作が実施される。
【００５０】
以上のように、図６に示す動作によれば、上述した実施形態と同様にリフレッシュ動作がデータ書き込み動作に先立って実行されるので、書き込み時におけるアドレス・ホールド時間（Ｔwr）をほぼ零にすることができる。さらに、本実施形態では、読み出し時に、アドレススキューが終了した時点から読み出し動作が開始されるとともに、データ読み出し後にリフレッシュ動作が実行されるので、読み出し時におけるアクセス時間を短縮することができる。
【００５１】
なお、上述した各実施形態で説明したリフレッシュ動作のタイミング制御は従来の疑似ＳＲＡＭや汎用ＤＲＡＭなどの既存の半導体記憶装置に適用しても良いのであって、各実施形態で取り上げた汎用ＳＲＡＭ仕様の疑似ＳＲＡＭに限定されるものではない。また、上述した実施形態では書き込みイネーブル信号／ＷＥを負論理とするとともにパルスの立ち下がりエッジからリフレッシュを行うようにしていたが、パルスの論理を反転させてその立ち上がりエッジからリフレッシュを行うようにしても良い。これは、アドレス変化検出信号ＡＴＤ等、書き込みイネーブル信号／ＷＥ以外の各信号についても全く同様である。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、リフレッシュ動作の時間間隔の基準となるリフレッシュ用クロック信号を発生するリフレッシュ用クロック信号発生手段と、アクセスアドレスの変化を検出してアクセスアドレス変化検出信号を発生するアドレス変化検出手段と、リフレッシュ用クロック信号をトリガとして、アクセスアドレス変化検出信号の発生に基づくリフレッシュ動作を許可するためのリフレッシュ許可信号を活性化させ、アクセスアドレス変化検出信号の発生をトリガにしてリフレッシュアドレスに対応するメモリセルに対してリフレッシュを行ってからアクセスアドレスが示すメモリセルに対するアクセスを実行する制御手段とを設けたので、リフレッシュによって通常のアクセスが影響されたり、連続アクセスによってリフレッシュができなくなったりする問題を生じなくなる。
【００５３】
また、本発明では、上記リフレッシュ許可信号が活性化された状態でリフレッシュ動作を行ってから、リフレッシュ用クロック信号に基づく一定期間だけリフレッシュ許可信号を非活性化させて、アクセスアドレス変化検出信号の発生をトリガにしたリフレッシュ動作を停止させている。これにより、後続するアクセスのリフレッシュ動作がアドレス変化時点で実行されることがなくなって、データ書き込み時のアドレス・ホールド時間Ｔwrの仕様を汎用のＳＲＡＭと同等にすることができるという効果が得られる。
【００５４】
また、本発明の別の態様では、アクセスアドレスが変化してから所定時間経過したのちに該アクセスアドレスが示すメモリセルに対してデータの読み出し動作を実行し、続いてリフレッシュアドレスに対応するメモリセルのリフレッシュ動作を行い、データ書き込みのときにはさらにアクセスアドレスが示すメモリセルに対してデータの書き込み動作を実行する制御手段を設けたので、後続するアクセスのリフレッシュ動作がアドレス変化時点で実行されることがなく、データ書き込み時のアドレス・ホールド時間Ｔwrの仕様を汎用のＳＲＡＭと同等にすることができる。また、アドレススキューが終了した時点から読み出し動作が開始されるので、読み出し時におけるアクセス時間を短縮できる。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体記憶装置の構成を示すブロック図である。
【図２】 同実施形態による半導体記憶装置の要部の詳細構成を示した回路図である。
【図３】 同実施形態による半導体記憶装置において、リフレッシュ制御信号ＲＥＦＡによってリフレッシュが実施される場合の動作を示したタイミングチャートである。
【図４】 同実施形態による半導体記憶装置において、書き込みイネーブル信号／ＷＥの入力に応じ、リフレッシュ制御信号ＲＥＦＷによってリフレッシュが実施される場合の動作を示したタイミングチャートである。
【図５】 同実施形態による半導体記憶装置において、図４に示す動作の詳細を示したタイミングチャートである。
【図６】 本発明の半導体記憶装置における他のアクセス制御タイミングを示したタイミングチャートである。
【符号の説明】
１ アドレスバッファ
２ ラッチ
３ ＡＴＤ回路
４ リフレッシュ制御回路
５ マルチプレクサ
６ メモリセルアレイ
７ ロウデコーダ
８ カラムデコーダ
９ センスアンプ・リセット回路
１０ Ｉ／Ｏバッファ
１１ Ｒ／Ｗ制御回路
１２ ラッチ制御回路
１３ ロウ制御回路
１４ カラム制御回路
１５ ブースト電源
１６ 基板電圧発生回路
１７ リファレンス電圧発生回路
【発明の属する技術分野】
本発明は、メモリセルアレイがＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と同じメモリセルで構成されており、かつ、半導体記憶装置の外部から見たときにＳＲＡＭ（スタティックＲＡＭ）と同様の仕様で動作する半導体記憶装置に関するものである。なかでも本発明は、メモリセルの書き込みタイミングを決定する書き込みイネーブル信号が書き込みアドレスに対して非同期的に与えられるＳＲＡＭと互換性を持った半導体記憶装置に関する。
【０００２】
【従来の技術】
ランダムアクセスの可能な半導体記憶装置としてはＳＲＡＭおよびＤＲＡＭが最も代表的である。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速である上に、電源を供給してアドレスを入力しさえすればそのアドレスの変化を捉えて内部の順序回路が動作して読み出し・書き込みを行うことができる。このように、ＳＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与えるだけで動作するため、こうした入力信号波形を生成する回路の構成も簡単化することが可能である。
【０００３】
また、ＳＲＡＭはＤＲＡＭのようにメモリセルに記憶されたデータを保持し続けるためのリフレッシュが不要であることから、その取り扱いが容易であるとともに、リフレッシュを必要としないのでスタンバイ状態におけるデータ保持電流が小さいという長所もある。こうしたこともあってＳＲＡＭは様々な用途に広く用いられている。しかし、ＳＲＡＭは一般に１メモリセル当たり６個のトランジスタを必要とするため、ＤＲＡＭに比べてどうしてもチップサイズが大きくなり、価格がＤＲＡＭに比べて高くならざるを得ないという短所がある。
【０００４】
一方、ＤＲＡＭはアドレスとして行アドレス及び列アドレスを２回に分けて別々に与え、これらアドレスの取り込みタイミングを規定する信号としてＲＡＳ（行アドレスストローブ）／ＣＡＳ（列アドレスストローブ）を必要とすること、定期的にメモリセルをリフレッシュするための制御回路が必要になるなど、ＳＲＡＭに比べてタイミング制御が複雑となってしまう。
【０００５】
また、ＤＲＡＭは外部からのアクセスが無いときにもメモリセルのリフレッシュが必要となることから消費電流が大きくなってしまうという問題もある。とは言え、ＤＲＡＭのメモリセルはキャパシタ１個とトランジスタ１個で構成可能であるため、小さなチップサイズで大容量化を図ることは比較的容易である。したがって、同じ記憶容量の半導体記憶装置を構成するのであればＳＲＡＭよりもＤＲＡＭの方が安価になる。
【０００６】
ところで、携帯電話などに代表される携帯機器が採用している半導体記憶装置としてはこれまでのところＳＲＡＭが主流である。これは、これまでの携帯電話には簡単な機能しか搭載されていなかったためそれほど大容量の半導体記憶装置が必要とされなかったこと、ＤＲＡＭに比べてタイミング制御などの点で扱いが容易であること、スタンバイ電流が小さく低消費電力であるため連続通話時間・連続待ち受け時間をできる限り伸ばしたい携帯電話などに向いていることなどがその理由である。
【０００７】
しかるに、ここのところ、非常に豊富な機能を搭載した携帯電話が登場してきており、電子メールの送受信機能や、各種のサイトにアクセスして近隣にあるレストランなどのタウン情報を取得するといった機能も実現されている。のみならず、ごく最近の携帯電話ではインターネット上のＷＥＢサーバにアクセスしてホームページの内容を簡略化して表示するような機能も搭載されてきており、将来的には現在のデスクトップ型パーソナルコンピュータと同様にインターネット上のホームページ等へ自由にアクセスできるようになることも想定される。
【０００８】
こうした機能を実現するためには、従来の携帯電話のように単純なテキスト表示を行っているだけでは駄目であって、多様なマルチメディア情報をユーザへ提供するためのグラフィック表示が不可欠となる。それには、公衆網などから受信した大量のデータを携帯電話内の半導体記憶装置上に一時的に蓄えておく必要が生じてくる。つまり、これからの携帯機器に搭載される半導体記憶装置としてはＤＲＡＭのように大容量であることが必須条件であると考えられる。しかも、携帯機器は小型かつ軽量であることが絶対条件であるため、半導体記憶装置を大容量化しても機器そのものが大型化・重量化することは避けねばならない。
【０００９】
以上のように、携帯機器に搭載される半導体記憶装置としては扱いの簡便さや消費電力を考えるとＳＲＡＭが好ましいが、大容量化の観点からすればＤＲＡＭが好ましいことになる。つまり、これからの携帯機器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入れた半導体記憶装置が最適であると言える。この種の半導体記憶装置としては、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部から見たときにＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と呼ばれるものが既に考えられてはいる。
【００１０】
疑似ＳＲＡＭはＤＲＡＭのようにアドレスを行アドレス、列アドレスに分けて別々に与える必要がなく、またそのためにＲＡＳ，ＣＡＳのようなタイミング信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡＭと同様にアドレスを一度に与えるだけで良く、クロック同期型の半導体記憶装置のクロックに相当するチップイネーブル信号をトリガにしてアドレスを内部に取り込んで読み出し／書き込みを行っている。
【００１１】
【発明が解決しようとする課題】
もっとも、疑似ＳＲＡＭが汎用のＳＲＡＭと完全な互換性を有しているとは限らず、その多くはメモリセルのリフレッシュを外部から制御するためのリフレッシュ制御用端子を具備しており、リフレッシュを疑似ＳＲＡＭの外部で制御してやらねばならない。このように、疑似ＳＲＡＭの多くはＳＲＡＭと比べたときに扱いが容易でなく、リフレッシュ制御のための余分な回路が必要となってくるといった欠点がある。こうしたことから、疑似ＳＲＡＭの外部でリフレッシュを制御しなくて済むようにして、汎用ＳＲＡＭと全く同じ仕様で動作させるようにした疑似ＳＲＡＭも考えられてきている。しかしこの種の疑似ＳＲＡＭにあっても以下に述べるような欠点がある。
【００１２】
汎用ＳＲＡＭにおけるデータ書き込み時には、一般に、まず、アクセス先のアドレスを外部アドレス信号として指定し、次に書き込みイネーブル信号を活性化して書き込み状態を指示する。そして、その次に書き込みを行おうとするデータを供給してＳＲＡＭへの入力データの取り込みを開始させ、その後、書き込みネーブル信号を非活性化する信号の立ち上がり（または立ち下がり）に同期させて入力データを確定させるようになっている。
【００１３】
ここで、汎用ＳＲＡＭを使用する際に要求される仕様の一つにアドレス・ホールド時間（Ｔwr）がある。アドレス・ホールド時間Ｔwrは、アクセス先のアドレスを示す外部アドレス信号を、入力データの取り込みタイミングを規定する書き込みイネーブル信号の非活性化時点を越えてどれだけの長さだけ同一の値に保持しなければならないかを規定する。通常、汎用ＳＲＡＭでは、構成上、このアドレス・ホールド時間Ｔwrを最小０秒に規定することが可能となっている。
【００１４】
しかしながら、従来の疑似ＳＲＡＭでは、リフレッシュ動作を制御する際に、書き込みイネーブル信号の変化のタイミングと外部アドレス信号の変化のタイミングとの関係が十分考慮されていない。そのため、例えば、データ書き込みが終了した（ライトイネーブル信号の非活性化の）直後にリフレッシュ動作が開始されてしまうことが考えられ、このような場合には外部のアクセスアドレスと内部で発生されるリフレッシュアドレスとが重なってしまうことが考えられる。
【００１５】
この点は特に、アドレス信号の変化を検出してリフレッシュ動作を行うようにした構成では顕著な問題となる。一つの対策としては、仕様上、ライトイネーブル信号を非活性化した時点から、しばらくの間は外部アドレスを変化させないように規定することが考えられる。しかしながら、この場合、アドレス・ホールド時間Ｔwrとして、例えば数ｎｓ〜数十ｎｓ等の仕様を規定することになる。これは、通常０秒を保証する汎用ＳＲＡＭと比較して大きな差異であり、半導体記憶装を使用する側の構成を変更する必要がある等の課題が考えられる。
【００１６】
本発明は上記の点に鑑みてなされたものであり、その目的は、ＤＲＡＭによってメモリセルを構成する半導体記憶装置において、リフレッシュによって通常のアクセスが影響されたり書き込みの連続によってリフレッシュができなくなったりする問題を生じず、できるだけ汎用のＳＲＡＭに近い使用条件を保証することができる半導体記憶装置を提供することにある。特に、本発明は、データ書き込み時のアドレス・ホールド時間Ｔwrの仕様を汎用のＳＲＡＭと同等にすることができる半導体記憶装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
以上の課題を解決するために請求項１記載の発明は、リフレッシュを必要とするメモリセルを有し、外部から供給されるアクセスアドレスの示すメモリセルにアクセスする半導体記憶装置において、前記リフレッシュの対象となるメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレス生成手段と、リフレッシュ動作の時間間隔の基準となるリフレッシュ用クロック信号を発生するリフレッシュ用クロック信号発生手段と、前記アクセスアドレスの変化を検出してアクセスアドレス変化検出信号を発生するアドレス変化検出手段と、前記リフレッシュ用クロック信号をトリガとして、前記アクセスアドレス変化検出信号の発生に基づくリフレッシュ動作を許可するためのリフレッシュ許可信号を活性化させ、前記アクセスアドレス変化検出信号の発生をトリガにして前記リフレッシュアドレスに対応するメモリセルに対してリフレッシュを行ってから前記アクセスアドレスが示すメモリセルに対するアクセスを実行する制御手段とを具備することを特徴としている。
【００１８】
また、請求項２記載の発明は、前記制御手段は、前記リフレッシュ許可信号が活性化された状態で前記リフレッシュ動作を行ってから、前記リフレッシュ用クロック信号に基づく一定期間だけ前記リフレッシュ許可信号を非活性化させて、前記アクセスアドレス変化検出信号の発生をトリガにしたリフレッシュ動作を停止させることを特徴としている。請求項３記載の発明は、前記制御手段は、書き込み指示信号が入力されたときに、該書き込み指示信号の入力をトリガとして、前記リフレッシュ許可信号に依らずリフレッシュを行ってから前記アクセスアドレスが示すメモリセルに対して書き込みを行うことを特徴としている。請求項４記載の発明は、前記制御手段は、前記リフレッシュ用クロック信号が発生されるときから前記メモリセルに対するアクセスアドレスの変化の時間間隔の最大値だけ前までの所定期間内に前記書き込み指示信号が入力されたときに、前記書き込み指示信号をトリガとしたリフレッシュおよびこれに続く書き込みを行うことを特徴としている。
【００１９】
また、請求項５記載の発明は、前記制御手段は、前記書き込み指示信号をトリガとしてリフレッシュおよびこれに続く書き込みを行ったときには、次に発生するリフレッシュ用クロック信号をトリガとした前記リフレッシュ許可信号の活性化を行わずに、前記アクセスアドレス変化検出信号が入力されたときにはリフレッシュ動作を省略して前記アクセスアドレスが示すメモリセルに対してアクセスすることを特徴としている。請求項６記載の発明は、前記メモリセルに対するアクセスアドレスの変化の時間間隔が、前記リフレッシュ用クロック信号の周期よりも短く制御されていることを特徴としている。請求項７記載の発明は、外部から供給され、当該半導体記憶装置を選択するためのチップセレクト信号を入力する入力手段を有し、前記アドレス変化検出手段が、外部から供給される前記メモリセルに対するアクセスアドレスの変化又は該チップセレクト信号の変化を検出してアクセスアドレス変化検出信号を発生することを特徴としている。
【００２０】
また、請求項８記載の発明は、書き込み指示信号が、所定のパルス幅を有するパルス信号であって、該パルス信号が終了したときの信号の立ち上がり又は立ち下がり変化のタイミングで前記メモリセルのデータが確定されることを特徴としている。請求項９記載の発明は、前記制御手段が、前記メモリセルに対するアクセスアドレスの変化が前記リフレッシュ用クロック信号に基づく所定期間発生しなかったとき、前記リフレッシュ用クロック信号に基づく所定周期で前記リフレッシュアドレスに対応するメモリセルに対してリフレッシュ動作を行わせることを特徴としている。
【００２１】
また、請求項１０記載の発明は、リフレッシュを必要とするメモリセルを有し、外部から供給されるアクセスアドレスの示すメモリセルにアクセスする半導体記憶装置において、前記リフレッシュの対象となるメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレス生成手段と、前記アクセスアドレスが変化してから所定時間経過したのちに該アクセスアドレスが示すメモリセルに対してデータの読み出し動作を実行し、続いて前記リフレッシュアドレスに対応するメモリセルのリフレッシュ動作を行い、データ書き込みのときにはさらに前記アクセスアドレスが示すメモリセルに対してデータの書き込み動作を実行する制御手段とを具備することを特徴としている。
【００２２】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。図１は本実施形態による半導体記憶装置の構成を示すブロック図である。同図において、アドレスAddressは半導体記憶装置外部から供給されるアクセスアドレスである。後述するメモリセルアレイが行列状に配列されていることに対応して、アドレスAddressは行アドレスおよび列アドレスを含んでいる。アドレスバッファ１はこのアドレスAddressをバッファリングして出力する。ラッチ２はアドレスバッファ１から供給されているアドレスをラッチ制御信号ＬＣの立ち上がりで取り込んで保持し、ラッチ制御信号ＬＣが活性化されているときに、これを内部アドレスL_ADDとして出力する。一方、ラッチ制御信号ＬＣが非活性化されたときは、アドレスバッファ１の出力を通過させ、そのまま内部アドレスL_ADDとして出力する。
【００２３】
ＡＴＤ（Address Transition Detector；アドレス変化検出）回路３はチップセレクト信号／ＣＳが有効（"Ｌ"レベル）な場合に、内部アドレスL_ADDの何れか１ビットにでも変化があればアドレス変化検出信号ＡＴＤにワンショットのパルス信号を出力する。また、ＡＴＤ回路３はチップセレクト信号／ＣＳが変化し有効化された場合にもアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。なお、チップセレクト信号／ＣＳは図１に示した半導体記憶装置をアクセスする場合に有効化される選択信号である。また、信号名の先頭に付与した記号"／"はそれが負論理の信号であることを意味している。
【００２４】
ＡＴＤ回路３は、組み合わせ論理回路によって構成され、内部アドレスL_ADDの各ビットのうち最初に変化があったビットについてまずワンショットパルスを発生させ、この最初のワンショットパルスが発生している期間中に他のビットに変化があった場合は、既に発生しているワンショットパルスと新たに発生したワンショットパルスを合成するようにしている。こうすることで、アドレスAddressにスキューがあってもワンショットパルスのパルス幅がアドレスAddressのスキュー分だけ長くなるにとどまり、１回分のアドレス変化で複数のワンショットパルスが発生してしまうことはなくなる。このため、メモリセルのデータ破壊といった問題が生じる恐れもなくなる。また、ＡＴＤ回路３から出力されるアドレス変化検出信号ＡＴＤのワンショットパルスが出ている間にリフレッシュが行われるため、このワンショット信号のパルス幅は１ワード線分のリフレッシュを完了させるのに必要な時間以上に設定しておくのが望ましい。
【００２５】
リフレッシュ制御回路４はリフレッシュ発生回路４３、タイマ４１等を内蔵している。リフレッシュ制御回路４はこれらとアドレス変化検出信号ＡＴＤ、書き込みイネーブル信号／ＷＥ、および制御信号ＣＷＯを利用してリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷを生成し、半導体記憶装置内部のリフレッシュを制御することで、リフレッシュアドレス及びリフレッシュタイミングを半導体記憶装置内部で自動的に発生させ、汎用ＤＲＡＭにおけるセルフリフレッシュと同様のリフレッシュを実現している。ここで、リフレッシュ発生回路４３はＤＲＡＭメモリセルをリフレッシュするためのリフレッシュアドレスR_ADDを順次生成する。なお、リフレッシュアドレスR_ADDはアドレスAddressに含まれる行アドレスと同じビット幅を持っている。
【００２６】
マルチプレクサ５（図中「ＭＵＸ」）はアドレス変化検出信号ＡＴＤ及び後述するリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷのレベルに応じて、リフレッシュ制御信号ＲＥＦＷが"Ｌ"レベルであってかつアドレス変化検出信号ＡＴＤが"Ｌ"レベルであるかまたはリフレッシュ制御信号ＲＥＦＡが"Ｌ"レベルであれば、内部アドレスL_ADDに含まれる行アドレスを選択してこれをアドレスM_ADDとして出力する。一方、リフレッシュ制御信号ＲＥＦＡが"Ｈ"レベルでありかつアドレス変化検出信号ＡＴＤが"Ｈ"レベルであるか、または、リフレッシュ制御信号ＲＥＦＷが"Ｈ"レベルであればリフレッシュアドレスR_ADDを選択してアドレスM_ADDとして出力する。
【００２７】
次に、メモリセルアレイ６は汎用ＤＲＡＭと同様のメモリセルアレイであって、行方向、列方向にそれぞれワード線、ビット線（またはビット線対；以下同じ）が走っており、ＤＲＡＭと同様の１トランジスタ１キャパシタから成るメモリセルがワード線及びビット線の交点の位置に行列状に配置されて構成される。
【００２８】
ロウデコーダ７はロウイネーブル信号ＲＥが"Ｈ"レベルのときにアドレスM_ADDをデコードし、このアドレスM_ADDで指定されたワード線を活性化させる。なお、ロウイネーブル信号ＲＥが"Ｌ"レベルであるとき、ロウデコーダ７は何れのワード線も活性化させない。カラムデコーダ８はカラムイネーブル信号ＣＥが"Ｈ"レベルとなっているときに内部アドレスL_ADDに含まれる列アドレスをデコードし、この内部アドレスL_ADDで指定されたビット線を選択するためのカラム選択信号を生成する。なお、カラムイネーブル信号ＣＥが"Ｌ"レベルであるとき、カラムデコーダ８はどのビット線に対応するカラム選択信号も生成することはない。
【００２９】
センスアンプ・リセット回路９は図示を省略したセンスアンプ、カラムスイッチおよびプリチャージ回路から構成されている。このうち、カラムスイッチはカラムデコーダ８の出力するカラム選択信号で指定されたセンスアンプとバスＷＲＢの間を接続する。センスアンプはセンスアンプイネーブル信号ＳＥが"Ｈ"レベルであるとき、アドレスAddressで特定されるメモリセルの接続されたビット線電位をセンス・増幅してバスＷＲＢに出力し、あるいは、バスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号ＰＥが"Ｈ"レベルのときに、ビット線の電位を所定電位（例えば電源電位の１／２）にプリチャージする。
【００３０】
Ｉ／Ｏ（入出力）バッファ１０は、制御信号ＣＷＯのレベルに応じて同信号が"Ｈ"レベルであればバスＷＲＢ上の読み出しデータを出力バッファでバッファリングしてバスＩ／Ｏから半導体記憶装置外部に出力する。また、Ｉ／Ｏバッファ１０は同信号が"Ｌ"レベルであれば、出力バッファをフローティング状態として半導体記憶装置外部からバスＩ／Ｏに供給される書き込みデータを入力バッファでバッファリングしてバスＷＲＢに送出する。つまり制御信号ＣＷＯが"Ｈ"レベルであれば読み出し、"Ｌ"レベルであれば書き込みである。次に、Ｒ／Ｗ（Read/Write）制御回路１１はチップセレクト信号／ＣＳ、書き込みイネーブル信号／ＷＥおよび出力イネーブル信号ＯＥに基づいて制御信号ＣＷＯを生成する。
【００３１】
ラッチ制御回路１２はアドレス変化検出信号ＡＴＤ及びカラムイネーブル信号ＣＥに基づいて、アドレスAddressのラッチタイミングを決める上述したラッチ制御信号ＬＣを生成する。ロウ制御回路１３はリフレッシュ制御信号ＲＥＦＡ、リフレッシュ制御信号ＲＥＦＷ、アドレス変化検出信号ＡＴＤ及び書き込みイネーブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ、センスアンプイネーブル信号ＳＥ、プリチャージイネーブル信号ＰＥおよび制御信号ＣＣを生成する。カラム制御回路１４はこの制御信号ＣＣに基づいてカラムイネーブル信号ＣＥを生成する。
【００３２】
ブースト電源１５はメモリセルアレイ６内のワード線に印加される昇圧電位をロウデコーダ７に供給する電源である。また、基板電圧発生回路１６はメモリセルアレイ６の各メモリセルが形成されたウエルまたは半導体基板に印加される基板電圧を発生させる回路である。さらに、リファレンス電圧発生回路１７はメモリセルアレイ６、センスアンプ・リセット回路９内のセンスアンプやプリチャージ回路・イコライズ回路が使用するリファレンス電圧（例えば電源電位の１／２＝１／２Ｖｃｃ）を発生させる。
【００３３】
ここで、リフレッシュ制御回路４、ブースト電源１５、基板電圧発生回路１６およびリファレンス電圧発生回路１７にはパワーダウン制御信号PowerDownが供給されている。このパワーダウン制御信号PowerDownは半導体記憶装置をパワーダウン状態（スタンバイ状態）にするときのモードを半導体記憶装置外部から指定するための信号である。
【００３４】
本実施形態ではメモリセル自体がＤＲＡＭと同様のものであるため、ＳＲＡＭのようにスタンバイ状態で単純に半導体記憶装置内の回路各部への電源供給を止めてしまうことはできず、スタンバイ状態であってもメモリセルのデータを保持するためにはリフレッシュ動作に必要となる回路へ電源を供給し続ける必要がある。つまり、本実施形態の半導体記憶装置はスタンバイ状態に関してはＳＲＡＭとの互換性を完全にとってはいないものの、スタンバイ状態におけるモードを幾つか設けてＳＲＡＭとの互換性をできる限りとりつつ、既存のＳＲＡＭ等には存在しないようなモードも設けている。
【００３５】
すなわち、通常の動作モードの他に本実施形態では３種類のスタンバイモード１〜３を用意している。スタンバイモード１ではリフレッシュ制御回路４、ブースト電源１５、基板電圧発生回路１６およびリファレンス電圧発生回路１７の全てに電源を供給し、チップセレクト信号／ＣＳが無効（スタンバイ状態）なときにもリフレッシュ動作を可能とする。スタンバイモード２では４種類の回路のうちリフレッシュ制御回路４に対してだけ電源供給を止め、スタンバイ状態でリフレッシュ動作を停止させる。スタンバイモード３では４種類の回路全てに対する電源供給を止めて、スタンバイ状態で不要な回路への電源供給を全て停止する。
【００３６】
以上のようなスタンバイモードを設けることで、半導体記憶装置が適用される機器やその使用環境などに応じて、スタンバイ状態におけるデータ保持の要否、アクティブ状態への復帰時間、電流消費量などを半導体記憶装置外部からきめ細かく制御できるようになる。なお、パワーダウン制御信号PowerDownは必須の機能というわけではないことからこれを省略してしまっても良く、そうすることで汎用ＳＲＡＭとＩ／Ｏピンの互換性を完全に保つことが可能となる。
【００３７】
次に、図２を参照して図１に示したリフレッシュ制御回路４の構成について説明する。図２に示すリフレッシュ制御回路４は、リフレッシュを１度に行う単位行アドレス分（この実施形態では１行分）のリフレッシュ動作の時間間隔の基準となるリフレッシュ用クロック信号を発生するタイマ４１と、リフレッシュ用クロック信号、アドレス変化検出信号ＡＴＤ、書き込みイネーブル信号／ＷＥ、および制御信号ＣＷＯに基づいてリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷを生成するコントローラ４２と、コントローラ４２から供給されるリフレッシュ動作の実行を指示する制御信号の発生回数をカウントしてリフレッシュアドレスR_ADDを順次更新しながら生成するリフレッシュ発生回路４３とから構成されている。
【００３８】
リフレッシュ制御信号ＲＥＦＡは半導体記憶装置外部からのアクセス要求に付随してリフレッシュを行うか否かを制御するための信号である。すなわち、同信号が"Ｈ"レベルであれば、リフレッシュ動作が許可された状態となり、当該アクセス要求により生じるアドレス変化検出信号ＡＴＤの立ち上がりで、ロウイネーブル信号ＲＥにワンショットパルスを発生させてリフレッシュを起動する。これに対して同信号が"Ｌ"レベルであれば、アドレス変化検出信号ＡＴＤにワンショットパルスが発生していても、ロウイネーブル信号ＲＥにワンショットパルスを発生させることはない。リフレッシュ制御信号ＲＥＦＡはリフレッシュ用クロック信号に基づいて実行されるセルフリフレッシュのための信号でもある。ただし、本実施形態では、さらにリフレッシュ制御信号ＲＥＦＷを用いて、書き込みイネーブル信号／ＷＥが活性化されるタイミングに基づくリフレッシュ動作の制御を行うようにしている。このほか、後述するタイマ出力の周期Ｔｒ（図３を参照）内に一度もアクセスがない場合等でリフレッシュが必要となったときにもリフレッシュを行うようにしている。このリフレッシュ制御信号ＲＥＦＷに正のワンショットパルスを与えることでロウイネーブル信号ＲＥへ強制的にワンショットパルスを発生させてリフレッシュを起動することが可能である。
【００３９】
なお、図２では、パワーダウン制御信号PowerDown等の他の制御信号に対応する構成については図示を省略している。
【００４０】
図３および図４を参照してリフレッシュ制御回路４が制御するリフレッシュ動作について説明する。図３は、上から順にタイマ４１の出力、アドレスAddress、リフレッシュ動作のタイミング、リフレッシュ制御信号ＲＥＦＡの各信号または動作状態の変化を示すタイミングチャートであり、図示していないチップセレクト信号／ＣＳが"Ｌ"レベルとなり該チップが選択された状態でデータの読み込みが行われる場合の動作例を示している。一方、図４は、上から順にタイマ４１の出力、アドレスAddress、書き込みイネーブル信号／ＷＥ、リフレッシュ動作のタイミング、リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＷの各信号または動作状態の変化を示すタイミングチャートであり、図示していないチップセレクト信号／ＣＳが"Ｌ"レベルとなり該チップが選択された状態で、書き込みイネーブル信号／ＷＥによってデータの書き込みが行われる場合の動作例を示している。ここで、書き込みイネーブル信号／ＷＥは"Ｌ"レベルで書き込みを指示する外部信号であり、本実施形態では書き込みイネーブル信号／ＷＥの立ち下がりエッジでデータの書き込み（あるいは取り込み）が開始され、立ち上がりエッジでデータが確定されるように各部が制御されるようになっている。
【００４１】
図３に示すタイマ出力の周期Ｔｒは、その１周期に１度、１行アドレス分のリフレッシュを行うことで、すべてのメモリセルのデータを保持できる値となるように設定されている。また、図３の例では、外部から入力されるアドレスAddress信号の複数の変化の時間間隔が最大メモリアクセス周期Ｔcyc maxよりも短くなるように制御されている。最大メモリアクセス周期Ｔcyc maxは、複数回連続してメモリへのアクセスを行う場合に各アクセスの間隔の最大値を規定する仕様であって、タイマ出力の周期Ｔｒよりも短い時間に設定される。ここでタイマ出力の周期Ｔｒの間に平均１回のリフレッシュを実行すれば全体でのリフレッシュ回数は十分となる。そこで、本実施形態では、周期Ｔｒの１周期の最初のタイミングでリフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルに制御し、その周期内でリフレッシュが１回実行された場合には、リフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルから"Ｌ"レベルに変化させて、次の周期Ｔｒで再び"Ｈ"レベルに制御されるまではリフレッシュを行わないようにしている。ただし、リフレッシュ回数の全体数の制御はこの形態に限定されるものではない。また、図３および図４には示していないが、周期Ｔｒ内で１度もアドレス変化が発生しなかった場合にはその周期の最後のタイミングでリフレッシュ制御信号ＲＥＦＷが発生されてセルフリフレッシュが実行されるものとする。
【００４２】
図３において、▲１▼はタイマ出力によってリフレッシュ制御信号ＲＥＦＡが"Ｈ"レベルにセットされるタイミングを示している。これによって、アドレスAddressの変化を示す図示していないアドレス変化検出信号ＡＴＤのワンショットパルスによるリフレッシュが実行可能となる。▲２▼はアドレスAddressの変化をトリガとして（図示していないアドレス変化検出信号ＡＴＤのワンショットパルスによって）リフレッシュが実行された後、それ以降のリフレッシュが不要となるため、リフレッシュ制御信号ＲＥＦＡが"Ｌ"レベルにリセットされるタイミングを示している。一方、図３で、タイミングｔｃ，ｔｃ，…あるいはｔｄにおいてもアドレスAddressの変化は発生しているが、これらのタイミングではリフレッシュ制御信号ＲＥＦＡが"Ｌ"レベルとなっているので、リフレッシュは実行されない。
【００４３】
次に、図４を参照してデータ書き込み時のリフレッシュ動作について説明する。図４に示す例では、書き込みイネーブル信号／ＷＥ（あるいは制御信号ＣＷＯ）が"Ｈ"レベルの期間がデータ読み出し時であり、"Ｌ"レベルの期間がデータ書き込み時である。図４のタイミング▲１▼および▲２▼では、図３のタイミング▲１▼および▲２▼と同等の動作が行われている。次にタイミング▲３▼では、書き込みイネーブル信号／ＷＥが立ち下がるタイミングに同期してリフレッシュ制御信号ＲＥＦＷにワンショットパルスが発生される。そして、このリフレッシュ制御信号ＲＥＦＷの発生に同期してリフレッシュ動作が実行される。この場合、同一タイマ出力周期Ｔｒ内でリフレッシュ制御信号ＲＥＦＡによるタイミング▲１▼および▲２▼でのリフレッシュ動作がすでに実行されているが、書き込みイネーブル信号／ＷＥが読み出しから書き込みに変化した最初のタイミングでは、強制的にリフレッシュを行うようにリフレッシュ制御信号ＲＥＦＷが発生されるようになっている。この▲３▼のタイミングでのリフレッシュは、次のタイマ出力周期Ｔｒでのリフレッシュの前倒しの実行とみなせるので、次のタイマ出力の開始時（タイミング▲４▼）ではリフレッシュ制御信号ＲＥＦＡは"Ｌ"レベルに設定される。次のタイマ出力周期Ｔｒでのリフレッシュ動作が停止され、例えば、パルスＰ１のタイミングでリフレッシュ動作が行われることはない。
【００４４】
次に、タイミング▲５▼では、タイミング▲３▼のリフレッシュで、当該タイマ出力周期内のリフレッシュが実行不要となっているものの、次の周期の開始トリガ（Ａ）から例えば最大メモリアクセス周期Ｔcyc max内で発生した書き込み動作に対しては、書き込みイネーブル信号／ＷＥの立ち下がりをトリガにしてリフレッシュ制御信号ＲＥＦＷを発生してリフレッシュ動作を実行する。すなわち、各タイマ出力周期Ｔｒの開始時点から、タイマ出力周期Ｔｒから最大メモリアクセス周期Ｔcyc maxを減じた値に対応する時間Ｔ１（Ｔ１＝タイマ出力周期Ｔｒ−最大メモリアクセス周期Ｔcyc max）が経過した以降の時間内に、書き込みイネーブル信号／ＷＥの立ち下がりが発生した場合には、リフレッシュ制御信号ＲＥＦＡが"Ｌ"レベルであったとしてもリフレッシュ制御信号ＲＥＦＷが発生されるようにする。これによって連続してデータを書き込んでいる間は（最大メモリアクセス周期Ｔcyc max内でデータを繰り返し書き込んでいる間は）、リフレッシュ制御信号ＲＥＦＡおよびアドレス変化検出信号ＡＴＤに基づくリフレッシュが実行されなくなる。なお、リフレッシュ制御信号ＲＥＦＷを発生させるタイミングは、上述したような最大メモリアクセス周期Ｔcyc maxで決まる時間範囲内に制限されるわけではない。例えば、各リフレッシュ周期において、リフレッシュ制御信号ＲＥＦＡが"Ｈ"レベルのときに起動されたリフレッシュおよびこれに伴う読み出し又は書き込みが行われてから入力される任意の書き込みイネーブル信号／ＷＥの立ち下がりで発生させるなど、上述したタイミングよりも前のタイミングでリフレッシュ制御信号ＲＥＦＷを発生させても良い。
【００４５】
次に図５を参照して図４に示す時刻ｔ10〜ｔ11のデータ書き込み時の動作の詳細について説明する。図５は、図４の時刻ｔ10〜ｔ11における動作波形を示すタイミングチャートである。データ書き込み時のワード線をノーマルワード線、リフレッシュ時のワード線をリフレッシュワード線として示している。ノーマルワード線は内部アドレスL_ADDによって決定され、リフレッシュワード線はリフレッシュアドレスR_ADDによって決定される。図５では、ノーマルワード線とリフレッシュワード線が別々のワード線であると示しているが、同一の場合もある。書き込みイネーブル信号／ＷＥの立ち下がりに同期してリフレッシュ制御信号ＲＥＦＷが立ち上がり、それに同期してリフレッシュワード線が活性化される。ここで、活性化されたワード線に接続された複数のメモリセルが一括してリフレッシュされる。次に、リフレッシュ制御信号ＲＥＦＷが立ち下がると、これに同期してノーマルワード線が活性化される。そして、書き込みイネーブル信号／ＷＥ信号が立ち上がった時点でバスＷＲＢからセンスアンプおよびビット線経由で供給されているデータによってメモリセルのデータが確定される。
【００４６】
なお、図５において、Ｔcycはメモリアクセス周期、Ｔwpはライトパルス幅、Ｔskewはアドレススキュー時間、Ｔwrはアドレス・ホールド時間である。本実施形態では、データ書き込み後の次のアドレス変化点（図５の時刻ｔ11）で、リフレッシュ制御信号ＲＥＦＡによるリフレッシュが停止されるので、破線で示すようなリフレッシュ動作に伴うアドレス変化は発生しない。したがって、アドレス・ホールド時間Ｔwrを０秒としたとしても、書き込みイネーブル信号／ＷＥの立ち上がりに同期したデータの確定動作が安定して実施される。
【００４７】
次に、図６を参照して本発明による半導体記憶装置におけるデータアクセスの他の制御形態について説明する。図６に示すタイミングチャートは、アドレスAddress変化の同一のタイミングに対応したリード時（ａ）と、ライト時（ｂ）の動作を上下に分けて示すものである。
【００４８】
図６に示す動作では、アドレスAddressのスキュー（図示したＴｓｋｅｗの期間）が終了する時刻に書き込みイネーブル信号／ＷＥが非活性化状態（"Ｈ"レベル）の場合は、外部アドレスAddressによるアクセスがリードであるとみなしてリード動作が開始される。そして、書き込みイネーブル信号／ＷＥがそのままの状態で活性化されなかった場合は、図６（ａ）に示すように、内部アドレスL_ADDによってノーマルワード線が活性化され、データの読み出し動作が実行されて、データが出力される。次に、内部アドレスL_ADDによるアクセスが開始されてから、データの読み出しに必要な所定時間が経過したところで、リフレッシュアドレスR_ADDによってリフレッシュワード線に対するリフレッシュ動作が実行される。
【００４９】
一方、その後に書き込みイネーブル信号／ＷＥが活性化される場合には、図６（ｂ）に示すように、内部アドレスL_ADDによってノーマルワード線が活性化されてデータの読み出し動作が実行された後、リフレッシュアドレスR_ADDによるリフレッシュワード線に対するリフレッシュ動作が実行される。次に、リフレッシュ動作に必要な時間が経過したところで、内部アドレスL_ADDに対応するメモリセルに対してデータの書き込み動作が実施される。
【００５０】
以上のように、図６に示す動作によれば、上述した実施形態と同様にリフレッシュ動作がデータ書き込み動作に先立って実行されるので、書き込み時におけるアドレス・ホールド時間（Ｔwr）をほぼ零にすることができる。さらに、本実施形態では、読み出し時に、アドレススキューが終了した時点から読み出し動作が開始されるとともに、データ読み出し後にリフレッシュ動作が実行されるので、読み出し時におけるアクセス時間を短縮することができる。
【００５１】
なお、上述した各実施形態で説明したリフレッシュ動作のタイミング制御は従来の疑似ＳＲＡＭや汎用ＤＲＡＭなどの既存の半導体記憶装置に適用しても良いのであって、各実施形態で取り上げた汎用ＳＲＡＭ仕様の疑似ＳＲＡＭに限定されるものではない。また、上述した実施形態では書き込みイネーブル信号／ＷＥを負論理とするとともにパルスの立ち下がりエッジからリフレッシュを行うようにしていたが、パルスの論理を反転させてその立ち上がりエッジからリフレッシュを行うようにしても良い。これは、アドレス変化検出信号ＡＴＤ等、書き込みイネーブル信号／ＷＥ以外の各信号についても全く同様である。
【００５２】
【発明の効果】
以上説明したように、本発明によれば、リフレッシュ動作の時間間隔の基準となるリフレッシュ用クロック信号を発生するリフレッシュ用クロック信号発生手段と、アクセスアドレスの変化を検出してアクセスアドレス変化検出信号を発生するアドレス変化検出手段と、リフレッシュ用クロック信号をトリガとして、アクセスアドレス変化検出信号の発生に基づくリフレッシュ動作を許可するためのリフレッシュ許可信号を活性化させ、アクセスアドレス変化検出信号の発生をトリガにしてリフレッシュアドレスに対応するメモリセルに対してリフレッシュを行ってからアクセスアドレスが示すメモリセルに対するアクセスを実行する制御手段とを設けたので、リフレッシュによって通常のアクセスが影響されたり、連続アクセスによってリフレッシュができなくなったりする問題を生じなくなる。
【００５３】
また、本発明では、上記リフレッシュ許可信号が活性化された状態でリフレッシュ動作を行ってから、リフレッシュ用クロック信号に基づく一定期間だけリフレッシュ許可信号を非活性化させて、アクセスアドレス変化検出信号の発生をトリガにしたリフレッシュ動作を停止させている。これにより、後続するアクセスのリフレッシュ動作がアドレス変化時点で実行されることがなくなって、データ書き込み時のアドレス・ホールド時間Ｔwrの仕様を汎用のＳＲＡＭと同等にすることができるという効果が得られる。
【００５４】
また、本発明の別の態様では、アクセスアドレスが変化してから所定時間経過したのちに該アクセスアドレスが示すメモリセルに対してデータの読み出し動作を実行し、続いてリフレッシュアドレスに対応するメモリセルのリフレッシュ動作を行い、データ書き込みのときにはさらにアクセスアドレスが示すメモリセルに対してデータの書き込み動作を実行する制御手段を設けたので、後続するアクセスのリフレッシュ動作がアドレス変化時点で実行されることがなく、データ書き込み時のアドレス・ホールド時間Ｔwrの仕様を汎用のＳＲＡＭと同等にすることができる。また、アドレススキューが終了した時点から読み出し動作が開始されるので、読み出し時におけるアクセス時間を短縮できる。
【図面の簡単な説明】
【図１】 本発明の一実施形態による半導体記憶装置の構成を示すブロック図である。
【図２】 同実施形態による半導体記憶装置の要部の詳細構成を示した回路図である。
【図３】 同実施形態による半導体記憶装置において、リフレッシュ制御信号ＲＥＦＡによってリフレッシュが実施される場合の動作を示したタイミングチャートである。
【図４】 同実施形態による半導体記憶装置において、書き込みイネーブル信号／ＷＥの入力に応じ、リフレッシュ制御信号ＲＥＦＷによってリフレッシュが実施される場合の動作を示したタイミングチャートである。
【図５】 同実施形態による半導体記憶装置において、図４に示す動作の詳細を示したタイミングチャートである。
【図６】 本発明の半導体記憶装置における他のアクセス制御タイミングを示したタイミングチャートである。
【符号の説明】
１ アドレスバッファ
２ ラッチ
３ ＡＴＤ回路
４ リフレッシュ制御回路
５ マルチプレクサ
６ メモリセルアレイ
７ ロウデコーダ
８ カラムデコーダ
９ センスアンプ・リセット回路
１０ Ｉ／Ｏバッファ
１１ Ｒ／Ｗ制御回路
１２ ラッチ制御回路
１３ ロウ制御回路
１４ カラム制御回路
１５ ブースト電源
１６ 基板電圧発生回路
１７ リファレンス電圧発生回路
Claims (9)
- リフレッシュを必要とするメモリセルを有し、外部から供給されるアクセスアドレスの示すメモリセルにアクセスする半導体記憶装置において、
前記リフレッシュの対象となるメモリセルを示すリフレッシュアドレスを生成するリフレッシュアドレス生成手段と、
リフレッシュ動作の時間間隔の基準となるリフレッシュ用クロック信号を発生するリフレッシュ用クロック信号発生手段と、
前記アクセスアドレスの変化を検出してアクセスアドレス変化検出信号を発生するアドレス変化検出手段と、
前記リフレッシュ用クロック信号をトリガとして、前記アクセスアドレス変化検出信号の発生に基づくリフレッシュ動作を許可するためのリフレッシュ許可信号を活性化させ、前記アクセスアドレス変化検出信号の発生をトリガにして前記リフレッシュアドレスに対応するメモリセルに対してリフレッシュを行ってから前記アクセスアドレスが示すメモリセルに対するアクセスを実行する制御手段とを具備することを特徴とする半導体記憶装置。 - 前記制御手段は、前記リフレッシュ許可信号が活性化された状態で前記リフレッシュ動作を行ってから、前記リフレッシュ用クロック信号に基づく一定期間だけ前記リフレッシュ許可信号を非活性化させて、前記アクセスアドレス変化検出信号の発生をトリガにしたリフレッシュ動作を停止させることを特徴とする請求項１記載の半導体記憶装置。
- 前記制御手段は、書き込み指示信号が入力されたときに、該書き込み指示信号の入力をトリガとして、前記リフレッシュ許可信号に依らずリフレッシュを行ってから前記アクセスアドレスが示すメモリセルに対して書き込みを行うことを特徴とする請求項１または２記載の半導体記憶装置。
- 前記制御手段は、前記リフレッシュ用クロック信号が発生されるときから前記メモリセルに対するアクセスアドレスの変化の時間間隔の最大値だけ前までの所定期間内に前記書き込み指示信号が入力されたときに、前記書き込み指示信号をトリガとしたリフレッシュおよびこれに続く書き込みを行うことを特徴とする請求項３記載の半導体記憶装置。
- 前記制御手段は、前記書き込み指示信号をトリガとしてリフレッシュおよびこれに続く書き込みを行ったときには、次に発生するリフレッシュ用クロック信号をトリガとした前記リフレッシュ許可信号の活性化を行わずに、前記アクセスアドレス変化検出信号が入力されたときにはリフレッシュ動作を省略して前記アクセスアドレスが示すメモリセルに対してアクセスすることを特徴とする請求項３又は４記載の半導体記憶装置。
- 前記メモリセルに対するアクセスアドレスの変化の時間間隔が、前記リフレッシュ用クロック信号の周期よりも短く制御されていることを特徴とする請求項１〜５のいずれか１項記載の半導体記憶装置。
- 外部から供給され、当該半導体記憶装置を選択するためのチップセレクト信号を入力する入力手段を有し、前記アドレス変化検出手段が、外部から供給される前記メモリセルに対するアクセスアドレスの変化又は該チップセレクト信号の変化を検出してアクセスアドレス変化検出信号を発生することを特徴とする請求項１〜６のいずれか１項記載の半導体記憶装置。
- 書き込み指示信号が、所定のパルス幅を有するパルス信号であって、該パルス信号が終了したときの信号の立ち上がり又は立ち下がり変化のタイミングで前記メモリセルのデータが確定されることを特徴とする請求項１〜７のいずれか１項記載の半導体記憶装置。
- 前記制御手段が、前記メモリセルに対するアクセスアドレスの変化が前記リフレッシュ用クロック信号に基づく所定期間発生しなかったとき、前記リフレッシュ用クロック信号に基づく所定周期で前記リフレッシュアドレスに対応するメモリセルに対してリフレッシュ動作を行わせることを特徴とする請求項１〜８いずれか１項記載の半導体記憶装置。
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