JP3834274B2 - Semiconductor memory device and test method thereof - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイがＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）と同じメモリセルで構成されており、かつ、半導体記憶装置の外部から見たときにＳＲＡＭ（スタティックＲＡＭ）と同様の仕様で動作する半導体記憶装置に関するものである。なかでも本発明は、メモリセルに対する書き込みタイミングを決定する書き込みイネーブル信号が書き込みアドレスに対して非同期的に与えられるＳＲＡＭと互換性を持った半導体記憶装置に関する。
【０００２】
【従来の技術】
ランダムアクセスの可能な半導体記憶装置としてはＳＲＡＭおよびＤＲＡＭが最も代表的である。ＤＲＡＭと比べた場合、ＳＲＡＭは一般に高速である上に、電源を供給してアドレスを入力しさえすればそのアドレスの変化を捉えて内部の順序回路が動作して、読み出し・書き込みを行うことができる。このように、ＳＲＡＭはＤＲＡＭに比べて単純な入力信号波形を与えるだけで動作するため、こうした入力信号波形を生成する回路の構成も簡単化することが可能である。
【０００３】
また、ＳＲＡＭはＤＲＡＭのようにメモリセルに記憶されたデータを保持し続けるためのリフレッシュが不要であることから、その取り扱いが容易であるとともに、リフレッシュを必要としないのでスタンバイ状態におけるデータ保持電流が小さいという長所がある。こうしたこともあってＳＲＡＭは様々な用途に広く用いられている。しかし、ＳＲＡＭは一般に１メモリセル当たり６個のトランジスタを必要とするため、ＤＲＡＭに比べてどうしてもチップサイズが大きくなり、価格がＤＲＡＭに比べて高くならざるを得ないという短所がある。
【０００４】
一方、ＤＲＡＭはアドレスとして行アドレス及び列アドレスを２回に分けて別々に与え，これらアドレスの取り込みタイミングを規定する信号としてＲＡＳ（行アドレスストローブ）信号およびＣＡＳ（列アドレスストローブ）信号を必要とすること，定期的にメモリセルをリフレッシュするための制御回路が必要になることから、ＳＲＡＭに比べてタイミング制御が複雑となってしまう。
【０００５】
また、ＤＲＡＭは外部からのアクセスが無いときにもメモリセルのリフレッシュが必要となることから消費電流が大きくなってしまうという問題もある。とは言え、ＤＲＡＭのメモリセルはキャパシタ１個とトランジスタ１個で構成可能であるため、小さなチップサイズで大容量化を図ることは比較的容易である。したがって、同じ記憶容量の半導体記憶装置を構成するのであればＳＲＡＭよりもＤＲＡＭの方が安価になる。
【０００６】
ところで、携帯電話などに代表される携帯機器が採用している半導体記憶装置としてはこれまでのところＳＲＡＭが主流である。これは、これまでの携帯電話には簡単な機能しか搭載されていなかったためそれほど大容量の半導体記憶装置が必要とされなかったこと，ＤＲＡＭに比べてタイミング制御などの点でＳＲＡＭは扱いが容易であること，ＳＲＡＭはスタンバイ電流が小さく低消費電力であるため、連続通話時間・連続待ち受け時間をできる限り伸ばしたい携帯電話などに向いていることなどがその理由である。
【０００７】
しかるに、ここのところ、非常に豊富な機能を搭載した携帯電話が登場してきており、電子メールの送受信機能や、各種のサイトにアクセスして近隣にあるレストランなどのタウン情報を取得するといった機能も実現されている。のみならず、ごく最近の携帯電話ではインターネット上のＷＥＢサーバにアクセスしてホームページの内容を簡略化して表示するような機能も搭載されてきており、将来的には現在のデスクトップ型パーソナルコンピュータと同様にインターネット上のホームページ等へ自由にアクセスできるようになることも想定される。
【０００８】
こうした機能を実現するためには、従来の携帯電話のように単純なテキスト表示を行っているだけでは駄目であって、多様なマルチメディア情報をユーザへ提供するためのグラフィック表示が不可欠となる。それには、公衆網などから受信した大量のデータを携帯電話内の半導体記憶装置上に一時的に蓄えておく必要が生じてくる。つまり、これからの携帯機器に搭載される半導体記憶装置としてはＤＲＡＭのように大容量であることが必須条件であると考えられる。しかも、携帯機器は小型かつ軽量であることが絶対条件であるため、半導体記憶装置を大容量化しても機器そのものが大型化・重量化することは避けねばならない。
【０００９】
以上のように、携帯機器に搭載される半導体記憶装置としては扱いの簡便さや消費電力を考えるとＳＲＡＭが好ましいが、大容量化の観点からすればＤＲＡＭが好ましいことになる。つまり、これからの携帯機器にはＳＲＡＭおよびＤＲＡＭの長所をそれぞれ取り入れた半導体記憶装置が最適であると言える。この種の半導体記憶装置としては、ＤＲＡＭに採用されているものと同じメモリセルを使用しながら、外部から見たときにＳＲＡＭとほぼ同様の仕様を持った「疑似ＳＲＡＭ」と呼ばれるものが既に考えられてはいる。
【００１０】
疑似ＳＲＡＭはＤＲＡＭのようにアドレスを行アドレス，列アドレスに分けて別々に与える必要がなく、またそのためにＲＡＳ，ＣＡＳのようなタイミング信号も必要としない。疑似ＳＲＡＭでは汎用のＳＲＡＭと同様にアドレスを一度に与えるだけで良く、クロック同期型の半導体記憶装置のクロックに相当するチップイネーブル信号をトリガにしてアドレスを内部に取り込んで読み出し／書き込みを行っている。
【００１１】
もっとも、疑似ＳＲＡＭは汎用のＳＲＡＭと完全な互換性を有しているとは限らず、その多くはメモリセルのリフレッシュを外部から制御するためのリフレッシュ制御用端子を具備しており、リフレッシュを疑似ＳＲＡＭの外部で制御してやらねばならない。このため、疑似ＳＲＡＭの多くはＳＲＡＭと比べたときに扱いが容易でなく、リフレッシュ制御のための余分な回路が必要となってくるといった欠点がある。こうしたことから、以下に紹介するように、疑似ＳＲＡＭの外部でリフレッシュを制御しなくて済むようにして、汎用ＳＲＡＭと全く同じ仕様で動作させるようにした疑似ＳＲＡＭも考えられてきている。しかしこの種の疑似ＳＲＡＭにも以下に述べるように様々な欠点がある。
【００１２】
【発明が解決しようとする課題】
まず、第１の従来例として特開昭６１−５４９５号公報や特開昭６２−１８８０９６号公報に開示された半導体記憶装置が挙げられる。前者の半導体記憶装置はリフレッシュ間隔を計時するためのリフレッシュタイマを内部に有しており、リフレッシュ間隔に相当する時間が経過した時点でリフレッシュスタート要求を発生させ、読み出し動作におけるビット線対の増幅動作が完了した後に、リフレッシュアドレスに対応するワード線を活性化させてセルフリフレッシュを行っている。こうすることで、半導体記憶装置の外部からメモリセルのリフレッシュを制御しなくとも済むようにしている。
【００１３】
また、後者の半導体記憶装置は前者の半導体記憶装置を実現するための動作タイミング制御回路についてその詳細構成を具体的に開示したものであって、基本的に前者の半導体記憶装置と同様のものである。
次に、第２の従来例として特開平６−３６５５７号公報に開示された半導体記憶装置が挙げられる。この半導体記憶装置も内部にリフレッシュ用のタイマを備えており、所定のリフレッシュ時間が経過した時点でリフレッシュスタート要求を発生させて、読み出しが完了した後にセルフリフレッシュを行うようにしている。
【００１４】
しかしながら、第１の従来例や第２の従来例では書き込みタイミングを決定する書き込みイネーブル信号が如何なるタイミングで与えられるのかが全く考慮されておらず、次のような問題を生じる可能性がある。すなわち、疑似ＳＲＡＭを汎用ＳＲＡＭと同じ仕様で動作させようとした場合、書き込みイネーブル信号はアドレスの変化に対して非同期に与えられることになる。また、リフレッシュスタート要求によるセルフリフレッシュも、アドレスの変化に対して非同期的に発生する。このため、書き込みイネーブル信号がリフレッシュスタート要求よりも遅れて入力されて例えばメモリサイクルの後半部分で有効化されたような場合、既にセルフリフレッシュが始まっていると、このセルフリフレッシュが完了した後でなければ書き込みを行うことができない。
【００１５】
しかしそうすると、セルフリフレッシュ後に行われる書き込みが大幅に遅れてしまうことになる。こうした事態を避けるにはセルフリフレッシュよりも書き込みを優先させる必要がある。ところがそうしてしまうと、リフレッシュスタート要求が発生した後に書き込みが連続して発生するような場合にセルフリフレッシュの入り込む余地がなくなってしまい、事実上セルフリフレッシュが不可能になってしまう可能性がある。
【００１６】
また、第１の従来例や第２の従来例ではアドレスにスキューが含まれる場合にアクセスが遅れてしまうという問題もある。すなわち、アドレスにスキューが存在する場合にはどうしてもスキュー分だけワード線の選択動作を遅らせてやる必要がある。というのも、疑似ＳＲＡＭが採用しているＤＲＡＭのメモリセルは一般に破壊読み出しであるため、あるワード線を活性化させてセンスアンプで読み出しを行ったときには、このワード線に接続されている全てのメモリセルに元々記憶されていたデータを当該センスアンプからこれらメモリセルへ書き戻してやる必要があるからである。
【００１７】
このため、一旦読み出しを開始してしまうとこれに対応する再書き込みが完了するまでは途中でワード線を切り換えてしまう訳にはゆかない。ところが、アドレスにスキューが含まれる場合にはアドレスの値が変化したのと等価であるため、結果的に活性化されるワード線が切り換えられてしまう。このため、複数のワード線が同時に活性化されてしまい、これらワード線に接続されているメモリセルのデータが同一のビット線上に読み出されてしまって、メモリセルのデータが破壊されてしまうことになる。
【００１８】
こうした事態を防ぐには、上述したようにアドレスに含まれるスキュー分だけワード線を活性化するのを遅らせてやる必要がある。このため、読み出し後にリフレッシュを行うと、特にスキューが大きい場合において、スキューのためにワード線の選択動作を遅らせた分だけリフレッシュの始まりも遅れてしまうほか、リフレッシュ後の読み出し動作等も遅れてしまうことになる。
【００１９】
次に、第３の従来例として特開平４−２４３０８７号公報に開示された半導体記憶装置が挙げられる。この従来例では疑似ＳＲＡＭ自身にリフレッシュタイマを持たせずに、疑似ＳＲＡＭの外部にタイマを設けるようにしている。そして、リフレッシュ時間が経過した後に最初のアクセス要求があった時点で、疑似ＳＲＡＭの外部にてＯＥ（出力イネーブル）信号を作り出し、このＯＥ信号に従ってリフレッシュを行ってから当該アクセス要求に対応する読み出し又は書き込みを行うようにしている。
【００２０】
しかしながら、この第３の従来例のような構成では消費電力が大きくなり過ぎてしまって、バッテリ駆動による長時間使用を前提とした携帯電話などの低消費電力製品には適用することができないという問題がある。というのも、第３の従来例では、チップイネーブル（ＣＥ）信号が有効になった時点で疑似ＳＲＡＭが外部から入力されたアドレスをラッチして動作するようになっている。つまり、第３の従来例では疑似ＳＲＡＭへアクセスする度にチップイネーブル信号を変化させる必要があるため、実装基板上に配線されたチップイネーブル信号のバス線の充放電電流によって消費電力が大きくなってしまう。
【００２１】
このほか、第４の従来例として特許第２５２９６８０号公報（特開昭６３−２０６９９４号公報）に開示されている半導体記憶装置が挙げられる。この従来例では、外部からリフレッシュを制御するようにした旧来の疑似ＳＲＡＭと同様の構成が開示されているほか、この疑似ＳＲＡＭの構成を流用しながらさらに改良を加えた構成が示されている。
【００２２】
前者の構成では、出力イネーブル信号が有効になったことを受けてアドレス変化検出信号を生成し、疑似ＳＲＡＭ内部で生成されたリフレッシュアドレスに従ってセルフリフレッシュを行ったのち、出力イネーブル信号が無効になった時点で再びアドレス変化検出信号を生成して、疑似ＳＲＡＭ外部から与えられた外部アドレスについてもリフレッシュを行っている。しかしながら、出力イネーブル信号がリフレッシュ間隔毎に定期的に発生するのであれば外部アドレスを対象とした後者のリフレッシュは本来必要ではなく、外部アドレスについてリフレッシュを行っている分だけ無駄に電力を消費してしまっている。
【００２３】
一方、後者の構成では、外部アドレスの変化を捉えてアドレス変化検出信号を発生させ、このアドレス変化検出信号を契機として疑似ＳＲＡＭ内部で生成されたリフレッシュアドレスに対してリフレッシュを行い、それから一定時間が経過した後に再びアドレス変化検出信号を発生させて外部アドレスを対象とした通常の読み出し・書き込みを行うようにしている。しかしこうした構成では外部アドレスにスキューが含まれるときに問題を生じることになる。
【００２４】
すなわち、外部アドレスにスキューが含まれている場合には、アドレスの各ビットが互いに異なるタイミングで変化するため、各タイミングについてアドレス変化が検出されて、複数のアドレス変化検出信号が生成される。このため、最初のアドレス変化検出信号でリフレッシュが起動されるのは良いとしても、２番目以降のアドレス変化検出信号によって本来はリフレッシュの完了後に行われるべき外部アドレスに対する通常のアクセスが起動されてしまう。つまりこの場合、リフレッシュ中であるにも拘わらず外部アドレスに対するアクセス要求が為されてしまう。このため、第１の従来例や第２の従来例の説明で指摘したのと同じく、複数のワード線が同時に活性化されてしまい、これらワード線に接続されたメモリセルのデータが同一のビット線上に読み出されてしまうため、メモリセルのデータが破壊されてしまうことになる。
【００２５】
以上のほかにも既存の疑似ＳＲＡＭには次のような問題がある。すなわち、汎用ＳＲＡＭなどでは内部の回路に対する電源の供給を停止して消費電力を極めて小さくするスタンバイモードが設けられている場合が多い。ところが、疑似ＳＲＡＭはメモリセルそのものがＤＲＡＭと同じであることからメモリセルに記憶されているデータを保持するためには常にリフレッシュを必要とする。このため、ＳＲＡＭと同様に動作するとは言いながら、従来の疑似ＳＲＡＭでは汎用ＳＲＡＭに採用されているようなスタンバイモードが特に設けられていない。
【００２６】
しかしながら、疑似ＳＲＡＭを汎用ＳＲＡＭと同様の仕様で動作させる以上は、使い勝手の面からしても汎用ＳＲＡＭのスタンバイモードと同等の低消費電力モードを用意しておくことが望ましい。また、携帯電話等における昨今の著しい機能向上を考慮すると、今後は疑似ＳＲＡＭが様々な用途に適用されることが予想される。
【００２７】
このため、汎用ＳＲＡＭのように単にスタンバイ状態に設定できるという制御だけでは不十分となってくることが当然予想される。したがって、既存の汎用ＳＲＡＭなどには無い疑似ＳＲＡＭ独自のスタンバイモードを先取りして提供してゆくことが必要となってくる。それには、ユーザのニーズやアプリケーションに応じてスタンバイ状態における消費電力をきめ細かく段階的に制御できれば極めて有用であると考えられる。
【００２８】
また、汎用ＤＲＡＭではリフレッシュを当然の前提としているため、スタンバイという概念自体が存在しないが、汎用ＤＲＡＭにおいても低消費電力の要請は当然ながら存在している。したがって、スタンバイモードの概念を汎用ＤＲＡＭにも取り入れ、ユーザのニーズやアプリケーションに応じてスタンバイ状態における消費電力をきめ細かく制御することで低消費電力化が可能となれば、汎用ＤＲＡＭの新たな応用分野を開拓できるなどのメリットがあると考えられる。
【００２９】
本発明は上記の点に鑑みてなされたものであり、その目的は、リフレッシュによって通常のアクセスが影響されたり書き込みの連続によってリフレッシュができなくなったりする問題を生じず、また、アドレスにスキューが含まれるような場合にもアクセス遅延が生じたりメモリセルが破壊されたりといった不具合を生じることがなく、しかも、汎用のＳＲＡＭ仕様で動作し大容量化してもチップサイズが小さく低消費電力であってなお且つ安価な半導体記憶装置を提供することにある。また、本発明の目的は汎用ＳＲＡＭで採用されているのと同等のスタンバイモードや既存の半導体記憶装置には見られない独特の低消費電力モードを持った半導体記憶装置を提供することにある。なお、ここで述べた以外の本発明の目的については、後述する実施形態の説明から明らかとなる。
【００３０】
【課題を解決するための手段】
以上の課題を解決するために、請求項１記載の発明は、リフレッシュを必要とする複数のメモリセルを備えた半導体記憶装置において、前記リフレッシュに必要となる装置内の各回路をスタンバイ状態において動作させるかどうかが回路毎に規定された複数種類のモードの中から選択したモードに従って、前記スタンバイ状態となったときに、前記リフレッシュに必要となる装置内の各回路を動作させ，あるいは，それらの動作を停止させる動作制御手段を具備することを特徴としている。
また、請求項２記載の発明は、請求項１記載の発明において、前記複数のメモリセルで構成されるメモリセルアレイは、前記スタンバイ状態となったときに前記リフレッシュを行うかどうかが独立に制御される複数のメモリセルエリアに分割されており、前記動作制御手段は、前記メモリセルエリア及び該メモリセルエリアのリフレッシュに必要となる周辺回路からなるメモリプレート毎にそれぞれ設定された前記モードに応じて、前記メモリプレートの各々を動作させ，あるいは，その動作を停止させることを特徴としている。
【００３１】
また、請求項３記載の発明は、請求項２記載の発明において、前記メモリプレートの各々は、該メモリプレートを構成する前記メモリセルエリアおよび前記周辺回路に電源供給を行う電源手段をさらに備え、前記動作制御手段は、前記メモリプレート毎に設定された前記モードに応じて、前記メモリプレート毎に設けられた前記電源手段を動作させ，あるいは，その動作を停止させることを特徴としている。
また、請求項４記載の発明は、請求項２記載の発明において、複数の前記メモリプレートに対して電源供給を行うために前記複数のメモリプレート間で共有された電源手段を備え、前記動作制御手段は、前記メモリプレート毎に設定された前記モードに応じて、前記電源手段から前記メモリプレートの各々に電源を供給するかどうかを前記メモリプレート毎に制御する複数のスイッチ手段を具備することを特徴としている。
【００３２】
また、請求項５記載の発明は、請求項２〜４の何れかの項に記載の発明において、入力モード信号に応答して、前記モードを前記メモリプレート毎に設定するためのプログラム手段を具備することを特徴としている。
また、請求項６記載の発明は、請求項５記載の発明において、前記プログラム手段は、入力されたアドレスをもとに該アドレスに対応したメモリセルエリアを備えたメモリプレートを特定し、前記入力モード信号により指定されたモードを該特定されたメモリプレートに対するモードとして設定することを特徴としている。
【００３３】
また、請求項７記載の発明は、請求項１〜６の何れかの項に記載の発明において、前記リフレッシュに必要となる装置内の各回路は、前記リフレッシュの制御を行うリフレッシュ制御手段と、前記リフレッシュ制御手段および自身の電源手段を除いた所定の回路へ電源供給を行う電源手段とを有し、前記動作制御手段は、前記スタンバイ状態となったときに、前記リフレッシュ制御手段及び前記電源手段の双方を動作させる第１のモード，前記リフレッシュ制御手段の動作を停止させるとともに前記電源手段を動作させる第２のモード，前記リフレッシュ制御手段及び前記電源手段の双方の動作を停止させる第３のモードの中から選択されたモードに応じて、前記リフレッシュ制御手段及び前記電源手段を動作させ，あるいは，その動作を停止させることを特徴としている。
【００３４】
また、請求項８記載の発明は、請求項７記載の発明において、前記動作制御手段は、所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったことに応答してモードの設定を行うことを特徴としている。
【００３５】
また、請求項９記載の発明は、メモリセルのリフレッシュに必要となる各回路の動作を制御する制御回路であって、前記各回路をスタンバイ状態において動作させるかどうかが回路毎に規定された複数種類のモードの中から選択したモードに従って、前記スタンバイ状態となったときに、前記リフレッシュに必要となる各回路を動作させ，あるいは，それらの動作を停止させることを特徴としている。
また、請求項１０記載の発明は、請求項９記載の発明において、前記スタンバイ状態となったときに前記リフレッシュを行うかどうかが独立に制御されるメモリセルエリアと該メモリセルエリアのリフレッシュに必要となる周辺回路とからなるメモリプレート毎に設定された前記モードに応じて、前記メモリプレートの各々を動作させ，あるいは，その動作を停止させることを特徴としている。
【００３６】
また、請求項１１記載の発明は、請求項１０記載の発明において、前記メモリプレート毎に設定された前記モードに応じて、前記メモリセルエリアおよび前記周辺回路に電源供給を行うために前記メモリプレート毎に設けられた電源手段を動作させ，あるいは，その動作を停止させることを特徴としている。
また、請求項１２記載の発明は、請求項１０記載の発明において、前記メモリプレート毎に設定された前記モードに応じて、複数の前記メモリプレートに対して電源供給を行うために前記複数のメモリプレート間で共有された電源手段から前記メモリプレートの各々に電源を供給するかどうかを制御する複数のスイッチ手段を具備することを特徴としている。
【００３７】
また、請求項１３記載の発明は、請求項１０〜１２の何れかの項に記載の発明において、入力モード信号に応答して、前記モードを前記メモリプレート毎に設定するためのプログラム手段を具備することを特徴としている。
また、請求項１４記載の発明は、請求項１３記載の発明において、前記プログラム手段は、入力されたアドレスをもとに該アドレスに対応したメモリセルエリアを備えたメモリプレートを特定し、前記入力モード信号により指定されたモードを該特定されたメモリプレートに対するモードとして設定することを特徴としている。
【００３８】
また、請求項１５記載の発明は、請求項９〜１４の何れかの項に記載の発明において、前記スタンバイ状態となったときに、前記リフレッシュの制御を行うリフレッシュ制御手段と、前記リフレッシュ制御手段および自身の電源手段を除いた所定の回路へ電源供給を行う電源手段との双方を動作させる第１のモード，前記リフレッシュ制御手段の動作を停止させるとともに前記電源手段を動作させる第２のモード，前記リフレッシュ制御手段及び前記電源手段の双方の動作を停止させる第３のモードの中から選択したモードに応じて、前記リフレッシュ制御手段及び前記電源手段を動作させ，あるいは，その動作を停止させることを特徴としている。
また、請求項１６記載の発明は、請求項１５記載の発明において、所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったことに応答してモードの設定を行うことを特徴としている。
【００３９】
【発明の実施の形態】
以下、図面を参照して本発明の実施形態について説明する。ただし、本発明は以下に述べる実施形態に限定されるものではなく、例えば、これら実施形態における構成要素同士を適宜組み合わせても良い。
【００４０】
〔第１実施形態〕
図１は本実施形態による半導体記憶装置の構成を示すブロック図である。同図において、アドレスAddressは半導体記憶装置の外部から供給されるアクセスアドレスである。後述するメモリセルアレイが行列状に配列されていることに対応して、アドレスAddressは行アドレスおよび列アドレスを含んでいる。アドレスバッファ１はこのアドレスAddressをバッファリングして出力する。
【００４１】
ラッチ２は、ラッチ制御信号ＬＣが“Ｌ”レベルである間（つまり、ラッチ制御信号ＬＣが立ち下がったときから次に立ち上がるまでの間）はアドレスバッファ１から供給されているアドレスをそのまま内部アドレスL_ADDとして出力する。また、ラッチ２はアドレスバッファ１から供給されているアドレスをラッチ制御信号ＬＣの立ち上がりで取り込んでラッチ制御信号ＬＣが“Ｈ”レベルである間これを保持するとともに、保持しているアドレスを内部アドレスL_ADDとして出力する。
【００４２】
ＡＴＤ（Address Transition Detector；アドレス変化検出）回路３はチップセレクト信号／ＣＳが有効（“Ｌ”レベル）な場合に、内部アドレスL_ADDの何れか１ビットにでも変化があればアドレス変化検出信号ＡＴＤにワンショットのパルス信号を出力する。また、ＡＴＤ回路３はチップセレクト信号／ＣＳが有効化された場合にも、アドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。なお、チップセレクト信号／ＣＳは図１に示した半導体記憶装置をアクセスする場合に有効化される選択信号である。また、信号名の先頭に付与した記号“／”はそれが負論理の信号であることを意味する。
【００４３】
ここで、チップセレクト信号／ＣＳについてさらに詳述する。チップセレクト信号／ＣＳは半導体記憶装置（チップ）の選択／非選択を決定するための信号であって、特に、複数の半導体記憶装置から構成されるシステムにおいて、所望の半導体記憶装置を選択するために用いられる活性化信号である。以下の説明では、チップの選択／非選択を決める活性化信号としてチップセレクト信号を用いるが、本発明で使用可能な活性化信号はチップセレクト信号に限られるものではなく、これと同等の機能を持った信号であればどのような信号であっても良い。
【００４４】
このため、チップセレクト信号に代えて例えばチップイネーブル信号を用いることが考えられる。ただし、いわゆるチップイネーブル信号の中には、既存の疑似ＳＲＡＭにおけるチップイネーブル信号のように、チップの活性化機能に加えてアドレスラッチタイミング制御機能を有するものがある。すなわち、〔発明が解決しようとする課題〕のところでも述べたように、既存の疑似ＳＲＡＭでは、アドレス取り込みのタイミングを制御するためにチップイネーブル信号をクロック信号のように毎サイクル入力しているため、それによる消費電力の増加が問題となっている。
【００４５】
これに対して、本発明の半導体記憶装置は、内部動作のトリガとなる信号をクロック信号のように毎サイクル入力しなくとも動作可能であることを一つの特徴としている。こうしたことから、本発明でチップイネーブル信号を活性化信号として使用する場合には、チップの活性化機能を持ち、なおかつ、アドレスラッチタイミング制御機能を持たない信号を使用することになる。
【００４６】
リフレッシュ制御回路４はアドレスカウンタ（リフレッシュカウンタ）及びリフレッシュタイマを内蔵している。リフレッシュ制御回路４はこれらとアドレス変化検出信号ＡＴＤ，書き込みイネーブル信号／ＷＥを利用して半導体記憶装置内部のリフレッシュを制御することで、リフレッシュアドレス及びリフレッシュタイミングを半導体記憶装置内部で自動的に発生させ、汎用のＤＲＡＭにおけるセルフリフレッシュと同様のリフレッシュ動作を実現している。ここで、アドレスカウンタはＤＲＡＭメモリセルをリフレッシュするためのリフレッシュアドレスR_ADDを順次生成する。なお、リフレッシュアドレスR_ADDはアドレスAddressに含まれる行アドレスと同じビット幅を持っている。
【００４７】
また、リフレッシュタイマは半導体記憶装置の外部から最後にアクセス要求があった時点からの経過時間を計時し、その経過時間が所定のリフレッシュ時間を越えた場合に、半導体記憶装置の内部でセルフリフレッシュを起動させるためのものである。そのために、リフレッシュタイマはアドレス変化検出信号ＡＴＤが有効となる度にリセットされて計時を再開するように構成される。
【００４８】
このほか、リフレッシュ制御回路４はリフレッシュタイミングを制御するためのリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢを生成する。なお、これらリフレッシュ制御信号の意味については図２を参照して後述するものとし、また、これらリフレッシュ制御信号の詳細なタイミングについては動作説明で明らかにする。
【００４９】
マルチプレクサ５（図中「ＭＵＸ」）はアドレス変化検出信号ＡＴＤ及び後述するリフレッシュ制御信号ＲＥＦＢのレベルに応じて、アドレス変化検出信号ＡＴＤが“Ｌ”レベルかつリフレッシュ制御信号ＲＥＦＢが“Ｈ”レベルであれば内部アドレスL_ADDに含まれる行アドレス（煩雑であるため、単に「内部アドレスL_ADD」という場合がある。）を選択してこれをアドレスM_ADDとして出力する。一方、アドレス変化検出信号ＡＴＤが“Ｈ”レベルであるかまたはリフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルであれば、マルチプレクサ５はリフレッシュアドレスR_ADDを選択してアドレスM_ADDとして出力する。
【００５０】
次に、メモリセルアレイ６は汎用のＤＲＡＭで用いられているのと同様のメモリセルアレイであって、行方向，列方向にそれぞれワード線，ビット線（またはビット線対；以下同じ）が走っており、汎用のＤＲＡＭと同様の１トランジスタ１キャパシタから成るメモリセルがワード線及びビット線の交点の位置に行列状に配置されて構成されている。
【００５１】
ロウデコーダ７はロウイネーブル信号ＲＥが“Ｈ”レベルのときにアドレスM_ADDをデコードし、このアドレスM_ADDで指定されたワード線を活性化させる。なお、ロウイネーブル信号ＲＥが“Ｌ”レベルであるとき、ロウデコーダ７は何れのワード線も活性化させない。
【００５２】
カラムデコーダ８はカラムイネーブル信号ＣＥが“Ｈ”レベルとなっているときに内部アドレスL_ADDに含まれる列アドレスをデコードし、この内部アドレスL_ADDで指定されたビット線を選択するためのカラム選択信号を生成する。なお、カラムイネーブル信号ＣＥが“Ｌ”レベルであるとき、カラムデコーダ８はどのビット線に対応するカラム選択信号も生成することはない。
【００５３】
センスアンプ・リセット回路９は図示を省略したセンスアンプ，カラムスイッチ，プリチャージ回路から構成されている。このうち、カラムスイッチはカラムデコーダ８の出力するカラム選択信号で指定されたセンスアンプとバスＷＲＢとの間を接続する。センスアンプはセンスアンプイネーブル信号ＳＥが“Ｈ”レベルであるときに活性化されて、アドレスAddressで特定されるメモリセルの接続されたビット線電位をセンス・増幅してバスＷＲＢに出力し、あるいは、バスＷＲＢに供給された書き込みデータをビット線経由でメモリセルに書き込む。プリチャージ回路はプリチャージイネーブル信号ＰＥが“Ｈ”レベルのときに活性化されて、ビット線の電位を所定電位（例えば電源電位の１／２）にプリチャージする。
【００５４】
Ｉ／Ｏ（入出力）バッファ１０は、制御信号ＣＷＯのレベルに応じて同信号が“Ｈ”レベルであればバスＷＲＢ上の読み出しデータを出力バッファでバッファリングしてバスＩ／Ｏから半導体記憶装置の外部に出力する。また、Ｉ／Ｏバッファ１０は同信号が“Ｌ”レベルであれば、出力バッファをフローティング状態として半導体記憶装置外部からバスＩ／Ｏに供給される書き込みデータを入力バッファでバッファリングしてバスＷＲＢに送出する。つまり制御信号ＣＷＯが“Ｈ”レベルであれば読み出し，“Ｌ”レベルであれば書き込みである。
【００５５】
次に、Ｒ／Ｗ（Read/Write）制御回路１１はチップセレクト信号／ＣＳ，書き込みイネーブル信号／ＷＥおよび出力イネーブル信号ＯＥに基づいて制御信号ＣＷＯを生成する。ここで、本発明による半導体記憶装置の仕様では、書き込みイネーブル信号／ＷＥの立ち下がりエッジでデータの書き込み（取り込み）が開始し、書き込みイネーブル信号／ＷＥの立ち上がりエッジでデータが確定し、書き込み（取り込み）が終了する。なお、制御信号ＣＷＯの切換タイミングは動作説明に譲る。
【００５６】
ラッチ制御回路１２はアドレス変化検出信号ＡＴＤ及びカラムイネーブル信号ＣＥに基づいて、アドレスAddressのラッチタイミングを決める上述したラッチ制御信号ＬＣを生成する。ロウ制御回路１３はリフレッシュ制御信号ＲＥＦＡ，リフレッシュ制御信号ＲＥＦＢ，アドレス変化検出信号ＡＴＤ及び書き込みイネーブル信号／ＷＥに基づいて、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥおよび制御信号ＣＣを生成する。カラム制御回路１４はこの制御信号ＣＣに基づいてカラムイネーブル信号ＣＥを生成する。
【００５７】
ブースト電源１５はメモリセルアレイ６内のワード線に印加される昇圧電位をロウデコーダ７に供給する電源である。また、基板電圧発生回路１６はメモリセルアレイ６の各メモリセルが形成されたウエルまたは半導体基板に印加される基板電圧を発生させる回路である。さらに、リファレンス電圧発生回路１７はメモリセルアレイ６，センスアンプ・リセット回路９内のセンスアンプやプリチャージ回路・イコライズ回路が使用するリファレンス電圧（例えば電源電位の１／２＝１／２Ｖｃｃ）を発生させる。このリファレンス電圧の用途は主に次の３種類（▲１▼〜▲３▼）あるが、現在ではダミーセルを設けない▲３▼の使い方が主流である。
【００５８】
▲１▼ メモリセルを構成しているキャパシタの対極に印加される基準電圧（１／２Ｖｃｃ）。
▲２▼ ダミーセルを設ける場合に、メモリセルからビット線対の一方のビット線上に読み出された電位とダミーセルから他方のビット線上に読み出された電位（１／２Ｖｃｃ）からメモリセルの保持データが“０”／“１”の何れかであるかをセンスアンプが判定する際の参照電位。
▲３▼ ダミーセルを設けない場合に、ビット線対のプリチャージ・イコライズ電圧として使用される基準電圧。この場合、一方のビット線にはメモリセルからの読み出し電圧が現れ、他方のビット線はセンス動作の開始直前にプリチャージ電圧（１／２Ｖｃｃ）に設定される。
【００５９】
ここで、リフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６及びリファレンス電圧発生回路１７にはパワーダウン制御信号PowerDownが供給されている。このパワーダウン制御信号PowerDownは半導体記憶装置をパワーダウン状態（スタンバイ状態）にするときのモードを半導体記憶装置の外部から指定する信号である。リフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６およびリファレンス電圧発生回路１７は、後述するように、パワーダウン制御信号PowerDownに従ってそれぞれ自身に対する電源供給を制御するようにしている。
【００６０】
本実施形態ではメモリセル自体がＤＲＡＭと同様のものであるため、ＳＲＡＭのようにスタンバイ状態において単純に半導体記憶装置内の回路各部への電源供給を止めることはできない。スタンバイ状態であってもメモリセルのデータを保持するために、リフレッシュ動作に必要となる回路へ電源を供給し続ける必要がある。つまり、本実施形態の半導体記憶装置はスタンバイ状態に関してはＳＲＡＭとの互換性を完全にとることはできない。しかしながら、その分本実施形態では、スタンバイ状態におけるモードを幾つか設けてＳＲＡＭとの互換性をできる限りとるとともに、既存の半導体記憶装置には存在しないようなモードも設けている。
【００６１】
すなわち、本実施形態ではリフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７のうちの何れを動作させるかに応じて３種類のスタンバイモードを用意してある。本明細書ではこれらのスタンバイモードを便宜上スタンバイモード１〜３と呼ぶことにする。スタンバイモード１は４種類の回路全てに電源を供給するモード、スタンバイモード２は４種類の回路のうちリフレッシュ制御回路４だけ電源供給を止めてこれ以外の３種類の回路には電源を供給するモード、スタンバイモード３は４種類の回路全てに対する電源供給を止めるモードである。
【００６２】
なお以上のようなことから、パワーダウン制御信号PowerDownを供給するための回路としては例えば、リフレッシュ制御回路４に電源を供給するための第１の電源供給線と、ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７に電源を供給するための第２の電源供給線で構成すれば良い。
【００６３】
次に、各スタンバイモードについてさらに詳述すると、スタンバイモード１は通常のＤＲＡＭと同等の電源供給モードであって、３種類あるスタンバイモードの中では最も消費電流が大きい。しかし、この場合にはメモリセルのセルフリフレッシュに必要な全ての回路へ電源が供給されたままになっている。このため、スタンバイ状態に移行する直前におけるメモリセルのデータが保持されているほか、半導体記憶装置をスタンバイ状態からアクティブ状態へ移行させるまでの時間が３種類のスタンバイモードの中では最も短い。なお、スタンバイモード１に設定するには第１の電源供給線及び第２の電源供給線の双方へ電源を供給すれば良い。
【００６４】
一方、スタンバイモード２ではセルフリフレッシュに必要とされる回路に対して電源が供給されない。このため、スタンバイ状態においてメモリセルのデータを保持しておくことはできないが、その分スタンバイモード１に比べて消費電流を低減させることができる。つまりこのスタンバイモードは、スタンバイ状態でデータを保持しておくという既成概念から発想の転換を図ったものであって、スタンバイ状態からアクティブ状態に移行したのちに、メモリセルアレイ全体に対して書き込みを行える状態になってさえいれば良いことを前提としている。したがって、アクティブ状態に復帰した時点では、スタンバイ状態に移行した時点のメモリセルのデータは保持されていない。こうしたことから、スタンバイモード２と次に述べるスタンバイモード３は半導体記憶装置をバッファとして使用する場合などに適したモードである。なお、スタンバイモード２に設定するには、第１の電源供給線に電源を供給しないようにしてリフレッシュ制御回路４への電源供給を停止させるようにする。
【００６５】
他方、スタンバイモード３はブースト電圧，基板電圧，リファレンス電圧を立ち上げる必要があるため、スタンバイ状態からアクティブ状態に移行するまでの時間が３種類あるスタンバイモードの中で最も長くなるが、その分、スタンバイモードにおける消費電流を最も小さくすることができる。なお、スタンバイモード１〜３の何れの場合においても、上述した４種類以外の回路については必要な回路だけに電源を供給すれば良い。例えば、セルフリフレッシュを行うだけであれば、アドレスバッファ１，ラッチ２，ＡＴＤ回路３，カラムデコーダ８，Ｉ／Ｏバッファ１０，Ｒ／Ｗ制御回路１１，ラッチ制御回路１２，カラム制御回路１４等は使われないので電源供給を停止しても構わない。なお、スタンバイモード３に設定するには、第１の電源供給線及び第２の電源供給線の何れにも電源を供給しないようにして、リフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７への電源供給をすべて停止させるようにする。
【００６６】
以上のようなスタンバイモードを設けることで、半導体記憶装置が適用される機器やその使用環境などに応じて、スタンバイ状態におけるデータ保持の要否，アクティブ状態への復帰時間，電流消費量などを半導体記憶装置外部からきめ細かく制御できるようになる。なお、パワーダウン制御信号PowerDownは必須の機能というわけではないことからこれを省略してしまっても良く、そうすることで汎用のＳＲＡＭとＩ／Ｏピンの互換性を完全に保つことが可能となる。
【００６７】
次に、図２を参照して図１に示したＡＴＤ回路３，ラッチ制御回路１２，ロウ制御回路１３及びカラム制御回路１４の詳細回路構成について説明する。なお、図２において図１に示したものと同じ構成要素および信号名については同一の符号を付してある。
【００６８】
まずＡＴＤ回路３について説明すると、インバータ３１はチップセレクト信号／ＣＳを反転させてチップセレクト信号ＣＳを生成する。インバータ３２，ディレイ回路３３およびナンドゲート（ＮＡＮＤ）３４は、チップセレクト信号ＣＳの立ち上がりからインバータ３２及びディレイ回路３３で与えられる遅延時間と同じ幅を持った負のワンショットパルスを生成する。
【００６９】
次に、内部アドレスL_ADDiは図１に示す内部アドレスL_ADDのうちの特定の１ビットである。ナンドゲート３５はチップセレクト信号ＣＳが有効であるとき、インバータ３６を通じてインバータ３７，ディレイ回路３８及びナンドゲート３９から成る回路へ内部アドレスL_ADDiを供給する。これにより、内部アドレスL_ADDiの立ち上がりからインバータ３７及びディレイ回路３８で与えられる遅延時間と同じ幅を持った負のワンショットパルスを生成する。同様にして、インバータ４０，ディレイ回路４１及びナンドゲート４２から成る回路は、内部アドレスL_ADDiの立ち下がりからインバータ４０及びディレイ回路４１で与えられる遅延時間と同じ幅を持った負のワンショットパルスを生成する。
【００７０】
ナンドゲート４３及びインバータ４４は、チップセレクト信号ＣＳの立ち上がり，内部アドレスL_ADDiの立ち上がり又は立ち下がりの何れかによって生成されたワンショットパルスを合成して得られる正のワンショットパルスを出力する。ディレイ回路４５，ノア（ＮＯＲ）ゲート４６及びインバータ４７は、インバータ４４から出力される個々のワンショットパルスのパルス幅をディレイ回路４５で与えられる遅延時間だけ延ばすためのものである。そうして以上のような回路ブロックが内部アドレスL_ADDのビット数分だけ設けられている。オア（ＯＲ）ゲート４８は、内部アドレスL_ADDiの全ビットについて生成されるワンショットパルスを合成し、これをアドレス変化検出信号ＡＴＤとして出力する。
【００７１】
このように、本実施形態では内部アドレスL_ADDiの各ビットの変化からワンショットパルスをそれぞれ生成するとともに、それらワンショットパルスの論理和をとって合成するようにしている。このようにしているのは次のような理由によるものである。いま仮に、アドレスAddressの何れかのビットが変化する度にアドレス変化検出信号ＡＴＤにワンショットパルスを発生させるようにすると、アドレスAddressにスキューが含まれているときに複数個のアドレス変化検出信号が生成されてしまう。
【００７２】
そうすると、〔発明が解決しようとする課題〕のところでも説明したように、これらアドレス変化検出信号ＡＴＤによって複数のワード線が同時に活性化されてしまう。このため、複数のメモリセルに対して書き込みが行われ，あるいは，複数のメモリセルからの読み出しが同時に行われて再書き込みされるため、結果的にメモリセルのデータが破壊されてしまう。
【００７３】
そこで本実施形態では、アドレスAddressの各ビットのうち最初に変化があったビットについてまずワンショットパルスを発生させ、この最初のワンショットパルスが発生している期間中に他のビットに変化があった場合は、既に発生しているワンショットパルスと新たに発生したワンショットパルスを合成するようにしている。こうすることで、アドレスAddressにスキューが含まれていても、ワンショットパルスのパルス幅がアドレスAddressに含まれるスキュー分だけ長くなるにとどまり、１回分のアドレス変化で複数のワンショットパルスが発生してしまうことはなくなる。このため、メモリセルのデータの破壊といった上述のような問題が生じる恐れもなくなる。
【００７４】
なお、以上のようにするための条件としては、アドレスAddressに含まれているスキューがアドレス変化検出信号ＡＴＤのパルス幅の範囲内に収まるように、ディレイ回路３３，３８，４１，４５などの遅延時間を決定すれば良い。ちなみに、スキューが大きい場合には発生するワンショットパルスのパルス幅をそれだけ広くする必要がある。このため、アドレス変化検出信号ＡＴＤが立ち下がるのがスキュー分だけ遅れてアクセスタイムが大きくなることが懸念される。しかし、汎用ＳＲＡＭの仕様上、アクセスタイムはアドレスAddressが確定した時点を基準とした値になっているため、アドレスAddressの各ビットのうち最後に変化したビットからのアクセスタイムが保証されていさえいれば、動作遅れとはならない。
【００７５】
また、動作説明の際に後述する通り、アドレス変化検出信号ＡＴＤのワンショットパルスが発生している間にリフレッシュが行われるため、このワンショット信号のパルス幅は１ワード線分のリフレッシュを完了させるのに必要な時間以上に設定しておくのが望ましい。したがって、上述したスキューを考慮した条件に加えてリフレッシュを考慮した条件も満足するようにディレイ回路３３，３８，４１，４５の遅延時間を決定すれば良い。また、リフレッシュが完了した直後にアドレス変化検出信号ＡＴＤのワンショットパルスを立ち下げるようにすれば、それに引き続いてアドレスAddressに対する読み出し／書き込みのアクセスがなされることになる。
【００７６】
次に、ロウ制御回路１３について説明すると、インバータ３０はアドレス変化検出信号ＡＴＤを反転させてアドレス変化検出信号／ＡＴＤを生成する。また、ディレイ回路４９，ノアゲート５０，インバータ５１，ディレイ回路５２，ナンドゲート５３，ナンドゲート５４から成る回路は、書き込みイネーブル信号／ＷＥ又はアドレス変化検出信号ＡＴＤをもとに、半導体記憶装置外部から要求されたアクセスに必要となるロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，プリチャージイネーブル信号ＰＥ，ラッチ制御信号ＬＣを発生させるための回路である。
【００７７】
これらのうち、ディレイ回路４９，ノアゲート５０，インバータ５１から成る回路は、内部アドレスL_ADDi又はチップセレクト信号／ＣＳの変化でアドレス変化検出信号ＡＴＤが“Ｈ”レベルになる以前に書き込みイネーブル信号／ＷＥが“Ｌ”レベルとなった場合であっても、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，プリチャージイネーブル信号ＰＥ，ラッチ制御信号ＬＣにパルスが順次発生してしまう不具合の無いようにするためのものである。
【００７８】
そのためには、アドレス変化検出信号ＡＴＤが立ち上がってインバータ３０からナンドゲート５４へ“Ｌ”レベルが供給されたのちに、書き込みイネーブル信号／ＷＥがノアゲート５０，インバータ５１，ナンドゲート５３を通じてナンドゲート５４へ供給されるようにすれば良い。そこで、書き込みイネーブル信号／ＷＥをディレイ回路４９で遅延させた信号と書き込みイネーブル信号／ＷＥそのものをノアゲート５０，インバータ５１で論理和するとともに、ディレイ回路４９の遅延時間を調整して上記不具合が起こらない程度に書き込みイネーブル信号／ＷＥの立ち下がりを遅らせている。なお、上記回路では、書き込みイネーブル信号／ＷＥの立ち上がりに対応してインバータ５１の出力も立ち上がるようになっているため、書き込みイネーブル信号／ＷＥが“Ｈ”レベルとなったときに直ちにリセット動作へ移行することが可能である。
【００７９】
次に、ディレイ回路５２，ナンドゲート５３，ナンドゲート５４から構成される回路は、書き込みでない場合（つまり、書き込みイネーブル信号／ＷＥが“Ｈ”レベルであってインバータ５１からナンドゲート５３に“Ｈ”レベルが供給される場合）、アドレス変化検出信号ＡＴＤの立ち下がりエッジからロウイネーブル信号ＲＥにワンショットパルスを発生させる。また、この回路はアドレス変化検出信号ＡＴＤが“Ｌ”レベルのときに書き込み要求がある間、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，プリチャージイネーブル信号ＰＥ，ラッチ制御信号ＬＣを“Ｈ”レベルに維持する働きもしている。すなわち、アドレス変化検出信号ＡＴＤが“Ｌ”レベルであれば、インバータ３０からナンドゲート５３及びナンドゲート５４には“Ｈ”レベルが供給される。したがって、このときにインバータ５１から出力される書き込みイネーブル信号／ＷＥが“Ｌ”レベルであれば、ナンドゲート５３，ナンドゲート５４，ナンドゲート６５を通じてロウイネーブル信号ＲＥが“Ｈ”レベルのままとなる。
【００８０】
そして、ナンドゲート５４の出力はインバータ５５〜５８で遅延されてから制御信号ＣＣとして出力される。この制御信号ＣＣはカラム制御回路１４を構成しているインバータ５９〜６１でさらに遅延されてカラムイネーブル信号ＣＥとなる。また、ロウ制御回路１３において、インバータ６２，ディレイ回路６３及びナンドゲート６４からなる回路はリフレッシュに必要となるロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥを発生させるための回路である。すなわちこの回路は、リフレッシュ制御信号ＲＥＦＡが“Ｈ”レベルの場合に、アドレス変化検出信号ＡＴＤの立ち上がりからインバータ６２及びディレイ回路６３で与えられる遅延時間に相当するパルス幅を持った負のワンショットパルスを生成する。そして、ナンドゲート６５はリフレッシュ制御信号ＲＥＦＢ，ナンドゲート５４及びナンドゲート６４の出力を合成し、これをロウイネーブル信号ＲＥとして出力する。
【００８１】
なお、リフレッシュ制御信号ＲＥＦＡは半導体記憶装置の外部からのアクセス要求に付随してリフレッシュを行うか否か制御するための信号である。すなわち、同信号が“Ｈ”レベルであれば、当該アクセス要求により生じるアドレス変化検出信号ＡＴＤの立ち上がりでロウイネーブル信号ＲＥにワンショットパルスを発生させてリフレッシュを起動する。これに対して同信号が“Ｌ”レベルであれば、アドレス変化検出信号ＡＴＤにワンショットパルスが発生していても、ロウイネーブル信号ＲＥにワンショットパルスを発生させることはない。
【００８２】
ここで、本実施形態では、アドレス変化検出信号ＡＴＤの発生をトリガとするリフレッシュ動作として以下の実現形態を前提に説明を行う。すなわち本実施形態では、読み出し又は書き込みに伴うリフレッシュ動作が連続する場合、これら各メモリサイクルでリフレッシュを連続的に行ってゆくことで、メモリセル全体をリフレッシュする。そして、全てのメモリセルをリフレッシュした時点で、いったんリフレッシュを発生させない状態とする。その後、メモリセルのデータを保持できる限界の状態（セルホールドリミット）に近づいたときにこれを検出し、連続するメモリサイクルで継続的にリフレッシュを行ってゆく状態に再び移行する。
【００８３】
リフレッシュ制御信号ＲＥＦＡを立ち下げる要因としては、外部からのアクセス要求に伴うリフレッシュによって１リフレッシュサイクル分のリフレッシュが完了したものの、次のリフレッシュサイクルのリフレッシュを起動するにはまだ時間がある場合、あるいは、セルフリフレッシュを起動させたためにこれが完了するまでは外部からのアクセス要求に伴うリフレッシュを行う必要がなくなった場合である。
【００８４】
ここで、リフレッシュ制御信号ＲＥＦＡを生成するには、リフレッシュ制御回路４内部にリフレッシュ制御信号ＲＥＦＡを保持するラッチ回路を設けて、アドレス変化検出信号ＡＴＤ及びリフレッシュタイマの出力信号によってこのラッチ回路のセット・リセットを制御する構成などが考えられる。具体的には、リフレッシュ動作が必要になる（セルホールドリミットの）少し前のタイミングをリフレッシュタイマで生成し、その出力信号に基づいてリフレッシュ制御回路４の内部でラッチ回路のセット信号を生成してラッチ回路をセットし、リフレッシュ制御信号ＲＥＦＡに"Ｈ"レベルを出力する。なお、セット信号を生成するタイミングはサイクルタイムの最大値を目安にして決めるようにする。その後、ロウ制御回路１３が、アドレス変化検出信号ＡＴＤ、または、リフレッシュ制御信号ＲＥＦＡに基づいて発生するリフレッシュ制御信号ＲＥＦＢをトリガとして、ワード線単位でメモリセルのリフレッシュ動作を行ってゆく。そして、全てのメモリセルのリフレッシュ動作が行われたときに、リフレッシュ制御回路４内部でラッチ回路のリセット信号を生成してラッチ回路をリセットし、リフレッシュ制御信号ＲＥＦＡに"Ｌ"レベルを出力する。
【００８５】
なお、ラッチ回路のリセットは、最後のワード線をリフレッシュするリフレッシュサイクルで、リフレッシュ動作の終わる時間に合わせて行えば良い。あるいは、リフレッシュ動作を完了させたときにロウ制御回路１３がリフレッシュ動作完了信号を生成するようにし、リフレッシュ制御回路４がこのリフレッシュ動作完了信号を最後のワード線に対するリフレッシュサイクルで受け取ったときにラッチ回路をリセットするようにしても良い。ただし、後述する図７の場合を考慮して、リフレッシュ制御信号ＲＥＦＡを立ち上げたときから、この立ち上がりののちに最初に行われるリフレッシュが終了するときまでの間に、アドレス変化検出信号ＡＴＤが発生する（図８を参照）か書き込みイネーブル信号／ＷＥが入力される（図１０，図１１を参照）かしていなければ、この最初のリフレッシュが終了した後にラッチ回路をリセットする。
【００８６】
一方、リフレッシュ制御信号ＲＥＦＢはセルフリフレッシュのための信号である。すなわち、リフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを与えることで、ナンドゲート５４及びナンドゲート６４の出力に関係なくロウイネーブル信号ＲＥへ強制的にワンショットパルスを発生させてセルフリフレッシュを起動することが可能である。
【００８７】
ここで、リフレッシュ制御信号ＲＥＦＢを生成するには、リフレッシュ制御信号ＲＥＦＡを遅延させる遅延回路と負のワンショットパルスを発生させるパルス発生回路とをリフレッシュ制御回路４内部に設けて、パルス発生回路から負のワンショットパルスを発生させるタイミングを遅延回路で遅延させたリフレッシュ制御信号ＲＥＦＡとアドレス変化検出信号ＡＴＤとで制御する構成などが考えられる。
【００８８】
通常、リフレッシュ制御信号ＲＥＦＢは"Ｈ"レベルとなっている。この状態でリフレッシュ制御信号ＲＥＦＡが立ち上げられて"Ｈ"レベルとなった場合に、このリフレッシュ制御信号ＲＥＦＡの立ち上がりを遅延回路で所定時間遅延させ、この遅延の間にアドレス変化検出信号ＡＴＤが発生しなかったときには、遅延されたリフレッシュ制御信号ＲＥＦＡの立ち上がりでパルス発生回路を起動し、リフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを出力させる。
【００８９】
上記所定時間の遅延は、アドレス変化検出信号ＡＴＤを発生させるトリガが外部から与えられないためにメモリセルのリフレッシュに要求されるリミットの時間になってしまうまでを計測するためのものである。また、後述（図１１を参照）するように、上記遅延の間に書き込みイネーブル信号／ＷＥが立ち下げられた場合には書き込みを行ってからセルフリフレッシュを行うため、この書き込みに要する時間も考慮に入れて、上記リフレッシュ制御信号ＲＥＦＡを立ち上げるタイミング及び上記所定時間の遅延を設定する。
【００９０】
なお、本発明は上述したリフレッシュ動作の実現形態に限定されるものではなく、例えば、メモリセルを所定本数のワード線毎（すなわち、１ワード線毎あるいは複数ワード線毎）に一定周期でリフレッシュするような形態としても良い。この場合、リフレッシュ制御信号ＲＥＦＢを発生させる回路構成は上述したものと同じで良いが、リフレッシュ制御信号ＲＥＦＡを発生させるための回路構成は例えば次のようになる。
まず、リフレッシュタイマはリフレッシュを起動するためのトリガ信号を一定周期で発生させる。次に、上記の場合と同様にして、リフレッシュ制御回路４内部にラッチ回路を設け、リフレッシュタイマの出力するトリガ信号に基づいて、リフレッシュ動作が必要になる少し前のタイミングで発生させたセット信号によりラッチ回路をセットしてリフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルにする。なお、この場合も、ラッチ回路をセットするタイミングはサイクルタイムの最大値を目安にして決定する。
【００９１】
その後、アドレス変化検出信号ＡＴＤまたはリフレッシュ制御信号ＲＥＦＢを受けたロウ制御回路１３がメモリセルに対するリフレッシュ動作を完了させるタイミングに合わせて、リフレッシュ制御回路４は発生させたリセット信号でラッチ回路をリセットし、リフレッシュ制御信号ＲＥＦＡを"Ｌ"レベルとする。なお、この場合のラッチ回路のリセットは、ラッチ回路をセットしたときから一定時間遅れたタイミングで行えば良い。あるいは、ロウ制御回路１３がリフレッシュ動作を完了させたときにリフレッシュ動作完了信号を生成するようにして、リフレッシュ制御回路４がこのリフレッシュ動作完了信号を受け取ったときにラッチ回路をリセットしても良い。
ちなみにこの形態では、アドレス変化検出信号ＡＴＤをトリガとするリフレッシュ動作が終了すると、各メモリサイクルでリフレッシュ制御信号ＲＥＦＡが立ち下がるようになる。このリフレッシュ制御信号ＲＥＦＡの信号波形は、例えば図４に示されているリフレッシュサイクルのときの信号波形と同じものになる。
【００９２】
次に、インバータ６６〜６９はロウイネーブル信号ＲＥを遅延させてセンスアンプイネーブル信号ＳＥを生成する。また、インバータ７０，７１はインバータ６８の出力をさらに遅延させることによって、ロウイネーブル信号ＲＥをインバータ５段分遅延させた負のワンショットパルスを生成する。インバータ７２，ディレイ回路７３，ナンドゲート７４及びインバータ７５からなる回路は、ロウイネーブル信号ＲＥをインバータ５段分遅延させた信号の立ち上がりからインバータ７２及びディレイ回路７３で与えられる遅延時間分のパルス幅を持ったワンショットパルスを発生させ、これをプリチャージイネーブル信号ＰＥとして出力する。つまり、プリチャージイネーブル信号ＰＥのワンショットパルスはロウイネーブル信号ＲＥの立ち下がりに対応して生じることになる。
【００９３】
次に、ラッチ制御回路１２において、インバータ７６，インバータ７７，ディレイ回路７８，ナンドゲート７９及びインバータ８０からなる回路は、カラムイネーブル信号ＣＥの立ち下がりからインバータ７７及びディレイ回路７８の遅延時間に相当する幅を持った正のワンショットパルスを発生させる。ｎチャネルのトランジスタ８１は、インバータ８０からワンショットパルスが供給されることでラッチ制御信号ＬＣを接地電位に接続して“Ｌ”レベルとする。また、ループ状に接続されたインバータ８２，８３はラッチ制御信号ＬＣを保持するためのラッチ８４を構成しており、トランジスタ８１がオンすることによってラッチ８４の保持する値が“０”にリセットされる。
【００９４】
また、インバータ８５，インバータ８６，ディレイ回路８７，ナンドゲート８８及びインバータ８９から成る回路は、アドレス変化検出信号ＡＴＤの立ち下がりからインバータ８６及びディレイ回路８７の遅延時間に相当する幅を持った正のワンショットパルスを発生させる。ｎチャネルのトランジスタ９０は、インバータ８９からワンショットパルスが供給されることでインバータ８２の入力端子を接地電位に接続する。これによってラッチ制御信号ＬＣが“Ｈ”レベルになるとともにラッチ８４の保持する値が“１”にセットされる。つまり、ラッチ制御信号ＬＣはアドレス変化検出信号ＡＴＤの立ち下がりからカラムイネーブル信号ＣＥの立ち下がり時点まで“Ｈ”レベルとなる信号である。
【００９５】
次に、上記構成による半導体記憶装置の動作を場合分けして順次説明する。
〈リフレッシュを伴う読み出し〉
まず最初に図３のタイミングチャートを参照しつつ、読み出しアドレスを順次変えてゆくことで読み出しに伴ってリフレッシュが行われてゆく場合の動作について説明する。なお、図３では、アドレス変化検出信号ＡＴＤの発生をトリガとしたリフレッシュ動作を各メモリサイクルで連続的に行うときのタイミングを示してある。このため、リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢは何れも"Ｈ"レベルに固定されており、図３にはこれらの信号を特に示していない。また、この場合は読み出しであることから書き込みイネーブル信号／ＷＥは"Ｈ"レベルのままとなる。さらに、図３に示した「Rx_Word」はリフレッシュアドレスR_ADDに対応するワード線のことであり、「Ax_Word」はアドレスAddressに対応するワード線のことである。また、同図では、図３に示したよりも以前からリフレッシュアドレスR_ADDの値が"Ｒ１"になっているものとする。
【００９６】
まず時刻ｔ１になると、アドレスAddressがそれまでの値から“Ａ１”に変化を開始するとともにチップセレクト信号／ＣＳが有効化される。このとき、後述する説明から明らかなようにラッチ制御信号ＬＣは“Ｌ”レベルになっている。そのため、アドレスAddressはアドレスバッファ１でバッファリングされ、ラッチ２をスルーで通過して内部アドレスL_ADDとなってＡＴＤ回路３に供給される。もっとも、アドレスAddressにはスキューが含まれる可能性があるため、汎用ＳＲＡＭの場合と同じくこの時点でアドレスAddressの値が確定しているとは限らない。
【００９７】
このため、時刻ｔ１でラッチ２にアドレスの取り込みを行うことはできないが、この後にラッチ制御信号ＬＣが“Ｈ”レベルとなるまでにはその値が“Ａ１”に確定することから、そうなった時点でラッチ２に取り込みを行うことになる。こうしたことから本実施形態では、半導体記憶装置外部から供給されるアドレスAddressの値が確定していない待機期間をリフレッシュに充てることにして、汎用ＳＲＡＭでは内部動作が行われていない待機期間を有効利用するようにしている。
【００９８】
次に、アドレスAddress（＝内部アドレスL_ADD）が変化したことで、時刻ｔ２になるとＡＴＤ回路３はアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。アドレス変化検出信号ＡＴＤが立ち上がると、マルチプレクサ５はリフレッシュアドレスR_ADD側を選択するようになり、時刻ｔ３でアドレスM_ADDの値が“Ｒ１”となる。また、アドレス変化検出信号ＡＴＤが立ち上がったことで、ロウ制御回路１３は時刻ｔ４からロウイネーブル信号ＲＥにワンショットパルスを発生させるようになる。
【００９９】
すると、ロウイネーブル信号ＲＥが立ち上がったことで、ロウデコーダ７はアドレスM_ADDの値“Ｒ１”をデコードし、時刻ｔ５になるとワード線Rx_Wordを活性化させる。その結果、メモリセルアレイ６ではワード線Rx_Wordに接続されたメモリセルの保持データがビット線上の電位として現れるようになる。一方、ロウイネーブル信号ＲＥにワンショットパルスが発生したことで、時刻ｔ６になるとセンスアンプイネーブル信号ＳＥにもワンショットパルスが生成される。これにより、センスアンプ・リセット回路９内のセンスアンプが活性化され、ワード線Rx_Wordに接続された各メモリセルのリフレッシュが行われる。なお、リフレッシュ自体はＤＲＡＭで行われているものと全く同じであって周知の技術事項であるため、ここでは詳しく説明することはしない。
【０１００】
この後、時刻ｔ７でロウイネーブル信号ＲＥに発生したワンショットパルスが立ち下がるとロウデコーダ７がワード線Rx_Wordを非活性化させるため、時刻ｔ８でワード線Rx_Wordが非活性化される。またロウ制御回路１３は時刻ｔ９になると、先の時刻ｔ７でロウイネーブル信号ＲＥが立ち下がったことを受けてセンスアンプイネーブル信号ＳＥを立ち下げる。このため、リフレッシュを終えたセンスアンプ・リセット回路９内のセンスアンプが非活性化される。また、ロウ制御回路１３はロウイネーブル信号ＲＥの立ち下がりを受けて時刻ｔ１０でプリチャージイネーブル信号ＰＥにワンショットパルスを発生させる。
【０１０１】
これにより、センスアンプ・リセット回路９内のプリチャージ回路は次のアクセスに備えてビット線をプリチャージする。なお、リフレッシュの過程ではメモリセルのデータを半導体記憶装置外部へ出力する必要がないことから、読み出しの場合とは異なって、ロウイネーブル信号ＲＥにワンショットパルスが生成されてもカラムイネーブル信号ＣＥにはワンショットパルスを発生させないようにしている。このため、カラムデコーダ８はカラム選択信号を何れも非活性状態のままとし、図示したように例えばカラム選択信号Ｙｊ（Ａｘ）は“Ｌ”レベルのままとなる。
【０１０２】
次に、時刻ｔ１１でアドレス変化検出信号ＡＴＤのワンショットパルスが立ち下がると、図３には示していないが出力イネーブル信号ＯＥが有効になる。そこで、Ｒ／Ｗ制御回路１１はメモリセルからの読み出しに備えて制御信号ＣＷＯを“Ｈ”レベルにする。また、Ｉ／Ｏバッファ１０はバスＷＲＢを介してセンスアンプ・リセット回路９が出力するデータをバスＩ／Ｏへ送出するようになる。もっとも、この時点ではまだバスＷＲＢ上のデータは確定していない。さらに、アドレス変化検出信号ＡＴＤが立ち下がったことを受けて、リフレッシュ制御回路４は時刻ｔ１２になった時点でリフレッシュアドレスR_ADDを更新してその値を“Ｒ１＋１”にする。
【０１０３】
なお、先にリフレッシュアドレスR_ADDの値が“Ｒ１”であることを想定していたが、この値もいま説明したのと同様にアドレス変化検出信号ＡＴＤの立ち下がりを契機としてリセット時のデータ“０”から順次更新されてきたものである。また、アドレス変化検出信号ＡＴＤの立ち下がりを受け、同じ時刻ｔ１２においてマルチプレクサ５は内部アドレスL_ADD側を選択するようになる。この時点になると上述したようにアドレスAddressの値が確定しているため、その値“Ａ１”がアドレスM_ADDとして出力されるようになる。
【０１０４】
次に、時刻ｔ１３になると、先の時刻ｔ７におけるロウイネーブル信号ＲＥの立ち下がりに対応して、プリチャージイネーブル信号ＰＥのワンショットパルスが立ち下がってセンスアンプ・リセット回路９内のプリチャージ回路がプリチャージを終了させる。一方、先の時刻ｔ１１でアドレス変化検出信号ＡＴＤが立ち下がったことを受けて、ラッチ制御回路１２は時刻ｔ１４になるとラッチ制御信号ＬＣを立ち上げる。そのため、これ以後はアドレスAddressが変化しても、ラッチ制御信号ＬＣが再び立ち下がるまでの間、ラッチ２は内部アドレスL_ADD（したがってアドレスM_ADD）の値を保持するようになる。
【０１０５】
同様にして、アドレス変化検出信号ＡＴＤの立ち下がりを受けて、ロウ制御回路１３は時刻ｔ１５でロウイネーブル信号ＲＥにワンショットパルスを発生させる。これにより、ロウデコーダ７は時刻ｔ１６で今度はアドレス“Ａ１”に対応するワード線Ax_Wordを活性化させ、それによって当該ワード線に接続されたメモリセルの保持データがビット線上の電位として現れるようになる。次に、ロウイネーブル信号ＲＥの立ち上がりに対応して、ロウ制御回路１３は時刻ｔ１７でセンスアンプイネーブル信号ＳＥにワンショットパルスを発生させる。このため、センスアンプ・リセット回路９内のセンスアンプはワード線Ax_Wordに接続された各メモリセルのデータをセンスして、ビット線上の電位を“０”／“１”の論理レベル（即ち、接地電位または電源電位）まで増幅する。
【０１０６】
また、ロウイネーブル信号ＲＥのワンショットパルスに対応するように、ロウ制御回路１３は制御信号ＣＣにワンショットパルスを発生させてカラム制御回路１４に出力する。カラム制御回路１４は制御信号ＣＣに基づいて時刻ｔ１８でカラムイネーブル信号ＣＥにワンショットパルスを発生させる。こうしてカラムイネーブル信号ＣＥが“Ｈ”レベルとなると、カラムデコーダ８は内部アドレスL_ADDに含まれた列アドレスをデコードし、時刻ｔ１９で当該列アドレスに対応するカラム選択信号〔図３に示したＹｊ（Ａｘ）を参照〕にワンショットパルスを発生させる。この結果、センスアンプ・リセット回路９内のセンスアンプのうち、当該列アドレスに対応するセンスアンプの出力が選択されてバスＷＲＢに接続される。
【０１０７】
次に、時刻ｔ２０になるとロウ制御回路１３はロウイネーブル信号ＲＥを立ち下げることから、ロウデコーダ７は時刻ｔ２１でワード線AX_Wordを非活性化させる。また、時刻ｔ２２になると先に選択されたセンスアンプのセンス結果がバスＷＲＢ上に現れるようになる。また同時刻では、先にロウイネーブル信号ＲＥが立ち下がったことに対応して、ロウ制御回路１３はセンスアンプイネーブル信号ＳＥを立ち下げてセンスアンプ・リセット回路９内のセンスアンプによるセンス動作を終了させる。
【０１０８】
また、先にロウイネーブル信号ＲＥが立ち下がったことに対応してロウ制御回路１３が制御信号ＣＣを立ち下げると、カラム制御回路１４はカラムイネーブル信号ＣＥを立ち下げる。このため、カラムデコーダ８は時刻ｔ２３でカラム選択信号〔図中のＹｊ（Ａｘ）〕を無効化する結果、選択されていたセンスアンプ・リセット回路９内のセンスアンプとバスＷＲＢの間が切り離される。また、ほぼ同じ時刻において、Ｉ／Ｏバッファ１０はバスＷＲＢ上に読み出されたメモリセルのデータＤｏｕｔ（Ａ１）をバスＩ／Ｏ経由で半導体記憶装置外部に出力する。
【０１０９】
次に、時刻ｔ２４になると、ロウ制御回路１３は先にロウイネーブル信号ＲＥが立ち下がったことに対応してプリチャージイネーブル信号ＰＥを立ち上げ、次のアクセスに備えてビット線を再びプリチャージする。また同時刻において、ラッチ制御回路１２はカラムイネーブル信号ＣＥが立ち下がったことを受けてラッチ制御信号ＬＣを“Ｌ”レベルにする。次いで時刻ｔ２５になると、ロウ制御回路１３は先の時刻ｔ２０でロウイネーブル信号ＲＥが立ち下がったことに対応するように、時刻ｔ２５でプリチャージイネーブル信号ＰＥを立ち下げる。このため、センスアンプ・リセット回路９内のプリチャージ回路はビット線のプリチャージを終了させる。
【０１１０】
これ以後の動作は上述した時刻ｔ１〜ｔ２５における動作と全く同様であって、時間Tcycleを単位としたサイクル動作が繰り返し行われる。すなわち、アドレスAddressとして“Ａ２”が与えられると、アドレスAddressの変化に対応してアドレス変化検出信号ＡＴＤにワンショットパルスが出力され、アドレス“Ｒ１＋１”についてリフレッシュが行われたのち、リフレッシュアドレスが“Ｒ１＋２”に更新されるとともに、アドレス“Ａ２”に対応するメモリセルが読み出されてデータＤｏｕｔ（Ａ２）がバスＩ／Ｏを通じて外部に出力される。
【０１１１】
その後、アドレスAddressとして“Ａ３”が与えられると、アドレスAddressの変化に対応してアドレス変化検出信号ＡＴＤとしてワンショットパルスが出力され、アドレス“Ｒ１＋２”のリフレッシュが行われたのち、リフレッシュアドレスが“Ｒ１＋３”に更新されるとともに、アドレス“Ａ３”に対応するメモリセルが読み出されてデータＤｏｕｔ（Ａ３）がバスＩ／Ｏを通じて外部に出力される。
【０１１２】
以上のように本実施形態では、アドレスAddressが変化したときに、内部のアドレスカウンタで決まるリフレッシュアドレスに対してリフレッシュを先行実施してからアドレスAddressについて通常のアクセスを行っている。これは、この後に説明する書き込み時の場合を考慮に入れているためである。すなわち、非同期型の汎用のＳＲＡＭでは書き込みイネーブル信号／ＷＥがアドレスAddressの変化に対して遅れて非同期的に有効となる。
【０１１３】
このため、第１の従来例や第２の従来例などのように通常のアクセスを処理してからリフレッシュを行う構成によると、書き込みイネーブル信号／ＷＥが早いタイミングで有効化されるのであれば、書き込みが完了してからリフレッシュが開始されるので特に問題はない。しかるに、書き込みイネーブル信号／ＷＥがさらに遅れて有効化された場合には、書き込み動作とリフレッシュ動作が重なってしまうことがある。そこで、こうした場合にはリフレッシュが完了するまで書き込みを遅らせなければならないが、そのようにすることでタイミング制御が複雑化して回路規模が増大する上、論理設計もそれだけ困難になってしまう。したがって、所定の時間Tcycle内にリフレッシュと書き込みを完了させるためには、書き込みよりもリフレッシュを先に行う構成にすべきであって、それによって回路規模を縮減できるとともに論理設計自体も簡単になる。
【０１１４】
〈リフレッシュを伴わない読み出し〉
次に、リフレッシュ制御回路４内のリフレッシュタイマでリフレッシュを制御する場合の動作例を図４のタイミングチャートに示す。同図では、アドレス変化検出信号ＡＴＤの発生をトリガとしたリフレッシュ動作を各メモリサイクルで連続的に行う状態から、こうしたリフレッシュ動作を行わない状態へ移行する切り替わりのタイミングを示してある。このため、図３ではリフレッシュ制御信号ＲＥＦＡが"Ｈ"レベルのままであったのに対して、図４では１リフレッシュサイクル分のリフレッシュが完了した時刻ｔ１２〜ｔ１４の間でリフレッシュ制御回路４内のラッチ回路をリセットしてリフレッシュ制御信号ＲＥＦＡを立ち下げている。なお、１リフレッシュサイクル分のリフレッシュとは全てのワード線について１回ずつリフレッシュすることを指すものとする。ちなみに、リフレッシュ制御信号ＲＥＦＢは図３の場合と同様に"Ｈ"レベルのままとしている。
【０１１５】
メモリセルアレイの構成や容量にも依存するが、１リフレッシュサイクル分のリフレッシュは数ｍｓ〜数十ｍｓ程度の所定時間内で実施すれば良く、アドレスAddressが変化する度に必ずリフレッシュを行わなければならないわけではない。したがって、図３に示したように外部からのアクセスに伴ってリフレッシュを行ってゆくことで１リフレッシュサイクル分のリフレッシュを実施したのであれば、次のリフレッシュサイクルのリフレッシュを開始するまでは、リフレッシュ制御信号ＲＥＦＡを立ち下げてリフレッシュを停止させている。こうすることで、余分なリフレッシュが行われなくなって消費電力を削減することができる。
【０１１６】
以上から分かるように、図４の場合はアドレス“Ｒ１”に対するリフレッシュによって１リフレッシュサイクル分のリフレッシュが完了した場合について、その前後におけるタイミング波形を示したものである。リフレッシュ制御信号ＲＥＦＡが“Ｌ”レベルになることで、ロウ制御回路１３はアドレス変化検出信号ＡＴＤが立ち上がってもロウイネーブル信号ＲＥにワンショットパルスを発生させないようになる。このため、ロウ制御回路１３はロウイネーブル信号ＲＥに対応したセンスアンプイネーブル信号ＳＥ及びプリチャージイネーブル信号ＰＥも発生させないようになる。
【０１１７】
また、ロウデコーダ７はワード線Rx_Wordを活性化させないようになるため、結局、ワード線Rx_Wordを対象としたリフレッシュは行われなくなる。このほか、リフレッシュ制御回路４内のアドレスカウンタは、リフレッシュ制御信号ＲＥＦＡが“Ｌ”レベルとなったことでカウント動作を停止させるため、リフレッシュアドレスR_ADDの値は時刻ｔ１２で更新された値“Ｒ１＋１”のままになる。また、アドレスM_ADDについてもリフレッシュアドレスR_ADD側が選択されているときにその値は“Ｒ１＋１”のままとなる。この後、次のリフレッシュサイクルのリフレッシュを開始させる場合にはリフレッシュ制御回路４がリフレッシュ制御信号ＲＥＦＡを“Ｈ”レベルに戻すため、図３に示したような動作が再び行われるようになる。
【０１１８】
なお、こうしてリフレッシュ動作が再開されたときにもリフレッシュカウンタはリセットされず、それまでリフレッシュカウンタに保持されている値に対してインクリメント動作が行われる。つまり、例えばセルフリフレッシュ動作がリフレッシュサイクル（すなわち、全ワード線をリフレッシュするサイクル）途中で中断してもリフレッシュカウンタがリセットされることはなく、次のリフレッシュ（読み出し又は書き込みのノーマルアクセスに伴うリフレッシュ，セルフリフレッシュのいずれであっても良い。）動作が再開されたときに、リフレッシュカウンタに残っている値がインクリメントされる。
【０１１９】
〈リフレッシュを伴う書き込み〉
次に、図５に示すタイミングチャートを参照しながら書き込みに伴ってリフレッシュを行う場合の動作について説明する。なお、図３の場合と同じくこの場合もリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢが何れも“Ｈ”レベルに固定されているため、図５ではこれらの信号を特に示していない。また、図５は図３に示した読み出しの代わりにこれを書き込みとしたものであって、図３に示した動作を基本としている。このため、図５に示した時刻ｔ３１〜ｔ３８における動作は以下の点を除いて図３に示した時刻ｔ１〜ｔ２５における動作と同じものである。
【０１２０】
上述したように、書き込みイネーブル信号／ＷＥはアドレスAddressの変化とは関係なくメモリサイクル内で非同期に入力される。そこで、ここではリフレッシュが完了した後の時刻ｔ３２になって書き込みデータに“Ｄｉｎ（Ａ１）”が供給されてバスＩ／Ｏに載せられるとともに、時刻ｔ３３で書き込みイネーブル信号／ＷＥが立ち下がることを想定する。そして、書き込みイネーブル信号／ＷＥに負のパルスが入力されてそれが時刻ｔ３３で立ち下がると、ロウ制御回路１３はこの書き込みイネーブル信号／ＷＥを遅延させかつ反転させ、ロウイネーブル信号ＲＥとして出力する。
【０１２１】
もっともこの場合は、図３と同じくアドレス変化検出信号ＡＴＤの立ち下がりでもロウイネーブル信号ＲＥにワンショットパルスが生成されるため、両者が合成されてロウイネーブル信号ＲＥにワンショットパルスが出力されることになる。こうしてロウイネーブル信号ＲＥにワンショットパルスが生成されると、図３の場合と同様にしてアドレス“Ａ１”に対応するワード線“Ax_Word”が活性化される。またこれと同時に、センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，カラム選択信号Ｙｊ（Ａｘ），プリチャージイネーブル信号ＰＥには順次ワンショットパルスが生成されてゆく。
【０１２２】
一方、書き込みイネーブル信号／ＷＥが有効になることによって、Ｒ／Ｗ制御回路１１は時刻ｔ３４で制御信号ＣＷＯを立ち下げる。その結果、Ｉ／Ｏバッファ１０はバスＩ／Ｏ上の書き込みデータをバスＷＲＢ側に送出するようになり、時刻ｔ３５になった時点でバスＷＲＢ上のデータに変化が生じてくる。この後の時刻ｔ３６でカラム選択信号Ｙｊ（Ａｘ）が“Ｈ”レベルになると、アドレスAddressで指定されたメモリセルに対して書き込みが行われる。また、書き込みが完了した後には先の場合と同様にビット線がプリチャージされる。
【０１２３】
その後、時刻ｔ３７になって書き込みイネーブル信号／ＷＥが立ち上がると書き込みデータが確定し、その後にロウ制御回路１３がロウイネーブル信号ＲＥを立ち下げる。また、ロウイネーブル信号ＲＥが立ち下がることで、図３においてアドレス変化検出信号ＡＴＤが立ち下がったときと同様に、センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥ，カラム選択信号Ｙｊ（Ａｘ），プリチャージイネーブル信号ＰＥが時刻ｔ３８までに順次立ち下がってゆく。また、Ｒ／Ｗ制御回路１１は先の時刻ｔ３７で書き込みイネーブル信号／ＷＥが立ち上がったことを受けて、時刻ｔ３９になった時点で制御信号ＣＷＯを立ち上げる。
【０１２４】
この後はアドレス“Ａ２”からの読み出しが行われるが、この動作は図３で説明したアドレス“Ａ２”からの読み出しのときと全く同じである。この読み出しに引き続いてアドレス“Ａ３”に対する書き込みが実施されることになる。この場合の時刻ｔ４１〜ｔ４８における動作もいま説明したアドレス“Ａ１”に対する書き込みに準じたものとなる。しかしこの場合には、書き込みイネーブル信号／ＷＥがアドレス“Ａ１”に対する書き込みのときよりも早いタイミングで入力されている。つまり、この場合はリフレッシュ中に書き込みイネーブル信号／ＷＥが立ち下がるタイミングであって、上述した書き込みに比べて一部の動作に相違が生じてくる。
【０１２５】
すなわちこの場合、リフレッシュ中の時刻ｔ４２で書き込みイネーブル信号／ＷＥが立ち下がるとともに、時刻ｔ４３でバスＩ／Ｏ上に書き込みデータである“Ｄｉｎ（Ａ３）”が供給される。その後、Ｒ／Ｗ制御回路１１が書き込みイネーブル信号／ＷＥの立ち下がりに対応させて時刻ｔ４４で制御信号ＣＷＯを立ち下げる。その結果、時刻ｔ４５になるとデータ“Ｄｉｎ（Ａ３）”がＩ／Ｏバッファ１０からバスＷＲＢ上に送出されるようになる。この時点ではワード線Ax_Word，カラムイネーブル信号ＣＥ，カラム選択信号Ｙｊ（Ａｘ）は何れも活性化されていないことから、メモリセルに書き込みが為されることはない。
【０１２６】
もっとも、本実施形態の半導体記憶装置も汎用のＳＲＡＭと同様に、書き込みイネーブル信号／ＷＥが入力されてから書き込みデータを取り込み可能な期間が仕様上決められている。したがって、リフレッシュが終了して実際にメモリセルへ書き込みを行う時点で書き込みデータを取り込もうとしても、その時には書き込みデータの値が保証されていない可能性がある。そこで本実施形態では、書き込みイネーブル信号／ＷＥがリフレッシュ中に有効となっている間に書き込みデータをバスＷＲＢ上に取り込んでおき、リフレッシュが完了したのちにバスＷＲＢからアドレスAddressのメモリセルに対して書き込みを行う。
【０１２７】
つまり、バスＷＲＢ上の書き込みデータは“０”／“１”の論理レベル（即ち、接地電位または電源電位）になっているため、この後にワード線Ax_Word，センスアンプイネーブル信号ＳＥ，カラムイネーブル信号ＣＥおよびカラム選択信号Ｙｊ（Ａｘ）を順次活性化させれば、バスＷＲＢからメモリセルへ書き込みを行うことができる。そして、この後はアドレス“Ａ１”に対する書き込みの場合と同様であって、アドレス変化検出信号ＡＴＤの立ち下がりからロウイネーブル信号ＲＥのワンショットパルスを生成すれば、アドレス“Ａ３”への書き込みおよびこれに続くビット線のプリチャージが行われる。
【０１２８】
なお、この過程において時刻ｔ４６で書き込みイネーブル信号／ＷＥが立ち上がり、これを受けてＲ／Ｗ制御回路１１が時刻ｔ４７で制御信号ＣＷＯを立ち上げる。また、時刻ｔ４２で書き込みイネーブル信号／ＷＥが立ち下がった時点では既にアドレス変化検出信号ＡＴＤが“Ｈ”レベルとなっているため、ロウイネーブル信号ＲＥはすぐには生成されずに、アドレス変化検出信号ＡＴＤが“Ｌ”レベルとなってからロウ制御回路１３内で遅延されてロウイネーブル信号ＲＥとして出力される。もっともこの場合もアドレス“Ａ１”の書き込みのときと同じく、アドレス変化検出信号ＡＴＤの立ち下がりでもロウイネーブル信号ＲＥにワンショットパルスが生成されるため、両者を合成したものがロウイネーブル信号ＲＥとして出力されることになる。
【０１２９】
〈リフレッシュを伴わない書き込み〉
次に、リフレッシュ制御回路４内のリフレッシュタイマでリフレッシュを制御する動作例につき、書き込みの場合についてのものを図６のタイミングチャートに示す。同図と図５の相違点は図３と図４の相違点と全く同じである。すなわち、図６ではリフレッシュ制御信号ＲＥＦＡがリフレッシュの完了後に立ち下げられること、図６ではリフレッシュアドレスR_ADDが“Ｒ１＋１”から更新されなくなること、図６ではリフレッシュアドレス“Ｒ１＋１”，“Ｒ１＋２”に対してリフレッシュが行われなくなることが図５の場合と異なる。
【０１３０】
〈セルフリフレッシュ〉
次に、半導体記憶装置外部からのアクセス要求が所定の時間（以下では「リフレッシュ時間」という）にわたって無く、リフレッシュタイマによるセルフリフレッシュが行われるときの動作について説明する。なお、この「所定の時間」は、メモリセルのデータ保持特性（例えばデータ保持時間）に基づいて設定すれば良い。上述したように、本実施形態では外部からのアクセス要求に伴ってアドレス変化があったときに当該アクセス要求を処理するのに先立ってリフレッシュを行うようにしている。しかし、外部からのアクセス要求が長時間発生しないことも考えられるため、アクセス要求があったときにリフレッシュするだけではメモリセルアレイ６のデータを保持することができない。そこで本実施形態では、リフレッシュ制御回路４内のリフレッシュタイマを用いて、外部からのアクセス要求が最後にあった時点からリフレッシュ時間が経過した時点でセルフリフレッシュを起動するようにしている。
【０１３１】
図７はこのときの動作タイミングを示したものである。同図の時刻ｔ５１〜ｔ５２では、外部からの読み出し要求に伴うアドレスAddressの変化を検知してリフレッシュおよび読み出しを行っている。この期間内における動作は図４に示したアドレス“Ａ１”に対する読み出しと全く同じであって、この動作後にリフレッシュ制御信号ＲＥＦＡは“Ｌ”レベルとなる。また、アドレス変化検出信号ＡＴＤにワンショットパルスが生成された時点で、リフレッシュ制御回路４はリフレッシュタイマの値をリセットしている。
【０１３２】
この後、半導体記憶装置外部からのアクセス要求のない状態が続くと、リフレッシュ制御回路４は時刻ｔ５３でリフレッシュ制御信号ＲＥＦＡを立ち上げてリフレッシュ可能な状態に遷移させる。こうした状態としたにも拘わらずアクセス要求の無い状態が継続すると、リフレッシュ制御回路４はリフレッシュ制御信号ＲＥＦＡを上記遅延回路で遅延させた信号の立ち上がりをトリガとして上記パルス発生回路を起動させ、時刻ｔ５４でリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを発生させる。これにより、ロウ制御回路１３は時刻ｔ５５でロウイネーブル信号ＲＥにワンショットパルスを発生させてセルフリフレッシュを起動させる。
【０１３３】
このとき、マルチプレクサ５はリフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルとなったことからリフレッシュアドレスR_ADD側を選択するようになり、アドレスM_ADDとして“Ｒ１＋１”を出力する。そして、このセルフリフレッシュ及びそれに続くプリチャージは図３などに示した動作と全く同じである。こうして時刻ｔ５９になるとプリチャージイネーブル信号ＰＥが立ち下がってセルフリフレッシュ及びプリチャージが完了する。この時点になっても外部からのアクセス要求は相変わらずないことから、時刻ｔ５１〜ｔ５２などとは違ってアドレスAddressに対するアクセスは行われない。
【０１３４】
この後、リフレッシュ制御回路４内のパルス発生回路は時刻ｔ５６でリフレッシュ制御信号ＲＥＦＢを立ち上げる。次に、リフレッシュ制御回路４は、リフレッシュ制御信号ＲＥＦＢの立ち上がりを受けると、時刻ｔ５７でリフレッシュアドレスR_ADDを更新してその値を"Ｒ１＋２"とする。そして、この場合はリフレッシュ制御信号ＲＥＦＡが時刻ｔ５３で立ち上げられてからアドレス変化検出信号ＡＴＤが発生しておらず、アドレス変化に伴うリフレッシュ動作を連続して行う状態には移行しない。したがって、リフレッシュ制御回路４は時刻ｔ５８になった時点でリフレッシュ制御信号ＲＥＦＡを"Ｌ"レベルに変化させて、これ以後も引き続いてリフレッシュタイマでリフレッシュ動作をコントロールする状態にする。さらに、マルチプレクサ５はリフレッシュ制御信号ＲＥＦＢの立ち上がりを受けて時刻ｔ５９からは内部アドレスL_ADD側を選択するようになる。
【０１３５】
ここで、時刻ｔ５３〜ｔ５４の間に半導体記憶装置外部からアクセス要求があってアドレスAddressに変化が認められると、その動作は図８に示したタイミングチャートのようになる。すなわち、時刻ｔ６０でアドレスAddressが“Ａｎ”に変化してＡＴＤ回路３が時刻ｔ６１でアドレス変化検出信号ＡＴＤにワンショットパルスを発生させると、リフレッシュ制御回路４は図７のときのようにリフレッシュ制御信号ＲＥＦＢを立ち下げることなく“Ｈ”レベルのまま維持する。このため、時刻ｔ６１以降においては時刻ｔ５１〜ｔ５２と同様にしてアドレス“Ｒ１＋１”に対するリフレッシュ及びアドレス“Ａｎ”からの読み出しが行われることになる。その結果、時刻ｔ６２になるとバスＩ／Ｏにアドレス“Ａｎ”の記憶データである“Ｄｏｕｔ（Ａｎ）”が出力されるようになる。なお、図８ではセルホールドリミットのタイミングに近づいて時刻ｔ５３でリフレッシュ制御信号ＲＥＦＡが立ち上げられたことを想定している。したがって、この後に連続するメモリサイクルに伴ってリフレッシュを連続的に行ってゆくことになることから、リフレッシュ制御信号ＲＥＦＡを"Ｈ"レベルのまま維持している。
【０１３６】
〈書き込みイネーブル信号が遅く入力された場合の書き込み〉
次に、図９のタイミングチャートを参照しながら書き込みイネーブル信号／ＷＥが遅れて入力されたときの書き込みについて説明する。この場合にはメモリサイクルが長くなるため、本明細書ではその動作を図９に示すように「Long Write動作」と呼んでいる。なお、この場合もリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢが何れも“Ｈ”レベルのままである。
【０１３７】
まず、時刻ｔ７１でアドレスAddressの値が“Ａ１”に変化することによって、上述した場合と全く同様にリフレッシュアドレス“Ｒ１”についてリフレッシュが行われる。しかし、このリフレッシュが完了しても書き込みイネーブル信号／ＷＥはまだ“Ｈ”レベルであるため、図３などと同様にリフレッシュに引き続いてアドレス“Ａ１”を対象とした読み出しが行われる。その結果、時刻ｔ７２になるとバスＩ／Ｏにはアドレス“Ａ１”の記憶データである“Ｄｏｕｔ（Ａ１）”が出力されるようになる。しかし、半導体記憶装置にアクセスした側ではメモリセルへの書き込みを考えているため、この時点における読み出しデータがアクセス側で使用されることは実際にはない。もっとも、アクセス側でこの読み出しデータを取り込んで何らかの演算を行ってから引き続いて書き込みを行うようにしても良い。つまり、書き込みイネーブル信号を意図的に遅らせることにより、１メモリサイクル内でリードモディファイライト動作を実現することも可能である。
【０１３８】
この後、時刻ｔ７３になってようやく書き込みイネーブル信号／ＷＥが立ち下がることで書き込みが起動されて、図６に示した２回目の書き込みサイクルにおけるのとほぼ同様の動作が行われることになる。ただしこの場合、書き込みイネーブル信号／ＷＥの立ち下がりに伴うアドレスAddressの変化は無くその値は“Ａ１”のままである。したがって、ＡＴＤ回路３がアドレス変化検出信号ＡＴＤにワンショットパルスを発生させることはなくアドレス変化検出信号ＡＴＤは“Ｌ”レベルのままとなる。このため、マルチプレクサ５は内部アドレスL_ADD側を選択し続けることになり、アドレスM_ADDの値はこの後の書き込みに備えて“Ａ１”のままとなる。
【０１３９】
また、書き込みイネーブル信号／ＷＥが遅れて入力されると、時刻ｔ７１〜ｔ７２の間においてアドレス変化検出信号ＡＴＤの立ち下がりで生成されたロウイネーブル信号ＲＥは、リフレッシュに引き続く読み出しの完了によって“Ｌ”レベルに戻ってしまっている。そこでこの場合、ロウ制御回路１３は書き込みイネーブル信号／ＷＥに基づいてロウイネーブル信号ＲＥを発生させるようにする。
【０１４０】
すなわち、この時点ではアドレス変化検出信号ＡＴＤが“Ｌ”レベルであることから、図２に示したインバータ３０からディレイ回路５２，ナンドゲート５３，ナンドゲート５４には“Ｈ”レベルが供給される。このため、時刻ｔ７３で書き込みイネーブル信号／ＷＥが立ち下がると、この書き込みイネーブル信号／ＷＥはディレイ回路４９による遅延を与えられてからノアゲート５０及びインバータ５１を通過し、ナンドゲート５３，ナンドゲート５４，ナンドゲート６５を通じてそのレベルが反転されたのちに、時刻ｔ７７でロウイネーブル信号ＲＥとして出力される。なお、この場合にはアドレス変化検出信号ＡＴＤにワンショットパルスが生成されないため、ラッチ制御信号ＬＣも“Ｌ”レベルに戻っている。しかし、アドレスAddressのラッチ２への取り込み動作はリフレッシュに続くダミーの読み出しの際に既に行われているため特に問題はない。
【０１４１】
ここで、時刻ｔ７４において既にバスＩ／Ｏには書き込みデータである“Ｄｉｎ（Ａ１）”が供給されており、Ｒ／Ｗ制御回路１１が書き込みイネーブル信号／ＷＥの立ち下がりを受けて時刻ｔ７５で制御信号ＣＷＯを立ち下げると、時刻ｔ７６になった時点でＩ／Ｏバッファ１０からバスＷＲＢ上に書き込みデータ“Ｄｉｎ（Ａ１）”が送出されるようになる。このため、ロウイネーブル信号ＲＥのワンショットパルスによって書き込みが開始されて、図６で説明したのと同様にアドレス“Ａ１”に対して書き込みが行われる。
【０１４２】
以上のように本実施形態では、非同期型のＳＲＡＭなどと同じく、アドレスAddressが変化し始めるメモリサイクルの開始時点では外部からのアクセス要求が読み出し／書き込みの何れであるかが不明である上に、書き込みの場合にどの時点で書き込みイネーブル信号／ＷＥが入力されるかも予測することができない。このため本実施形態では、とりあえずアクセス要求が読み出しであるものと見なしてアドレス変化検出信号ＡＴＤの立ち下がりから読み出しを行うようにしており、その後に書き込みイネーブル信号／ＷＥが入力された時点で書き込みを行っている。
【０１４３】
〈書き込みイネーブル信号が遅く入力されたために、リフレッシュタイマによるリフレッシュ後に書き込みが行われる場合〉
次に、図１０のタイミングチャートを参照してLong Write動作の別のタイミングについて説明する。この図では、書き込みイネーブル信号／ＷＥが入力される前にリフレッシュタイマによってセルフリフレッシュが起動されたために、セルフリフレッシュが行われている最中に書き込みイネーブル信号／ＷＥが立ち下がった場合に相当している。
【０１４４】
まず、時刻ｔ８１〜ｔ８３におけるリフレッシュ及びダミーの読み出しに関しては次の点を除いて図９に示した動作と全く同様である。すなわち、時刻ｔ８１から始まるリフレッシュによって１リフレッシュサイクル分のリフレッシュが終了する。このため、リフレッシュ制御回路４は時刻ｔ８２になるとリフレッシュ制御信号ＲＥＦＡを立ち下げ、次のリフレッシュサイクルのリフレッシュを行う必要が生じるまでリフレッシュを停止させる。この後、半導体記憶装置外部からのアクセス要求の無い状態が続くと、リフレッシュ制御回路４は時刻ｔ８４でリフレッシュ制御信号ＲＥＦＡを立ち上げる。
【０１４５】
しかしこの後も引き続いてアクセス要求が無いため、リフレッシュ制御回路４は時刻ｔ８５でリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを発生させる。すると、リフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルとなったことで、マルチプレクサ５はリフレッシュアドレスR_ADD側を選択し、ロウ制御回路１３はロウイネーブル信号ＲＥにワンショットパルスを発生させてアドレス“Ｒ１＋１”に対するセルフリフレッシュを起動させる。この後、時刻ｔ８６になると書き込みイネーブル信号／ＷＥが立ち下がるが、この場合におけるセルフリフレッシュ及び書き込みは図５の時刻ｔ４１〜ｔ４８に示したものと同じになる。
【０１４６】
すなわち、時刻ｔ８８になると半導体記憶装置外部からバスＩ／Ｏ上に書き込みデータが供給されるので、Ｒ／Ｗ制御回路１１は制御信号ＣＷＯを立ち下げて書き込みデータをＩ／Ｏバッファ１０からバスＷＲＢに転送しておく。また、マルチプレクサ５は時刻ｔ８７におけるリフレッシュ制御信号ＲＥＦＢの立ち上がりを受けて内部アドレスL_ADD側を選択するようになるため、時刻ｔ８９になった時点でアドレスM_ADDとして“Ａ１”を出力するようになる。この後にセルフリフレッシュが完了すると、リフレッシュ制御信号ＲＥＦＢから生成されたロウイネーブル信号ＲＥに従って、アドレス“Ａ１”のメモリセルに対して書き込みデータ“Ｄｉｎ（Ａ１）”をバスＷＲＢから書き込むようにする。
【０１４７】
〈書き込みイネーブル信号が遅く入力されたものの、書き込み後においてリフレッシュタイマによるリフレッシュが行われる場合〉
次に、図１１のタイミングチャートを参照してLong Write動作のさらに別のタイミング例について説明する。この図では、書き込みイネーブル信号／ＷＥが入力されて書き込みが始まってからリフレッシュタイマによるリフレッシュ要求があった場合であって、書き込みの完了後にセルフリフレッシュが行われる場合に相当している。
【０１４８】
まず、時刻ｔ９１〜ｔ９２におけるリフレッシュ及びダミーの読み出しは図１０の場合と全く同じである。この後、半導体記憶装置外部からのアクセス要求が無い状態が続くと、リフレッシュ制御回路４は時刻ｔ９３でリフレッシュ制御信号ＲＥＦＡを立ち上げる。そして、リフレッシュタイマがリフレッシュ時間を計時する前に時刻ｔ９４で書き込みイネーブル信号／ＷＥが立ち下がると、アドレス“Ａ１”に対するデータ“Ｄｉｎ（Ａ１）”の書き込みがセルフリフレッシュに先立って行われる。なお、この書き込みそのものは図９又は図１０に示したLong Write動作と同じである。また、リフレッシュ制御回路４は書き込みイネーブル信号／ＷＥが立ち下がった場合には、メモリセルアレイ６に対する書き込みとこれに続くプリチャージに必要なだけの時間が経過するまでリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスが発生しないように、内部の遅延回路でリフレッシュ制御信号ＲＥＦＡの立ち上がりを遅延させる。
【０１４９】
こうして書き込みが完了すると、リフレッシュ制御回路４内のパルス発生回路は時刻ｔ９５でリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを発生させる。これにより、マルチプレクサ５はリフレッシュアドレスR_ADD側を選択するようになる。また、ロウ制御回路１３はロウイネーブル信号ＲＥにワンショットパルスを発生させて、マルチプレクサ５から出力されたアドレス“Ｒ１＋１”に対するセルフリフレッシュを起動させる。こうしたセルフリフレッシュが終了すると、リフレッシュ制御信号ＲＥＦＢの立ち上がりを受けて、リフレッシュ制御回路４は時刻ｔ９６でリフレッシュアドレスR_ADDの値を“Ｒ１＋２”に更新し、マルチプレクサ５は時刻ｔ９７で内部アドレスL_ADD側を選択する。
【０１５０】
〔第２実施形態〕
本実施形態は汎用のＤＲＡＭなどで採用されているページモードと同様の機能を実現するものである。図１２は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１に示したものと同じ構成要素および信号名については同一の符号を付してある。本実施形態では、第１実施形態で説明したアドレスAddressを上位ビット側のアドレスUAddressと下位ビット側のアドレスPageAddressに分割することによって、アドレスUAddressを同じくするビットについてはアドレスPageAddressを変えるだけでバースト的に入出力可能としている。
【０１５１】
例えば、本実施形態ではアドレスPageAddressを２ビット幅としているため、アドレスPageAddressを“００”Ｂ〜“１１”Ｂ（ここで「Ｂ」は２進数を意味する）の範囲内で可変させることで、連続する４アドレス分のデータをバースト的にアクセス可能である。なお、アドレスPageAddressの幅は２ビットに限定されるものではなく、「２ビット」〜「アドレスAddressに含まれる列アドレスのビット数」の範囲内であれば任意のビット数であって良い。また本実施形態では、アドレスPageAddressで４ビットのデータを選択可能としたことに伴って、図１に示したバスＷＲＢの代わりに４組のバスＷＲＢｉ（ここではｉ＝０〜３）を設けてある。このため、アドレスPageAddressの値が“００”Ｂ〜“１１”Ｂであるときに、これらアドレスで指定されるメモリセルの各ビットデータはそれぞれバスＷＲＢ０〜ＷＲＢ３を通じて入出力されることになる。
【０１５２】
次に、アドレスバッファ１４１，ラッチ１４２，ＡＴＤ回路１４３，カラムデコーダ１４８，センスアンプ・リセット回路１４９は図１に示したアドレスバッファ１，ラッチ２，ＡＴＤ回路３，カラムデコーダ８，センスアンプ・リセット回路９と同様の構成である。本実施形態では、第１実施形態におけるアドレスAddressの代わりにアドレスUAddressを用いているため、これらアドレスのビット幅に違いがある分だけこれら回路の構成が異なっている。また、センスアンプ・リセット回路１４９はさらに若干の相違点がある。
【０１５３】
すなわち、本実施形態では内部アドレスL_ADDに含まれる個々の列アドレスについて４ビット分のデータをそれぞれバスＷＲＢ０〜ＷＲＢ３上で入出力することになる。このため、センスアンプ・リセット回路１４９はカラムデコーダ１４８から出力されるカラム選択信号に従って、メモリセルアレイ６内で隣接している４本のビット線を同時に選択し、これらビット線に接続された４組のセンスアンプとバスＷＲＢ０〜ＷＲＢ３をそれぞれ接続する。なお、ＡＴＤ回路１４３にはアドレスPageAddressが入力されないため、アドレスPageAddressを変えてバースト的にアクセスを行う場合にはアドレス変化検出信号ＡＴＤにワンショットパルスが生成されてしまうことはない。
【０１５４】
このほか、アドレスバッファ１５１はアドレスのビット幅が異なる点を除くとアドレスバッファ１と同様の構成であって、アドレスPageAddressをバッファリングする。また、バスデコーダ１５２はアドレスバッファ１５１から出力される２ビット分のページアドレスをデコードして４本のバス選択信号を出力する。さらに、バスセレクタ１５３はこれらバス選択信号に従ってバスＷＲＢ０〜ＷＲＢ３のうちの何れか一つとＩ／Ｏバッファ１０との間をバスＷＲＢＡによって接続する。
【０１５５】
次に、図１３のタイミングチャートを参照して上記構成を採用した半導体記憶装置の動作を説明する。同図の動作は第１実施形態で説明した図４の動作に準じているため、ここでは図４における動作との相違点を中心に説明する。なお、図１３に示した“Ｙ１”〜“Ｙ４”は“００”Ｂ〜“１１”Ｂのうちの何れかの値であって、簡単のためここでは“Ｙ１”〜“Ｙ４”の値がそれぞれ“００”Ｂ〜“１１”Ｂであることを想定する。
【０１５６】
まず時刻ｔ１０１では図４と同様にアドレスAddressに“Ａ１”を与える。このとき、アドレスPageAddressは“Ｙ１”となっている。これにより、アドレス“Ａ１”に対応したリフレッシュおよび読み出しが行われ、時刻ｔ１０２になるとアドレスＡ１で指定された４個のメモリセル（すなわち、下位アドレスが“００”Ｂ〜“１１”Ｂ）に記憶されているデータがそれぞれバスＷＲＢ０〜ＷＲＢ３上に読み出されてくる。このとき、アドレスPageAddressの値は“００”Ｂであり、バスデコーダ１５２はアドレスバッファ１５１を通じて受け取ったアドレスPageAddress“Ｙ１”の値“００”Ｂをデコードする。この結果、バスセレクタ１５３はバスＷＲＢ０を選択して、そこに出力されているビットデータをバスＷＲＢＡに出力する。この結果、時刻ｔ１０３になるとバスＩ／Ｏ上にはアドレスＡ１の値〔Ｄｏｕｔ（Ａ１）〕が出力されるようになる。
【０１５７】
この後は、アドレスPageAddressを適宜変更してゆくことで、アドレス“Ａ１”のアドレスUAddress部分を同じくするメモリセルのデータを読み出すことができる。すなわち、時刻ｔ１０４でアドレスPageAddressに“Ｙ２”（＝“０１”Ｂ）を与えると、バスセレクタ１５３が時刻ｔ１０５でバスＷＲＢ１上のビットデータを選択してバスＷＲＢＡに出力し、時刻ｔ１０６になると下位アドレスが“０１”Ｂのアドレスに記憶されているデータ“Ｄｏｕｔ（Ｙ２）”がバスＩ／Ｏに出力される。
【０１５８】
以後同様にして時刻ｔ１０７でアドレスPageAddressに“Ｙ３”（＝“１０”Ｂ）を与えると、時刻ｔ１０８でバスＷＲＢ２がバスＷＲＢＡに接続され、時刻ｔ１０９で下位アドレスが“１０”Ｂのアドレスに記憶されているデータ“Ｄｏｕｔ（Ｙ３）”がバスＩ／Ｏに出力される。また、時刻ｔ１１０でアドレスPageAddressに“Ｙ４”（＝“１１”Ｂ）を与えると、時刻ｔ１１１でバスＷＲＢ３がバスＷＲＢＡに接続され、時刻ｔ１１２で下位アドレスが“１１”Ｂのアドレスに記憶されているデータ“Ｄｏｕｔ（Ｙ４）”がバスＩ／Ｏに出力される。
なお、上述した第２実施形態の説明では図４へ適用した場合のものであったが、図５〜図１１に示した各場合に適用しても良いことはもちろんである。
【０１５９】
〔第３実施形態〕
上述した各実施形態では、外部から供給されるアクセス要求が読み出し要求であるか書き込み要求であるかによらず、アドレスAddressの変化（チップセレクト信号／ＣＳが有効化された場合を含む。）をトリガとして、リフレッシュを行ってから読み出し又は書き込みを行っている。
【０１６０】
これに対し、本実施形態では読み出し要求があった場合には読み出しを行ってからリフレッシュを行うようにしており、そうすることで上述した各実施形態に比べて読み出し速度の向上（アクセスタイムの短縮化）を図っている。なお、書き込み要求があった場合には、上述した各実施形態と同様にリフレッシュを行ってから書き込みを行うようにする。
【０１６１】
図１４は本実施形態による半導体記憶装置の構成を示したブロック図である。同図に示す半導体記憶装置の構成は第１実施形態（図１）の構成と基本的に同じであるため、図１４では図１と同じ構成要素に同一の符号を付してある。なお、以下では第１実施形態の半導体記憶装置を基礎にして本実施形態を説明するが、第２実施形態の半導体記憶装置に本実施形態の技術思想を適用しても良い。
【０１６２】
汎用ＳＲＡＭの仕様では書き込みイネーブル信号がアドレスの変化に対して非同期的に与えられる。ここで、本実施形態ではリフレッシュ動作とメモリセルに対するアクセス動作の処理順序が読み出しの場合と書き込みの場合とで逆になっている。このため、本実施形態では外部から供給されるアクセス要求が読み出し／書き込みの何れであるのかを或るタイミングで判定し、この判定結果に基づいて処理順序を決定する必要がある。
【０１６３】
そこで本実施形態では、アドレスAddressが変化してから書き込みイネーブル信号／ＷＥが有効化されるまでの時間（例えば、図１６に示す時間ｔＡＷに相当する時間）の最大値（以下、この最大値をｔＡＷｍａｘと呼ぶ）を半導体記憶装置の仕様として規定している。つまり、半導体記憶装置を使用するシステム側では、半導体記憶装置へ書き込みを行うにあたって、アドレスAddressを変化させた時点から時間ｔＡＷｍａｘ以内に書き込みイネーブル信号／ＷＥを有効化させる必要がある。なお、時間ｔＡＷｍａｘの値はシステム側の要求仕様に応じて適宜決定すれば良い。
【０１６４】
図１４に示すＡＴＤ回路１６３は図１に示したＡＴＤ回路３とほぼ同様の機能を有している。ただ、アドレスが変化し始めてから時間ｔＡＷｍａｘが経過するまでは読み出し／書き込みの何れであるのかが定まらないため、ＡＴＤ回路１６３は、アドレス変化を検知してから時間ｔＡＷｍａｘが経過するまではアドレス変化検出信号ＡＴＤを発生させないようにしている。
【０１６５】
ここで、アドレスAddressに含まれるスキューの最大値を時間ｔｓｋｅｗ（例えば図１５を参照）とすると、システムによっては時間ｔＡＷｍａｘの値が示す時間ｔｓｋｅｗよりも短い場合があり得る。上述したように、本来であれば時間ｔＡＷｍａｘの値はシステム側の要求仕様に応じて決まるため、時間ｔｓｋｅｗとは無関係に設定することができる。
【０１６６】
しかしながら、アドレスAddressが変化し始めてから時間ｔｓｋｅｗが経過するまではアドレスAddressの値が確定しないので、それまではメモリセルアレイに対するアクセスを開始してはならない。したがって、時間ｔＡＷｍａｘが時間ｔｓｋｅｗよりも短い場合には、時間ｔＡＷｍａｘの値を時間ｔｓｋｅｗに設定して、アドレスAddressが確定してからアクセスが行われるようにする。
【０１６７】
もっとも、いま述べたことは読み出しの場合について考慮しておけば良い。書き込みの場合には本実施形態でもリフレッシュを行ってから書き込みを行うため、アドレス変化時点から時間ｔＡＷｍａｘが経過して読み出し／書き込みの何れであるかが確定したときからリフレッシュ動作を開始させても何ら支障はない。さらに、時間ｔＡＷｍａｘが経過する前に書き込みイネーブル信号／ＷＥが有効になったのであれば、その時点で書き込み動作であると判断できるので、時間ｔＡＷｍａｘの経過を待たずにリフレッシュ動作を開始させても良い。
【０１６８】
リフレッシュ制御回路１６４は図１のリフレッシュ制御回路４と同様の機能を有している。ただし、リフレッシュ制御回路１６４は、アドレス変化検出信号ＡＴＤが立ち上がったときに書き込みイネーブル信号／ＷＥを参照し、読み出し要求であればアドレス変化検出信号ＡＴＤの立ち上がりをトリガとしてリフレッシュアドレスR_ADDを更新し、書き込み要求であればアドレス変化検出信号ＡＴＤの立ち下がりをトリガとしリフレッシュアドレスR_ADDを更新する。
【０１６９】
次に、マルチプレクサ１６５は図１に示したマルチプレクサ５とほぼ同様の機能を有している。ただ、本実施形態では読み出しの場合にはリフレッシュに先行して読み出しを行う必要があるため、読み出し／書き込みのいずれであるかを判別するために、マルチプレクサ１６５へ書き込みイネーブル信号／ＷＥを入力している。書き込みイネーブル信号／ＷＥが“Ｌ”レベル（書き込み）の場合、マルチプレクサ１６５の動作はマルチプレクサ５と同じ動作となる。
【０１７０】
これに対して書き込みイネーブル信号／ＷＥが“Ｈ”レベルの場合、マルチプレクサ１６５は書き込みの場合と逆の選択動作を行う。具体的に言うと、マルチプレクサ１６５は、アドレス変化検出信号ＡＴＤが“Ｈ”レベルかつリフレッシュ制御信号ＲＥＦＢが“Ｈ”レベルであれば内部アドレスL_ADD側を選択し、アドレス変化検出信号ＡＴＤが“Ｌ”レベルであるかリフレッシュ制御信号ＲＥＦＢが“Ｌ”レベルであればリフレッシュアドレスR_ADD側を選択する。
【０１７１】
次に、ロウ制御回路１７３は図１に示したロウ制御回路１３とほぼ同様の機能を有しており、書き込みの場合にはロウ制御回路１３と同じ動作を行う。一方、読み出しの場合、ロウ制御回路１７３はアドレス変化検出信号ＡＴＤの立ち上がりをトリガとして、読み出し動作のためにロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，制御信号ＣＣおよびプリチャージ信号ＰＥを活性化させる。また、ロウ制御回路１７３はアドレス変化検出信号ＡＴＤの立ち下がりをトリガとして、リフレッシュ動作のためのロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥおよびプリチャージイネーブル信号ＰＥを活性化させる。
【０１７２】
次に、本実施形態による半導体記憶装置の動作を説明する。ここではまず図１５に示すタイミングチャートを参照して読み出し動作を説明し、それから図１６のタイミングチャートを参照して書き込み動作を説明する。
【０１７３】
まず、図１５に示す時刻ｔ１２０でアドレスAddressが変化すると、このアドレス変化がアドレスバッファ１及びラッチ２を通じてＡＴＤ回路１６３に伝達される。しかしながらこの時点では読み出し／書き込みが未確定であるため、ＡＴＤ回路１６３はアドレス変化検出信号ＡＴＤのワンショットパルスを直ちに発生させることはしない。
【０１７４】
この後、時刻ｔ１２０から時間ｔＡＷｍａｘが経過して時刻ｔ１２２になると書き込み／読み出しの何れかであるかが確定するので、ＡＴＤ回路１６３は時刻ｔ１２３でアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。そして、この場合は読み出し要求であるために書き込みイネーブル信号／ＷＥは“Ｈ”レベルとなっており、マルチプレクサ１６５は内部アドレスL_ADD側を選択して時刻ｔ１２４でアドレスM_ADD（＝アドレス“Ａ１”）をロウデコーダ７に供給する。また、ロウ制御回路１７３はアドレス変化検出信号ＡＴＤの立ち上がりをトリガにしてロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，制御信号ＣＣおよびプリチャージ信号ＰＥを順次生成してゆく。これにより、図３に「Read Cycle」で示した場合と同様にして読み出し動作が行われて、例えばアドレス“Ａ１”に対応するワード線Ax_Wordが時刻ｔ１２５で活性化され、時刻ｔ１２６でメモリセルのデータ“Ｄｏｕｔ（Ａ１）”がバスＩ／Ｏ上に読み出される。
【０１７５】
この後、時刻ｔ１２７でアドレス変化検出信号ＡＴＤが立ち下がると、マルチプレクサ１６５はリフレッシュアドレスR_ADD側を選択するようになり、時刻ｔ１２８でアドレスM_ADD（＝アドレス“Ｒ１＋１”）をロウデコーダ７に供給する。また、ロウ制御回路１７３は、アドレス変化検出信号ＡＴＤの立ち下がりをトリガにして、ロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，およびプリチャージ信号ＰＥを順次生成してゆく。これにより、図３に「Refresh Cycle」で示した場合と同様にしてリフレッシュ動作が行われて、例えばアドレス“Ｒ１＋１”に対応するワード線Rx_Wordが時刻ｔ１２９で活性化される。
【０１７６】
次に、書き込み要求があった場合の動作を説明する。書き込みの場合には、図１６に示す時刻ｔ１４０でアドレスAddressが変化し始めたときから時間ｔＡＷｍａｘ経過後の時刻ｔ１４３までの間に書き込みイネーブル信号／ＷＥが有効化される。図１６では、時刻ｔ１４０から時間ｔＡＷ後の時刻ｔ１４２で書き込みイネーブル信号／ＷＥが立ち下げられたものとしている。
【０１７７】
次に、ＡＴＤ回路１６３はアドレス変化及び書き込みイネーブル信号／ＷＥの立ち下がりを受け、時刻ｔ１４４でアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。このとき書き込みイネーブル信号／ＷＥは“Ｌ”レベルであるため、マルチプレクサ１６５はリフレッシュ動作のためにリフレッシュアドレスR_ADD側を選択し、時刻ｔ１４５でアドレスM_ADDとして“Ｒ１”をロウデコーダ７に出力する。また、ロウ制御回路１７３はロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，およびプリチャージ信号ＰＥを順次生成する。これにより、図５の時刻ｔ３１以降に「Refresh Cycle」で示した場合と同様にリフレッシュ動作が行われる。
【０１７８】
この後、時刻ｔ１４６になると書き込みデータの値“Ｄｉｎ（Ａ１）”がバスＩ／Ｏ上に供給されるようになる。次に、時刻ｔ１４７でＡＴＤ回路１６３がアドレス変化検出信号ＡＴＤを立ち下げると、マルチプレクサ１６５は内部アドレスＬ_ADD側を選択するようになり、時刻ｔ１４８でアドレスM_ADDとして“Ａ１”の行アドレス部分をロウデコーダ７に出力する。また、ロウ制御回路１７３はロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，制御信号ＣＣおよびプリチャージ信号ＰＥを順次生成する。これにより、図５に「Write cycle」で示した場合と同様に書き込み動作が行われる。
【０１７９】
以上説明したように、本実施形態ではアドレスが変化してから時間ｔＡＷｍａｘが経過すれば読み出し動作を開始することができる。このため、第１実施形態や第２実施形態に比べて読み出しを高速化することが可能となり、アクセスタイムを短縮することができる。特に、上述した各実施形態においてリフレッシュ動作に必要な時間が長く、本実施形態における時間ｔＡＷｍａｘの値が小さいほど、アクセスタイム改善の効果は大きくなる。
【０１８０】
〔第４実施形態〕
上述した各実施形態では、半導体記憶装置外部から供給されるパワーダウン制御信号PowerDownに基づいてスタンバイモードを切り換えるようにしていた。これに対し、本実施形態では予め決めておいたメモリセルアレイ６上の特定のアドレスに対してモード切り換え指示のためのデータを書き込むことによって、上述した各実施形態と同様のスタンバイモード切り換えを実現している。ここで、本実施形態による半導体記憶装置ではメモリセルアレイ６上の“０”番地（最下位番地）をモード切り換え専用のデータ格納領域としている。また、本実施形態では、スタンバイモード２に設定するためのデータが“Ｆ０”ｈ（ここで「ｈ」は１６進数を意味する）であり、スタンバイモード３に設定するためのデータが“０Ｆ”ｈであるものとしている。したがって本実施形態ではバスＷＲＢのバス幅が８ビットになっている。
【０１８１】
図１７は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１に示したものと同じ構成要素および信号名については同一の符号を付してある。図１７が図１と相違する点としては、パワーダウン制御信号PowerDownを入力するためのピンが存在しないこと、スタンバイモード制御回路２０１が新たに追加されていること、リフレッシュ制御回路２０４，ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７がそれぞれ図１に示したリフレッシュ制御回路４，ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７と一部の構成が異なっていることが挙げられる。そこで以下、図１８〜図２２を参照しながらこれら各部の詳細について説明してゆく。なお、これらの図では図１又は図１７に示したものと同じ構成要素および信号名については同一の符号を付けている。
【０１８２】
まず図１７において、スタンバイモード制御回路２０１は内部アドレスL_ADD，チップセレクト信号／ＣＳ，書き込みイネーブル信号／ＷＥ，バスＷＲＢ上の書き込みデータに基づいてモード設定信号ＭＤ２，ＭＤ３を発生させる。このうち、モード設定信号ＭＤ２はスタンバイモード２に設定するときに“Ｈ”レベルとなる信号であって、リフレッシュ制御回路２０４に供給される。一方、モード設定信号ＭＤ３はスタンバイモード２又はスタンバイモード３に設定するときに“Ｈ”レベルとなる信号であって、ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７に供給される。なお、モード設定信号ＭＤ２及びＭＤ３が何れも“Ｌ”レベルであるときがスタンバイモード１である。
【０１８３】
ここで、図１８はスタンバイモード制御回路２０１の詳細構成を示した回路図である。同図において、データＷＲＢ０〜ＷＲＢ３，ＷＲＢ４〜ＷＲＢ７は半導体記憶装置の外部からバスＷＲＢ上に供給される書き込みデータのビット０〜３，４〜７である。そして、アンド（ＡＮＤ）ゲート２２１，ノアゲート２２２及びアンドゲート２２３から成る回路は、書き込みデータが“Ｆ０”ｈであるときにだけ“Ｈ”レベルを出力する。同様にして、ノアゲート２２４，アンドゲート２２５及びアンドゲート２２６から成る回路は、書き込みデータが“０Ｆ”ｈであるときにだけ“Ｈ”レベルを出力する。また、オアゲート２２７はアンドゲート２３３，２２６の出力の論理和をとることにより、書き込みデータとして“Ｆ０”ｈ又は“０Ｆ”ｈの何れかが入力されたときに“Ｈ”レベルを出力する。
【０１８４】
次に、アドレスＸ０Ｂ〜Ｙ７Ｂは内部アドレスL_ADDを構成する各ビットを反転させたアドレス値である。例えば、アドレスＸ０Ｂはロウアドレスのビット０を反転した値であり、アドレスＹ７Ｂはカラムアドレスのビット７を反転した値である。したがって、アンドゲート２２８は内部アドレスL_ADDの各ビットが全て“０”Ｂ（つまり“０”番地）を検出したときにのみ“Ｈ”レベルを出力する。そして、アンドゲート２２９は“０”番地に対してデータ“Ｆ０”ｈ又は“０Ｆ”ｈを書き込む場合にのみ、書き込みイネーブル信号／ＷＥをクロックとしてそのまま出力する。また、アンドゲート２３０は“０”番地へデータ“０Ｆ”ｈを書き込む場合にのみ書き込みイネーブル信号／ＷＥをそのままクロックとして出力する。
【０１８５】
次に、インバータ２３１〜２３６及びアンドゲート２３７から成る回路は、チップセレクト信号／ＣＳの立ち下がりエッジを捕らえて信号ＣＥＯＳにワンショットパルスを発生させる。次に、ラッチ２３８はアンドゲート２２９の出力が立ち上がってＣ端子にクロックが入力されたときに、Ｄ端子に供給された電源電位に対応する“Ｈ”レベルをモード設定信号ＭＤ２としてＱ端子から出力する。また、ラッチ２３８はＲ端子に供給される信号ＣＥＯＳにワンショットパルスが発生したときに、自身をリセットしてモード設定信号ＭＤ２に“Ｌ”レベルを出力する。ラッチ２３９も同様の構成であって、アンドゲート２３０の出力が立ち上がったときにモード設定信号ＭＤ３へ“Ｈ”レベルを出力し、信号ＣＥＯＳにワンショットパルスが発生したときにモード設定信号ＭＤ３へ“Ｌ”レベルを出力する。
【０１８６】
以上のように、スタンバイモード２に設定する場合は、書き込みイネーブル信号／ＷＥの立ち上がりに同期してアンドゲート２２９の出力が立ち上がってＤタイプのラッチ２３８がセットされ、モード設定信号ＭＤ２が“Ｈ”レベルとなる。また、スタンバイモード３に設定する場合には、書き込みイネーブル信号／ＷＥの立ち上がりに同期してアンドゲート２２９，２３０の出力が何れも立ち上がってラッチ２３８，２３９がともにセットされ、モード設定信号ＭＤ２及びモード設定信号ＭＤ３がともに“Ｈ”レベルとなる。
【０１８７】
次に、図１７に示したリフレッシュ制御回路２０４は、パワーダウン制御信号PowerDownの代わりにチップセレクト信号／ＣＳ及びモード設定信号ＭＤ２を用いて、リフレッシュアドレスR_ADD，リフレッシュ制御信号ＲＥＦＡ及びＲＥＦＢを発生させる。ここで、図１９はリフレッシュ制御回路２０４の詳細構成を示した回路図である。図中、Ｐチャネルのトランジスタ２４０はゲート端子，ソース端子，ドレイン端子がそれぞれアンドゲート２４１の出力，電源電位，リフレッシュ制御回路４の電源供給ピンに接続されている。このため、アンドゲート２４１の出力が“Ｌ”レベルであればトランジスタ２４０がオンしてリフレッシュ制御回路４に電源を供給し、同出力が“Ｈ”レベルであればトランジスタ２４０がカットオフして電源供給を停止させる。
【０１８８】
アンドゲート２４１は半導体記憶装置が非選択状態（チップセレクト信号／ＣＳが“Ｈ”レベル），かつ，スタンバイモード２又はスタンバイモード３（モード設定信号ＭＤ２が“Ｈ”レベル）のときに、トランジスタ２４０をカットオフさせる。次に、インバータ２４２はモード設定信号ＭＤ２の反転信号を生成するものであって、スタンバイモード１のときにその出力が“Ｈ”レベルとなる。アンドゲート２４３は、スタンバイモード１ではリフレッシュ制御回路４が発生させるリフレッシュアドレスR_ADDをそのまま出力する一方、スタンバイモード２又はスタンバイモード３では同アドレスを“０”に固定させる。
【０１８９】
アンドゲート２４４はスタンバイモード１ではリフレッシュ制御回路４が発生させるリフレッシュ制御信号ＲＥＦＡをそのまま出力する一方、スタンバイモード２又はスタンバイモード３では同信号を“Ｌ”レベルに固定する。また、インバータ２４５はインバータ２４２の出力を反転するため、スタンバイモード１のときに“Ｌ”レベルを出力する。オアゲート２４６はスタンバイモード１ではリフレッシュ制御回路４が発生させるリフレッシュ制御信号ＲＥＦＢをそのまま出力する一方、スタンバイモード２又はスタンバイモード３では同信号を“Ｈ”レベルに固定する。
【０１９０】
次に、図２０〜図２２はそれぞれブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７の詳細な構成を示した回路図である。ブースト電源２１５において、Ｐチャネルのトランジスタ２５０，アンドゲート２５１はそれぞれ図１９に示したトランジスタ２４０，アンドゲート２４１と同一の機能を有している。すなわち、半導体記憶装置が非選択状態（チップセレクト信号／ＣＳが“Ｈ”レベル），かつ，スタンバイモード３（モード設定信号ＭＤ３が“Ｈ”レベル）のときに、トランジスタ２５０をカットオフしてブースト電源１５に対する電源供給を停止させ、これ以外の場合にはブースト電源１５に電源を供給する。以上のことは基板電圧発生回路２１６，リファレンス電圧発生回路２１７についても全く同じであって、これらの回路を構成するトランジスタ２５２，２５４はブースト電源２１５内のトランジスタ２５０に対応し、アンドゲート２５３，２５５はブースト電源２１５内のアンドゲート２５１に対応している。
【０１９１】
次に、上記構成による半導体記憶装置におけるスタンバイモード切り換え時の動作は以下のようになる。
【０１９２】
▲１▼ スタンバイモード１
半導体記憶装置をスタンバイモード１に設定するにはチップセレクト信号／ＣＳを立ち下げれば良い。そうすることで、スタンバイモード制御回路２０１はチップセレクト信号／ＣＳの立ち下がりエッジからワンショットパルスを発生させてラッチ２３８，ラッチ２３９をリセットし、モード設定信号ＭＤ２，ＭＤ３を何れも“Ｌ”レベルとする。
【０１９３】
これにより、リフレッシュ制御回路２０４ではトランジスタ２４０がオンして内部のリフレッシュ制御回路４へ電源が供給されるとともに、リフレッシュ制御回路４が生成するリフレッシュアドレスR_ADD，リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢがそのまま出力されるようになる。また、ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７でもそれぞれ内部のブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７に電源が供給される。以上の動作が行われることで第１実施形態や第２実施形態で説明したような動作が可能となる。
【０１９４】
▲２▼ スタンバイモード２
スタンバイモード２へ設定するには上述したように“０”番地へ“Ｆ０”ｈのデータを書き込めば良い。これにより、スタンバイモード制御回路２０１は書き込みイネーブル信号／ＷＥの立ち上がりエッジからモード設定信号ＭＤ２を“Ｈ”レベルにする。この時点で半導体記憶装置が選択されていないか、あるいは、その後に選択されなくなるとチップセレクト信号／ＣＳが“Ｈ”レベルとなるため、リフレッシュ制御回路２０４は内部のリフレッシュ制御回路４に対する電源供給を停止させる。
【０１９５】
また、リフレッシュ制御回路４に対する電源供給がなくなったことでその出力が不定となることから、リフレッシュ制御回路２０４はリフレッシュアドレスR_ADDを“０”に固定させるとともに、リフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢのレベルをそれぞれ“Ｌ”レベル，“Ｈ”レベルに固定させる。またこの時点ではチップセレクト信号／ＣＳが“Ｈ”レベルであるため、ＡＴＤ回路３は内部アドレスL_ADDi（図２参照）が変化してもアドレス変化検出信号ＡＴＤにワンショットパルスを発生させずに“Ｌ”レベルのままとする。
【０１９６】
このため、ロウ制御回路１３はロウイネーブル信号ＲＥ，センスアンプイネーブル信号ＳＥ，プリチャージイネーブル信号ＰＥ，制御信号ＣＣを何れも“Ｌ”レベルに固定させる。したがって、カラムイネーブル信号ＣＥ，ラッチ制御信号ＬＣも“Ｌ”レベルのままとなる。一方、リフレッシュ制御信号ＲＥＦＢが“Ｈ”レベルに固定され，なおかつ，アドレス変化検出信号ＡＴＤが“Ｌ”レベルに固定されることから、マルチプレクサ５は内部アドレスL_ADD側を選択し続けるようになる。
【０１９７】
以上のようにして、リフレッシュ動作が中断されて消費電流が削減される。なお、このときモード設定信号ＭＤ３は“Ｌ”レベルのままであるため、ブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７（図２０〜図２２を参照）には電源が供給され続ける。
【０１９８】
▲３▼ スタンバイモード３
スタンバイモード３へ設定するには上述したように“０”番地へ“０Ｆ”ｈのデータを書き込めば良い。これにより、スタンバイモード制御回路２０１は書き込みイネーブル信号／ＷＥの立ち上がりエッジからモード設定信号ＭＤ２及びモード設定信号ＭＤ３をともに“Ｈ”レベルとする。このため、チップセレクト信号／ＣＳが“Ｈ”レベルになった時点で、スタンバイモード２のときと同様にリフレッシュ制御回路２０４は内部のリフレッシュ制御回路４に対する電源供給を停止させる。これと同時に、ブースト電源２１５，基板電圧発生回路２１６，リファレンス電圧発生回路２１７はそれぞれ内部のブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７に対する電源供給を停止させる。これによって、スタンバイモード２と同様にリフレッシュ制御が中断されるのに加えて、電源系制御回路の電流もカットされてさらに消費電流が低減する。
【０１９９】
以上のように、本実施形態では第１実施形態で説明したパワーダウン制御信号PowerDownのような信号を半導体記憶装置外部から与える必要がないため、その分だけピン数を削減することができる。
なお、上述した説明では第１実施形態をもとに第４実施形態を説明したが、同様のことをそのまま第２実施形態や第３実施形態に適用しても良い。
【０２００】
〔第５実施形態〕
上述した各実施形態では、３種類あるスタンバイモード中から選択された何れかのスタンバイモードに従って、半導体記憶装置内部のメモリセルアレイ全体のリフレッシュ動作を制御するようにしている。このため、例えば図１に示したメモリセルアレイ６が複数の領域（以下、「メモリセルエリア」という）に分割されているような場合であっても、スタンバイ状態におけるセルフリフレッシュ動作は、全てのメモリセルエリアに対して同一のスタンバイモードで共通に制御することとなる。
【０２０１】
ところが、半導体記憶装置が適用されるアプリケーションによっては、あるメモリセルエリア（メモリ空間）についてはスタンバイ状態でデータを保持する必要があるものの、一時的に使用するデータだけが置かれるようなメモリセルエリア（上述したようにバッファとして使用されるメモリセルエリア）ではスタンバイ状態でデータを保持しておく必要がないといったことがある。例えば、携帯電話に代表されるモバイル端末システムを考えた場合、インターネットからダウンロードされるホームページなどの情報はユーザが見ている間だけ一時的に保持しておけば良い性質のものである。
【０２０２】
つまり、いま述べたような用途に使用されるメモリセルエリアに関してはスタンバイ状態でセルフリフレッシュを行う必要がないため、それだけスタンバイ電流を削減することができる。そのためには、セルフリフレッシュしてデータを保持するか否かをメモリセルエリア毎に指定することが可能となれば、ユーザのニーズやアプリケーションに応じてスタンバイ電流を効率的に制御できるようになり、例えばモバイル端末システムに合わせたメモリセルエリアの割り当てを行うことで、スタンバイ電流を最低限の消費量にとどめることも可能となる。
【０２０３】
こうした背景から本実施形態では、メモリセルアレイが複数のメモリセルエリアで構成されている場合に、各メモリセルエリアに対して個別にスタンバイモードを設定可能としたものである。図２３は本実施形態による半導体記憶装置の要部の構成を示したブロック図であって、図１の構成に基づいて本実施形態を実現したものである。ただし、図示の都合から図２３ではメモリセルエリア周りの回路だけを図示してあり、図１に示されているアドレスバッファ１，ラッチ２，ＡＴＤ回路３，リフレッシュ制御回路４，マルチプレクサ５，Ｒ／Ｗ制御回路１１，ラッチ制御回路１２およびこれらに関連する各信号を省略してあるが、これらについては何れも図１と同様である。
【０２０４】
図２３では、図１に示したメモリセルアレイ６を２つのメモリセルエリア６_１，６_２に分割した場合について例示してあるが、当然ながらメモリセルエリアの数は幾つであっても良い。ここで、以下の説明では、メモリセルエリア及びこのメモリセルエリアに対応してメモリセルエリア毎に設けられた周辺回路を含めて「メモリプレート」と呼ぶことにする。例えば図２３に示した構成例では、メモリセルエリア６_１とその周辺回路であるロウデコーダ７_１，カラムデコーダ８_１，センスアンプ・リセット回路９_１，ブースト電源１５_１，基板電圧発生回路１６_１，リファレンス電圧発生回路１７_１を１つのメモリプレートと定義する。
【０２０５】
もっとも、後述するようにロウ制御回路３１３はメモリセルエリア毎に制御信号を生成している。したがって例えば、ロウイネーブル信号ＲＥ１，センスアンプイネーブル信号ＳＥ１，プリチャージイネーブル信号ＰＥ１を生成するためのロウ制御回路３１３内の回路部分をメモリセルエリア６_１に対応した周辺回路に含めても良い。また以下の説明では、セルフリフレッシュ動作に必要となるブースト電源１５_１，基板電圧発生回路１６_１及びリファレンス電圧発生回路１７_１を総称して「第１の電源回路」と呼び、ブースト電源１５_２，基板電圧発生回路１６_２及びリファレンス電圧発生回路１７_２を総称して「第２の電源回路」と呼ぶ。
【０２０６】
次に、ロウデコーダ７_１，カラムデコーダ８_１，センスアンプ・リセット回路９_１，ブースト電源１５_１，基板電圧発生回路１６_１，リファレンス電圧発生回路１７_１はメモリセルエリア６_１に対応したものであって、個々の符号から添字“1”を除いた図１の構成要素と同様の構成である。例えば、ロウデコーダ７_１は図１に示したロウデコーダ７と同じである。またこれら各構成要素の添字“_１”を添え字“_２”に代えたものはメモリセルエリア６_２に対応して設けられた構成要素である。
【０２０７】
次に、Ｉ／Ｏバッファ１０は図１に示したものと同じであるが、本実施形態ではバスＷＲＢを通じてセンスアンプ・リセット回路９_１，９_２の双方に接続されている。次に、カラム制御回路１４は図１に示したものと同じであるが、本実施形態ではカラムイネーブル信号ＣＥをカラムデコーダ８_１及びカラムデコーダ８_２の双方に供給している。
【０２０８】
次に、PowerDown制御回路３０１はスタンバイ状態において制御信号ＰＤ１，ＰＤ２を生成してそれぞれ第１の電源回路，第２の電源回路に供給することで、これら電源回路のパワーカット動作を個別に制御する。本実施形態では、制御信号ＰＤ１，ＰＤ２を“Ｈ”レベルにしたときに各電源回路が電源供給を行い、同信号を“Ｌ”レベルにしたときに各電源回路が電源供給をカットするものとする。なお、スタンバイ状態でない通常動作の場合、PowerDown制御回路３０１は制御信号ＰＤ１，ＰＤ２を何れも“Ｈ”レベルとする。
【０２０９】
ここで、本実施形態では説明を簡単にするために、メモリセルのセルフリフレッシュを行うスタンバイモード（「リフレッシュ有」），メモリセルのセルフリフレッシュを行わないスタンバイモード（「リフレッシュ無」）という２種類のモードを設けた場合について説明するが、上述した各実施形態のように３種類のスタンバイモードを設けた場合も同様である。また、本実施形態ではスタンバイ状態における制御信号ＰＤ１，ＰＤ２のレベルが固定化されている場合を想定している。なお、これら制御信号のレベルを外部からプログラム可能とする構成については第６実施形態で説明するが、本実施形態でも制御信号のレベルをプログラム可能に構成しても良い。
【０２１０】
次に、ロウ制御回路３１３は図１に示したロウ制御回路１３とほぼ同様の構成である。ただし、本実施形態ではメモリプレートを２つ設けているため、ロウ制御回路３１３は各メモリプレートに対応した２系統の制御信号を発生させる。すなわち、ロウ制御回路３１３はロウイネーブル信号ＲＥ１，ＲＥ２をそれぞれロウデコーダ７_１，７_２に供給し、センスアンプイネーブル信号ＳＥ１及びプリチャージイネーブル信号ＰＥ１をセンスアンプ・リセット回路９_１に供給し、センスアンプイネーブル信号ＳＥ２及びプリチャージイネーブル信号ＰＥ２をセンスアンプ・リセット回路９_２に供給している。またロウ制御回路３１３は、制御信号ＰＤ１，ＰＤ２のレベルに連動して上記２系統の制御信号を発生させるかどうかを制御している。例えば、PowerDown制御回路３０１がスタンバイ状態で制御信号ＰＤ２に“Ｌ”レベルを出力する場合、ロウ制御回路３１３はメモリセルエリア６_２側に供給すべき制御信号をスタンバイ状態では発生させない。
【０２１１】
次に、上記構成による半導体記憶装置のスタンバイ動作について説明する。まず、メモリセルエリア６_１，６_２の双方を「リフレッシュ有」で使用する場合、PowerDown制御回路３０１はスタンバイ状態となった時点で制御信号ＰＤ１，ＰＤ２をともに“Ｈ”レベルにして、スタンバイ状態でないときと同様に第１の電源回路及び第２の電源回路の双方に電圧の供給を行わせる。これと連動して、ロウ制御回路３１３はロウイネーブル信号ＲＥ１及びＲＥ２，センスアンプイネーブル信号ＳＥ１及びＳＥ２，プリチャージイネーブル信号ＰＥ１及びＰＥ２を順次生成してゆく。このため、ロウデコーダ７_１，７_２がそれぞれメモリセルエリア６_１，６_２上のワード線を活性化させ、センスアンプ・リセット回路回路９_１，９_２がそれぞれセンスアンプを選択してセルフリフレッシュを行う。
【０２１２】
次に、メモリセルエリア６_１，６_２の双方を「リフレッシュ無」で使用する場合、PowerDown制御回路３０１はスタンバイ状態において制御信号ＰＤ１，ＰＤ２をともに“Ｌ”レベルにする。このため、第１の電源回路及び第２の電源回路は電圧の供給を停止するようになる。またロウ制御回路３１３は、スタンバイ状態ではロウイネーブル信号ＲＥ１及びＲＥ２，センスアンプイネーブル信号ＳＥ１及びＳＥ２，プリチャージイネーブル信号ＰＥ１及びＰＥ２を発生させない。したがって、この場合にはセルフリフレッシュが全く行われなくなる。
【０２１３】
次に、メモリセルエリア６_１を「リフレッシュ有」，メモリセルエリア６_２を「リフレッシュ無」で使用する場合、PowerDown制御回路３０１はスタンバイ状態において制御信号ＰＤ１，ＰＤ２にそれぞれ“Ｈ”レベル，“Ｌ”レベルを出力する。また、ロウ制御回路３１３は、スタンバイ状態でロウイネーブル信号ＲＥ１，センスアンプイネーブル信号ＳＥ１，プリチャージイネーブル信号ＰＥ１を発生させ、ロウイネーブル信号ＲＥ２，センスアンプイネーブル信号ＳＥ２，プリチャージイネーブル信号ＰＥ２を発生させない。こうして、第１の電源回路だけが電圧を供給するようになって、メモリセルエリア６_１についてだけセルフリフレッシュが行われるようになる。
【０２１４】
次いで、メモリセルエリア６_１を「リフレッシュ無」，メモリセルエリア６_２を「リフレッシュ有」で使用する場合はいま述べたのと正反対となる。すなわち、PowerDown制御回路３０１はスタンバイ状態において制御信号ＰＤ１，ＰＤ２をそれぞれ“Ｌ”レベル，“Ｈ”レベルに設定する。また、ロウ制御回路３１３は、スタンバイ状態でロウイネーブル信号ＲＥ２，センスアンプイネーブル信号ＳＥ２，プリチャージイネーブル信号ＰＥ２だけを発生させる。このため、第２の電源回路だけが電圧を供給するようになって、メモリセルエリア６_２についてだけセルフリフレッシュが行われるようになる。
【０２１５】
本実施形態では、両方のメモリセルエリアを「リフレッシュ有」とした場合に１００μＡ程度のスタンバイ電流が発生する。一方、何れか一方のメモリセルエリアだけを「リフレッシュ有」とした場合には、スタンバイ電流を約１／２の５０μＡに半減することができる。他方、両方のメモリセルエリアを「リフレッシュ無」とした場合にはスタンバイ電流を完全にゼロにすることができる。
【０２１６】
なお、上述した説明では第１実施形態をもとに本実施形態を説明したが、同様のことを第２実施形態や第３実施形態に適用しても良い。また、図２３ではメモリセルエリア６_１，６_２が同じ容量であるかのように描いてあるが、これらメモリセルエリアが異なる容量であっても良い。さらに、上述した説明では２種類のスタンバイモードの場合について説明したが、上述した第１〜第３実施形態のように３種類のスタンバイモードの場合に適用しても良い。
【０２１７】
〔第６実施形態〕
図２４は本実施形態による半導体記憶装置の要部の構成を示したブロック図であって、図１の構成に基づいて本実施形態を実現したものである。本実施形態も第５実施形態と同様にメモリセルアレイ６が複数のメモリセルエリアに分割されており、個々のメモリセルエリア（メモリプレート）に対してスタンバイモードを別々に設定可能としたものである。
【０２１８】
ただし、本実施形態ではメモリセルエリアの数が多い半導体記憶装置を念頭に置いているため、図２３とは違ってメモリセルエリアの数を一般化してｎ個（ｎ：２以上の自然数）としてある。このため、図１に示したメモリセルアレイ６が図２４ではメモリセルエリア６_１〜６_ｎに分割されている。また図２４では、個々のメモリセルエリアに対応して、ロウデコーダ７_１〜７_ｎ，カラムデコーダ８_１〜８_ｎ，センスアンプ・リセット回路９_１〜９_ｎが設けられている。
【０２１９】
次に、電源回路３５０はメモリセルエリア６_１〜６_ｎに共通する電源回路であって、図２３に示したブースト電源１５，基板電圧発生回路１６，リファレンス電圧発生回路１７を統合するとともに、ｎ個のメモリセルエリア全てに対して同時に電源供給を行えるように、図１に示した構成よりも供給能力を強化してある。なお、本実施形態では電源回路をメモリセルエリア間で共通化しているため、メモリプレートは例えばメモリセルエリア６_１とその周辺回路であるロウデコーダ７_１，カラムデコーダ８_１，センスアンプ・リセット回路９_１で構成される。
【０２２０】
次に、PowerDown制御回路３５１は図２３に示したPowerDown制御回路３０１と同様の回路であって、ｎ個のメモリセルエリアに対応するように制御信号ＰＤ１〜ＰＤｎを生成する。次に、スイッチ素子３５２_１〜３５２_ｎはそれぞれ制御信号ＰＤ１〜ＰＤｎに応じてメモリセルエリア６_１〜６_ｎに対応した各メモリプレートへの電源供給を制御している。例えば、スイッチ素子３５２_１は、制御信号ＰＤ１が“Ｈ”レベルのときにオンとなって電源回路３５０からメモリセルエリア６_１に対応するメモリプレートへ電源を供給するほか、同信号が“Ｌ”レベルのときにオフとなって同メモリプレートに対する電源供給を停止させる。なお、スイッチ素子３５２_２〜３５２_ｎもスイッチ素子３５２_１と同様である。
【０２２１】
次に、ロウ制御回路３５３は図２３に示したロウ制御回路３１３と同様の回路であって、ロウイネーブル信号ＲＥ１〜ＲＥｎ，センスアンプイネーブル信号ＳＥ１〜ＳＥｎ，プリチャージイネーブル信号ＰＥ１〜ＰＥｎを生成し、これら制御信号を対応するメモリプレートに供給している。次に、プログラム回路３５４はユーザのニーズやアプリケーションに合わせて、個々のメモリセルエリアを「リフレッシュ有」又は「リフレッシュ無」の何れに設定するかを任意にプログラムすることができる。そしてプログラム回路３５４は、メモリセルエリア毎にプログラムされた「リフレッシュ有」又は「リフレッシュ無」を表すデータをPowerDown制御回路３５１及びロウ制御回路３５３に送出する。
【０２２２】
ここで、半導体記憶装置外部からプログラム回路３５４へプログラミングするための実現手法としては、以下に述べる２つの手法が具体例として考えられる。まず第１の実現手法として、プログラム回路３５４内部にメモリプレート対応にヒューズを設けておくことが考えられる。この場合、個々のヒューズを切断するか否かによって、スタンバイ状態における制御信号ＰＤ１〜ＰＤｎのレベルを個別に設定できるようになる。
【０２２３】
次に、第２の実現手法として外部から供給されるアドレスを利用した手法が考えられる。すなわち、メモリセルエリア６_１〜６_ｎはそれぞれ異なるメモリ空間に割り当てられているため、外部からアドレスAddress（図１を参照）を与えたときにこのアドレスに対応したメモリセルエリアは一意に定まる。例えばｎ＝４とすると、アドレスAddressの上位２ビットの値が“００”Ｂ〜“１１”Ｂの場合にそれぞれメモリセルエリア６_１〜６_４がアクセスされる。したがって、プログラムすべきメモリセルエリアをアドレスAddressによって特定することができるようになる。
【０２２４】
以上のことを実現するには、第４実施形態（図１７および図１８を参照）に準じた構成とすれば良い。まず、外部から設定されるスタンバイモードを保持しておくためのレジスタをメモリプレート毎にプログラム回路３５４内へ設けておく。また、アドレスAddress，チップセレクト信号／ＣＳ，書き込みイネーブル信号／ＷＥ，バスＷＲＢをプログラム回路３５４に入力する。
【０２２５】
そしてスタンバイモードの設定にあたっては、設定すべきメモリプレートをアドレスAddressの上位２ビットで指定するとともに、これ以外の下位ビットを特定の値（例えば、第４実施形態に準じて下位ビットがすべて“０”Ｂ）に設定しておく。また、設定すべきスタンバイモードを表すデータをバスＷＲＢ上に載せておく。この状態で書き込みイネーブル信号／ＷＥを立ち下げると、プログラム回路３５４はアドレスAddressの上位２ビットで指定されたメモリプレートに設定すべきスタンバイモードのデータをバスＷＲＢから取り込んで、当該メモリプレートに対応したレジスタへセットする。
【０２２６】
次に、上記構成による半導体記憶装置のスタンバイ動作について説明する。いま例えばメモリセルエリア６_１だけを「リフレッシュ有」としてこれ以外のメモリセルエリアを全て「リフレッシュ無」に設定する。そしてこの設定を上述した２つの実現手法の何れかを用いてプログラム回路３５４へプログラミングしておく。これにより、メモリプレート毎のスタンバイモードの設定がPowerDown制御回路３５１及びロウ制御回路３５３に通知される。
【０２２７】
上述したように、通常動作が行われる間は制御信号ＰＤ１〜ＰＤｎが全て“Ｈ”レベルとなっている。これに対してスタンバイ状態になると、PowerDown制御回路３５１は制御信号ＰＤ１を“Ｈ”レベルのままとする一方で、これ以外の制御信号ＰＤ２〜ＰＤｎを全て“Ｌ”レベルとする。これにより、スイッチ素子３５２1はオンのままとなるのに対し、スイッチ素子３５２_２〜３５２_ｎが全てオフとなる。このため、メモリセルエリア６_１に対応したメモリプレートには電源回路３５０から電源が供給され続けるが、メモリセルエリア６_２〜６_ｎに対応したメモリプレートには電源が供給されなくなる。
【０２２８】
一方、ロウ制御回路３５３はロウイネーブル信号ＲＥ１，センスアンプイネーブル信号ＳＥ１，プリチャージイネーブル信号ＰＥ１を生成することで、電源が供給され続けているメモリセルエリア６_１をセルフリフレッシュする。また、電源が供給されなくなったメモリセルエリア６_２〜６_ｎに対応したメモリプレートについて、ロウ制御回路３５３はロウイネーブル信号，センスアンプイネーブル信号，プリチャージイネーブル信号を発生させないようにする。こうしてスタンバイ状態においてメモリセルエリア６_１だけをセルフリフレッシュするように制御することで、スタンバイ電流を“１／ｎ”に低減させることができる。
【０２２９】
以上のように、本実施形態によれば第５実施形態と同様の利点が得られるほか、ユーザのニーズやアプリケーションに応じて外部からスタンバイモードを任意に設定することができる。このほか、本実施形態では電源回路３５０をメモリプレート間で共通化しているため、メモリプレートの数が増えても電源回路を増やさずに済み、第５実施形態に比べてより小規模な構成とすることができる。
【０２３０】
なお、上述した説明では第１実施形態の構成をもとに本実施形態を説明したが、同様のことを第２実施形態〜第４実施形態に適用しても良い。また、図２４ではメモリセルエリア６_１〜６_ｎが同じ容量であるかのように描いてあるが、これらメモリセルエリアが異なる容量であっても良い。さらに、上述した説明では２種類のスタンバイモードの場合について説明したが、第１〜第３実施形態のように３種類のスタンバイモードの場合に適用しても良い。
【０２３１】
また、上述した各実施形態（第１実施形態〜第６実施形態）で説明したスタンバイモードの制御は従来の疑似ＳＲＡＭや汎用ＤＲＡＭなどの既存の半導体記憶装置に適用しても良いのであって、各実施形態で取り上げた汎用ＳＲＡＭ仕様の疑似ＳＲＡＭに限定されるものではない。
【０２３２】
〔第７実施形態〕
上述した第１実施形態〜第６実施形態では、メモリセルアレイ６，メモリセルエリア６_１，６_２，６_ｎなどのリフレッシュ動作を全て半導体記憶装置の内部で制御していた。一方、本実施形態では上記各実施形態と同様に半導体記憶装置内部でリフレッシュ動作の制御を行うのに加えて、半導体記憶装置外部からもリフレッシュ動作を制御可能な構成としている。こうした構成を採用することによって、リフレッシュ動作時に不具合の生じるチップを出荷前のテストで選別することが可能となる。
【０２３３】
そこでまず、この不具合の具体的内容及びかかる不具合が生じる理由について説明する。上述した各実施形態のうちの例えば第１実施形態では、リフレッシュ制御回路４（図１参照）が生成するリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢに基づいてリフレッシュの開始タイミングを制御している。例えば図７に示したタイミングでは、リフレッシュ制御信号ＲＥＦＡを“Ｈ”レベル（時刻ｔ５３）にしてから所定時間が経過した時点（時刻ｔ５４）でリフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを発生させてセルフリフレッシュを起動させている。そして、これらリフレッシュ制御信号がリフレッシュ制御回路４内のリフレッシュタイマの出力信号に基づいて生成されることは先述した通りである。
【０２３４】
ここで、リフレッシュタイマがその出力信号を生成するには、半導体記憶装置内部に設けられているリングオシレータ（図示省略）の出力を分周して作るのが一般的である。このため、こうした構成とした場合にはリフレッシュ制御信号のタイミングがリングオシレータの周期に依存することになる。ところが、リングオシレータの周期は電源電圧，外部の温度，製造プロセス等の要因によって変わりうるものであり、特に外部の温度は半導体記憶装置が置かれる環境に応じて時々刻々変化する。こうしたことから、セルフリフレッシュがリフレッシュ制御信号に応じていつ開始されるのかを事前に予測することは事実上不可能である。換言すれば、半導体記憶装置外部から見て半導体記憶装置の内部におけるセルフリフレッシュは非同期的に始まることになる。
【０２３５】
その一方で、上述したようにアドレスAddressが変化（チップセレクト信号／ＣＳの有効化も含む；以下同じ）するタイミングは半導体記憶装置から見ると非同期的であって、そのタイミングを予め知ることはできない。このように双方のタイミングが互いに非同期的であるため、半導体記憶装置を普通にテストしただけで、セルフリフレッシュの開始タイミングとアドレスAddressの変化タイミングが特定の時間関係にあるときにだけ発生する不具合を発見するのは極めて困難である。
【０２３６】
そして、こうしたタイミングに依存する不具合としては次のようなものが考えられる。上述したように、アドレスAddressが変化することでアドレス変化検出信号ＡＴＤにワンショットパルスが生成されるが、半導体記憶装置内部ではワンショットパルスを生成することなどがノイズ源となる場合がある。すなわち、セルフリフレッシュの開始タイミングとアドレスAddressの変化タイミングが重なった場合に、ワンショットパルスの生成に起因して電源電圧が過渡的に降下することがある。そうすると、セルフリフレッシュの開始によってリフレッシュ制御信号ＲＥＦＢから生成されたロウイネーブル信号ＲＥのパルス（例えば図７の時刻ｔ５５を参照）が途中で一時的に落ち込んでしまうことになる（つまりハザードの発生）。
【０２３７】
ロウイネーブル信号ＲＥのレベルが落ち込むとワード線が非活性化されてしまうために、必要とされるリフレッシュ時間が十分確保されなくなってリフレッシュが中途半端になってしまう。こうしたリフレッシュ時間不足は、以下に述べるようにメモリセルを誤ったデータでリフレッシュしてしまうという不具合を引き起こす。すなわち、ＤＲＡＭメモリセルのリフレッシュ（読み出しも同様）を行うためには、例えば図２５に示したようにビット線対を構成する相補のビット線（図中の符号ＢＬ及び符号／ＢＬ）の電位を何れも１／２Ｖｃｃにプリチャージしておき、その後にワード線を活性化させて当該ワード線に接続されたメモリセルが保持している電荷をビット線ＢＬ上に読み出す。
【０２３８】
こうした動作によって図中の時刻ｔ２２０からビット線ＢＬ，／ＢＬ間に微小電位差が生じるので、この微小電位差をセンスアンプで“０”／“１”の論理レベルに相当する電位差（例えば接地電位／電源電位Ｖｃｃ）まで増幅する。この増幅された電位差はメモリセルに対する再書き込み（リフレッシュ）のための電位差として用いられる。したがって、リフレッシュ時間不足になってしまうと微小電位差が十分に増幅されないままの電位差（例えば時刻ｔ２２０〜ｔ２２２辺りまでの電位差）でメモリセルに再書き込みが行われてしまう。このため、メモリセルのデータが本来“１”であったはずであるにも拘わらず、“０”のデータを再書き込みしてしまう可能性がある。
【０２３９】
また、いま述べたような不具合以外にも、ワンショットパルスの生成によって生じるノイズは次のような不具合を引き起こす可能性がある。すなわち、ワード線が活性化されてからセンスアンプが動作を開始するまでには所定時間（例えば図２５に示した時刻ｔ２２０〜ｔ２２１の期間）をおく必要がある。この所定時間内でワンショットパルスに起因したノイズがビット線対上に載ると、微小電位差がノイズの影響によって変化してしまって、ビット線ＢＬ，／ＢＬ間の電位の大小関係が反転することが考えられる。そうなると、センスアンプが増幅動作を行ってもメモリセルに記憶されていた正しいデータで当該メモリセルをリフレッシュすることができなくなる。
【０２４０】
以上のような不具合があるチップをそのまま出荷するわけにはゆかないので、こうしたチップを選別して、セルフリフレッシュの開始タイミングとアドレス変化のタイミングがどのような時間関係にあっても不具合が生じないことを保証する必要がある。なお、根本的な解決策はノイズ源を無くすことであって、それには電源を強化したり電源系統を複数に分割したりといった対策が有効であると考えられる。しかし、そうした対策を施してもノイズが完全に除去されるとは限らないことから、本当に不具合が解消されているかどうかを検証しておくことは当然必要となってくる。
【０２４１】
そこで本実施形態では、半導体記憶装置外部（具体例としてはテスタ装置）からの指示に従って、セルフリフレッシュの開始のタイミングとアドレスAddressの変化タイミングとの間の時間関係を変えてやって上記不具合の有無を検証するようにしている。ちなみに、汎用ＤＲＡＭの中にはセルフリフレッシュを実施しているものもあるが、汎用ＤＲＡＭではアドレス変化に対応してワンショットパルス信号を生成する構成を採用していないため、上述したような不具合が生じることはない。その意味において、かかる不具合を検証するという課題は、本発明のようにＤＲＡＭメモリセルを用いたＳＲＡＭ仕様の半導体記憶装置に独特のものである。
【０２４２】
以下では、本発明の技術思想を第１実施形態の構成へ適用する場合を例に挙げて具体的な構成を説明してゆく。図２６は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１に示したものと同じ信号名および構成要素については同一の符号を付してある。そこで図１との相違点について説明すると、本実施形態では図１の構成に対してマルチプレクサ２６１，ノアゲート２６２及びインバータ２６３を追加するとともに、テスタ装置から供給されるテストモード信号ＭＯＤＥ及びリフレッシュ制御信号ＥＸＲＥＦＢを入力信号として追加している。また、図１に示したリフレッシュ制御回路４に対してテストモード信号ＭＯＤＥ及びリフレッシュ制御信号ＥＸＲＥＦＢをさらに供給するようにして、これら信号に基づく機能追加（詳細は後述）を行ったものをリフレッシュ制御回路３０４としている。
【０２４３】
ここで、テストモード信号ＭＯＤＥは半導体記憶装置を通常の動作モードからテストモードに移行させるためのテストモードエントリ信号であり、リフレッシュ制御信号ＥＸＲＥＦＢは半導体記憶装置外部からリフレッシュを起動するための信号である。また、図１ではリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢをマルチプレクサ５及びロウ制御回路１３に供給していたが、本実施形態ではこれらの代わりにリフレッシュ制御信号ＲＥＦＡ’，ＲＥＦＢ’をマルチプレクサ５及びロウ制御回路１３に供給している。
【０２４４】
次に、マルチプレクサ２６１はテストモード信号ＭＯＤＥが“Ｈ”レベルであれば、リフレッシュ制御信号ＥＸＲＥＦＢを選択してこれをリフレッシュ制御信号ＲＥＦＢ’として出力し、テストモード信号ＭＯＤＥが“Ｌ”レベルであれば、第１実施形態と同様にリフレッシュ制御信号ＲＥＦＢを選択してこれをリフレッシュ制御信号ＲＥＦＢ’として出力する。次に、ノアゲート２６２及びインバータ２６３から成る回路は、テストモード信号ＭＯＤＥが“Ｈ”レベルであれば、リフレッシュ制御信号ＲＥＦＡのレベルに関係なくリフレッシュ制御信号ＲＥＦＡ’を強制的に“Ｌ”レベルにする。一方、テストモード信号ＭＯＤＥが“Ｌ”レベルであれば、第１実施形態と同様にリフレッシュ制御信号ＲＥＦＡをそのままリフレッシュ制御信号ＲＥＦＡ’として出力する。次に、リフレッシュ制御回路３０４は、テストモード信号ＭＯＤＥが“Ｈ”レベルとなっている場合には、リフレッシュ制御信号ＥＸＲＥＦＢの立ち上がりで内部のアドレスカウンタを“１”カウントアップしてリフレッシュアドレスR_ADDを更新する。
【０２４５】
このように、テストモード信号ＭＯＤＥを“Ｈ”レベルにしてテストモードに移行させることで、半導体記憶装置内部で生成されるリフレッシュ要求（アドレス変化検出信号ＡＴＤの立ち上がりをトリガにしたリフレッシュ，および，リフレッシュタイマによるセルフリフレッシュ）が無効化され、外部からのリフレッシュ制御が有効化される。そして、こうした状態で外部からリフレッシュ制御信号ＥＸＲＥＦＢに負のワンショットパルスを供給することで、リフレッシュ制御信号ＲＥＦＢに負のワンショットパルスを与えたときと同様にリフレッシュが起動されるとともに、リフレッシュアドレスR_ADDの更新が行われてゆく。一方、テストモード信号ＭＯＤＥを“Ｌ”レベルに設定すれば、第１実施形態と全く同様にして半導体記憶装置内部で生成されたリフレッシュ要求によるリフレッシュが行われるようになる。
【０２４６】
なお、テストモード信号ＭＯＤＥおよびリフレッシュ制御信号ＥＸＲＥＦＢは何れも出荷前のテストでのみ使用される信号であって、出荷後はテストモード信号ＭＯＤＥを“Ｌ”レベルに固定して使用する。また、リフレッシュ制御信号ＥＸＲＥＦＢについてはテストモード信号ＭＯＤＥを“Ｌ”レベルにすれば半導体記憶装置の動作には影響しなくなるが、“Ｈ”レベル又は“Ｌ”レベルの何れかに固定して使用する。もっとも、次に述べるようにリフレッシュ制御信号ＥＸＲＥＦＢのピンを出力イネーブル信号ＯＥピン等の既存のピンと兼用するのであればこの限りではない。
【０２４７】
テストモード信号ＭＯＤＥ，リフレッシュ制御信号ＥＸＲＥＦＢを入力するためのピンとしては未使用ピン（ＮＣ；No Connection）を割り当てれば良い。大容量のＳＲＡＭではほとんどの場合に未使用ピンがあるため、外部からのリフレッシュ制御のためだけにピンの数を増やす必要が生じることはほとんど無い。また、リフレッシュ制御信号ＥＸＲＥＦＢについては、既にある信号のうちリフレッシュ時に使用されない信号と兼用するようにしても良い。こうした信号の候補としては、上述した出力イネーブル信号ＯＥや、外部との間で入出力すべきバイトを選択するための選択信号ＵＢ（Upper Byte），ＬＢ（Lower Byte）（いずれも図示せず）などが考えられる。ちなみに、図２６ではリフレッシュ制御信号ＲＥＦＡ，ＲＥＦＢを直接マルチプレクサ２６１等に入力しているが、バッファを介在させるようにしても良い。
【０２４８】
次に、上記構成による半導体記憶装置の動作を説明する。ここで、テストモード信号ＭＯＤＥを“Ｌ”レベルに設定したときの動作は第１実施形態の動作と全く同じであるため繰り返さない。したがって、ここではテストモード信号ＭＯＤＥを“Ｈ”レベルにしたときのテストモードにおける動作について詳述することとする。図２７はテスタ装置から半導体記憶装置に供給される信号のタイミングをリフレッシュアドレスR_ADDとともに示したタイミングチャートである。また、図２８はテスタ装置内で実施される半導体記憶装置のテスト手順を示したフローチャートである。
【０２４９】
まず、チップに元々固定的な不良があったりホールド特性の劣悪なメモリセルがあったりすると、リフレッシュ動作のテストを実施する意味がなくなるので、事前にホールド試験を実施しておく（図２８のステップＳ１）。ホールド試験そのものは汎用ＤＲＡＭで実施されているのと同様のテスト手順に従って行えば良い。すなわち、メモリセルアレイ６に対する書き込みを行い、リフレッシュを禁止した状態を所定時間継続した後に読み出しを行ったときに、読み出されたデータが書き込んだデータと一致するように当該所定時間（すなわちリフレッシュサイクル）を調整することで、ホールド時間の最も短いメモリセルに合わせたリフレッシュサイクルの値が決まることになる。その際、本実施形態ではテストモード信号ＭＯＤＥ及びリフレッシュ制御信号ＥＸＲＥＦＢをともに“Ｈ”レベルに設定することで、内部で生成されるリフレッシュ要求および外部からのリフレッシュ要求による双方のリフレッシュ動作が全く行われなくなるため、リフレッシュを禁止した状態を容易に実現することができる。
【０２５０】
次に、テスタ装置はリフレッシュ動作が正しく行われていたかどうかを後で（具体的にはステップＳ１３で）検証するために、メモリセルアレイ６に対して予めテストパターンを書き込んでおく（ステップＳ２）。ここではリフレッシュ動作の正常性を検証するのが目的であることから、全てのビットが“１”（即ち、各メモリセルが高電位を保持している状態に対応したデータ）のテストパターンを用いることになる。
【０２５１】
次に、テスタ装置はテストモード信号ＭＯＤＥを“Ｈ”レベルに遷移させて半導体記憶装置をテストモードに移行させる（ステップＳ３；図２７の時刻ｔ２３０）。なお、テストモード信号ＭＯＤＥを“Ｈ”レベルにしたときにリフレッシュ制御信号ＥＸＲＥＦＢが“Ｌ”レベルであるとリフレッシュがすぐに行われてしまうため、テスタ装置はテストモード信号ＭＯＤＥを“Ｈ”レベルにするのと同時にリフレッシュ制御信号ＥＸＲＥＦＢを“Ｈ”レベルに遷移させる。もっとも、テストモード信号ＭＯＤＥを“Ｈ”レベルにするよりも以前に、リフレッシュ制御信号ＥＸＲＥＦＢを“Ｈ”レベルにしても良い。
【０２５２】
こうした設定によって、半導体記憶装置の内部ではリフレッシュ制御信号ＲＥＦＡ’が“Ｌ”レベルとなるため、アドレス変化検出信号ＡＴＤにワンショットパルスが発生しても半導体記憶装置内部でリフレッシュが起動されることはなくなる。また、マルチプレクサ２６１はリフレッシュ制御信号ＥＸＲＥＦＢを選択するようになるため、リフレッシュ制御回路３０４内のリフレッシュタイマがどのような状態にあっても動作に影響しなくなる。そして、リフレッシュ制御信号ＥＸＲＥＦＢに負のワンショットパルスを与えたときにだけリフレッシュが行われる状態となる。なお、テスタ装置はテストを実施している期間中はこの後もテストモード信号ＭＯＤＥを“Ｈ”レベルのまま維持し続ける。
【０２５３】
次に、テスタ装置は時間Ｔの値を例えば“−１０ｎｓ”に初期化する（ステップＳ４）。ここで言う時間Ｔは、リフレッシュ制御信号ＥＸＲＥＦＢを立ち下げる時点を基準としたときに、アドレスAddressをどのようなタイミングで変化させるかを規定した時間である。この時間Ｔが負の値であれば、リフレッシュ制御信号ＥＸＲＥＦＢを立ち下げるよりも時間“−Ｔ”だけ前の時点でアドレスAddressを変化させることを意味する。一方、時間Ｔが正の値であれば、リフレッシュ制御信号ＥＸＲＥＦＢを立ち下げてから時間Ｔが経過した後にアドレスAddressを変化させることを意味する。本実施形態では時間Ｔを“−１０ｎｓ”〜“＋１０ｎｓ”の範囲内で“１ｎｓ”刻みで可変させることによって、アドレスAddressの変化タイミングとリフレッシュの開始タイミングとの間の時間関係による不具合が発生するかどうかを調べている。
【０２５４】
次に、テスタ装置はリフレッシュ回数Ｒの値を“０”に初期化する（ステップＳ５）。後述するように、本実施形態ではある時間Ｔの値について所定回数分のリフレッシュ（通常、ワード線の本数分に相当する回数のリフレッシュ）を行って、メモリセルアレイ６全体をリフレッシュする。つまり、このリフレッシュ回数Ｒは個々の時間Ｔの値について実施されたリフレッシュの回数を記憶しておくためのカウンタに相当している。なお、本実施形態ではワード線の本数を一例として“５１２”本とする。
【０２５５】
次に、時刻ｔ２３１になるとテスタ装置は、アドレスAddressの値を変化させてアドレス変化検出信号ＡＴＤに正のワンショットパルスを発生させる（ステップＳ６）。ここで、変化前後におけるアドレスAddressはどのような値であっても良く、また、アドレスAddressのどのビットを変化させても良い。しかしながら、ノイズを発生させる目的でアドレスAddressを変化させていることから、アドレスAddressの変化パターンとしては最もノイズがのりやすく且つノイズが大きくなるパターンであることが望ましい。こうしたことから、アドレスAddressの変化パターンとしてはアドレスAddressの全てのビットを同時に反転させるパターンが好ましい。
【０２５６】
次に、テスタ装置はステップＳ４で初期化された時間Ｔ（正確には時間Ｔが負の場合があるので時間Ｔの絶対値）をテスタ装置内部の図示しないタイマに設定（ステップＳ７）する。そしてテスタ装置はこの時間（この時点では“１０ｎｓ”）が経過するまでの間（ステップＳ８が“ＮＯ”）は何もせずに待機する。そして、時刻ｔ２３１から“１０ｎｓ”が経過して時刻ｔ２３２になる（ステップＳ８が“ＹＥＳ”）と、テスタ装置はリフレッシュ制御信号ＥＸＲＥＦＢを“Ｌ”レベルに遷移させてリフレッシュ動作を開始させる（ステップＳ９）。なお、この時点でリフレッシュ制御回路３０４内のアドレスカウンタはリフレッシュアドレスR_ADDの値として“Ｒ１”（Ｒ１＝０〜５１１〔１０進数〕）を出力しているものとする。
【０２５７】
この後、時刻ｔ２３２から所定時間が経過して時刻ｔ２３３になると、テスタ装置はリフレッシュ制御信号ＥＸＲＥＦＢを“Ｈ”レベルに戻してリフレッシュ動作を終了させる（ステップＳ１０）。なお、この所定時間としては例えば図７においてリフレッシュ制御信号ＲＥＦＢを“Ｌ”レベルにしている時刻ｔ５４〜ｔ５６と同じ時間にすれば良い。そして時刻ｔ２３４になると、半導体記憶装置の内部ではリフレッシュ制御信号ＥＸＲＥＦＢの立ち上がりを受けて、リフレッシュ制御回路３０４が次のリフレッシュに備えてリフレッシュアドレスR_ADDの値を“Ｒ１＋１”に更新する。
【０２５８】
このように、以上述べた時刻ｔ２３０〜ｔ２３４の間の詳細動作は、例えば図７の時刻ｔ５３〜ｔ５７における動作と基本的には同じである。ただし本実施形態では、第１実施形態のようにアドレス変化検出信号ＡＴＤの立ち下がりなどのタイミングでリフレッシュアドレスR_ADDを更新するのではなく、テストモード信号ＭＯＤＥが“Ｈ”レベルとなっているときにリフレッシュ制御信号ＥＸＲＥＦＢが立ち上がることでリフレッシュアドレスR_ADDを更新している。
【０２５９】
一方、テスタ装置はリフレッシュアドレスR_ADDの更新に対応してリフレッシュ回数Ｒの値を“１”だけ増加（ステップＳ１１）させてから、ワード線の本数分だけリフレッシュを行ったかどうか判定する。この場合はまだ１回しかリフレッシュを実施していない（ステップＳ１２が“ＮＯ”）ので、テスタ装置は処理をステップＳ６に戻して、時間Ｔの値を変えずにこれまでに述べたのと同様の処理を行う。すなわち、時刻ｔ２３５でアドレスAddressを変化させ、それから１０ｎｓが経過した時刻ｔ２３６でリフレッシュ制御信号ＥＸＲＥＦＢを“Ｌ”レベルに遷移させてアドレス“Ｒ１＋１”についてリフレッシュ動作を開始させる。そして、所定時間が経過後にリフレッシュ制御信号ＥＸＲＥＦＢを“Ｈ”レベルに戻したのちに、リフレッシュアドレスR_ADDを次のアドレスに更新する。
【０２６０】
そしてこの後は、５１２本目のワード線（図２７ではリフレッシュアドレスR_ADDが“Ｒ１−１”）のリフレッシュが時刻ｔ２４１で終了する（ステップＳ１２が“ＹＥＳ”）まで同様の動作を繰り返してゆく。ちなみに、図２７では図示の都合からアドレスＲ１の前後のリフレッシュアドレスを単に“Ｒ１−１”，“Ｒ１＋１”と表記してある。しかし正確に言うと、アドレスＲ１の値が“０”であればアドレス“Ｒ１−１”の値は５１１（１０進数）であり、またアドレスＲ１の値が“５１１”（１０進数）であればアドレス“Ｒ１＋１”の値は“０”となる。
【０２６１】
以上のようにしてメモリセルアレイ６全体についてリフレッシュが完了したならば、テスタ装置はアドレス変化に起因したノイズによってリフレッシュ動作に不具合が生じていないかどうかを検証する。そのために、テスタ装置はメモリセルアレイ６から順次データを読み出しながら、先のステップＳ２で書き込んだテストパターンと逐一照合を行う（ステップＳ１３）。その結果、何れか一つでもデータが不一致（ステップＳ１４が“ＮＧ”）であれば、テストを行ったチップは上述した不具合の生じている不良品であるため、これを廃棄処分のチップに分類する（ステップＳ１５）。
【０２６２】
なお、図示の都合から、図２８ではステップＳ１３において全てのメモリセルの照合を行ってからステップＳ１４においてチェック結果を判定するようにも取ることができる。しかしながら、テスト時間の観点からすれば、照合結果が不一致となるメモリセルが一つでも検出されたのであれば、残りのメモリセルについて照合を行うことなくそのチップを廃棄処分（ステップＳ１５）と判定しても問題ないのは当然である。
【０２６３】
一方、ステップＳ１３における照合の結果として全てのデータが一致している（ステップＳ１４が“ＯＫ”）のであれば、時間Ｔが“−１０ｎｓ”については不具合が生じていないことから、テスタ装置は時間Ｔを例えば“１ｎｓ”だけ増やした（ステップＳ１６）のちに、この時間Ｔが所定値に達しているかどうか判定する。本実施形態では“＋１０ｎｓ”までテストを実施することになるため、この所定値は“＋１１ｎｓ”となる。
【０２６４】
そして、この時点では時間Ｔが“−９ｎｓ”である（ステップＳ１７が“ＮＯ”）ため、テスタ装置は処理をステップＳ５に戻してこれまでに述べたのと同様の処理を繰り返すようにする（時刻ｔ２４３〜ｔ２５０）。この場合の動作と上述した動作との相違点は、アドレスAddressを変化させてからリフレッシュ制御信号ＥＸＲＥＦＢを立ち下げるまでが“９ｎｓ”（例えば、最初のワード線に対するテストでは時刻ｔ２４３〜ｔ２４４）になっていることである。
【０２６５】
テスタ装置はこうして時間Ｔを“１ｎｓ”ずつ増やしながら時間Ｔの個々の値についてテストを行ってゆく。そして、アドレスAddressの変化によるノイズの影響でリフレッシュに不具合が生じていればこの不具合がメモリチェック（ステップＳ１３）で検出されることになる。一方、こうした不具合が何ら検出されることなく、“−１０ｎｓ”〜“＋１０ｎｓ”の範囲内にある全ての時間ＴについてステップＳ１４のチェック結果が“ＯＫ”であれば、最終的にステップＳ１７の判定結果が“ＹＥＳ”となり、テスト対象となっている半導体記憶装置がアドレスAddressの変化によるノイズの影響を受けない正常なチップ（良品）であるものと判定することができる。
【０２６６】
なお以上の動作において、時間Ｔの値が“０”である場合、テスタ装置はアドレスAddressを変化させるのと同時にリフレッシュ制御信号ＥＸＲＥＦＢを立ち下げることになる。つまりこの場合テスタ装置は、図２８におけるステップＳ７〜Ｓ８の処理を省略して、ステップＳ６及びステップＳ９の処理を同時に行うことになる。一方、時間Ｔが正の値である場合、テスタ装置はリフレッシュ制御信号ＥＸＲＥＦＢをまず立ち下げ、それから時間Ｔが経過した時点でアドレスAddressを変化させるようにする。つまりこの場合は、図２８におけるステップＳ６の処理とステップＳ９の処理を互いに入れ替えることになる。
【０２６７】
以上のように本実施形態では、リフレッシュ制御信号ＲＥＦＡ’及びＲＥＦＢ’のタイミングを半導体記憶装置外部から制御可能な構成として、リフレッシュの開始タイミングとアドレス変化による通常の読み出し／書き込み動作のタイミングとの間の時間関係を可変させている。このため、これら両者の時間関係として取り得る時間範囲の全体にわたって、アドレス変化によって発生するノイズの影響に起因した不具合が生じないことを出荷前に検証可能となる。
【０２６８】
ちなみに、上述した説明では時間Ｔを“−１０ｎｓ”〜“＋１０ｎｓ”の範囲内において“１ｎｓ”刻みで変化させたが、これは飽くまでも一例に過ぎず、時間Ｔを可変させる時間範囲や刻み幅の時間値は個々の半導体記憶装置に応じて適宜決定すれば良いのはもちろんである。
【０２６９】
また、上述した説明では第１実施形態を前提として本発明を説明したが、第２実施形態〜第６実施形態に適用した場合も全く同様である。すなわち、これら実施形態において、リフレッシュ制御回路３０４（リフレッシュ制御回路２０４），マルチプレクサ５，ロウ制御回路１３（ロウ制御回路３１３，ロウ制御回路３５３）の間の接続関係は第１実施形態と全く同じである。したがって、図１の構成に対して行ったのと全く同様の変形を図１２，図１４，図１７，図２３又は図２４の構成に加えれば良い。
【０２７０】
なお、上述した各実施形態では例えばアドレス変化検出信号ＡＴＤに発生するワンショットパルスの立ち上がりエッジからリフレッシュを行うようにしていたが、ワンショットパルスの論理を反転させてその立ち下がりエッジからリフレッシュを行うようにしても良い。これは、アドレス変化検出信号ＡＴＤ以外の各信号についても全く同様である。
【０２７１】
また、上述した各実施形態ではメモリセルアレイ６等の各メモリセルが１トランジスタ１キャパシタで構成されているものとしたが、メモリセルの構成がこうした形態に限定されるものではない。確かに、チップサイズ等の点からはこうしたメモリセルが最も好ましいが、本発明の半導体記憶装置では１トランジスタ１キャパシタ以外のメモリセルの使用を否定するものではない。すなわち、汎用ＳＲＡＭのメモリセルよりも構成の小さなＤＲＡＭメモリセルであれば、１トランジスタ１キャパシタ構成でなくとも汎用ＳＲＡＭに比べてチップサイズを削減できる効果がある。
【０２７２】
また、上述した各実施形態による半導体記憶装置は、例えば図１に示した回路全体が単一のチップ上に実装されている形態であって良いのはもちろんであるが、回路全体が幾つかの機能ブロックに分割されていて各機能ブロックが別々のチップに実装されているような形態であっても良い。後者の例としては、各種の制御信号やアドレス信号を発生させる制御部分とメモリセル部分とが別々のチップ（コントロールチップとメモリチップ）に搭載された混載ＩＣ（集積回路）が考えられる。つまり、メモリチップの外部に設けたコントロールチップから各種の制御信号をメモリチップへ供給するような構成も本発明の範疇に属する。
【０２７３】
【発明の効果】
以上説明したように、請求項１記載の発明では、スタンバイ状態となったときに、複数種類のモードの中から選択されたモードに従って、セルフリフレッシュに必要となる装置内の各回路を回路毎に動作させあるいはその動作を停止させるようにしている。これによって、リフレッシュを行うにあたって不要な回路を動作させる必要がなくなるため、消費電力を低減することが可能となる。このため、リフレッシュを必要とするメモリセルを用いた汎用ＳＲＡＭ仕様のメモリ，疑似ＳＲＡＭ，汎用ＤＲＡＭなどにおいて、汎用ＳＲＡＭにおけるスタンバイモードに類似した低消費電力モードを実現することができる。また、セルフリフレッシュに必要となる回路毎に各回路を動作させるかどうかを制御できるため、ユーザのニーズやアプリケーションに応じてスタンバイ電流を段階的に削減してゆけるなど、汎用ＳＲＡＭ等には見られない独特のスタンバイモードを実現することができる。
【０２７４】
また、請求項２記載の発明では、独立してリフレッシュ動作が制御される複数のメモリセルエリアでメモリセルアレイを構成したときに、メモリセルエリア及びその周辺回路からなるメモリプレート毎にモードを設定して、各メモリプレートを動作させるかその動作を停止させている。これにより、一時的に保持しておけば良い情報が記憶されるメモリセルエリアに関しては、スタンバイ状態でセルフリフレッシュを行う必要がなくなる。したがって、アプリケーション等が使用するメモリ空間の割り当てに応じてメモリプレートを動作させるかどうかを決めておけば、ユーザのニーズやアプリケーションに特化した形でスタンバイ電流を最小限に抑えることが可能となる。
【０２７５】
また、請求項４記載の発明では、複数のメモリプレート間で共有された電源手段を備えるようにして、メモリプレート毎に設定されたモードに応じて、この電源手段から各メモリプレートに電源供給を行うかどうか個別に制御している。これにより、メモリプレートの数に比例して電源手段の規模が増大することはなくなるため、多数のメモリプレートを設けたときであっても、小規模な回路構成でスタンバイ電流を削減することが可能となる。
【０２７６】
また、請求項５記載の発明では、スタンバイのための入力モード信号を与えてメモリプレート毎にモードを設定可能としている。これにより、ユーザのニーズや使用するアプリケーションが変わっても、こうした変化に柔軟に対応しながらスタンバイ電流を最小限に抑えることが可能となる。
【０２７７】
また、請求項６記載の発明では、モード設定を行うべきメモリプレートをモード設定のために入力したアドレスに基づいて特定している。これにより、ヒューズの切断によってモード設定を行うときなどに比べて、モード設定を簡単に行えるとともに、通常の読み出しや書き込みと同様にしてユーザ側でモードの再設定を簡単に行える。したがって、モード設定のために外部から専用の信号を与える必要がなく、こうした専用の信号のためのピンを設ける必要もない。
【０２７８】
また、請求項７記載の発明では、リフレッシュ制御回路及び電源回路の双方を動作させる第１のモード，リフレッシュ制御回路の動作を停止させて電源回路を動作させる第２のモード，リフレッシュ制御回路及び電源回路の双方の動作を停止させる第３のモードを設けて、これらの中からいずれかのモードを選択できるようにしている。これにより、適用される機器やその使用環境などに応じて、スタンバイ状態におけるデータ保持の要否，アクティブ状態への復帰時間，電流消費量などを外部からきめ細かく制御することができる。すなわち、第１のモードではセルフリフレッシュに必要な回路へ電源が供給されているためメモリセルのデータを保持できるとともに、スタンバイ状態からアクティブ状態へ移行させるまでの時間を３種類のモードの中で最も短くすることができる。また第２のモードでは、リフレッシュ制御手段に供給すべき分だけ第１のモードよりも消費電流を低減させることができるほか、スタンバイ状態からアクティブ状態に移行したときには第１のモードと同様に直ちに半導体記憶装置を使用することができる。さらに第３のモードでは３種類のモードの中では消費電流を最も小さくすることができる。
また、請求項８記載の発明では、所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったとき、または、活性化信号に所定の変化があったときにモードの設定を行っている。これにより、スタンバイモードを設定するために半導体記憶装置へ専用の信号を与える必要がなく、また、こうした専用の信号のためのピンを半導体記憶装置に設ける必要がない。
【０２７９】
そして、請求項９〜１６記載の発明による制御回路は、メモリセルが形成されたメモリチップの外部から制御信号やアドレス信号を供給して、このメモリチップとともに上述した半導体記憶装置を構成するものである。このため、請求項９〜１０，１２〜１６記載の発明による制御回路を用いることによって、それぞれ、請求項１，２，４〜８記載の発明による半導体記憶装置が奏する上述した効果と同様の効果が得られる。
【図面の簡単な説明】
【図１】 本発明の第１実施形態による半導体記憶装置の構成を示すブロック図である。
【図２】 同実施形態による半導体記憶装置の要部の詳細構成を示した回路図である。
【図３】 同実施形態による半導体記憶装置において、リフレッシュおよびこれに続く読み出しが１メモリサイクルで実施される場合の動作を示したタイミングチャートである。
【図４】 同実施形態による半導体記憶装置において、リフレッシュが途中から行われなくなって、読み出しだけが実施されるようになった場合の動作を示したタイミングチャートである。
【図５】 同実施形態による半導体記憶装置において、リフレッシュおよびこれに続く書き込みが１メモリサイクルで実施される場合の動作を示したタイミングチャートである。
【図６】 同実施形態による半導体記憶装置において、リフレッシュが途中から行われなくなって、書き込みまたは読み出しだけが実施されるようになった場合の動作を示したタイミングチャートである。
【図７】 同実施形態による半導体記憶装置において、リフレッシュタイマによるセルフリフレッシュが行われた場合の動作を示すタイミングチャートである。
【図８】 同実施形態による半導体記憶装置において、リフレッシュタイマによるリフレッシュが行われるとともに引き続いて読み出しが行われたときの動作を示したタイミングチャートである。
【図９】 同実施形態による半導体記憶装置において、１メモリサイクル中で書き込みイネーブル信号が遅れて入力されたときのリフレッシュ，ダミーの読み出しおよび書き込みを示したタイミングチャートである。
【図１０】 同実施形態による半導体記憶装置において、１メモリサイクル中においてリフレッシュタイマによるセルフリフレッシュが開始してから書き込みイネーブル信号が遅れて入力されたときのリフレッシュ，ダミーの読み出し，セルフリフレッシュおよび書き込みを示したタイミングチャートである。
【図１１】 同実施形態による半導体記憶装置において、１メモリサイクル中で書き込みイネーブル信号が遅れて入力され、書き込み中にリフレッシュタイマによるリフレッシュ要求があったときの書き込みとこれに続くセルフリフレッシュを示すタイミングチャートである。
【図１２】 本発明の第２実施形態による半導体記憶装置の構成を示すブロック図である。
【図１３】 同実施形態による半導体記憶装置において、リフレッシュが途中から行われなくなって、読み出しだけが実施されるようになった場合の動作を示したタイミングチャートである。
【図１４】 本発明の第３実施形態による半導体記憶装置の構成を示すブロック図である。
【図１５】 同実施形態による半導体記憶装置の読み出し動作を示すタイミングチャートである。
【図１６】 同実施形態による半導体記憶装置の書き込み動作を示すタイミングチャートである。
【図１７】 本発明の第４実施形態による半導体記憶装置の構成を示すブロック図である。
【図１８】 同実施形態によるスタンバイモード制御回路の詳細構成を示した回路図である。
【図１９】 同実施形態によるリフレッシュ制御回路の詳細構成を示した回路図である。
【図２０】 同実施形態によるブースト電源の詳細な構成を示した回路図である。
【図２１】 同実施形態による基板電圧発生回路の詳細な構成を示した回路図である。
【図２２】 同実施形態によるリファレンス電圧発生回路の詳細な構成を示した回路図である。
【図２３】 本発明の第５実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図２４】 本発明の第６実施形態による半導体記憶装置の要部の構成を示すブロック図である。
【図２５】 ＤＲＡＭメモリセルのセンス動作において、ビット線対ＢＬ，／ＢＬの電位が時間経過に伴って遷移してゆく様子を示したタイミングチャートである。
【図２６】 本発明の第７実施形態による半導体記憶装置の構成を示すブロック図である。
【図２７】 同実施形態において、テスタ装置から半導体記憶装置に供給される信号のタイミングをリフレッシュアドレスR_ADDとともに示したタイミングチャートである。
【図２８】 同実施形態において、テスタ装置内で実施される半導体記憶装置のテスト手順を示したフローチャートである。
【符号の説明】
１，１４１，１５１ アドレスバッファ
２，１４２ ラッチ
３，１４３，１６３ ＡＴＤ回路
４，１６４，２０４，３０４ リフレッシュ制御回路
５，１６５，２６１ マルチプレクサ
６ メモリセルアレイ
６_１ 〜６_ｎ メモリセルエリア
７，７_１ 〜７_ｎ ロウデコーダ
８，８_１ 〜８_ｎ ，１４８ カラムデコーダ
９，９_１ 〜９_ｎ ，１４９ センスアンプ・リセット回路
１０ Ｉ／Ｏバッファ
１１ Ｒ／Ｗ制御回路
１２ ラッチ制御回路
１３，１７３，３１３，３５３ ロウ制御回路
１４ カラム制御回路
１５，１５_１ ，１５_２ ，２１５ ブースト電源
１６，１６_１ ，１６_２ ，２１６ 基板電圧発生回路
１７，１７_１ ，１７_２ ，２１７ リファレンス電圧発生回路
１５２ バスデコーダ
１５３ バスセレクタ
２０１ スタンバイモード制御回路
２６２ ノアゲート
２６３ インバータ
３０１，３５１ PowerDown 制御回路
３５０ 電源回路
３５２_１ 〜３５２_ｎ スイッチ素子
３５４ プログラム回路[0001]
BACKGROUND OF THE INVENTION
In the present invention, the memory cell array is composed of the same memory cells as DRAM (dynamic random access memory), and operates with the same specifications as SRAM (static RAM) when viewed from the outside of the semiconductor memory device. The present invention relates to a semiconductor memory device. In particular, the present invention relates to a semiconductor memory device compatible with an SRAM in which a write enable signal for determining a write timing for a memory cell is given asynchronously to a write address.
[0002]
[Prior art]
SRAMs and DRAMs are the most typical semiconductor memory devices that can be randomly accessed. Compared with a DRAM, an SRAM is generally faster, and as long as power is supplied and an address is input, a change in the address is detected and an internal sequential circuit operates to perform reading and writing. it can. As described above, since the SRAM operates only by providing a simple input signal waveform as compared with the DRAM, the configuration of a circuit for generating such an input signal waveform can be simplified.
[0003]
In addition, since the SRAM does not require refreshing to keep the data stored in the memory cells like the DRAM, the SRAM is easy to handle and does not require refreshing. It has the advantage of being small. For these reasons, SRAM is widely used for various purposes. However, since SRAM generally requires six transistors per memory cell, the chip size is inevitably larger than DRAM, and the price is inevitably higher than DRAM.
[0004]
On the other hand, the DRAM separately gives a row address and a column address as addresses twice, and requires a RAS (row address strobe) signal and a CAS (column address strobe) signal as signals for defining the fetch timing of these addresses. In addition, since a control circuit for periodically refreshing the memory cells is required, the timing control becomes complicated as compared with the SRAM.
[0005]
In addition, the DRAM has a problem that the current consumption increases because the memory cell needs to be refreshed even when there is no external access. However, since a DRAM memory cell can be composed of one capacitor and one transistor, it is relatively easy to increase the capacity with a small chip size. Therefore, if a semiconductor memory device having the same storage capacity is configured, DRAM is cheaper than SRAM.
[0006]
By the way, SRAM is the mainstream so far as a semiconductor memory device adopted by a portable device represented by a mobile phone or the like. This is because conventional cellular phones have only been equipped with simple functions, so a large-capacity semiconductor memory device is not required, and SRAM is easier to handle in terms of timing control than DRAM. The reason is that the SRAM has a low standby current and low power consumption, so that it is suitable for a mobile phone or the like that wants to extend the continuous call time and continuous standby time as much as possible.
[0007]
However, recently, mobile phones equipped with a wide variety of functions have appeared, such as e-mail transmission / reception functions and functions such as accessing various sites and acquiring town information about nearby restaurants. It has been realized. Not only that, but most recent mobile phones have been equipped with a function to display the contents of the homepage in a simplified manner by accessing a WEB server on the Internet. In addition, it will be possible to freely access homepages on the Internet.
[0008]
In order to realize such a function, it is not possible to simply display a text like a conventional mobile phone, and a graphic display for providing various multimedia information to the user is indispensable. For this purpose, it becomes necessary to temporarily store a large amount of data received from a public network or the like on a semiconductor memory device in a mobile phone. That is, it is considered that a large capacity like a DRAM is an essential condition for a semiconductor memory device to be mounted in a future portable device. In addition, since it is an absolute requirement that the portable device is small and lightweight, it must be avoided that the device itself increases in size and weight even if the capacity of the semiconductor memory device is increased.
[0009]
As described above, an SRAM is preferable as a semiconductor memory device mounted on a portable device in view of ease of handling and power consumption, but a DRAM is preferable from the viewpoint of increasing capacity. In other words, it can be said that a semiconductor memory device incorporating the advantages of SRAM and DRAM is most suitable for future portable devices. As this type of semiconductor memory device, what is called “pseudo SRAM” having the same specifications as SRAM when viewed from the outside while using the same memory cells as those employed in DRAM has already been considered. It has been.
[0010]
Unlike the DRAM, the pseudo SRAM does not need to be provided with the address divided into the row address and the column address, and for that purpose, a timing signal such as RAS and CAS is not required. In the pseudo SRAM, it is only necessary to give an address at a time as in a general-purpose SRAM, and the chip enable signal corresponding to the clock of the clock synchronous semiconductor memory device is used as a trigger to read and write the address. .
[0011]
However, pseudo SRAMs are not necessarily completely compatible with general-purpose SRAMs, and many of them have refresh control terminals for controlling refresh of memory cells from the outside. It must be controlled outside the SRAM. For this reason, many pseudo SRAMs are not easy to handle when compared with SRAMs, and there is a drawback that an extra circuit for refresh control is required. For this reason, as described below, a pseudo SRAM has been considered in which refresh is not required to be controlled outside the pseudo SRAM, and the operation is performed with exactly the same specifications as the general-purpose SRAM. However, this type of pseudo SRAM also has various drawbacks as described below.
[0012]
[Problems to be solved by the invention]
First, semiconductor memory devices disclosed in Japanese Patent Application Laid-Open Nos. 61-5495 and 62-188096 are listed as the first conventional example. The former semiconductor memory device has a refresh timer for measuring the refresh interval, generates a refresh start request when a time corresponding to the refresh interval has elapsed, and amplifies the bit line pair in a read operation After the above is completed, the word line corresponding to the refresh address is activated to perform self refresh. By doing so, it is not necessary to control refresh of the memory cell from the outside of the semiconductor memory device.
[0013]
The latter semiconductor memory device specifically discloses the detailed configuration of the operation timing control circuit for realizing the former semiconductor memory device, and is basically the same as the former semiconductor memory device. is there.
Next, a semiconductor memory device disclosed in Japanese Patent Laid-Open No. 6-36557 is cited as a second conventional example. This semiconductor memory device also includes a refresh timer, and a refresh start request is generated when a predetermined refresh time has elapsed, and self-refresh is performed after reading is completed.
[0014]
However, in the first conventional example and the second conventional example, the timing at which the write enable signal for determining the write timing is not considered at all, and the following problems may occur. That is, when the pseudo SRAM is operated with the same specifications as the general-purpose SRAM, the write enable signal is given asynchronously with respect to the address change. Self refresh due to a refresh start request also occurs asynchronously with respect to an address change. For this reason, if the write enable signal is input later than the refresh start request and is enabled in the second half of the memory cycle, for example, if the self refresh has already started, the self refresh must be completed. If you do not write.
[0015]
However, if this is done, writing performed after self-refreshing will be significantly delayed. To avoid such a situation, it is necessary to prioritize writing over self-refresh. However, if this happens, there will be no room for self-refresh when there is a continuous write after a refresh start request has occurred, and self-refresh may become virtually impossible. .
[0016]
Further, in the first conventional example and the second conventional example, there is a problem that access is delayed when the address includes a skew. In other words, when there is a skew in the address, it is necessary to delay the word line selection operation by the amount of the skew. This is because the DRAM memory cell employed in the pseudo SRAM is generally destructive read, so when a word line is activated and read by a sense amplifier, all the memory cells connected to the word line are read. This is because the data originally stored in the memory cell needs to be written back to the memory cell from the sense amplifier.
[0017]
For this reason, once reading is started, the word lines cannot be switched halfway until the corresponding rewrite is completed. However, if the address includes skew, it is equivalent to the change of the address value, and as a result, the activated word line is switched. For this reason, a plurality of word lines are simultaneously activated, and data of memory cells connected to these word lines are read onto the same bit line, so that the data of the memory cells are destroyed. become.
[0018]
In order to prevent such a situation, it is necessary to delay the activation of the word line by the skew included in the address as described above. For this reason, when refreshing is performed after reading, especially when the skew is large, the start of refreshing is delayed by the amount by which the word line selection operation is delayed due to skew, and the reading operation after refreshing is also delayed. It will be.
[0019]
Next, as a third conventional example, there is a semiconductor memory device disclosed in Japanese Patent Laid-Open No. 4-243087. In this conventional example, the pseudo SRAM itself is not provided with a refresh timer, but a timer is provided outside the pseudo SRAM. Then, when the first access request is made after the refresh time has elapsed, an OE (output enable) signal is generated outside the pseudo SRAM, and refreshing is performed according to the OE signal, and then reading or reading corresponding to the access request is performed. I try to write.
[0020]
However, in the configuration as in the third conventional example, the power consumption becomes excessively large and cannot be applied to a low power consumption product such as a cellular phone that is premised on long-term battery-driven use. There is. This is because, in the third conventional example, when the chip enable (CE) signal becomes valid, the pseudo SRAM operates by latching the address inputted from the outside. That is, in the third conventional example, it is necessary to change the chip enable signal every time the pseudo SRAM is accessed. Therefore, the power consumption increases due to the charge / discharge current of the bus line of the chip enable signal wired on the mounting substrate. End up.
[0021]
In addition, a semiconductor memory device disclosed in Japanese Patent No. 2529680 (Japanese Patent Laid-Open No. 63-206994) can be cited as a fourth conventional example. In this conventional example, a configuration similar to that of a conventional pseudo SRAM in which refresh is controlled from the outside is disclosed, and a configuration in which further improvements are made while using the configuration of the pseudo SRAM is shown.
[0022]
In the former configuration, an address change detection signal is generated in response to the output enable signal being enabled, and the output enable signal is disabled after performing a self-refresh according to the refresh address generated in the pseudo SRAM. At this time, the address change detection signal is generated again, and the external address given from the outside of the pseudo SRAM is also refreshed. However, if the output enable signal is periodically generated at every refresh interval, the latter refresh intended for the external address is not essential, and power is wasted as much as the external address is refreshed. I'm stuck.
[0023]
On the other hand, in the latter configuration, an address change detection signal is generated by detecting a change in the external address, and the refresh address generated in the pseudo SRAM is refreshed by using the address change detection signal as a trigger, and then, for a certain time. After the elapse of time, an address change detection signal is generated again to perform normal reading / writing for an external address. However, such a configuration causes a problem when the external address includes a skew.
[0024]
That is, when the external address includes a skew, each bit of the address changes at a different timing, so that an address change is detected at each timing, and a plurality of address change detection signals are generated. For this reason, even though it is good that the refresh is started by the first address change detection signal, the second and subsequent address change detection signals start the normal access to the external address that should be originally performed after the refresh is completed. . In other words, in this case, an access request to the external address is made even though the refresh is being performed. For this reason, as pointed out in the description of the first conventional example and the second conventional example, a plurality of word lines are activated at the same time, and the data of the memory cells connected to these word lines have the same bit. Since the data is read out on the line, the data in the memory cell is destroyed.
[0025]
In addition to the above, the existing pseudo SRAM has the following problems. That is, a general-purpose SRAM or the like is often provided with a standby mode in which power supply to an internal circuit is stopped and power consumption is extremely reduced. However, since the pseudo SRAM has the same memory cell as that of the DRAM, refreshing is always required in order to hold the data stored in the memory cell. For this reason, although it operates in the same manner as the SRAM, the conventional pseudo SRAM does not have a standby mode as used in the general-purpose SRAM.
[0026]
However, as long as the pseudo SRAM is operated with the same specifications as the general-purpose SRAM, it is desirable to prepare a low power consumption mode equivalent to the standby mode of the general-purpose SRAM even in terms of usability. Also, considering recent remarkable functional improvements in mobile phones and the like, it is expected that pseudo SRAM will be applied to various uses in the future.
[0027]
For this reason, it is naturally expected that the control that can be simply set to the standby state like a general-purpose SRAM will be insufficient. Therefore, it is necessary to preempt and provide a standby mode unique to the pseudo SRAM that is not included in the existing general-purpose SRAM. For that purpose, it is considered extremely useful if the power consumption in the standby state can be finely controlled step by step according to the user's needs and applications.
[0028]
In general-purpose DRAMs, since refresh is a natural premise, the concept of standby itself does not exist, but naturally there is also a demand for low power consumption in general-purpose DRAMs. Therefore, if the concept of standby mode is also incorporated into general-purpose DRAM and power consumption can be reduced by finely controlling the power consumption in the standby state according to user needs and applications, a new application field of general-purpose DRAM will be developed. It is thought that there are merits such as being able to develop.
[0029]
The present invention has been made in view of the above points, and an object of the present invention is to prevent a problem in which normal access is affected by refreshing and refreshing cannot be performed due to continuous writing, and skew is included in the address. In such a case, there is no problem such as an access delay or a memory cell destruction, and the chip size is small and the power consumption is low even if the capacity is increased by operating with a general-purpose SRAM specification. Another object is to provide an inexpensive semiconductor memory device. Another object of the present invention is to provide a semiconductor memory device having a standby mode equivalent to that employed in a general-purpose SRAM and a unique low power consumption mode not found in existing semiconductor memory devices. The objects of the present invention other than those described here will become clear from the description of the embodiments described later.
[0030]
[Means for Solving the Problems]
In order to solve the above-described problems, the invention according to claim 1 is a semiconductor memory device including a plurality of memory cells that require refresh, and operates each circuit in the device required for refresh in a standby state. Whether or not to operate each circuit in the device required for the refresh when the standby state is entered in accordance with a mode selected from a plurality of modes specified for each circuit. An operation control means for stopping the operation is provided.
According to a second aspect of the present invention, in the first aspect of the present invention, whether or not the memory cell array composed of the plurality of memory cells performs the refresh when in the standby state is independently controlled. The operation control means is responsive to the mode set for each memory plate comprising the memory cell area and a peripheral circuit required for refreshing the memory cell area. Each of the memory plates is operated, or the operation is stopped.
[0031]
The invention according to claim 3 is the invention according to claim 2, wherein each of the memory plates further comprises power supply means for supplying power to the memory cell area and the peripheral circuit constituting the memory plate, The operation control means is characterized in that the power supply means provided for each memory plate is operated or stopped in accordance with the mode set for each memory plate.
According to a fourth aspect of the present invention, in the second aspect of the present invention, the operation control includes a power supply unit shared between the plurality of memory plates to supply power to the plurality of memory plates. The means comprises a plurality of switch means for controlling, for each memory plate, whether to supply power to each of the memory plates from the power supply means according to the mode set for each memory plate. It is a feature.
[0032]
The invention according to claim 5 is the invention according to any one of claims 2 to 4, further comprising a program means for setting the mode for each of the memory plates in response to an input mode signal. It is characterized by doing.
According to a sixth aspect of the invention, in the fifth aspect of the invention, the program means specifies a memory plate having a memory cell area corresponding to the address based on the input address, and the input The mode specified by the mode signal is set as a mode for the specified memory plate.
[0033]
According to a seventh aspect of the present invention, in the invention according to any one of the first to sixth aspects, each circuit in the device required for the refresh includes refresh control means for controlling the refresh, Power supply means for supplying power to a predetermined circuit excluding the refresh control means and its own power supply means, and when the operation control means is in the standby state, the refresh control means and the power supply means A first mode in which both of these are operated, a second mode in which the operation of the refresh control means is stopped and the power supply means is operated, and a third mode in which the operations of both the refresh control means and the power supply means are stopped Depending on the mode selected from the above, the refresh control means and the power supply means are operated, or the operation is stopped. It is characterized in that to.
[0034]
According to an eighth aspect of the present invention, in the seventh aspect of the present invention, the operation control means responds to a request for writing data predetermined for each mode with respect to a predetermined address. It is characterized by setting.
[0035]
According to a ninth aspect of the present invention, there is provided a control circuit for controlling the operation of each circuit required for refreshing the memory cell, wherein a plurality of circuits each of which defines whether or not to operate each circuit in a standby state. According to the mode selected from the types of modes, when the standby state is entered, each circuit necessary for the refresh is operated or their operation is stopped.
According to a tenth aspect of the present invention, in the ninth aspect of the present invention, a memory cell area in which whether or not to perform the refresh when the standby state is entered is independently controlled, and is necessary for refreshing the memory cell area. Each of the memory plates is operated or its operation is stopped according to the mode set for each memory plate composed of peripheral circuits.
[0036]
According to an eleventh aspect of the present invention, there is provided the memory plate according to the tenth aspect, in order to supply power to the memory cell area and the peripheral circuit in accordance with the mode set for each memory plate. It is characterized in that the power supply means provided for each is operated or the operation is stopped.
According to a twelfth aspect of the present invention, in the invention of the tenth aspect, the plurality of memories are configured to supply power to the plurality of memory plates according to the mode set for each of the memory plates. It is characterized by comprising a plurality of switch means for controlling whether power is supplied to each of the memory plates from power supply means shared between the plates.
[0037]
The invention according to claim 13 is the invention according to any one of claims 10 to 12, further comprising a program means for setting the mode for each of the memory plates in response to an input mode signal. It is characterized by doing.
The invention according to claim 14 is the invention according to claim 13, wherein the program means specifies a memory plate having a memory cell area corresponding to the address based on the input address, and the input The mode specified by the mode signal is set as a mode for the specified memory plate.
[0038]
According to a fifteenth aspect of the present invention, in the invention according to any one of the ninth to fourteenth aspects, the refresh control means for controlling the refresh when the standby state is entered, and the refresh control means And a first mode for operating both the power supply means for supplying power to a predetermined circuit excluding its own power supply means, a second mode for stopping the operation of the refresh control means and operating the power supply means, The refresh control means and the power supply means are operated according to a mode selected from the third mode for stopping the operations of both the refresh control means and the power supply means, or the operation is stopped. It is a feature.
According to a sixteenth aspect of the invention, in the fifteenth aspect of the invention, the mode setting is performed in response to a data write request predetermined for each mode at a predetermined address. It is a feature.
[0039]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings. However, this invention is not limited to embodiment described below, For example, you may combine the components in these embodiment suitably.
[0040]
[First Embodiment]
FIG. 1 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment. In the figure, an address Address is an access address supplied from the outside of the semiconductor memory device. Corresponding to the memory cell array described later being arranged in a matrix, the address Address includes a row address and a column address. The address buffer 1 buffers and outputs this address Address.
[0041]
The latch 2 uses the address supplied from the address buffer 1 as it is as the internal address while the latch control signal LC is at the “L” level (that is, from when the latch control signal LC falls to the next rise). Output as L_ADD. The latch 2 takes in the address supplied from the address buffer 1 at the rising edge of the latch control signal LC and holds it while the latch control signal LC is at “H” level, and also holds the held address as an internal address. Output as L_ADD.
[0042]
When the chip select signal / CS is valid ("L" level), the ATD (Address Transition Detector) circuit 3 generates an address transition detection signal ATD if any one of the internal addresses L_ADD changes. Outputs a one-shot pulse signal. The ATD circuit 3 also generates a one-shot pulse in the address change detection signal ATD even when the chip select signal / CS is validated. The chip select signal / CS is a selection signal that is validated when accessing the semiconductor memory device shown in FIG. The symbol “/” added to the head of the signal name means that it is a negative logic signal.
[0043]
Here, the chip select signal / CS will be described in further detail. The chip select signal / CS is a signal for determining the selection / non-selection of the semiconductor memory device (chip), and particularly for selecting a desired semiconductor memory device in a system composed of a plurality of semiconductor memory devices. This is an activation signal used for. In the following description, a chip select signal is used as an activation signal that determines chip selection / non-selection. However, the activation signal that can be used in the present invention is not limited to the chip select signal, and has an equivalent function. Any signal may be used as long as it has a signal.
[0044]
For this reason, for example, a chip enable signal may be used instead of the chip select signal. However, some so-called chip enable signals have an address latch timing control function in addition to the chip activation function, like the chip enable signal in the existing pseudo SRAM. That is, as described in [Problems to be Solved by the Invention], in the existing pseudo SRAM, a chip enable signal is inputted every cycle like a clock signal in order to control the timing of address fetching. Therefore, an increase in power consumption is a problem.
[0045]
On the other hand, the semiconductor memory device of the present invention is characterized in that it can operate without inputting a signal serving as a trigger for an internal operation every cycle like a clock signal. For this reason, when the chip enable signal is used as the activation signal in the present invention, a signal having a chip activation function and not having an address latch timing control function is used.
[0046]
The refresh control circuit 4 includes an address counter (refresh counter) and a refresh timer. The refresh control circuit 4 uses these, the address change detection signal ATD, and the write enable signal / WE to control the refresh inside the semiconductor memory device, thereby automatically generating the refresh address and the refresh timing inside the semiconductor memory device. A refresh operation similar to self-refresh in a general-purpose DRAM is realized. Here, the address counter sequentially generates refresh addresses R_ADD for refreshing the DRAM memory cells. The refresh address R_ADD has the same bit width as the row address included in the address Address.
[0047]
The refresh timer measures the elapsed time from the last access request from the outside of the semiconductor memory device, and performs self-refresh inside the semiconductor memory device when the elapsed time exceeds a predetermined refresh time. It is for starting up. For this purpose, the refresh timer is configured to be reset every time the address change detection signal ATD becomes valid and restart time measurement.
[0048]
In addition, the refresh control circuit 4 generates refresh control signals REFA and REFB for controlling the refresh timing. The meaning of these refresh control signals will be described later with reference to FIG. 2, and the detailed timing of these refresh control signals will be clarified in the operation description.
[0049]
Multiplexer 5 (“MUX” in the figure) indicates that address change detection signal ATD is at “L” level and refresh control signal REFB is at “H” level in accordance with address change detection signal ATD and the level of refresh control signal REFB described later. For example, a row address included in the internal address L_ADD (because it is complicated, it may be simply referred to as “internal address L_ADD”) is selected and output as an address M_ADD. On the other hand, if address change detection signal ATD is at “H” level or refresh control signal REFB is at “L” level, multiplexer 5 selects refresh address R_ADD and outputs it as address M_ADD.
[0050]
Next, the memory cell array 6 is a memory cell array similar to that used in a general-purpose DRAM, and has word lines and bit lines (or bit line pairs; the same applies hereinafter) running in the row and column directions. Similar to a general-purpose DRAM, memory cells composed of one transistor and one capacitor are arranged in a matrix at the intersections of word lines and bit lines.
[0051]
The row decoder 7 decodes the address M_ADD when the row enable signal RE is at “H” level, and activates the word line specified by the address M_ADD. When the row enable signal RE is at “L” level, the row decoder 7 does not activate any word line.
[0052]
The column decoder 8 decodes a column address included in the internal address L_ADD when the column enable signal CE is at “H” level, and receives a column selection signal for selecting the bit line specified by the internal address L_ADD. Generate. When the column enable signal CE is at “L” level, the column decoder 8 does not generate a column selection signal corresponding to any bit line.
[0053]
The sense amplifier / reset circuit 9 includes a sense amplifier, a column switch, and a precharge circuit (not shown). Among these, the column switch connects between the sense amplifier specified by the column selection signal output from the column decoder 8 and the bus WRB. The sense amplifier is activated when the sense amplifier enable signal SE is at “H” level, senses and amplifies the bit line potential connected to the memory cell specified by the address “Address”, and outputs it to the bus WRB, or The write data supplied to the bus WRB is written to the memory cell via the bit line. The precharge circuit is activated when the precharge enable signal PE is at “H” level, and precharges the potential of the bit line to a predetermined potential (for example, 1/2 of the power supply potential).
[0054]
The I / O (input / output) buffer 10 buffers the read data on the bus WRB with an output buffer if the signal is “H” level according to the level of the control signal CWO, and performs semiconductor storage from the bus I / O. Output to the outside of the device. If the signal is at “L” level, the I / O buffer 10 sets the output buffer in a floating state and buffers the write data supplied from the outside of the semiconductor memory device to the bus I / O by the input buffer. To send. That is, when the control signal CWO is at “H” level, reading is performed, and when the control signal CWO is at “L” level, writing is performed.
[0055]
Next, an R / W (Read / Write) control circuit 11 generates a control signal CWO based on the chip select signal / CS, the write enable signal / WE, and the output enable signal OE. Here, in the specification of the semiconductor memory device according to the present invention, data writing (capture) starts at the falling edge of the write enable signal / WE, and data is determined and written (captured) at the rising edge of the write enable signal / WE. ) Ends. Note that the switching timing of the control signal CWO is left to the operation description.
[0056]
Based on the address change detection signal ATD and the column enable signal CE, the latch control circuit 12 generates the above-described latch control signal LC that determines the latch timing of the address Address. The row control circuit 13 includes a row enable signal RE, a sense amplifier enable signal SE, a precharge enable signal PE, and a control signal CC based on the refresh control signal REFA, the refresh control signal REFB, the address change detection signal ATD, and the write enable signal / WE. Is generated. The column control circuit 14 generates a column enable signal CE based on the control signal CC.
[0057]
The boost power supply 15 is a power supply that supplies a boosted potential applied to a word line in the memory cell array 6 to the row decoder 7. The substrate voltage generation circuit 16 is a circuit that generates a substrate voltage applied to a well in which each memory cell of the memory cell array 6 is formed or a semiconductor substrate. Further, the reference voltage generation circuit 17 generates a reference voltage (for example, 1/2 of the power supply potential = 1/2 Vcc) used by the sense amplifier, precharge circuit, and equalize circuit in the memory cell array 6, sense amplifier / reset circuit 9. . The reference voltage is mainly used in the following three types (1) to (3), but at present, the usage (3) in which no dummy cell is provided is the mainstream.
[0058]
(1) A reference voltage (1/2 Vcc) applied to the counter electrode of the capacitor constituting the memory cell.
(2) When a dummy cell is provided, data held in the memory cell from the potential read from the memory cell on one bit line of the bit line pair and the potential (1/2 Vcc) read from the dummy cell onto the other bit line. Is a reference potential when the sense amplifier determines whether the signal is “0” / “1”.
(3) A reference voltage used as a precharge / equalize voltage for a bit line pair when no dummy cell is provided. In this case, the read voltage from the memory cell appears on one bit line, and the other bit line is set to the precharge voltage (1/2 Vcc) immediately before the start of the sensing operation.
[0059]
Here, a power-down control signal PowerDown is supplied to the refresh control circuit 4, the boost power supply 15, the substrate voltage generation circuit 16 and the reference voltage generation circuit 17. This power-down control signal PowerDown is a signal for designating from the outside of the semiconductor memory device a mode for setting the semiconductor memory device in a power-down state (standby state). As will be described later, the refresh control circuit 4, the boost power supply 15, the substrate voltage generation circuit 16, and the reference voltage generation circuit 17 control power supply to themselves according to a power down control signal PowerDown.
[0060]
In this embodiment, since the memory cell itself is the same as the DRAM, it is not possible to simply stop the power supply to each part of the circuit in the semiconductor memory device in the standby state like the SRAM. In order to retain the memory cell data even in the standby state, it is necessary to continue to supply power to the circuit required for the refresh operation. That is, the semiconductor memory device of the present embodiment cannot be completely compatible with the SRAM in the standby state. However, in this embodiment, several modes in the standby state are provided to ensure compatibility with the SRAM as much as possible, and a mode that does not exist in the existing semiconductor memory device is also provided.
[0061]
That is, in this embodiment, three types of standby modes are prepared depending on which of the refresh control circuit 4, the boost power supply 15, the substrate voltage generation circuit 16, and the reference voltage generation circuit 17 is operated. In this specification, these standby modes are referred to as standby modes 1 to 3 for convenience. Standby mode 1 is a mode in which power is supplied to all four types of circuits, and standby mode 2 is a mode in which power is supplied only to the refresh control circuit 4 among the four types of circuits and power is supplied to the other three types of circuits. The standby mode 3 is a mode in which power supply to all four types of circuits is stopped.
[0062]
As described above, as a circuit for supplying the power down control signal PowerDown, for example, a first power supply line for supplying power to the refresh control circuit 4, a boost power supply 15, and a substrate voltage generation circuit. 16 and a second power supply line for supplying power to the reference voltage generation circuit 17 may be used.
[0063]
Next, each standby mode will be described in more detail. Standby mode 1 is a power supply mode equivalent to that of a normal DRAM, and consumes the largest current among the three types of standby modes. However, in this case, power is still supplied to all the circuits necessary for the self refresh of the memory cells. For this reason, the data in the memory cell immediately before the transition to the standby state is held, and the time until the semiconductor memory device is shifted from the standby state to the active state is the shortest among the three types of standby modes. In order to set the standby mode 1, power may be supplied to both the first power supply line and the second power supply line.
[0064]
On the other hand, in the standby mode 2, power is not supplied to the circuit required for self refresh. For this reason, the memory cell data cannot be held in the standby state, but the current consumption can be reduced as compared with the standby mode 1. In other words, this standby mode is a change in concept from the existing concept of retaining data in the standby state, and after the transition from the standby state to the active state, writing to the entire memory cell array can be performed. It is premised that it only has to be in a state. Therefore, at the time of returning to the active state, the data of the memory cell at the time of shifting to the standby state is not retained. Therefore, the standby mode 2 and the standby mode 3 described below are suitable for using the semiconductor memory device as a buffer. In order to set the standby mode 2, the power supply to the refresh control circuit 4 is stopped without supplying power to the first power supply line.
[0065]
On the other hand, the standby mode 3 needs to raise the boost voltage, the substrate voltage, and the reference voltage, so the time until the transition from the standby state to the active state is the longest among the three types of standby modes. Current consumption in the standby mode can be minimized. In any of the standby modes 1 to 3, it is sufficient to supply power to only necessary circuits for circuits other than the four types described above. For example, if only self-refreshing is performed, the address buffer 1, latch 2, ATD circuit 3, column decoder 8, I / O buffer 10, R / W control circuit 11, latch control circuit 12, column control circuit 14, etc. Since it is not used, the power supply may be stopped. In order to set the standby mode 3, power is not supplied to either the first power supply line or the second power supply line, and the refresh control circuit 4, boost power supply 15, and substrate voltage generation circuit 16 are set. Therefore, all the power supply to the reference voltage generation circuit 17 is stopped.
[0066]
By providing the standby mode as described above, depending on the equipment to which the semiconductor memory device is applied and the usage environment, the necessity of holding data in the standby state, the return time to the active state, current consumption, etc. Fine control can be performed from outside the storage device. Note that the power-down control signal PowerDown is not an essential function, so it may be omitted. By doing so, it is possible to completely maintain compatibility between general-purpose SRAM and I / O pins. Become.
[0067]
Next, detailed circuit configurations of the ATD circuit 3, the latch control circuit 12, the row control circuit 13, and the column control circuit 14 shown in FIG. 1 will be described with reference to FIG. In FIG. 2, the same components and signal names as those shown in FIG. 1 are given the same reference numerals.
[0068]
First, the ATD circuit 3 will be described. The inverter 31 inverts the chip select signal / CS to generate the chip select signal CS. The inverter 32, the delay circuit 33, and the NAND gate (NAND) 34 generate a negative one-shot pulse having the same width as the delay time given by the inverter 32 and the delay circuit 33 from the rising edge of the chip select signal CS.
[0069]
Next, the internal address L_ADDi is one specific bit of the internal address L_ADD shown in FIG. The NAND gate 35 supplies the internal address L_ADDi to the circuit comprising the inverter 37, the delay circuit 38 and the NAND gate 39 through the inverter 36 when the chip select signal CS is valid. As a result, a negative one-shot pulse having the same width as the delay time given by the inverter 37 and the delay circuit 38 is generated from the rising edge of the internal address L_ADDi. Similarly, a circuit composed of the inverter 40, the delay circuit 41, and the NAND gate 42 generates a negative one-shot pulse having the same width as the delay time given by the inverter 40 and the delay circuit 41 from the falling edge of the internal address L_ADDi. .
[0070]
The NAND gate 43 and the inverter 44 output a positive one-shot pulse obtained by synthesizing a one-shot pulse generated by either rising of the chip select signal CS, rising or falling of the internal address L_ADDi. The delay circuit 45, the NOR gate 46 and the inverter 47 are for extending the pulse width of each one-shot pulse output from the inverter 44 by the delay time given by the delay circuit 45. Thus, the above circuit blocks are provided for the number of bits of the internal address L_ADD. The OR gate 48 synthesizes one-shot pulses generated for all bits of the internal address L_ADDi and outputs this as an address change detection signal ATD.
[0071]
As described above, in the present embodiment, one-shot pulses are generated from changes in each bit of the internal address L_ADDi, and are combined by taking the logical sum of the one-shot pulses. This is done for the following reason. If a one-shot pulse is generated in the address change detection signal ATD every time any bit of the address Address changes, a plurality of address change detection signals are generated when the address Address includes a skew. Will be generated.
[0072]
Then, as described in [Problems to be Solved by the Invention], a plurality of word lines are simultaneously activated by these address change detection signals ATD. For this reason, writing is performed on a plurality of memory cells, or data is read from a plurality of memory cells and rewritten at the same time. As a result, data in the memory cells is destroyed.
[0073]
Therefore, in the present embodiment, a one-shot pulse is first generated for the bit that has changed first among the bits of the address Address, and other bits have changed during the period in which the first one-shot pulse is generated. In this case, the already generated one-shot pulse and the newly generated one-shot pulse are synthesized. By doing this, even if the address Address includes skew, the pulse width of the one-shot pulse is increased by the skew included in the address Address, and multiple one-shot pulses are generated by one address change. It wo n’t happen. For this reason, there is no possibility that the above-described problems such as destruction of data in the memory cell occur.
[0074]
As a condition for making the above, the delay of the delay circuits 33, 38, 41, 45, etc. is set so that the skew included in the address Address falls within the range of the pulse width of the address change detection signal ATD. You just have to decide the time. Incidentally, when the skew is large, it is necessary to increase the width of the one-shot pulse generated. For this reason, there is a concern that the address change detection signal ATD falls by the amount of skew and the access time increases. However, since the access time is a value based on the time when the address Address is determined according to the specifications of the general-purpose SRAM, the access time from the bit that last changed among the bits of the address Address can be guaranteed. In this case, there is no delay in operation.
[0075]
Further, as will be described later in the description of the operation, since refresh is performed while the one-shot pulse of the address change detection signal ATD is generated, the pulse width of this one-shot signal completes refresh for one word line. It is desirable to set the time longer than necessary. Therefore, the delay times of the delay circuits 33, 38, 41, and 45 may be determined so as to satisfy the conditions considering the refresh in addition to the conditions considering the skew described above. Further, if the one-shot pulse of the address change detection signal ATD is lowered immediately after the refresh is completed, the read / write access to the address Address is subsequently performed.
[0076]
Next, the row control circuit 13 will be described. The inverter 30 inverts the address change detection signal ATD to generate the address change detection signal / ATD. The circuit comprising the delay circuit 49, the NOR gate 50, the inverter 51, the delay circuit 52, the NAND gate 53, and the NAND gate 54 is requested from the outside of the semiconductor memory device based on the write enable signal / WE or the address change detection signal ATD. This is a circuit for generating a row enable signal RE, a sense amplifier enable signal SE, a column enable signal CE, a precharge enable signal PE, and a latch control signal LC necessary for access.
[0077]
Among these, the circuit including the delay circuit 49, the NOR gate 50, and the inverter 51 receives the write enable signal / WE before the address change detection signal ATD becomes "H" level due to the change of the internal address L_ADDi or the chip select signal / CS. Even when the level is "L", there is no problem that pulses are sequentially generated in the row enable signal RE, the sense amplifier enable signal SE, the column enable signal CE, the precharge enable signal PE, and the latch control signal LC. It is for doing so.
[0078]
For this purpose, after the address change detection signal ATD rises and the “L” level is supplied from the inverter 30 to the NAND gate 54, the write enable signal / WE is supplied to the NAND gate 54 through the NOR gate 50, the inverter 51, and the NAND gate 53. You can do that. Therefore, the signal obtained by delaying the write enable signal / WE by the delay circuit 49 and the write enable signal / WE itself are logically ORed by the NOR gate 50 and the inverter 51, and the delay time of the delay circuit 49 is adjusted to prevent the above problem. The trailing edge of the write enable signal / WE is delayed to a certain extent. In the above circuit, since the output of the inverter 51 rises in response to the rise of the write enable signal / WE, the operation immediately shifts to the reset operation when the write enable signal / WE becomes "H" level. Is possible.
[0079]
Next, the circuit constituted by the delay circuit 52, the NAND gate 53, and the NAND gate 54 is not in writing (that is, the write enable signal / WE is at “H” level and the inverter 51 supplies the “H” level to the NAND gate 53. In the case), a one-shot pulse is generated in the row enable signal RE from the falling edge of the address change detection signal ATD. This circuit also has a row enable signal RE, a sense amplifier enable signal SE, a column enable signal CE, a precharge enable signal PE, and a latch control signal LC while there is a write request when the address change detection signal ATD is at "L" level. Is also maintained at “H” level. That is, if the address change detection signal ATD is “L” level, “H” level is supplied from the inverter 30 to the NAND gate 53 and the NAND gate 54. Therefore, if the write enable signal / WE output from the inverter 51 at this time is “L” level, the row enable signal RE remains at “H” level through the NAND gate 53, the NAND gate 54, and the NAND gate 65.
[0080]
The output of the NAND gate 54 is delayed by the inverters 55 to 58 and then output as the control signal CC. This control signal CC is further delayed by inverters 59 to 61 constituting the column control circuit 14 to become a column enable signal CE. In the row control circuit 13, a circuit including an inverter 62, a delay circuit 63, and a NAND gate 64 is a circuit for generating a row enable signal RE, a sense amplifier enable signal SE, and a precharge enable signal PE necessary for refresh. . That is, when the refresh control signal REFA is at “H” level, this circuit has a negative one-shot pulse having a pulse width corresponding to the delay time given by the inverter 62 and the delay circuit 63 from the rising edge of the address change detection signal ATD. Is generated. Then, the NAND gate 65 combines the refresh control signal REFB, the outputs of the NAND gate 54 and the NAND gate 64, and outputs this as a row enable signal RE.
[0081]
The refresh control signal REFA is a signal for controlling whether or not refresh is performed in accordance with an access request from the outside of the semiconductor memory device. That is, if the signal is at the “H” level, a one-shot pulse is generated in the row enable signal RE at the rising edge of the address change detection signal ATD generated by the access request to activate refresh. On the other hand, if the signal is at “L” level, even if a one-shot pulse is generated in the address change detection signal ATD, the one-shot pulse is not generated in the row enable signal RE.
[0082]
Here, in the present embodiment, the refresh operation triggered by the generation of the address change detection signal ATD will be described on the assumption of the following implementation. That is, in the present embodiment, when the refresh operation associated with reading or writing continues, the entire memory cell is refreshed by continuously performing refresh in each of these memory cycles. Then, when all the memory cells are refreshed, the refresh is not generated once. Thereafter, when a limit state where the data of the memory cell can be held (cell hold limit) is approached, this is detected, and the state is again shifted to a state where refresh is continuously performed in successive memory cycles.
[0083]
As a factor for lowering the refresh control signal REFA, a refresh for one refresh cycle is completed by a refresh accompanying an external access request, but there is still time to start a refresh of the next refresh cycle, or This is a case where it is no longer necessary to perform refresh in response to an external access request until self-refresh is activated and this is completed.
[0084]
Here, in order to generate the refresh control signal REFA, a latch circuit for holding the refresh control signal REFA is provided in the refresh control circuit 4, and this latch circuit is set by the address change detection signal ATD and the output signal of the refresh timer. A configuration for controlling the reset can be considered. Specifically, the refresh timer generates a timing slightly before the refresh operation (cell hold limit) and generates a set signal for the latch circuit inside the refresh control circuit 4 based on the output signal. The latch circuit is set and “H” level is output to the refresh control signal REFA. Note that the timing for generating the set signal is determined using the maximum value of the cycle time as a guide. Thereafter, the row control circuit 13 performs a refresh operation of the memory cells in units of word lines, triggered by the refresh control signal REFB generated based on the address change detection signal ATD or the refresh control signal REFA. When all the memory cells have been refreshed, a reset signal for the latch circuit is generated in the refresh control circuit 4 to reset the latch circuit, and an “L” level is output to the refresh control signal REFA.
[0085]
Note that the latch circuit may be reset in accordance with the refresh operation end time in the refresh cycle for refreshing the last word line. Alternatively, when the refresh operation is completed, the row control circuit 13 generates a refresh operation completion signal, and when the refresh control circuit 4 receives this refresh operation completion signal in the refresh cycle for the last word line, the latch circuit May be reset. However, in consideration of the case of FIG. 7 described later, the address change detection signal ATD is generated between the time when the refresh control signal REFA is raised and the time when the first refresh performed after this rise ends. If the write enable signal / WE is not input (see FIGS. 10 and 11) (see FIG. 8), the latch circuit is reset after the first refresh is completed.
[0086]
On the other hand, the refresh control signal REFB is a signal for self refresh. In other words, by applying a negative one-shot pulse to the refresh control signal REFB, it is possible to forcibly generate a one-shot pulse to the row enable signal RE regardless of the outputs of the NAND gate 54 and the NAND gate 64 to start self-refresh. It is.
[0087]
Here, in order to generate the refresh control signal REFB, a delay circuit that delays the refresh control signal REFA and a pulse generation circuit that generates a negative one-shot pulse are provided in the refresh control circuit 4 so that the negative pulse is generated from the pulse generation circuit. A configuration in which the timing for generating the one-shot pulse is controlled by a refresh control signal REFA and an address change detection signal ATD, which are delayed by a delay circuit, can be considered.
[0088]
Usually, the refresh control signal REFB is at the “H” level. When the refresh control signal REFA is raised to “H” level in this state, the rising edge of the refresh control signal REFA is delayed by a delay circuit for a predetermined time, and the address change detection signal ATD is generated during this delay. If not, the pulse generation circuit is activated at the rise of the delayed refresh control signal REFA, and a negative one-shot pulse is output as the refresh control signal REFB.
[0089]
The delay of the predetermined time is for measuring until a limit time required for refreshing the memory cell is reached because a trigger for generating the address change detection signal ATD is not given from the outside. Further, as will be described later (see FIG. 11), when the write enable signal / WE falls during the delay, self-refresh is performed after writing, so the time required for writing is also taken into consideration. Then, the timing for raising the refresh control signal REFA and the delay for the predetermined time are set.
[0090]
Note that the present invention is not limited to the above-described form of the refresh operation. For example, the memory cells are refreshed at a constant cycle every predetermined number of word lines (that is, every word line or every plural word lines). It is good also as such a form. In this case, the circuit configuration for generating the refresh control signal REFB may be the same as that described above, but the circuit configuration for generating the refresh control signal REFA is, for example, as follows.
First, the refresh timer generates a trigger signal for starting refresh at a constant period. Next, in the same manner as described above, a latch circuit is provided in the refresh control circuit 4, and based on a trigger signal output from the refresh timer, a set signal generated at a timing slightly before the refresh operation is required. The latch circuit is set and the refresh control signal REFA is set to the “H” level. In this case as well, the timing for setting the latch circuit is determined based on the maximum value of the cycle time.
[0091]
Thereafter, the refresh control circuit 4 resets the latch circuit with the generated reset signal in accordance with the timing at which the row control circuit 13 receiving the address change detection signal ATD or the refresh control signal REFB completes the refresh operation for the memory cell, The refresh control signal REFA is set to the “L” level. Note that the reset of the latch circuit in this case may be performed at a timing delayed by a certain time from when the latch circuit is set. Alternatively, the refresh operation completion signal may be generated when the row control circuit 13 completes the refresh operation, and the latch circuit may be reset when the refresh control circuit 4 receives the refresh operation completion signal.
Incidentally, in this embodiment, when the refresh operation triggered by the address change detection signal ATD is completed, the refresh control signal REFA falls in each memory cycle. The signal waveform of the refresh control signal REFA is the same as the signal waveform in the refresh cycle shown in FIG. 4, for example.
[0092]
Next, the inverters 66 to 69 delay the row enable signal RE and generate the sense amplifier enable signal SE. Further, the inverters 70 and 71 further delay the output of the inverter 68 to generate a negative one-shot pulse obtained by delaying the row enable signal RE by five stages of inverters. The circuit comprising the inverter 72, the delay circuit 73, the NAND gate 74 and the inverter 75 has a pulse width corresponding to the delay time given by the inverter 72 and the delay circuit 73 from the rising edge of the signal obtained by delaying the row enable signal RE by five stages of the inverter. One-shot pulse is generated and output as a precharge enable signal PE. That is, the one-shot pulse of the precharge enable signal PE is generated in response to the fall of the row enable signal RE.
[0093]
Next, in the latch control circuit 12, the circuit composed of the inverter 76, the inverter 77, the delay circuit 78, the NAND gate 79 and the inverter 80 has a width corresponding to the delay time of the inverter 77 and the delay circuit 78 from the falling edge of the column enable signal CE. Generate a positive one-shot pulse with When the n-channel transistor 81 is supplied with a one-shot pulse from the inverter 80, the latch control signal LC is connected to the ground potential and set to the “L” level. The inverters 82 and 83 connected in a loop form a latch 84 for holding the latch control signal LC. When the transistor 81 is turned on, the value held by the latch 84 is reset to “0”. The
[0094]
The circuit composed of the inverter 85, the inverter 86, the delay circuit 87, the NAND gate 88, and the inverter 89 is a positive one having a width corresponding to the delay time of the inverter 86 and the delay circuit 87 from the fall of the address change detection signal ATD. Generate a shot pulse. The n-channel transistor 90 is supplied with a one-shot pulse from the inverter 89 to connect the input terminal of the inverter 82 to the ground potential. As a result, the latch control signal LC becomes “H” level and the value held by the latch 84 is set to “1”. That is, the latch control signal LC is a signal that is at the “H” level from the falling edge of the address change detection signal ATD to the falling edge of the column enable signal CE.
[0095]
Next, the operation of the semiconductor memory device having the above configuration will be sequentially described for each case.
<Reading with refresh>
First, referring to the timing chart of FIG. 3, an operation in the case where refresh is performed in accordance with reading by sequentially changing read addresses will be described. FIG. 3 shows the timing when the refresh operation triggered by the generation of the address change detection signal ATD is continuously performed in each memory cycle. For this reason, both refresh control signals REFA and REFB are fixed at the “H” level, and these signals are not particularly shown in FIG. In this case, since the read operation is performed, the write enable signal / WE remains at the “H” level. Further, “Rx_Word” shown in FIG. 3 is a word line corresponding to the refresh address R_ADD, and “Ax_Word” is a word line corresponding to the address Address. Further, in the figure, it is assumed that the value of the refresh address R_ADD has been “R1” before that shown in FIG.
[0096]
First, at time t1, the address Address starts changing from the previous value to “A1” and the chip select signal / CS is validated. At this time, the latch control signal LC is at the “L” level, as will be apparent from the following description. For this reason, the address Address is buffered by the address buffer 1, passes through the latch 2 through, and becomes an internal address L_ADD and is supplied to the ATD circuit 3. However, since there is a possibility that the address Address includes a skew, the value of the address Address is not always fixed at this time as in the case of the general-purpose SRAM.
[0097]
Therefore, the address cannot be taken into the latch 2 at the time t1, but the value is fixed to “A1” before the latch control signal LC becomes “H” level after that, so that is the case. At this point, the latch 2 is loaded. For this reason, in the present embodiment, a standby period in which the value of the address Address supplied from the outside of the semiconductor memory device is not fixed is used for refresh, and the standby period in which the internal operation is not performed in the general-purpose SRAM is effectively used. Like to do.
[0098]
Next, because the address Address (= internal address L_ADD) has changed, at time t2, the ATD circuit 3 generates a one-shot pulse in the address change detection signal ATD. When the address change detection signal ATD rises, the multiplexer 5 selects the refresh address R_ADD side, and the value of the address M_ADD becomes “R1” at time t3. Further, the rise of the address change detection signal ATD causes the row control circuit 13 to generate a one-shot pulse for the row enable signal RE from time t4.
[0099]
Then, when the row enable signal RE rises, the row decoder 7 decodes the value “R1” of the address M_ADD, and activates the word line Rx_Word at time t5. As a result, in the memory cell array 6, data held in the memory cell connected to the word line Rx_Word appears as a potential on the bit line. On the other hand, since the one-shot pulse is generated in the row enable signal RE, the one-shot pulse is also generated in the sense amplifier enable signal SE at time t6. As a result, the sense amplifier in the sense amplifier / reset circuit 9 is activated, and each memory cell connected to the word line Rx_Word is refreshed. The refresh itself is exactly the same as that performed in the DRAM and is a well-known technical matter, and therefore will not be described in detail here.
[0100]
Thereafter, when the one-shot pulse generated in the row enable signal RE falls at time t7, the row decoder 7 deactivates the word line Rx_Word, so that the word line Rx_Word is deactivated at time t8. At time t9, the row control circuit 13 lowers the sense amplifier enable signal SE in response to the fact that the row enable signal RE has fallen at the previous time t7. Therefore, the sense amplifier in the sense amplifier / reset circuit 9 that has been refreshed is deactivated. In addition, the row control circuit 13 generates a one-shot pulse for the precharge enable signal PE at time t10 in response to the fall of the row enable signal RE.
[0101]
As a result, the precharge circuit in the sense amplifier / reset circuit 9 precharges the bit line in preparation for the next access. Note that since it is not necessary to output the memory cell data to the outside of the semiconductor memory device in the refresh process, unlike the case of reading, even if a one-shot pulse is generated in the row enable signal RE, the column enable signal CE is output. Does not generate a one-shot pulse. Therefore, the column decoder 8 keeps all the column selection signals in an inactive state, and, for example, the column selection signal Yj (Ax) remains at the “L” level as illustrated.
[0102]
Next, when the one-shot pulse of the address change detection signal ATD falls at time t11, the output enable signal OE is enabled, although not shown in FIG. Therefore, the R / W control circuit 11 sets the control signal CWO to the “H” level in preparation for reading from the memory cell. The I / O buffer 10 sends data output from the sense amplifier / reset circuit 9 to the bus I / O via the bus WRB. However, the data on the bus WRB has not yet been determined at this time. Further, in response to the fall of the address change detection signal ATD, the refresh control circuit 4 updates the refresh address R_ADD at time t12 and sets its value to “R1 + 1”.
[0103]
Note that the value of the refresh address R_ADD is assumed to be “R1” previously, but this value is also the data “0” at the time of reset triggered by the falling edge of the address change detection signal ATD as described above. "Has been updated sequentially. In response to the falling edge of the address change detection signal ATD, the multiplexer 5 selects the internal address L_ADD side at the same time t12. At this time, since the value of the address Address is fixed as described above, the value “A1” is output as the address M_ADD.
[0104]
Next, at time t13, in response to the fall of the row enable signal RE at the previous time t7, the one-shot pulse of the precharge enable signal PE falls, and the precharge circuit in the sense amplifier / reset circuit 9 End precharge. On the other hand, in response to the fall of the address change detection signal ATD at the previous time t11, the latch control circuit 12 raises the latch control signal LC at time t14. Therefore, after this, even if the address Address changes, the latch 2 holds the value of the internal address L_ADD (and therefore the address M_ADD) until the latch control signal LC falls again.
[0105]
Similarly, in response to the fall of the address change detection signal ATD, the row control circuit 13 generates a one-shot pulse for the row enable signal RE at time t15. As a result, at time t16, the row decoder 7 activates the word line Ax_Word corresponding to the address “A1” so that the data held in the memory cell connected to the word line appears as a potential on the bit line. Become. Next, in response to the rise of the row enable signal RE, the row control circuit 13 generates a one-shot pulse for the sense amplifier enable signal SE at time t17. For this reason, the sense amplifier in the sense amplifier / reset circuit 9 senses the data of each memory cell connected to the word line Ax_Word and sets the potential on the bit line to a logic level of “0” / “1” (ie, ground) Potential or power supply potential).
[0106]
Further, the row control circuit 13 generates a one-shot pulse for the control signal CC and outputs it to the column control circuit 14 so as to correspond to the one-shot pulse of the row enable signal RE. The column control circuit 14 generates a one-shot pulse for the column enable signal CE at time t18 based on the control signal CC. When the column enable signal CE becomes “H” in this way, the column decoder 8 decodes the column address included in the internal address L_ADD, and at time t19, the column selection signal [Yj (shown in FIG. (See Ax)] to generate a one-shot pulse. As a result, among the sense amplifiers in the sense amplifier / reset circuit 9, the output of the sense amplifier corresponding to the column address is selected and connected to the bus WRB.
[0107]
Next, at time t20, the row control circuit 13 causes the row enable signal RE to fall, so that the row decoder 7 deactivates the word line AX_Word at time t21. At time t22, the sense result of the previously selected sense amplifier appears on the bus WRB. At the same time, in response to the first fall of the row enable signal RE, the row control circuit 13 lowers the sense amplifier enable signal SE and ends the sensing operation by the sense amplifier in the sense amplifier / reset circuit 9. Let
[0108]
When the row control circuit 13 lowers the control signal CC in response to the previous fall of the row enable signal RE, the column control circuit 14 lowers the column enable signal CE. Therefore, the column decoder 8 invalidates the column selection signal [Yj (Ax) in the figure] at time t23, and as a result, the sense amplifier in the selected sense amplifier / reset circuit 9 and the bus WRB are disconnected. . At substantially the same time, the I / O buffer 10 outputs the memory cell data Dout (A1) read on the bus WRB to the outside of the semiconductor memory device via the bus I / O.
[0109]
Next, at time t24, the row control circuit 13 raises the precharge enable signal PE in response to the first fall of the row enable signal RE, and precharges the bit line again in preparation for the next access. . At the same time, the latch control circuit 12 sets the latch control signal LC to “L” level in response to the fall of the column enable signal CE. Next, at time t25, the row control circuit 13 falls the precharge enable signal PE at time t25 so as to correspond to the fall of the row enable signal RE at the previous time t20. Therefore, the precharge circuit in the sense amplifier / reset circuit 9 terminates the precharge of the bit line.
[0110]
The subsequent operation is exactly the same as the operation at the time t1 to t25 described above, and the cycle operation in units of time Tcycle is repeatedly performed. That is, when “A2” is given as the address Address, a one-shot pulse is output to the address change detection signal ATD in response to the change of the address Address, refresh is performed on the address “R1 + 1”, and then the refresh address is “ The memory cell corresponding to the address “A2” is read out and the data Dout (A2) is output to the outside through the bus I / O.
[0111]
Thereafter, when “A3” is given as the address Address, a one-shot pulse is output as the address change detection signal ATD in response to the change in the address Address, the address “R1 + 2” is refreshed, and then the refresh address becomes “ In addition to updating to R1 + 3 ", the memory cell corresponding to the address" A3 "is read, and the data Dout (A3) is output to the outside through the bus I / O.
[0112]
As described above, in this embodiment, when the address Address changes, the refresh is performed in advance for the refresh address determined by the internal address counter, and then the normal address is accessed. This is because the case of writing described later is taken into consideration. That is, in the asynchronous general-purpose SRAM, the write enable signal / WE becomes asynchronously valid after a delay with respect to the change of the address Address.
[0113]
Therefore, according to the configuration in which the normal access is processed and then refreshed as in the first conventional example and the second conventional example, if the write enable signal / WE is validated at an early timing, There is no particular problem because refresh is started after writing is completed. However, when the write enable signal / WE is validated with a further delay, the write operation and the refresh operation may overlap. Therefore, in such a case, writing must be delayed until refresh is completed, but doing so complicates timing control, increases the circuit scale, and makes logical design more difficult. Therefore, in order to complete the refresh and write within a predetermined time Tcycle, the refresh should be performed before the write, thereby reducing the circuit scale and simplifying the logical design itself.
[0114]
<Reading without refresh>
Next, an example of operation when refresh is controlled by the refresh timer in the refresh control circuit 4 is shown in the timing chart of FIG. This figure shows the timing of switching from the state in which the refresh operation triggered by the generation of the address change detection signal ATD is continuously performed in each memory cycle to the state in which such a refresh operation is not performed. For this reason, the refresh control signal REFA remains at the “H” level in FIG. 3, whereas in FIG. 4, the refresh control circuit 4 in the refresh control circuit 4 during the time t12 to t14 when the refresh for one refresh cycle is completed. The refresh control signal REFA is lowered by resetting the latch circuit. Note that refresh for one refresh cycle refers to refreshing all word lines once. Incidentally, the refresh control signal REFB remains at the “H” level as in the case of FIG.
[0115]
Although it depends on the configuration and capacity of the memory cell array, refresh for one refresh cycle may be performed within a predetermined time of about several ms to several tens of ms, and must be refreshed whenever the address Address changes. Do not mean. Therefore, as shown in FIG. 3, if refresh for one refresh cycle is performed by refreshing in response to an external access, refresh control is performed until the refresh of the next refresh cycle is started. The signal REFA is lowered to stop the refresh. In this way, unnecessary refresh is not performed and power consumption can be reduced.
[0116]
As can be seen from the above, FIG. 4 shows timing waveforms before and after the refresh for one refresh cycle is completed by the refresh for the address “R1”. As the refresh control signal REFA becomes “L” level, the row control circuit 13 does not generate a one-shot pulse in the row enable signal RE even when the address change detection signal ATD rises. For this reason, the row control circuit 13 does not generate the sense amplifier enable signal SE and the precharge enable signal PE corresponding to the row enable signal RE.
[0117]
Further, since the row decoder 7 does not activate the word line Rx_Word, refreshing for the word line Rx_Word is not performed after all. In addition, since the address counter in the refresh control circuit 4 stops the count operation when the refresh control signal REFA becomes “L” level, the value of the refresh address R_ADD is the value “R1 + 1” updated at time t12. Will remain. Also, the address M_ADD remains “R1 + 1” when the refresh address R_ADD side is selected. Thereafter, when the refresh of the next refresh cycle is started, the refresh control circuit 4 returns the refresh control signal REFA to the “H” level, so that the operation as shown in FIG. 3 is performed again.
[0118]
Even when the refresh operation is restarted in this way, the refresh counter is not reset, and the increment operation is performed on the value held in the refresh counter until then. That is, for example, even if the self-refresh operation is interrupted in the middle of a refresh cycle (that is, a cycle for refreshing all word lines), the refresh counter is not reset, and the next refresh (refresh associated with normal access for reading or writing) (Self refresh may be used.) When the operation is resumed, the value remaining in the refresh counter is incremented.
[0119]
<Write with refresh>
Next, the operation in the case of performing refresh with writing will be described with reference to the timing chart shown in FIG. As in the case of FIG. 3, since the refresh control signals REFA and REFB are both fixed at the “H” level in this case, these signals are not particularly shown in FIG. FIG. 5 shows a write operation instead of the read operation shown in FIG. 3, and is based on the operation shown in FIG. For this reason, the operation at the times t31 to t38 shown in FIG. 5 is the same as the operation at the times t1 to t25 shown in FIG. 3 except for the following points.
[0120]
As described above, the write enable signal / WE is input asynchronously within the memory cycle regardless of the change of the address Address. Therefore, here, “Din (A1)” is supplied to the write data at time t32 after the refresh is completed, and is placed on the bus I / O, and the write enable signal / WE falls at time t33. Suppose. When a negative pulse is input to the write enable signal / WE and falls at time t33, the row control circuit 13 delays and inverts the write enable signal / WE and outputs it as a row enable signal RE.
[0121]
In this case, however, a one-shot pulse is generated in the row enable signal RE even at the falling edge of the address change detection signal ATD, as in FIG. 3, so that both are combined and a one-shot pulse is output to the row enable signal RE. become. When the one-shot pulse is generated in the row enable signal RE in this way, the word line “Ax_Word” corresponding to the address “A1” is activated as in the case of FIG. At the same time, one-shot pulses are sequentially generated for the sense amplifier enable signal SE, the column enable signal CE, the column selection signal Yj (Ax), and the precharge enable signal PE.
[0122]
On the other hand, when the write enable signal / WE becomes valid, the R / W control circuit 11 causes the control signal CWO to fall at time t34. As a result, the I / O buffer 10 sends write data on the bus I / O to the bus WRB side, and changes occur in the data on the bus WRB at time t35. When the column selection signal Yj (Ax) becomes “H” level at time t36 thereafter, writing is performed to the memory cell specified by the address Address. Further, after the writing is completed, the bit line is precharged as in the previous case.
[0123]
Thereafter, when the write enable signal / WE rises at time t37, the write data is determined, and then the row control circuit 13 lowers the row enable signal RE. Further, when the row enable signal RE falls, the sense amplifier enable signal SE, the column enable signal CE, the column selection signal Yj (Ax), and the precharge are performed in the same manner as when the address change detection signal ATD falls in FIG. The enable signal PE falls sequentially by time t38. In response to the rise of the write enable signal / WE at the previous time t37, the R / W control circuit 11 raises the control signal CWO at the time t39.
[0124]
After this, reading from the address “A2” is performed, but this operation is exactly the same as the reading from the address “A2” described in FIG. Subsequent to this reading, writing to the address “A3” is performed. The operation at times t41 to t48 in this case also conforms to the writing to the address “A1” just described. However, in this case, the write enable signal / WE is input at an earlier timing than when writing to the address “A1”. That is, in this case, it is the timing when the write enable signal / WE falls during the refresh, and there is a difference in some operations compared to the above-described write.
[0125]
That is, in this case, the write enable signal / WE falls at time t42 during refresh, and “Din (A3)” that is write data is supplied onto the bus I / O at time t43. Thereafter, the R / W control circuit 11 causes the control signal CWO to fall at time t44 in response to the fall of the write enable signal / WE. As a result, at time t45, the data “Din (A3)” is transmitted from the I / O buffer 10 onto the bus WRB. At this time, since the word line Ax_Word, the column enable signal CE, and the column selection signal Yj (Ax) are not activated, writing to the memory cell is not performed.
[0126]
However, in the semiconductor memory device of this embodiment, as in the case of a general-purpose SRAM, a period during which write data can be taken after a write enable signal / WE is input is determined by specifications. Therefore, even if an attempt is made to capture the write data when the refresh is completed and the memory cell is actually written, there is a possibility that the value of the write data is not guaranteed at that time. Therefore, in the present embodiment, write data is taken onto the bus WRB while the write enable signal / WE is valid during the refresh, and after the refresh is completed, the memory from the bus WRB to the address Address memory cell is received. Write.
[0127]
That is, since the write data on the bus WRB is at the logic level of “0” / “1” (that is, the ground potential or the power supply potential), the word line Ax_Word, the sense amplifier enable signal SE, and the column enable signal CE are thereafter. If the column selection signal Yj (Ax) is sequentially activated, writing from the bus WRB to the memory cell can be performed. After this, as in the case of writing to the address “A1”, if the one-shot pulse of the row enable signal RE is generated from the falling edge of the address change detection signal ATD, writing to the address “A3” and this Subsequent to the bit line precharge.
[0128]
In this process, the write enable signal / WE rises at time t46, and in response, the R / W control circuit 11 raises the control signal CWO at time t47. Further, since the address change detection signal ATD is already at the “H” level at the time when the write enable signal / WE falls at time t42, the row enable signal RE is not generated immediately, but the address change detection signal After ATD becomes “L” level, it is delayed in the row control circuit 13 and outputted as a row enable signal RE. However, in this case as well as the writing of the address “A1”, a one-shot pulse is generated in the row enable signal RE even at the falling edge of the address change detection signal ATD. Will be.
[0129]
<Writing without refresh>
Next, a timing chart of FIG. 6 shows an operation example in which refresh is controlled by the refresh timer in the refresh control circuit 4 in the case of writing. The difference between FIG. 5 and FIG. 5 is exactly the same as the difference between FIG. That is, in FIG. 6, the refresh control signal REFA falls after the refresh is completed, the refresh address R_ADD is not updated from “R1 + 1” in FIG. 6, and the refresh addresses “R1 + 1” and “R1 + 2” in FIG. It is different from the case of FIG. 5 that the refresh is not performed.
[0130]
<Self-refresh>
Next, an operation will be described when there is no access request from the outside of the semiconductor memory device for a predetermined time (hereinafter referred to as “refresh time”) and self refresh is performed by the refresh timer. The “predetermined time” may be set based on the data retention characteristics (eg, data retention time) of the memory cell. As described above, in this embodiment, when there is an address change accompanying an external access request, refresh is performed prior to processing the access request. However, since an external access request may not occur for a long time, the data in the memory cell array 6 cannot be held only by refreshing when there is an access request. Therefore, in the present embodiment, the refresh timer in the refresh control circuit 4 is used to start the self-refresh when the refresh time has elapsed since the last access request from the outside.
[0131]
FIG. 7 shows the operation timing at this time. At times t51 to t52 in the figure, refresh and read are performed by detecting a change in the address Address accompanying an external read request. The operation in this period is exactly the same as the read operation for the address “A1” shown in FIG. 4, and after this operation, the refresh control signal REFA becomes “L” level. At the time when a one-shot pulse is generated in the address change detection signal ATD, the refresh control circuit 4 resets the value of the refresh timer.
[0132]
Thereafter, when a state without an access request from the outside of the semiconductor memory device continues, the refresh control circuit 4 raises the refresh control signal REFA at time t53 to make a transition to a refreshable state. If the state where there is no access request continues despite this state, the refresh control circuit 4 activates the pulse generation circuit triggered by the rise of the signal obtained by delaying the refresh control signal REFA by the delay circuit, and the time t54 Thus, a negative one-shot pulse is generated in the refresh control signal REFB. As a result, the row control circuit 13 generates a one-shot pulse in the row enable signal RE at time t55 to activate self-refresh.
[0133]
At this time, since the refresh control signal REFB is at the “L” level, the multiplexer 5 selects the refresh address R_ADD side and outputs “R1 + 1” as the address M_ADD. The self-refresh and the subsequent precharge are exactly the same as those shown in FIG. Thus, at time t59, the precharge enable signal PE falls and the self-refresh and precharge are completed. At this time, the access request from the outside remains the same, and unlike the times t51 to t52, access to the address Address is not performed.
[0134]
Thereafter, the pulse generation circuit in the refresh control circuit 4 raises the refresh control signal REFB at time t56. Next, upon receiving the rising edge of the refresh control signal REFB, the refresh control circuit 4 updates the refresh address R_ADD at time t57 and sets its value to “R1 + 2”. In this case, the address change detection signal ATD is not generated after the refresh control signal REFA is raised at time t53, and the state does not shift to a state in which the refresh operation associated with the address change is continuously performed. Therefore, the refresh control circuit 4 changes the refresh control signal REFA to the “L” level at the time t58, and after that, the refresh operation is continuously controlled by the refresh timer. Furthermore, the multiplexer 5 receives the rising edge of the refresh control signal REFB and selects the internal address L_ADD side from time t59.
[0135]
Here, when there is an access request from outside the semiconductor memory device during time t53 to t54 and a change is recognized in the address Address, the operation is as shown in the timing chart of FIG. That is, when the address Address changes to “An” at time t60 and the ATD circuit 3 generates a one-shot pulse in the address change detection signal ATD at time t61, the refresh control circuit 4 performs refresh control as in FIG. The signal REFB is kept at “H” level without falling. For this reason, after time t61, the refresh for the address “R1 + 1” and the reading from the address “An” are performed in the same way as the times t51 to t52. As a result, at time t62, “Dout (An)”, which is stored data of the address “An”, is output to the bus I / O. In FIG. 8, it is assumed that the refresh control signal REFA is raised at time t53 approaching the cell hold limit timing. Therefore, since refresh is continuously performed with successive memory cycles thereafter, the refresh control signal REFA is maintained at the “H” level.
[0136]
<Writing when the write enable signal is input late>
Next, writing when the write enable signal / WE is input with a delay will be described with reference to the timing chart of FIG. In this case, since the memory cycle becomes long, this operation is called a “Long Write operation” as shown in FIG. In this case as well, the refresh control signals REFA and REFB remain at “H” level.
[0137]
First, when the value of the address Address changes to “A1” at time t71, the refresh address “R1” is refreshed in the same manner as described above. However, since the write enable signal / WE is still at the “H” level even after the refresh is completed, the read for the address “A1” is performed following the refresh as in FIG. As a result, at time t72, “Dout (A1)”, which is the storage data of the address “A1”, is output to the bus I / O. However, since the side accessing the semiconductor memory device considers writing to the memory cell, the read data at this point is not actually used on the access side. Of course, the read data may be taken in on the access side and then subjected to some calculation and then written. That is, it is possible to realize the read-modify-write operation within one memory cycle by intentionally delaying the write enable signal.
[0138]
Thereafter, the write enable signal / WE finally falls at time t73, whereby the write operation is started, and almost the same operation as in the second write cycle shown in FIG. 6 is performed. However, in this case, the address Address does not change with the fall of the write enable signal / WE, and the value remains “A1”. Therefore, the ATD circuit 3 does not generate a one-shot pulse for the address change detection signal ATD, and the address change detection signal ATD remains at the “L” level. Therefore, the multiplexer 5 continues to select the internal address L_ADD side, and the value of the address M_ADD remains “A1” in preparation for the subsequent writing.
[0139]
When the write enable signal / WE is input with a delay, the row enable signal RE generated at the falling edge of the address change detection signal ATD between the times t71 and t72 is “L” upon completion of the read subsequent to the refresh. You have returned to the level. Therefore, in this case, the row control circuit 13 generates the row enable signal RE based on the write enable signal / WE.
[0140]
That is, since the address change detection signal ATD is at the “L” level at this time, the “H” level is supplied to the delay circuit 52, the NAND gate 53, and the NAND gate 54 from the inverter 30 shown in FIG. Therefore, when the write enable signal / WE falls at time t73, the write enable signal / WE is given a delay by the delay circuit 49 and then passes through the NOR gate 50 and the inverter 51, and the NAND gate 53, the NAND gate 54, and the NAND gate 65. After being inverted, the level is output as a row enable signal RE at time t77. In this case, since the one-shot pulse is not generated in the address change detection signal ATD, the latch control signal LC is also returned to the “L” level. However, since the operation of fetching the address “Address” into the latch 2 has already been performed at the time of dummy reading following the refresh, there is no particular problem.
[0141]
Here, “Din (A1)”, which is the write data, has already been supplied to the bus I / O at time t74, and the R / W control circuit 11 receives the fall of the write enable signal / WE at time t75. When the control signal CWO falls, the write data “Din (A1)” is sent from the I / O buffer 10 onto the bus WRB at the time t76. Therefore, writing is started by the one-shot pulse of the row enable signal RE, and writing is performed to the address “A1” in the same manner as described with reference to FIG.
[0142]
As described above, in this embodiment, as in the case of an asynchronous SRAM, at the start of the memory cycle where the address Address starts to change, it is unknown whether the external access request is read / write. It cannot be predicted at which point the write enable signal / WE is input in the case of writing. For this reason, in the present embodiment, it is assumed that the access request is for reading, and reading is performed from the falling edge of the address change detection signal ATD, and writing is performed when the write enable signal / WE is input thereafter. Is going.
[0143]
<When writing is performed after refresh by the refresh timer because the write enable signal is input late>
Next, another timing of the Long Write operation will be described with reference to the timing chart of FIG. In this figure, since the self-refresh is started by the refresh timer before the write enable signal / WE is input, this corresponds to the case where the write enable signal / WE falls during the self-refresh. Yes.
[0144]
First, refresh and dummy read at times t81 to t83 are the same as those shown in FIG. 9 except for the following points. That is, the refresh for one refresh cycle is completed by the refresh starting from time t81. For this reason, the refresh control circuit 4 lowers the refresh control signal REFA at time t82, and stops the refresh until it is necessary to refresh the next refresh cycle. Thereafter, when the state where there is no access request from the outside of the semiconductor memory device continues, the refresh control circuit 4 raises the refresh control signal REFA at time t84.
[0145]
However, since there is no subsequent access request, the refresh control circuit 4 generates a negative one-shot pulse in the refresh control signal REFB at time t85. Then, since the refresh control signal REFB is set to the “L” level, the multiplexer 5 selects the refresh address R_ADD side, and the row control circuit 13 generates a one-shot pulse for the row enable signal RE to the address “R1 + 1”. Start self-refresh. Thereafter, at time t86, the write enable signal / WE falls. In this case, self-refresh and writing are the same as those shown at times t41 to t48 in FIG.
[0146]
That is, at time t88, write data is supplied to the bus I / O from the outside of the semiconductor memory device. Therefore, the R / W control circuit 11 falls the control signal CWO to transfer the write data from the I / O buffer 10 to the bus WRB. Transfer to. Further, since the multiplexer 5 selects the internal address L_ADD side in response to the rise of the refresh control signal REFB at time t87, it outputs “A1” as the address M_ADD at the time t89. Thereafter, when the self-refresh is completed, the write data “Din (A1)” is written from the bus WRB to the memory cell at the address “A1” in accordance with the row enable signal RE generated from the refresh control signal REFB.
[0147]
<When the write enable signal is input late, but refresh is performed by the refresh timer after writing>
Next, another timing example of the Long Write operation will be described with reference to the timing chart of FIG. This figure corresponds to the case where there is a refresh request by the refresh timer after the write enable signal / WE is input and the write starts, and the self refresh is performed after the write is completed.
[0148]
First, refresh and dummy reading at times t91 to t92 are exactly the same as in FIG. Thereafter, when there is no access request from the outside of the semiconductor memory device, the refresh control circuit 4 raises the refresh control signal REFA at time t93. If the write enable signal / WE falls at time t94 before the refresh timer measures the refresh time, the data “Din (A1)” is written to the address “A1” prior to the self-refresh. This writing itself is the same as the Long Write operation shown in FIG. 9 or FIG. When the write enable signal / WE falls, the refresh control circuit 4 causes the refresh control signal REFB to have a negative one-shot until the time necessary for writing to the memory cell array 6 and subsequent precharge elapses. The rise of the refresh control signal REFA is delayed by an internal delay circuit so that no pulse is generated.
[0149]
When writing is thus completed, the pulse generation circuit in the refresh control circuit 4 generates a negative one-shot pulse in the refresh control signal REFB at time t95. As a result, the multiplexer 5 selects the refresh address R_ADD side. In addition, the row control circuit 13 generates a one-shot pulse for the row enable signal RE to activate self-refresh for the address “R1 + 1” output from the multiplexer 5. Upon completion of such self-refresh, the refresh control circuit 4 updates the value of the refresh address R_ADD to “R1 + 2” at time t96 in response to the rise of the refresh control signal REFB, and the multiplexer 5 selects the internal address L_ADD side at time t97. To do.
[0150]
[Second Embodiment]
The present embodiment realizes the same function as the page mode employed in a general-purpose DRAM or the like. FIG. 12 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment. The same components and signal names as those shown in FIG. 1 are denoted by the same reference numerals. In this embodiment, the address Address described in the first embodiment is divided into an upper-bit address UAddress and a lower-bit address PageAddress, so that a bit similar to the address UAddress can be burst-like by simply changing the address PageAddress. Input / output is possible.
[0151]
For example, in this embodiment, since the address PageAddress is 2 bits wide, by changing the address PageAddress within a range of “00” B to “11” B (where “B” means a binary number), Data for four consecutive addresses can be accessed in bursts. Note that the width of the address PageAddress is not limited to 2 bits, and may be any number of bits as long as it is within the range of “2 bits” to “the number of column addresses included in the address Address”. In the present embodiment, in association with the selection of 4-bit data at the address PageAddress, four sets of bus WRBi (here, i = 0 to 3) are provided instead of the bus WRB shown in FIG. is there. Therefore, when the value of the address PageAddress is “00” B to “11” B, each bit data of the memory cell specified by these addresses is input / output through the buses WRB0 to WRB3.
[0152]
Next, the address buffer 141, latch 142, ATD circuit 143, column decoder 148, sense amplifier / reset circuit 149 are the address buffer 1, latch 2, ATD circuit 3, column decoder 8, sense amplifier / reset circuit shown in FIG. 9 is the same configuration. In this embodiment, since the address UAddress is used instead of the address Address in the first embodiment, the configurations of these circuits are different by the difference in the bit width of these addresses. In addition, the sense amplifier / reset circuit 149 is further slightly different.
[0153]
That is, in this embodiment, 4-bit data is input / output on the buses WRB0 to WRB3 for each column address included in the internal address L_ADD. Therefore, the sense amplifier / reset circuit 149 simultaneously selects four adjacent bit lines in the memory cell array 6 in accordance with the column selection signal output from the column decoder 148, and four sets connected to these bit lines. Are connected to the buses WRB0 to WRB3. Since the address PageAddress is not input to the ATD circuit 143, a one-shot pulse is not generated in the address change detection signal ATD when the address PageAddress is changed to perform access in a burst manner.
[0154]
In addition, the address buffer 151 has the same configuration as the address buffer 1 except that the address bit width is different, and buffers the address PageAddress. The bus decoder 152 decodes the 2-bit page address output from the address buffer 151 and outputs four bus selection signals. Further, the bus selector 153 connects any one of the buses WRB0 to WRB3 and the I / O buffer 10 by the bus WRBA according to these bus selection signals.
[0155]
Next, the operation of the semiconductor memory device adopting the above configuration will be described with reference to the timing chart of FIG. Since the operation of FIG. 4 is based on the operation of FIG. 4 described in the first embodiment, here, the difference from the operation of FIG. 4 will be mainly described. Note that “Y1” to “Y4” shown in FIG. 13 are any one of “00” B to “11” B. For simplicity, the values of “Y1” to “Y4” are shown here. Assume that “00” B to “11” B respectively.
[0156]
First, at time t101, “A1” is given to the address Address as in FIG. At this time, the address PageAddress is “Y1”. As a result, refresh and read corresponding to the address “A1” are performed, and at time t102, the memory cells are stored in the four memory cells designated by the address A1 (that is, the lower addresses are “00” B to “11” B). The read data is read onto the buses WRB0 to WRB3. At this time, the value of the address PageAddress is “00” B, and the bus decoder 152 decodes the value “00” B of the address PageAddress “Y1” received through the address buffer 151. As a result, the bus selector 153 selects the bus WRB0 and outputs the bit data output thereto to the bus WRBA. As a result, at time t103, the value [Dout (A1)] of the address A1 is output on the bus I / O.
[0157]
Thereafter, by appropriately changing the address PageAddress, it is possible to read the data of the memory cell having the same address UAddress portion of the address “A1”. That is, when “Y2” (= “01” B) is given to the address PageAddress at time t104, the bus selector 153 selects bit data on the bus WRB1 at time t105 and outputs it to the bus WRBA. The data “Dout (Y2)” stored at the address “01” B is output to the bus I / O.
[0158]
Thereafter, similarly, when “Y3” (= “10” B) is given to the address PageAddress at time t107, the bus WRB2 is connected to the bus WRBA at time t108, and the lower address is stored in the address “10” B at time t109. The data “Dout (Y3)” is output to the bus I / O. If “Y4” (= “11” B) is given to the address PageAddress at time t110, the bus WRB3 is connected to the bus WRBA at time t111, and the lower address is stored at the address “11” B at time t112. Data "Dout (Y4)" is output to the bus I / O.
In the above description of the second embodiment, the case of applying to FIG. 4 is applied. However, it is needless to say that the case of applying to each case shown in FIGS.
[0159]
[Third Embodiment]
In each of the above-described embodiments, regardless of whether the access request supplied from the outside is a read request or a write request, the address Address changes (including the case where the chip select signal / CS is validated). As a trigger, reading or writing is performed after refreshing.
[0160]
On the other hand, in this embodiment, when there is a read request, refresh is performed after reading, and by doing so, the read speed is improved (reduction of access time) compared to the above-described embodiments. ). When there is a write request, writing is performed after refreshing as in the above-described embodiments.
[0161]
FIG. 14 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment. Since the configuration of the semiconductor memory device shown in FIG. 11 is basically the same as that of the first embodiment (FIG. 1), the same components as those in FIG. In the following, the present embodiment will be described based on the semiconductor memory device of the first embodiment. However, the technical idea of the present embodiment may be applied to the semiconductor memory device of the second embodiment.
[0162]
In the general-purpose SRAM specification, a write enable signal is given asynchronously with respect to an address change. Here, in the present embodiment, the processing order of the refresh operation and the access operation to the memory cell is reversed between the case of reading and the case of writing. For this reason, in this embodiment, it is necessary to determine at a certain timing whether an access request supplied from the outside is read / write, and to determine the processing order based on the determination result.
[0163]
Therefore, in the present embodiment, the maximum value of the time (for example, the time corresponding to the time tAW shown in FIG. 16) from when the address Address changes until the write enable signal / WE is validated (hereinafter, this maximum value is referred to as the maximum value). (referred to as tAWmax) as the specification of the semiconductor memory device. That is, on the system side using the semiconductor memory device, when writing to the semiconductor memory device, it is necessary to validate the write enable signal / WE within the time tAWmax from the time when the address Address is changed. Note that the value of the time tAWmax may be appropriately determined according to the required specifications on the system side.
[0164]
The ATD circuit 163 shown in FIG. 14 has substantially the same function as the ATD circuit 3 shown in FIG. However, since reading / writing is not determined until the time tAWmax elapses after the address starts to change, the ATD circuit 163 detects the address change until the time tAWmax elapses after the address change is detected. The signal ATD is not generated.
[0165]
Here, assuming that the maximum value of the skew included in the address Address is a time tskew (see, for example, FIG. 15), depending on the system, the time tskew indicated by the value of the time tAWmax may be shorter. As described above, since the value of the time tAWmax is originally determined according to the required specification on the system side, it can be set regardless of the time tskew.
[0166]
However, since the value of the address Address is not fixed until the time tskew elapses after the address Address starts to change, the access to the memory cell array must not be started until that time. Therefore, when the time tAWmax is shorter than the time tskew, the value of the time tAWmax is set to the time tskew so that access is performed after the address Address is fixed.
[0167]
However, what has just been described should be considered in the case of reading. In the case of writing, since the writing is performed after refreshing in the present embodiment, the refresh operation is started even after the time tAWmax has elapsed from the address change time and the reading / writing is determined. There is no hindrance. Further, if the write enable signal / WE becomes valid before the time tAWmax elapses, it can be determined that the write operation is performed at that time, so that the refresh operation can be started without waiting for the time tAWmax to elapse. good.
[0168]
The refresh control circuit 164 has the same function as the refresh control circuit 4 of FIG. However, the refresh control circuit 164 refers to the write enable signal / WE when the address change detection signal ATD rises, and if it is a read request, updates the refresh address R_ADD using the rise of the address change detection signal ATD as a trigger to write If requested, the refresh address R_ADD is updated with the falling edge of the address change detection signal ATD as a trigger.
[0169]
Next, the multiplexer 165 has substantially the same function as the multiplexer 5 shown in FIG. However, in the present embodiment, in the case of reading, it is necessary to perform reading prior to refresh. Therefore, in order to determine which is reading / writing, a write enable signal / WE is input to the multiplexer 165. Yes. When the write enable signal / WE is at “L” level (write), the operation of the multiplexer 165 is the same as that of the multiplexer 5.
[0170]
On the other hand, when the write enable signal / WE is at “H” level, the multiplexer 165 performs a selection operation opposite to that in the case of writing. More specifically, the multiplexer 165 selects the internal address L_ADD side when the address change detection signal ATD is “H” level and the refresh control signal REFB is “H” level, and the address change detection signal ATD is “L”. If the refresh control signal REFB is at the “L” level, the refresh address R_ADD side is selected.
[0171]
Next, the row control circuit 173 has substantially the same function as the row control circuit 13 shown in FIG. 1, and performs the same operation as the row control circuit 13 in the case of writing. On the other hand, in the case of reading, the row control circuit 173 activates the row enable signal RE, the sense amplifier enable signal SE, the control signal CC, and the precharge signal PE for the read operation with the rising edge of the address change detection signal ATD as a trigger. . In addition, the row control circuit 173 activates the row enable signal RE, the sense amplifier enable signal SE, and the precharge enable signal PE for the refresh operation using the falling edge of the address change detection signal ATD as a trigger.
[0172]
Next, the operation of the semiconductor memory device according to the present embodiment will be explained. Here, first, the read operation will be described with reference to the timing chart shown in FIG. 15, and then the write operation will be described with reference to the timing chart of FIG.
[0173]
First, when the address Address changes at time t120 shown in FIG. 15, this address change is transmitted to the ATD circuit 163 through the address buffer 1 and the latch 2. However, since reading / writing is unconfirmed at this time, the ATD circuit 163 does not immediately generate a one-shot pulse of the address change detection signal ATD.
[0174]
Thereafter, when the time tAWmax elapses from the time t120 and the time t122 is reached, it is determined whether writing or reading is performed. Therefore, the ATD circuit 163 generates a one-shot pulse in the address change detection signal ATD at the time t123. In this case, since this is a read request, the write enable signal / WE is at the “H” level, and the multiplexer 165 selects the internal address L_ADD side and assigns the address M_ADD (= address “A1”) at time t124. This is supplied to the row decoder 7. In addition, the row control circuit 173 sequentially generates a row enable signal RE, a sense amplifier enable signal SE, a control signal CC, and a precharge signal PE using the rising edge of the address change detection signal ATD as a trigger. As a result, a read operation is performed in the same manner as indicated by “Read Cycle” in FIG. 3, for example, the word line Ax_Word corresponding to the address “A1” is activated at time t125, and at time t126, the memory cell Data “Dout (A1)” is read onto the bus I / O.
[0175]
Thereafter, when the address change detection signal ATD falls at time t127, the multiplexer 165 selects the refresh address R_ADD side, and supplies the address M_ADD (= address “R1 + 1”) to the row decoder 7 at time t128. In addition, the row control circuit 173 sequentially generates a row enable signal RE, a sense amplifier enable signal SE, and a precharge signal PE using the falling edge of the address change detection signal ATD as a trigger. As a result, a refresh operation is performed in the same manner as indicated by “Refresh Cycle” in FIG. 3, and the word line Rx_Word corresponding to the address “R1 + 1”, for example, is activated at time t129.
[0176]
Next, the operation when there is a write request will be described. In the case of writing, the write enable signal / WE is validated between the time when the address Address starts to change at the time t140 shown in FIG. 16 and the time t143 after the elapse of the time tAWmax. In FIG. 16, it is assumed that the write enable signal / WE is lowered at time t142 after time tAW from time t140.
[0177]
Next, the ATD circuit 163 receives the address change and the fall of the write enable signal / WE, and generates a one-shot pulse for the address change detection signal ATD at time t144. At this time, since the write enable signal / WE is at the “L” level, the multiplexer 165 selects the refresh address R_ADD side for the refresh operation, and outputs “R1” to the row decoder 7 as the address M_ADD at time t145. The row control circuit 173 sequentially generates a row enable signal RE, a sense amplifier enable signal SE, and a precharge signal PE. Thus, the refresh operation is performed in the same manner as indicated by “Refresh Cycle” after time t31 in FIG.
[0178]
Thereafter, at time t146, the write data value “Din (A1)” is supplied onto the bus I / O. Next, when the ATD circuit 163 falls the address change detection signal ATD at time t147, the multiplexer 165 selects the internal address L_ADD side, and at time t148, the row address portion of “A1” is set as the row decoder as the address M_ADD. 7 is output. The row control circuit 173 sequentially generates a row enable signal RE, a sense amplifier enable signal SE, a control signal CC, and a precharge signal PE. As a result, the write operation is performed in the same manner as in the case of “Write cycle” in FIG.
[0179]
As described above, in this embodiment, the read operation can be started when time tAWmax elapses after the address changes. For this reason, it is possible to speed up reading compared to the first embodiment and the second embodiment, and the access time can be shortened. In particular, the longer the time required for the refresh operation in each of the above-described embodiments and the smaller the value of the time tAWmax in the present embodiment, the greater the effect of improving the access time.
[0180]
[Fourth Embodiment]
In each of the embodiments described above, the standby mode is switched based on the power-down control signal PowerDown supplied from the outside of the semiconductor memory device. On the other hand, in this embodiment, standby mode switching similar to that in each of the above embodiments is realized by writing data for mode switching instruction to a specific address on the memory cell array 6 determined in advance. ing. Here, in the semiconductor memory device according to the present embodiment, the address “0” (lowest address) on the memory cell array 6 is used as a data storage area dedicated to mode switching. In this embodiment, the data for setting the standby mode 2 is “F0” h (where “h” means a hexadecimal number), and the data for setting the standby mode 3 is “0F”. It is assumed that h. Therefore, in this embodiment, the bus width of the bus WRB is 8 bits.
[0181]
FIG. 17 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment. The same components and signal names as those shown in FIG. 1 are denoted by the same reference numerals. 17 differs from FIG. 1 in that there is no pin for inputting the power-down control signal PowerDown, that a standby mode control circuit 201 is newly added, a refresh control circuit 204, and a boost power supply 215. The substrate voltage generation circuit 216 and the reference voltage generation circuit 217 are partially different from the refresh control circuit 4, the boost power supply 15, the substrate voltage generation circuit 16, and the reference voltage generation circuit 17 shown in FIG. Can be mentioned. Therefore, the details of these parts will be described below with reference to FIGS. In these drawings, the same components and signal names as those shown in FIG. 1 or FIG.
[0182]
First, in FIG. 17, the standby mode control circuit 201 generates mode setting signals MD2 and MD3 based on the internal address L_ADD, the chip select signal / CS, the write enable signal / WE, and the write data on the bus WRB. Among these, the mode setting signal MD 2 is a signal that becomes “H” level when the standby mode 2 is set, and is supplied to the refresh control circuit 204. On the other hand, the mode setting signal MD3 is a signal that becomes “H” level when the standby mode 2 or the standby mode 3 is set, and is supplied to the boost power source 215, the substrate voltage generation circuit 216, and the reference voltage generation circuit 217. Note that the standby mode 1 is when the mode setting signals MD2 and MD3 are both at "L" level.
[0183]
Here, FIG. 18 is a circuit diagram showing a detailed configuration of the standby mode control circuit 201. In the figure, data WRB0 to WRB3 and WRB4 to WRB7 are bits 0 to 3, 4 to 7 of write data supplied from the outside of the semiconductor memory device onto the bus WRB. A circuit composed of an AND gate 221, a NOR gate 222 and an AND gate 223 outputs an “H” level only when the write data is “F0” h. Similarly, the circuit composed of the NOR gate 224, the AND gate 225 and the AND gate 226 outputs the “H” level only when the write data is “0F” h. Further, the OR gate 227 calculates the logical sum of the outputs of the AND gates 233 and 226, and outputs “H” level when either “F0” h or “0F” h is input as write data.
[0184]
Next, the addresses X0B to Y7B are address values obtained by inverting each bit constituting the internal address L_ADD. For example, the address X0B is a value obtained by inverting bit 0 of the row address, and the address Y7B is a value obtained by inverting bit 7 of the column address. Therefore, the AND gate 228 outputs the “H” level only when each bit of the internal address L_ADD detects “0” B (that is, “0” address). The AND gate 229 outputs the write enable signal / WE as a clock only when writing data “F0” h or “0F” h to the address “0”. The AND gate 230 outputs the write enable signal / WE as it is as a clock only when writing data “0F” h to the address “0”.
[0185]
Next, the circuit formed of inverters 231 to 236 and AND gate 237 captures the falling edge of chip select signal / CS and generates a one-shot pulse in signal CEOS. Next, when the output of the AND gate 229 rises and the clock is input to the C terminal, the latch 238 outputs the “H” level corresponding to the power supply potential supplied to the D terminal from the Q terminal as the mode setting signal MD2. To do. Further, when a one-shot pulse is generated in the signal CEOS supplied to the R terminal, the latch 238 resets itself and outputs “L” level to the mode setting signal MD2. The latch 239 has the same configuration, and outputs “H” level to the mode setting signal MD3 when the output of the AND gate 230 rises, and to the mode setting signal MD3 when a one-shot pulse is generated in the signal CEOS. L ”level is output.
[0186]
As described above, when the standby mode 2 is set, the output of the AND gate 229 rises in synchronization with the rise of the write enable signal / WE, the D-type latch 238 is set, and the mode setting signal MD2 is “H”. Become a level. When the standby mode 3 is set, both the outputs of the AND gates 229 and 230 rise and the latches 238 and 239 are set in synchronization with the rise of the write enable signal / WE, and the mode setting signal MD2 and the mode are set. Both of the setting signals MD3 become “H” level.
[0187]
Next, the refresh control circuit 204 shown in FIG. 17 generates the refresh address R_ADD and the refresh control signals REFA and REFB using the chip select signal / CS and the mode setting signal MD2 instead of the power down control signal PowerDown. Here, FIG. 19 is a circuit diagram showing a detailed configuration of the refresh control circuit 204. In the figure, a P-channel transistor 240 has a gate terminal, a source terminal, and a drain terminal connected to the output of the AND gate 241, the power supply potential, and the power supply pin of the refresh control circuit 4. For this reason, if the output of the AND gate 241 is “L” level, the transistor 240 is turned on to supply power to the refresh control circuit 4, and if the output is “H” level, the transistor 240 is cut off to supply power. Stop supplying.
[0188]
The AND gate 241 operates when the semiconductor memory device is in a non-selected state (chip select signal / CS is “H” level) and in standby mode 2 or standby mode 3 (mode setting signal MD2 is “H” level). Cut off. Next, the inverter 242 generates an inverted signal of the mode setting signal MD2, and its output becomes “H” level in the standby mode 1. The AND gate 243 outputs the refresh address R_ADD generated by the refresh control circuit 4 as it is in the standby mode 1, while fixing the address to “0” in the standby mode 2 or the standby mode 3.
[0189]
The AND gate 244 outputs the refresh control signal REFA generated by the refresh control circuit 4 as it is in the standby mode 1, while fixing the signal to “L” level in the standby mode 2 or the standby mode 3. Inverter 245 inverts the output of inverter 242, and therefore outputs "L" level in standby mode 1. The OR gate 246 outputs the refresh control signal REFB generated by the refresh control circuit 4 as it is in the standby mode 1, while fixing the signal to the “H” level in the standby mode 2 or the standby mode 3.
[0190]
20 to 22 are circuit diagrams showing detailed configurations of the boost power supply 215, the substrate voltage generation circuit 216, and the reference voltage generation circuit 217, respectively. In the boost power supply 215, the P-channel transistor 250 and the AND gate 251 have the same functions as the transistor 240 and the AND gate 241 shown in FIG. That is, when the semiconductor memory device is in a non-selected state (chip select signal / CS is at “H” level) and in standby mode 3 (mode setting signal MD3 is at “H” level), transistor 250 is cut off and boosted. Power supply to the power supply 15 is stopped, and in other cases, power is supplied to the boost power supply 15. The above is the same for the substrate voltage generation circuit 216 and the reference voltage generation circuit 217. The transistors 252 and 254 constituting these circuits correspond to the transistor 250 in the boost power source 215, and the AND gates 253 and 255. Corresponds to the AND gate 251 in the boost power source 215.
[0191]
Next, the operation at the time of switching the standby mode in the semiconductor memory device having the above configuration is as follows.
[0192]
▲ 1 ▼ Standby mode 1
In order to set the semiconductor memory device to the standby mode 1, the chip select signal / CS may be lowered. By doing so, the standby mode control circuit 201 generates a one-shot pulse from the falling edge of the chip select signal / CS, resets the latches 238 and 239, and sets the mode setting signals MD2 and MD3 to the “L” level. And
[0193]
Thereby, in the refresh control circuit 204, the transistor 240 is turned on to supply power to the internal refresh control circuit 4, and the refresh address R_ADD and the refresh control signals REFA and REFB generated by the refresh control circuit 4 are output as they are. It becomes like this. The boost power supply 215, the substrate voltage generation circuit 216, and the reference voltage generation circuit 217 also supply power to the internal boost power supply 15, the substrate voltage generation circuit 16, and the reference voltage generation circuit 17, respectively. By performing the above operations, the operations described in the first embodiment and the second embodiment can be performed.
[0194]
▲ 2 ▼ Standby mode 2
In order to set to the standby mode 2, as described above, the data “F0” h may be written to the address “0”. As a result, the standby mode control circuit 201 sets the mode setting signal MD2 to the “H” level from the rising edge of the write enable signal / WE. At this time, if the semiconductor memory device is not selected or is not selected thereafter, the chip select signal / CS becomes “H” level, so that the refresh control circuit 204 supplies power to the internal refresh control circuit 4. Stop.
[0195]
In addition, since the output of the refresh control circuit 4 is lost and the output becomes unstable, the refresh control circuit 204 fixes the refresh address R_ADD to “0” and sets the levels of the refresh control signals REFA and REFB, respectively. It is fixed at “L” level and “H” level. At this time, since the chip select signal / CS is at “H” level, the ATD circuit 3 does not generate a one-shot pulse in the address change detection signal ATD even if the internal address L_ADDi (see FIG. 2) changes. The L ”level is maintained.
[0196]
Therefore, the row control circuit 13 fixes the row enable signal RE, the sense amplifier enable signal SE, the precharge enable signal PE, and the control signal CC all at the “L” level. Therefore, the column enable signal CE and the latch control signal LC also remain at the “L” level. On the other hand, since the refresh control signal REFB is fixed to the “H” level and the address change detection signal ATD is fixed to the “L” level, the multiplexer 5 continues to select the internal address L_ADD side.
[0197]
As described above, the refresh operation is interrupted and current consumption is reduced. At this time, since the mode setting signal MD3 remains at the “L” level, power is continuously supplied to the boost power supply 15, the substrate voltage generation circuit 16, and the reference voltage generation circuit 17 (see FIGS. 20 to 22). .
[0198]
▲ 3 ▼ Standby mode 3
In order to set to the standby mode 3, as described above, the data “0F” h may be written to the address “0”. Accordingly, the standby mode control circuit 201 sets both the mode setting signal MD2 and the mode setting signal MD3 to the “H” level from the rising edge of the write enable signal / WE. Therefore, when the chip select signal / CS becomes “H” level, the refresh control circuit 204 stops the power supply to the internal refresh control circuit 4 as in the standby mode 2. At the same time, the boost power supply 215, the substrate voltage generation circuit 216, and the reference voltage generation circuit 217 stop supplying power to the internal boost power supply 15, the substrate voltage generation circuit 16, and the reference voltage generation circuit 17, respectively. As a result, the refresh control is interrupted in the same manner as in the standby mode 2, and the current of the power supply system control circuit is also cut to further reduce the current consumption.
[0199]
As described above, in this embodiment, it is not necessary to supply a signal such as the power-down control signal PowerDown described in the first embodiment from the outside of the semiconductor memory device, and therefore, the number of pins can be reduced correspondingly.
In the above description, the fourth embodiment has been described based on the first embodiment. However, the same may be applied to the second embodiment and the third embodiment as they are.
[0200]
[Fifth Embodiment]
In each of the above-described embodiments, the refresh operation of the entire memory cell array in the semiconductor memory device is controlled according to any one of the three standby modes. Therefore, for example, even when the memory cell array 6 shown in FIG. 1 is divided into a plurality of regions (hereinafter referred to as “memory cell areas”), the self-refresh operation in the standby state is performed for all the memories. The cell area is commonly controlled in the same standby mode.
[0201]
However, depending on the application to which the semiconductor memory device is applied, it is necessary to hold data in a standby state for a certain memory cell area (memory space), but a memory cell area in which only temporarily used data is placed. In some cases (in the memory cell area used as a buffer as described above), there is no need to hold data in a standby state. For example, when considering a mobile terminal system typified by a mobile phone, information such as a home page downloaded from the Internet has a property that only needs to be temporarily stored while the user is viewing.
[0202]
In other words, since it is not necessary to perform self-refresh in the standby state for the memory cell area used for the purpose as described above, the standby current can be reduced accordingly. For that purpose, if it becomes possible to specify for each memory cell area whether to hold data by self-refreshing, it will be possible to efficiently control the standby current according to user needs and applications, For example, by assigning a memory cell area according to the mobile terminal system, it is possible to keep the standby current to a minimum consumption amount.
[0203]
From this background, in this embodiment, when the memory cell array is composed of a plurality of memory cell areas, the standby mode can be individually set for each memory cell area. FIG. 23 is a block diagram showing a configuration of a main part of the semiconductor memory device according to the present embodiment, which is realized based on the configuration of FIG. However, for the sake of illustration, only the circuit around the memory cell area is shown in FIG. 23, and the address buffer 1, latch 2, ATD circuit 3, refresh control circuit 4, multiplexer 5, R / R shown in FIG. Although the W control circuit 11, the latch control circuit 12, and the signals related thereto are omitted, they are all the same as in FIG.
[0204]
In FIG. 23, the memory cell array 6 shown in FIG. ₁ , 6 ₂ However, the number of memory cell areas may be any number. Here, in the following description, the memory cell area and the peripheral circuit provided for each memory cell area corresponding to the memory cell area are referred to as a “memory plate”. For example, in the configuration example shown in FIG. ₁ And its peripheral circuit, the row decoder 7 ₁ Column decoder 8 ₁ , Sense amplifier reset circuit 9 ₁ Boost power supply 15 ₁ Substrate voltage generation circuit 16 ₁ Reference voltage generation circuit 17 ₁ Is defined as one memory plate.
[0205]
However, as will be described later, the row control circuit 313 generates a control signal for each memory cell area. Therefore, for example, the circuit portion in the row control circuit 313 for generating the row enable signal RE1, the sense amplifier enable signal SE1, and the precharge enable signal PE1 is replaced with the memory cell area 6 ₁ It may be included in a peripheral circuit corresponding to. In the following description, the boost power supply 15 required for the self-refresh operation will be described. ₁ Substrate voltage generation circuit 16 ₁ And reference voltage generation circuit 17 ₁ Are collectively referred to as “first power supply circuit”, and boost power supply 15 ₂ Substrate voltage generation circuit 16 ₂ And reference voltage generation circuit 17 ₂ Are collectively referred to as a “second power supply circuit”.
[0206]
Next, the row decoder 7 ₁ Column decoder 8 ₁ , Sense amplifier reset circuit 9 ₁ Boost power supply 15 ₁ Substrate voltage generation circuit 16 ₁ Reference voltage generation circuit 17 ₁ Is memory cell area 6 ₁ This is the same configuration as the component in FIG. 1 except that the subscript “1” is removed from each reference numeral. For example, the row decoder 7 ₁ Is the same as the row decoder 7 shown in FIG. Also, the subscript “ ₁ "Subscript" ₂ Is replaced by “memory cell area 6 ₂ It is the component provided corresponding to.
[0207]
Next, the I / O buffer 10 is the same as that shown in FIG. 1, but in this embodiment, the sense amplifier / reset circuit 9 is connected through the bus WRB. ₁ , 9 ₂ Are connected to both sides. Next, the column control circuit 14 is the same as that shown in FIG. 1, but in this embodiment, the column enable signal CE is sent to the column decoder 8. ₁ And column decoder 8 ₂ Supply to both.
[0208]
Next, the power down control circuit 301 generates control signals PD1 and PD2 in the standby state and supplies them to the first power supply circuit and the second power supply circuit, respectively, thereby individually controlling the power cut operation of these power supply circuits. . In this embodiment, each power supply circuit supplies power when the control signals PD1 and PD2 are set to “H” level, and each power supply circuit cuts power supply when the signal is set to “L” level. To do. In a normal operation that is not in the standby state, the PowerDown control circuit 301 sets the control signals PD1 and PD2 to the “H” level.
[0209]
Here, in order to simplify the description in this embodiment, there are two types: a standby mode in which memory cells are self-refreshed (“with refresh”) and a standby mode in which memory cells are not self-refreshed (“no refresh”). However, the same applies to the case where three types of standby modes are provided as in the above-described embodiments. In the present embodiment, it is assumed that the levels of the control signals PD1 and PD2 in the standby state are fixed. The configuration in which the control signal levels can be programmed from the outside will be described in the sixth embodiment. However, the control signal levels may also be configured to be programmable in this embodiment.
[0210]
Next, the row control circuit 313 has substantially the same configuration as the row control circuit 13 shown in FIG. However, since two memory plates are provided in this embodiment, the row control circuit 313 generates two systems of control signals corresponding to each memory plate. That is, the row control circuit 313 sends the row enable signals RE1 and RE2 to the row decoder 7 respectively. ₁ , 7 ₂ The sense amplifier enable signal SE1 and the precharge enable signal PE1 are supplied to the sense amplifier / reset circuit 9 ₁ The sense amplifier enable signal SE2 and the precharge enable signal PE2 are supplied to the sense amplifier / reset circuit 9 ₂ To supply. The row control circuit 313 controls whether or not the two systems of control signals are generated in conjunction with the levels of the control signals PD1 and PD2. For example, when the PowerDown control circuit 301 outputs “L” level to the control signal PD2 in the standby state, the row control circuit 313 has the memory cell area 6 ₂ The control signal to be supplied to the side is not generated in the standby state.
[0211]
Next, a standby operation of the semiconductor memory device having the above configuration will be described. First, the memory cell area 6 ₁ , 6 ₂ When both are used “with refresh”, the power down control circuit 301 sets both the control signals PD1 and PD2 to the “H” level when the standby state is entered, and the first power supply circuit as in the case where the standby state is not established. The voltage is supplied to both the second power supply circuit and the second power supply circuit. In conjunction with this, the row control circuit 313 sequentially generates row enable signals RE1 and RE2, sense amplifier enable signals SE1 and SE2, and precharge enable signals PE1 and PE2. For this reason, the row decoder 7 ₁ , 7 ₂ Are memory cell areas 6 respectively. ₁ , 6 ₂ The upper word line is activated, and the sense amplifier / reset circuit circuit 9 ₁ , 9 ₂ Select a sense amplifier and perform self-refresh.
[0212]
Next, the memory cell area 6 ₁ , 6 ₂ When both are used “without refresh”, the PowerDown control circuit 301 sets both the control signals PD1 and PD2 to the “L” level in the standby state. For this reason, the first power supply circuit and the second power supply circuit stop supplying voltage. The row control circuit 313 does not generate the row enable signals RE1 and RE2, the sense amplifier enable signals SE1 and SE2, and the precharge enable signals PE1 and PE2 in the standby state. Therefore, in this case, self-refreshing is not performed at all.
[0213]
Next, the memory cell area 6 ₁ “Refresh”, memory cell area 6 ₂ Is used without “refresh”, the PowerDown control circuit 301 outputs “H” level and “L” level to the control signals PD1 and PD2 in the standby state, respectively. The row control circuit 313 generates the row enable signal RE1, the sense amplifier enable signal SE1, and the precharge enable signal PE1 in the standby state, and does not generate the row enable signal RE2, the sense amplifier enable signal SE2, and the precharge enable signal PE2. . Thus, only the first power supply circuit supplies the voltage, and the memory cell area 6 ₁ Self-refreshing will be performed only for.
[0214]
Next, the memory cell area 6 ₁ "No refresh", memory cell area 6 ₂ Is the opposite of what is just described. That is, the PowerDown control circuit 301 sets the control signals PD1 and PD2 to “L” level and “H” level, respectively, in the standby state. The row control circuit 313 generates only the row enable signal RE2, the sense amplifier enable signal SE2, and the precharge enable signal PE2 in the standby state. Therefore, only the second power supply circuit supplies the voltage, and the memory cell area 6 ₂ Self-refreshing will be performed only for.
[0215]
In the present embodiment, a standby current of about 100 μA is generated when both memory cell areas are “refreshed”. On the other hand, when only one of the memory cell areas is set to “refresh”, the standby current can be halved to 50 μA, which is about ½. On the other hand, when both the memory cell areas are set to “no refresh”, the standby current can be made completely zero.
[0216]
In the above description, the present embodiment has been described based on the first embodiment. However, the same may be applied to the second embodiment and the third embodiment. In FIG. 23, the memory cell area 6 ₁ , 6 ₂ Are depicted as if they had the same capacity, but these memory cell areas may have different capacities. Furthermore, in the above description, the case of two types of standby modes has been described. However, the present invention may be applied to the case of three types of standby modes as in the first to third embodiments described above.
[0217]
[Sixth Embodiment]
FIG. 24 is a block diagram showing a configuration of a main part of the semiconductor memory device according to the present embodiment, which is realized based on the configuration of FIG. In the present embodiment as well, the memory cell array 6 is divided into a plurality of memory cell areas as in the fifth embodiment, and the standby mode can be set separately for each memory cell area (memory plate). .
[0218]
However, in the present embodiment, since a semiconductor memory device having a large number of memory cell areas is taken into consideration, the number of memory cell areas is generalized to n (n: a natural number of 2 or more) unlike FIG. is there. For this reason, the memory cell array 6 shown in FIG. ₁ ~ 6 _n It is divided into In FIG. 24, the row decoder 7 corresponds to each memory cell area. ₁ ~ 7 _n Column decoder 8 ₁ ~ 8 _n , Sense amplifier reset circuit 9 ₁ ~ 9 _n Is provided.
[0219]
Next, the power supply circuit 350 is connected to the memory cell area 6. ₁ ~ 6 _n 23, the boost power supply 15, the substrate voltage generation circuit 16, and the reference voltage generation circuit 17 shown in FIG. 23 are integrated, and power can be simultaneously supplied to all n memory cell areas. Further, the supply capacity is strengthened compared to the configuration shown in FIG. In this embodiment, since the power supply circuit is shared between the memory cell areas, the memory plate is, for example, the memory cell area 6. ₁ And its peripheral circuit, the row decoder 7 ₁ Column decoder 8 ₁ , Sense amplifier reset circuit 9 ₁ Consists of.
[0220]
Next, the PowerDown control circuit 351 is a circuit similar to the PowerDown control circuit 301 shown in FIG. 23, and generates control signals PD1 to PDn so as to correspond to n memory cell areas. Next, the switch element 352 ₁ ~ 352 _n Respectively correspond to the control signals PD1-PDn in the memory cell area 6 ₁ ~ 6 _n The power supply to each memory plate corresponding to is controlled. For example, switch element 352 ₁ Is turned on when the control signal PD1 is at "H" level, and is supplied from the power supply circuit 350 to the memory cell area 6 ₁ In addition to supplying power to the corresponding memory plate, the power is turned off when the signal is at "L" level to stop power supply to the memory plate. The switch element 352 ₂ ~ 352 _n Switch element 352 ₁ It is the same.
[0221]
Next, the row control circuit 353 is a circuit similar to the row control circuit 313 shown in FIG. 23, and generates row enable signals RE1 to REn, sense amplifier enable signals SE1 to SEn, and precharge enable signals PE1 to PEn. These control signals are supplied to the corresponding memory plates. Next, the program circuit 354 can arbitrarily program whether to set each memory cell area to “with refresh” or “without refresh” according to the needs and applications of the user. Then, the program circuit 354 sends data representing “refresh” or “no refresh” programmed for each memory cell area to the power down control circuit 351 and the row control circuit 353.
[0222]
Here, as an implementation method for programming the program circuit 354 from the outside of the semiconductor memory device, the following two methods can be considered as specific examples. First, as a first implementation method, it is conceivable to provide a fuse corresponding to the memory plate in the program circuit 354. In this case, the levels of the control signals PD1 to PDn in the standby state can be individually set depending on whether or not each fuse is cut.
[0223]
Next, as a second implementation method, a method using an address supplied from the outside can be considered. That is, the memory cell area 6 ₁ ~ 6 _n Are assigned to different memory spaces, the memory cell area corresponding to this address is uniquely determined when an address Address (see FIG. 1) is given from the outside. For example, when n = 4, when the value of the upper 2 bits of the address Address is “00” B to “11” B, the memory cell area 6 ₁ ~ 6 ₄ Is accessed. Therefore, the memory cell area to be programmed can be specified by the address Address.
[0224]
In order to realize the above, a configuration according to the fourth embodiment (see FIGS. 17 and 18) may be adopted. First, a register for holding a standby mode set from the outside is provided in the program circuit 354 for each memory plate. The address Address, the chip select signal / CS, the write enable signal / WE, and the bus WRB are input to the program circuit 354.
[0225]
In setting the standby mode, the memory plate to be set is designated by the upper 2 bits of the address Address, and other lower bits are set to a specific value (for example, all the lower bits are “0” according to the fourth embodiment). Set to “B). Data representing the standby mode to be set is placed on the bus WRB. When the write enable signal / WE is lowered in this state, the program circuit 354 fetches the standby mode data to be set in the memory plate designated by the upper 2 bits of the address Address from the bus WRB and corresponds to the memory plate. Set to register.
[0226]
Next, a standby operation of the semiconductor memory device having the above configuration will be described. Now, for example, memory cell area 6 ₁ Only “Refresh” is set and all other memory cell areas are set to “No refresh”. Then, this setting is programmed in the program circuit 354 using one of the above-described two realizing methods. Thereby, the setting of the standby mode for each memory plate is notified to the PowerDown control circuit 351 and the row control circuit 353.
[0227]
As described above, the control signals PD1 to PDn are all at the “H” level during the normal operation. In contrast, in the standby state, the PowerDown control circuit 351 keeps the control signal PD1 at the “H” level, while setting all other control signals PD2 to PDn to the “L” level. As a result, the switch element 352 1 remains on, whereas the switch element 352 ₂ ~ 352 _n Are all off. Therefore, the memory cell area 6 ₁ The memory plate corresponding to is continuously supplied with power from the power circuit 350, but the memory cell area 6 ₂ ~ 6 _n No power is supplied to the memory plate corresponding to.
[0228]
On the other hand, the row control circuit 353 generates the row enable signal RE1, the sense amplifier enable signal SE1, and the precharge enable signal PE1, thereby allowing the memory cell area 6 to be continuously supplied with power. ₁ Self-refresh. In addition, the memory cell area 6 in which power is not supplied ₂ ~ 6 _n The row control circuit 353 prevents the row enable signal, the sense amplifier enable signal, and the precharge enable signal from being generated. Thus, in the standby state, the memory cell area 6 ₁ By controlling so that only the self-refresh is performed, the standby current can be reduced to “1 / n”.
[0229]
As described above, according to the present embodiment, advantages similar to those of the fifth embodiment can be obtained, and the standby mode can be arbitrarily set from the outside in accordance with user needs and applications. In addition, since the power supply circuit 350 is shared between the memory plates in this embodiment, it is not necessary to increase the power supply circuit even if the number of memory plates is increased, and the configuration is smaller than that in the fifth embodiment. can do.
[0230]
In the above description, the present embodiment has been described based on the configuration of the first embodiment. However, the same may be applied to the second to fourth embodiments. In FIG. 24, the memory cell area 6 ₁ ~ 6 _n Are depicted as if they had the same capacity, but these memory cell areas may have different capacities. Further, in the above description, the case of two types of standby modes has been described, but the present invention may be applied to the case of three types of standby modes as in the first to third embodiments.
[0231]
In addition, the standby mode control described in each of the above-described embodiments (first to sixth embodiments) may be applied to an existing semiconductor memory device such as a conventional pseudo SRAM or general-purpose DRAM. The pseudo SRAM is not limited to the general-purpose SRAM specification taken up in each embodiment.
[0232]
[Seventh Embodiment]
In the first to sixth embodiments described above, the memory cell array 6 and the memory cell area 6 ₁ , 6 ₂ , 6 _n All the refresh operations such as these are controlled inside the semiconductor memory device. On the other hand, in the present embodiment, the refresh operation can be controlled from the outside of the semiconductor memory device in addition to the control of the refresh operation inside the semiconductor memory device as in the above embodiments. By adopting such a configuration, it is possible to select a chip in which a defect occurs during a refresh operation by a test before shipment.
[0233]
First, the specific contents of this problem and the reason why such a problem occurs will be described. In the first embodiment among the above-described embodiments, for example, the refresh start timing is controlled based on the refresh control signals REFA and REFB generated by the refresh control circuit 4 (see FIG. 1). For example, at the timing shown in FIG. 7, a negative one-shot pulse is generated in the refresh control signal REFB when a predetermined time has elapsed (time t54) after the refresh control signal REFA is set to the “H” level (time t53). The self-refresh is activated. The refresh control signals are generated based on the output signal of the refresh timer in the refresh control circuit 4 as described above.
[0234]
Here, in order for the refresh timer to generate its output signal, it is common to divide the output of a ring oscillator (not shown) provided in the semiconductor memory device. Therefore, in such a configuration, the timing of the refresh control signal depends on the cycle of the ring oscillator. However, the cycle of the ring oscillator can change depending on factors such as the power supply voltage, the external temperature, the manufacturing process, and the like, and in particular, the external temperature changes every moment according to the environment where the semiconductor memory device is placed. For this reason, it is virtually impossible to predict in advance when self-refreshing will start in response to the refresh control signal. In other words, the self-refresh inside the semiconductor memory device starts asynchronously when viewed from the outside of the semiconductor memory device.
[0235]
On the other hand, as described above, the timing at which the address Address changes (including the activation of the chip select signal / CS; the same applies hereinafter) is asynchronous when viewed from the semiconductor memory device, and the timing cannot be known in advance. . Since both timings are asynchronous with each other in this way, there is a problem that occurs only when the semiconductor memory device is normally tested and the self refresh start timing and the address Address change timing are in a specific time relationship. It is extremely difficult to find.
[0236]
The following problems can be considered as defects depending on such timing. As described above, when the address Address changes, a one-shot pulse is generated in the address change detection signal ATD. However, the generation of a one-shot pulse in the semiconductor memory device may become a noise source. That is, when the self-refresh start timing and the address Address change timing overlap, the power supply voltage may drop transiently due to the generation of the one-shot pulse. Then, the pulse of the row enable signal RE (see, for example, time t55 in FIG. 7) generated from the refresh control signal REFB due to the start of self-refreshing temporarily drops (that is, the occurrence of a hazard).
[0237]
When the level of the row enable signal RE falls, the word line is deactivated, so that the required refresh time is not sufficiently secured and the refresh becomes halfway. Such insufficient refresh time causes a problem that the memory cell is refreshed with incorrect data as described below. That is, in order to refresh DRAM memory cells (same for reading), for example, as shown in FIG. 25, the potentials of complementary bit lines (symbols BL and / BL in the figure) constituting a bit line pair are set. In either case, the charge is precharged to ½ Vcc, and then the word line is activated to read out the charge held in the memory cell connected to the word line onto the bit line BL.
[0238]
By such an operation, a minute potential difference is generated between the bit lines BL and / BL from time t220 in the figure, and this minute potential difference is converted to a potential difference (for example, ground potential / power Amplification to potential Vcc). This amplified potential difference is used as a potential difference for rewriting (refreshing) the memory cell. Therefore, when the refresh time is insufficient, rewriting is performed on the memory cell with a potential difference (for example, a potential difference from around time t220 to t222) with the minute potential difference not sufficiently amplified. Therefore, there is a possibility that data “0” is rewritten even though the data in the memory cell should have been “1” originally.
[0239]
In addition to the problems described above, noise generated by the generation of a one-shot pulse may cause the following problems. That is, it is necessary to allow a predetermined time (for example, the period from time t220 to t221 shown in FIG. 25) from when the word line is activated until the sense amplifier starts operating. If the noise caused by the one-shot pulse is placed on the bit line pair within this predetermined time, the minute potential difference changes due to the influence of the noise, and the magnitude relation of the potential between the bit lines BL and / BL is inverted. Can be considered. Then, even if the sense amplifier performs an amplification operation, the memory cell cannot be refreshed with correct data stored in the memory cell.
[0240]
Chips with the above problems cannot be shipped as they are, so these chips are selected and no problem occurs regardless of the time relationship between the self-refresh start timing and the address change timing. It is necessary to guarantee that. The fundamental solution is to eliminate noise sources, and measures such as strengthening the power supply or dividing the power supply system into multiple parts are considered effective. However, even if such measures are taken, noise is not necessarily completely removed, so it is naturally necessary to verify whether or not the problem has been solved.
[0241]
Therefore, in the present embodiment, according to an instruction from the outside of the semiconductor memory device (specifically, a tester device), the time relationship between the start timing of the self-refresh and the change timing of the address Address is changed to determine whether or not the above-described defect exists I am trying to verify. Incidentally, some general-purpose DRAMs perform self-refresh, but the general-purpose DRAM does not employ a configuration that generates a one-shot pulse signal in response to an address change. It does not occur. In that sense, the problem of verifying such a problem is unique to an SRAM specification semiconductor memory device using DRAM memory cells as in the present invention.
[0242]
Hereinafter, a specific configuration will be described by taking as an example the case where the technical idea of the present invention is applied to the configuration of the first embodiment. FIG. 26 is a block diagram showing the configuration of the semiconductor memory device according to the present embodiment. The same signal names and components as those shown in FIG. 1 are given the same reference numerals. Thus, the difference from FIG. 1 will be described. In the present embodiment, a multiplexer 261, a NOR gate 262 and an inverter 263 are added to the configuration of FIG. 1, and a test mode signal MODE and a refresh control signal EXREFB supplied from the tester device are added. Is added as an input signal. The refresh control circuit 4 is further supplied with a test mode signal MODE and a refresh control signal EXREFB to the refresh control circuit 4 shown in FIG. 1 and added with functions based on these signals (details will be described later). 304.
[0243]
Here, the test mode signal MODE is a test mode entry signal for shifting the semiconductor memory device from the normal operation mode to the test mode, and the refresh control signal EXREFB is a signal for starting refresh from outside the semiconductor memory device. . In FIG. 1, the refresh control signals REFA and REFB are supplied to the multiplexer 5 and the row control circuit 13. However, in the present embodiment, the refresh control signals REFA 'and REFB' are used instead of the multiplexer 5 and the row control circuit 13. To supply.
[0244]
Next, the multiplexer 261 selects the refresh control signal EXREFB and outputs it as the refresh control signal REFB ′ if the test mode signal MODE is “H” level, and if the test mode signal MODE is “L” level. As in the first embodiment, the refresh control signal REFB is selected and output as the refresh control signal REFB ′. Next, the circuit including the NOR gate 262 and the inverter 263 forcibly sets the refresh control signal REFA ′ to the “L” level regardless of the level of the refresh control signal REFA when the test mode signal MODE is “H” level. . On the other hand, if the test mode signal MODE is “L” level, the refresh control signal REFA is output as it is as the refresh control signal REFA ′ as in the first embodiment. Next, when the test mode signal MODE is at “H” level, the refresh control circuit 304 increments the internal address counter by “1” at the rising edge of the refresh control signal EXREFB and updates the refresh address R_ADD. To do.
[0245]
As described above, the test mode signal MODE is set to the “H” level to shift to the test mode, thereby refresh requests generated within the semiconductor memory device (refresh triggered by the rising edge of the address change detection signal ATD, and refresh (Self-refreshing by timer) is disabled, and external refresh control is enabled. In this state, by supplying a negative one-shot pulse to the refresh control signal EXREFB from the outside, the refresh is started in the same manner as when the negative one-shot pulse is given to the refresh control signal REFB, and the refresh address R_ADD Will be updated. On the other hand, when the test mode signal MODE is set to the “L” level, the refresh according to the refresh request generated inside the semiconductor memory device is performed in exactly the same manner as in the first embodiment.
[0246]
Note that both the test mode signal MODE and the refresh control signal EXREFB are signals used only in the test before shipping, and the test mode signal MODE is fixed to “L” level after shipping. The refresh control signal EXREFB is fixed to either the “H” level or the “L” level, although it does not affect the operation of the semiconductor memory device if the test mode signal MODE is set to the “L” level. . However, as long as the pin of the refresh control signal EXREFB is also used as an existing pin such as the output enable signal OE pin as described below, this does not apply.
[0247]
An unused pin (NC; No Connection) may be assigned as a pin for inputting the test mode signal MODE and the refresh control signal EXREFB. In most cases, a large-capacity SRAM has unused pins, so that it is rarely necessary to increase the number of pins only for external refresh control. The refresh control signal EXREFB may also be used as a signal that is not used at the time of refreshing among existing signals. As such signal candidates, the above-described output enable signal OE and selection signals UB (Upper Byte) and LB (Lower Byte) for selecting a byte to be input / output from / to the outside (both not shown) And so on. Incidentally, although the refresh control signals REFA and REFB are directly input to the multiplexer 261 and the like in FIG. 26, a buffer may be interposed.
[0248]
Next, the operation of the semiconductor memory device having the above configuration will be described. Here, since the operation when the test mode signal MODE is set to the “L” level is exactly the same as the operation of the first embodiment, it will not be repeated. Therefore, the operation in the test mode when the test mode signal MODE is set to the “H” level will be described in detail here. FIG. 27 is a timing chart showing the timing of signals supplied from the tester device to the semiconductor memory device together with the refresh address R_ADD. FIG. 28 is a flowchart showing a test procedure of the semiconductor memory device performed in the tester device.
[0249]
First, if there is a fixed defect originally in the chip or there is a memory cell with poor hold characteristics, there is no point in performing the refresh operation test, so a hold test is performed in advance (step of FIG. 28). S1). The hold test itself may be performed according to a test procedure similar to that performed in the general-purpose DRAM. That is, when writing is performed to the memory cell array 6 and reading is performed after the state in which the refresh is prohibited is continued for a predetermined time, the read data matches the written data for the predetermined time (that is, refresh cycle). Is adjusted to determine the value of the refresh cycle in accordance with the memory cell having the shortest hold time. At this time, in this embodiment, both the test mode signal MODE and the refresh control signal EXREFB are set to the “H” level, so that both refresh operations are performed by the internally generated refresh request and the external refresh request. Therefore, it is possible to easily realize a state where refresh is prohibited.
[0250]
Next, the tester device writes a test pattern in advance in the memory cell array 6 (step S2) in order to verify later (specifically, in step S13) whether or not the refresh operation has been performed correctly. Here, since the purpose is to verify the normality of the refresh operation, a test pattern in which all bits are “1” (that is, data corresponding to a state in which each memory cell holds a high potential) is used. It will be.
[0251]
Next, the tester device shifts the test mode signal MODE to “H” level to shift the semiconductor memory device to the test mode (step S3; time t230 in FIG. 27). Note that if the refresh control signal EXREFB is at the “L” level when the test mode signal MODE is set to the “H” level, the refresh is immediately performed, so the tester device sets the test mode signal MODE to the “H” level. At the same time, the refresh control signal EXREFB is shifted to the “H” level. However, the refresh control signal EXREFB may be set to “H” level before the test mode signal MODE is set to “H” level.
[0252]
With this setting, the refresh control signal REFA ′ is set to the “L” level inside the semiconductor memory device. Therefore, even if a one-shot pulse is generated in the address change detection signal ATD, the refresh is started inside the semiconductor memory device. Disappear. Further, since the multiplexer 261 selects the refresh control signal EXREFB, the operation is not affected regardless of the state of the refresh timer in the refresh control circuit 304. Then, only when a negative one-shot pulse is given to the refresh control signal EXREFB, the refresh is performed. Note that the tester device continues to maintain the test mode signal MODE at the “H” level during the test period.
[0253]
Next, the tester device initializes the value of time T to, for example, “−10 ns” (step S4). The time T referred to here is a time that defines at what timing the address Address is changed with reference to the time when the refresh control signal EXREFB falls. If the time T is a negative value, this means that the address Address is changed at a time “−T” before the refresh control signal EXREFB falls. On the other hand, if the time T is a positive value, it means that the address Address is changed after the time T has elapsed since the refresh control signal EXREFB was lowered. In this embodiment, the time T is varied in increments of “1 ns” within the range of “−10 ns” to “+10 ns”, thereby causing a problem due to the time relationship between the address Address change timing and the refresh start timing. I'm investigating whether or not.
[0254]
Next, the tester device initializes the value of the refresh count R to “0” (step S5). As will be described later, in the present embodiment, the entire memory cell array 6 is refreshed by performing a predetermined number of refreshes (usually, a number of refreshes corresponding to the number of word lines) for a certain time T. That is, the number R of refreshes corresponds to a counter for storing the number of refreshes performed for each value of time T. In this embodiment, the number of word lines is “512” as an example.
[0255]
Next, at time t231, the tester device changes the value of the address Address to generate a positive one-shot pulse for the address change detection signal ATD (step S6). Here, the address Address before and after the change may be any value, and any bit of the address Address may be changed. However, since the address Address is changed for the purpose of generating noise, it is desirable that the change pattern of the address Address is a pattern in which noise is most easily applied and noise increases. For these reasons, the change pattern of the address Address is preferably a pattern in which all bits of the address Address are simultaneously inverted.
[0256]
Next, the tester device sets the time T initialized in step S4 (more precisely, the absolute value of the time T because the time T may be negative) to a timer (not shown) inside the tester device (step S7). The tester device waits without doing anything until this time (“10 ns” at this time) elapses (“NO” in step S8). When “10 ns” elapses from time t231 and time t232 is reached (step S8 is “YES”), the tester device changes the refresh control signal EXREFB to the “L” level to start the refresh operation (step S9). ). At this time, the address counter in the refresh control circuit 304 outputs “R1” (R1 = 0 to 511 [decimal number]) as the value of the refresh address R_ADD.
[0257]
Thereafter, when a predetermined time elapses from time t232 and time t233 is reached, the tester device returns the refresh control signal EXREFB to the “H” level to end the refresh operation (step S10). For example, the predetermined time may be the same as the time t54 to t56 when the refresh control signal REFB is set to the “L” level in FIG. At time t234, in response to the rise of the refresh control signal EXREFB in the semiconductor memory device, the refresh control circuit 304 updates the value of the refresh address R_ADD to “R1 + 1” in preparation for the next refresh.
[0258]
As described above, the detailed operation during the time t230 to t234 described above is basically the same as the operation at the time t53 to t57 in FIG. However, in this embodiment, the refresh address R_ADD is not updated at a timing such as the fall of the address change detection signal ATD as in the first embodiment, but when the test mode signal MODE is at the “H” level. The refresh address R_ADD is updated when the refresh control signal EXREFB rises.
[0259]
On the other hand, the tester device increases the value of the refresh count R by “1” corresponding to the update of the refresh address R_ADD (step S11), and then determines whether or not the refresh has been performed by the number of word lines. In this case, since the refresh has been performed only once (step S12 is “NO”), the tester apparatus returns the process to step S6 and is the same as described above without changing the value of the time T. Perform the process. That is, the address Address is changed at time t235, and at time t236 when 10 ns has passed since that time, the refresh control signal EXREFB is changed to the “L” level to start the refresh operation for the address “R1 + 1”. Then, after the refresh control signal EXREFB is returned to the “H” level after a predetermined time has elapsed, the refresh address R_ADD is updated to the next address.
[0260]
Thereafter, the same operation is repeated until the refresh of the 512th word line (in FIG. 27, the refresh address R_ADD is “R1-1”) ends at time t241 (“YES” in step S12). Incidentally, in FIG. 27, the refresh addresses before and after the address R1 are simply expressed as “R1-1” and “R1 + 1” for the convenience of illustration. However, to be exact, if the value of the address R1 is “0”, the value of the address “R1-1” is 511 (decimal number), and if the value of the address R1 is “511” (decimal number). The value of the address “R1 + 1” is “0”.
[0261]
When the refresh of the entire memory cell array 6 is completed as described above, the tester device verifies whether or not a failure occurs in the refresh operation due to noise caused by the address change. For this purpose, the tester device sequentially collates with the test pattern written in the previous step S2 while sequentially reading data from the memory cell array 6 (step S13). As a result, if any one of the data does not match (step S14 is “NG”), the tested chip is a defective product in which the above-described defects occur, and is classified as a discarded chip. (Step S15).
[0262]
For convenience of illustration, in FIG. 28, all the memory cells are collated in step S13, and then the check result is determined in step S14. However, from the viewpoint of the test time, if even one memory cell having a mismatch result is detected, the chip is discarded (step S15) without performing matching for the remaining memory cells. Of course, there is no problem.
[0263]
On the other hand, if all the data match as a result of the collation in step S13 (step S14 is “OK”), there is no problem with the time T of “−10 ns”. After increasing T by, for example, “1 ns” (step S16), it is determined whether or not the time T has reached a predetermined value. In this embodiment, since the test is performed up to “+10 ns”, the predetermined value is “+11 ns”.
[0264]
At this time, since the time T is “−9 ns” (step S17 is “NO”), the tester apparatus returns the process to step S5 to repeat the same process as described above ( Time t243 to t250). The difference between the operation in this case and the above-described operation is “9 ns” (for example, times t243 to t244 in the test for the first word line) from when the address Address is changed to when the refresh control signal EXREFB is lowered. It is that.
[0265]
The tester device thus tests each value of the time T while increasing the time T by “1 ns”. If a defect occurs in refresh due to the influence of noise due to the change in the address Address, this defect is detected by the memory check (step S13). On the other hand, if no such failure is detected and the check result in step S14 is “OK” for all times T within the range of “−10 ns” to “+10 ns”, the determination in step S17 is finally made. The result is “YES”, and it can be determined that the semiconductor memory device to be tested is a normal chip (non-defective product) that is not affected by noise due to the change in the address Address.
[0266]
In the above operation, when the value of time T is “0”, the tester device changes the address Address and simultaneously lowers the refresh control signal EXREFB. That is, in this case, the tester apparatus omits the processes in steps S7 to S8 in FIG. 28 and performs the processes in steps S6 and S9 simultaneously. On the other hand, when the time T is a positive value, the tester device first lowers the refresh control signal EXREFB, and then changes the address Address when the time T elapses. That is, in this case, the process in step S6 and the process in step S9 in FIG. 28 are interchanged.
[0267]
As described above, in this embodiment, the timing of the refresh control signals REFA ′ and REFB ′ can be controlled from the outside of the semiconductor memory device, and the timing between the refresh start timing and the normal read / write operation timing due to address change. The time relationship is variable. Therefore, it is possible to verify before shipping that there is no problem due to the influence of noise generated by address changes over the entire time range that can be taken as the time relationship between the two.
[0268]
By the way, in the above description, the time T is changed in increments of “1 ns” within the range of “−10 ns” to “+10 ns”, but this is only an example until it gets tired. Of course, the time value may be appropriately determined according to each semiconductor memory device.
[0269]
In the above description, the present invention has been described on the premise of the first embodiment, but the same applies when applied to the second to sixth embodiments. That is, in these embodiments, the connection relationship between the refresh control circuit 304 (refresh control circuit 204), the multiplexer 5, and the row control circuit 13 (row control circuit 313, row control circuit 353) is exactly the same as in the first embodiment. is there. Therefore, the same modification as that performed on the configuration of FIG. 1 may be added to the configuration of FIG. 12, FIG. 14, FIG. 17, FIG.
[0270]
In each of the above-described embodiments, for example, refresh is performed from the rising edge of the one-shot pulse generated in the address change detection signal ATD. However, the logic of the one-shot pulse is inverted and refresh is performed from the falling edge. You may do it. This is exactly the same for each signal other than the address change detection signal ATD.
[0271]
In each of the above-described embodiments, each memory cell such as the memory cell array 6 is configured by one transistor and one capacitor. However, the configuration of the memory cell is not limited to such a configuration. Certainly, such a memory cell is most preferable in terms of chip size and the like, but the use of a memory cell other than one transistor and one capacitor is not denied in the semiconductor memory device of the present invention. That is, if the DRAM memory cell has a smaller configuration than the memory cell of the general-purpose SRAM, there is an effect that the chip size can be reduced as compared with the general-purpose SRAM even if the one-transistor one-capacitor configuration is not used.
[0272]
In addition, the semiconductor memory device according to each of the above-described embodiments may be of a form in which, for example, the entire circuit illustrated in FIG. 1 is mounted on a single chip. It may be divided into functional blocks and each functional block may be mounted on a separate chip. As an example of the latter, a mixed IC (integrated circuit) in which a control portion for generating various control signals and address signals and a memory cell portion are mounted on separate chips (control chip and memory chip) can be considered. That is, a configuration in which various control signals are supplied to the memory chip from a control chip provided outside the memory chip also belongs to the category of the present invention.
[0273]
【The invention's effect】
As described above, according to the first aspect of the present invention, each circuit in the device required for self-refreshing is set for each circuit according to the mode selected from a plurality of modes when the standby state is entered. Operate or stop the operation. Accordingly, it is not necessary to operate an unnecessary circuit for performing refresh, so that power consumption can be reduced. Therefore, a low power consumption mode similar to a standby mode in a general-purpose SRAM can be realized in a general-purpose SRAM specification memory using a memory cell that requires refresh, a pseudo SRAM, a general-purpose DRAM, and the like. In addition, since it is possible to control whether each circuit is operated for each circuit required for self-refresh, the standby current can be reduced step by step according to user needs and applications. No unique standby mode can be realized.
[0274]
According to a second aspect of the present invention, when a memory cell array is composed of a plurality of memory cell areas whose refresh operations are independently controlled, a mode is set for each memory plate including the memory cell area and its peripheral circuits. Each memory plate is activated or deactivated. This eliminates the need for self-refreshing in a standby state with respect to a memory cell area that stores information that may be temporarily held. Therefore, if it is decided whether or not to operate the memory plate according to the allocation of the memory space used by the application etc., it becomes possible to minimize the standby current in a form specialized to the user's needs and applications. .
[0275]
According to a fourth aspect of the present invention, the power supply means shared by a plurality of memory plates is provided, and power is supplied from the power supply means to each memory plate according to the mode set for each memory plate. Whether to do it individually is controlled. As a result, the scale of the power supply means does not increase in proportion to the number of memory plates, so even when a large number of memory plates are provided, standby current can be reduced with a small circuit configuration. It becomes.
[0276]
According to the fifth aspect of the present invention, it is possible to set the mode for each memory plate by providing an input mode signal for standby. As a result, even if the user's needs and the application to be used change, it is possible to minimize the standby current while flexibly responding to such changes.
[0277]
According to the sixth aspect of the present invention, the memory plate to be set in the mode is specified based on the address input for the mode setting. As a result, the mode can be set more easily than when the mode is set by cutting a fuse, and the mode can be easily reset on the user side in the same manner as normal reading and writing. Therefore, it is not necessary to give a dedicated signal from the outside for setting the mode, and it is not necessary to provide a pin for such a dedicated signal.
[0278]
According to the seventh aspect of the present invention, the first mode in which both the refresh control circuit and the power supply circuit are operated, the second mode in which the operation of the refresh control circuit is stopped and the power supply circuit is operated, the refresh control circuit, and the power supply A third mode for stopping both operations of the circuit is provided so that one of these modes can be selected. Accordingly, it is possible to finely control from the outside the necessity of data retention in the standby state, the return time to the active state, the current consumption amount, and the like according to the applied device and the usage environment. That is, in the first mode, power is supplied to a circuit necessary for self-refreshing, so that the data in the memory cell can be held and the time required to shift from the standby state to the active state is the longest of the three modes. Can be shortened. Further, in the second mode, the current consumption can be reduced as compared with the first mode by the amount to be supplied to the refresh control means, and when the transition from the standby state to the active state, the semiconductor is immediately performed as in the first mode. A storage device can be used. Furthermore, in the third mode, the current consumption can be minimized among the three modes.
According to the eighth aspect of the present invention, the mode setting is performed when a predetermined data write request is made for a predetermined address for each mode or when a predetermined change occurs in the activation signal. Is going. Thus, it is not necessary to give a dedicated signal to the semiconductor memory device in order to set the standby mode, and it is not necessary to provide a pin for such a dedicated signal in the semiconductor memory device.
[0279]
The control circuit according to the invention described in claims 9 to 16 supplies the control signal and the address signal from the outside of the memory chip in which the memory cell is formed, and constitutes the above-described semiconductor memory device together with the memory chip. is there. Therefore, by using the control circuit according to the ninth to tenth aspects of the present invention, the same effect as the above-described effect produced by the semiconductor memory device according to the first to ninth aspects of the present invention can be obtained. Is obtained.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a semiconductor memory device according to a first embodiment of the present invention.
FIG. 2 is a circuit diagram showing a detailed configuration of a main part of the semiconductor memory device according to the same embodiment.
FIG. 3 is a timing chart showing an operation when refresh and subsequent read are performed in one memory cycle in the semiconductor memory device according to the same embodiment;
FIG. 4 is a timing chart showing an operation in the semiconductor memory device according to the same embodiment when refreshing is not performed halfway and only reading is performed.
FIG. 5 is a timing chart showing an operation when refresh and subsequent writing are performed in one memory cycle in the semiconductor memory device according to the same embodiment;
FIG. 6 is a timing chart showing an operation in the semiconductor memory device according to the same embodiment when refreshing is not performed halfway and only writing or reading is performed.
FIG. 7 is a timing chart showing an operation when self refresh is performed by a refresh timer in the semiconductor memory device according to the same embodiment;
FIG. 8 is a timing chart showing an operation when refresh is performed by a refresh timer and subsequent read is performed in the semiconductor memory device according to the same embodiment;
FIG. 9 is a timing chart showing refresh, dummy read, and write when a write enable signal is input with a delay in one memory cycle in the semiconductor memory device according to the same embodiment;
In the semiconductor memory device according to the embodiment, refresh, dummy read, self-refresh, and write when a write enable signal is input after a start of self-refresh by the refresh timer in one memory cycle are performed. It is the timing chart shown.
11 is a timing chart showing a write and a subsequent self-refresh when a write enable signal is input with a delay in one memory cycle and a refresh request is issued by a refresh timer during the write in the semiconductor memory device according to the embodiment; It is a chart.
FIG. 12 is a block diagram showing a configuration of a semiconductor memory device according to a second embodiment of the present invention.
FIG. 13 is a timing chart showing an operation in the semiconductor memory device according to the embodiment when refreshing is not performed halfway and only reading is performed.
FIG. 14 is a block diagram showing a configuration of a semiconductor memory device according to a third embodiment of the present invention.
FIG. 15 is a timing chart showing a read operation of the semiconductor memory device according to the same embodiment.
FIG. 16 is a timing chart showing a write operation of the semiconductor memory device according to the same embodiment.
FIG. 17 is a block diagram showing a configuration of a semiconductor memory device according to a fourth embodiment of the present invention.
FIG. 18 is a circuit diagram showing a detailed configuration of a standby mode control circuit according to the same embodiment;
FIG. 19 is a circuit diagram showing a detailed configuration of a refresh control circuit according to the same embodiment;
FIG. 20 is a circuit diagram showing a detailed configuration of a boost power supply according to the embodiment.
FIG. 21 is a circuit diagram showing a detailed configuration of a substrate voltage generating circuit according to the same embodiment;
FIG. 22 is a circuit diagram showing a detailed configuration of a reference voltage generating circuit according to the same embodiment;
FIG. 23 is a block diagram showing a configuration of a main part of a semiconductor memory device according to a fifth embodiment of the present invention.
FIG. 24 is a block diagram showing a configuration of a main part of a semiconductor memory device according to a sixth embodiment of the present invention.
FIG. 25 is a timing chart showing how the potential of the bit line pair BL, / BL transitions with time in a sensing operation of a DRAM memory cell.
FIG. 26 is a block diagram showing a configuration of a semiconductor memory device according to a seventh embodiment of the present invention.
FIG. 27 is a timing chart showing the timing of signals supplied from the tester device to the semiconductor memory device together with a refresh address R_ADD in the same embodiment;
FIG. 28 is a flowchart showing a test procedure of the semiconductor memory device performed in the tester device in the embodiment.
[Explanation of symbols]
1,141,151 Address buffer
2,142 Latch
3,143,163 ATD circuit
4,164,204,304 Refresh control circuit
5,165,261 multiplexer
6 Memory cell array
6 ₁ ~ 6 _n Memory cell area
7,7 ₁ ~ 7 _n Row decoder
8,8 ₁ ~ 8 _n , 148 column decoder
9,9 ₁ ~ 9 _n 149 Sense amplifier reset circuit
10 I / O buffer
11 R / W control circuit
12 Latch control circuit
13, 173, 313, 353 Row control circuit
14 Column control circuit
15, 15 ₁ , 15 ₂ 215 Boost power supply
16, 16 ₁ , 16 ₂ 216 Substrate voltage generation circuit
17, 17 ₁ , 17 ₂ , 217 Reference voltage generator
152 Bus decoder
153 Bus selector
201 Standby mode control circuit
262 Noah Gate
263 inverter
301,351 PowerDown control circuit
350 Power supply circuit
352 ₁ ~ 352 _n Switch element
354 Program circuit

Claims (14)

リフレッシュを必要とする複数のメモリセルを備えた半導体記憶装置において、
前記リフレッシュに必要となる装置内の各回路をスタンバイ状態において動作させるかどうかが回路毎に規定された複数種類のモードの中から選択したモードに従って、前記スタンバイ状態となったときに、前記リフレッシュに必要となる装置内の各回路を動作させ，あるいは，それらの動作を停止させる動作制御手段を具備し、
前記リフレッシュに必要となる装置内の各回路が、
前記リフレッシュの制御を行うリフレッシュ制御手段と、
前記リフレッシュ制御手段および自身の電源手段を除いた所定の回路へ電源供給を行う電源手段とを有し、
前記動作制御手段は、前記スタンバイ状態となったときに、前記リフレッシュ制御手段及び前記電源手段の双方を動作させる第１のモード，前記リフレッシュ制御手段の動作を停止させるとともに前記電源手段を動作させる第２のモード，前記リフレッシュ制御手段及び前記電源手段の双方の動作を停止させる第３のモードの中から選択されたモードに応じて、前記リフレッシュ制御手段及び前記電源手段を動作させ，あるいは，その動作を停止させることを特徴とする半導体記憶装置。In a semiconductor memory device having a plurality of memory cells that require refreshing,
Whether to operate each circuit in the device required for the refresh in the standby state according to the mode selected from a plurality of modes specified for each circuit, the refresh is performed when the standby state is entered. It is provided with operation control means for operating each circuit in the required device or stopping those operations ,
Each circuit in the device required for the refresh is
Refresh control means for controlling the refresh;
Power supply means for supplying power to a predetermined circuit excluding the refresh control means and its own power supply means,
The operation control means is a first mode in which both the refresh control means and the power supply means are operated when the standby state is entered, and the operation control means stops the operation of the refresh control means and operates the power supply means. The refresh control means and the power supply means are operated according to a mode selected from the third mode in which the operation of both the second mode and the refresh control means and the power supply means are stopped, or the operation thereof The semiconductor memory device is characterized by stopping . 前記複数のメモリセルで構成されるメモリセルアレイは、前記スタンバイ状態となったときに前記リフレッシュを行うかどうかが独立に制御される複数のメモリセルエリアに分割されており、前記動作制御手段は、前記メモリセルエリア及び該メモリセルエリアのリフレッシュに必要となる周辺回路からなるメモリプレート毎にそれぞれ設定された前記モードに応じて、前記メモリプレートの各々を動作させ，あるいは，その動作を停止させることを特徴とする請求項１記載の半導体記憶装置。  The memory cell array composed of the plurality of memory cells is divided into a plurality of memory cell areas in which whether or not the refresh is performed independently when the standby state is entered, and the operation control means includes: Each of the memory plates is operated or stopped in accordance with the mode set for each memory plate composed of the memory cell area and a peripheral circuit required for refreshing the memory cell area. The semiconductor memory device according to claim 1. 前記メモリプレートの各々は、該メモリプレートを構成する前記メモリセルエリアおよび前記周辺回路に電源供給を行う電源手段をさらに備え、前記動作制御手段は、前記メモリプレート毎に設定された前記モードに応じて、前記メモリプレート毎に設けられた前記電源手段を動作させ，あるいは，その動作を停止させることを特徴とする請求項２記載の半導体記憶装置。  Each of the memory plates further includes power supply means for supplying power to the memory cell area and the peripheral circuit constituting the memory plate, and the operation control means is configured to respond to the mode set for each memory plate. 3. The semiconductor memory device according to claim 2, wherein the power supply means provided for each of the memory plates is operated or stopped. 複数の前記メモリプレートに対して電源供給を行うために前記複数のメモリプレート間で共有された電源手段を備え、前記動作制御手段は、前記メモリプレート毎に設定された前記モードに応じて、前記電源手段から前記メモリプレートの各々に電源を供給するかどうかを前記メモリプレート毎に制御する複数のスイッチ手段を具備することを特徴とする請求項２記載の半導体記憶装置。  Power supply means shared between the plurality of memory plates to supply power to the plurality of memory plates, the operation control means according to the mode set for each memory plate, 3. The semiconductor memory device according to claim 2, further comprising a plurality of switch means for controlling, for each memory plate, whether power is supplied from the power supply means to each of the memory plates. 入力モード信号に応答して、前記モードを前記メモリプレート毎に設定するためのプログラム手段を具備することを特徴とする請求項２〜４の何れかの項に記載の半導体記憶装置。  5. The semiconductor memory device according to claim 2, further comprising a program unit for setting the mode for each memory plate in response to an input mode signal. 前記プログラム手段は、入力されたアドレスをもとに該アドレスに対応したメモリセルエリアを備えたメモリプレートを特定し、前記入力モード信号により指定されたモードを該特定されたメモリプレートに対するモードとして設定することを特徴とする請求項５記載の半導体記憶装置。  The program means specifies a memory plate having a memory cell area corresponding to the address based on the input address, and sets a mode specified by the input mode signal as a mode for the specified memory plate. 6. The semiconductor memory device according to claim 5, wherein: 前記動作制御手段は、所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったことに応答してモードの設定を行うことを特徴とする請求項１〜６のいずれかの項に記載の半導体記憶装置。The operation control means, of any one of claims 1 to 6, characterized in that to set the mode in response to that there was a predetermined data write request to each mode for a given address The semiconductor memory device according to item . メモリセルのリフレッシュに必要となる各回路の動作を制御する制御回路であって、
前記各回路をスタンバイ状態において動作させるかどうかが回路毎に規定された複数種類のモードの中から選択したモードに従って、前記スタンバイ状態となったときに、前記リフレッシュに必要となる各回路を動作させ，あるいは，それらの動作を停止させるものであり、
前記スタンバイ状態となったときに、前記リフレッシュの制御を行うリフレッシュ制御 手段と、前記リフレッシュ制御手段および自身の電源手段を除いた所定の回路へ電源供給を行う電源手段との双方を動作させる第１のモード，前記リフレッシュ制御手段の動作を停止させるとともに前記電源手段を動作させる第２のモード，前記リフレッシュ制御手段及び前記電源手段の双方の動作を停止させる第３のモードの中から選択したモードに応じて、前記リフレッシュ制御手段及び前記電源手段を動作させ，あるいは，その動作を停止させることを特徴とする制御回路。A control circuit for controlling the operation of each circuit required for refreshing the memory cell,
Whether or not to operate each circuit in the standby state is operated according to a mode selected from a plurality of modes defined for each circuit, when each circuit necessary for the refresh is operated in the standby state. Or to stop those operations ,
When the standby state is entered, both a refresh control means for controlling the refresh and a power supply means for supplying power to a predetermined circuit excluding the refresh control means and its own power supply means are operated. A mode selected from among the above modes, the second mode in which the operation of the refresh control unit is stopped and the power supply unit is operated, and the third mode in which the operations of both the refresh control unit and the power supply unit are stopped. In response, a control circuit characterized in that the refresh control means and the power supply means are operated or stopped . 前記スタンバイ状態となったときに前記リフレッシュを行うかどうかが独立に制御されるメモリセルエリアと該メモリセルエリアのリフレッシュに必要となる周辺回路とからなるメモリプレート毎に設定された前記モードに応じて、前記メモリプレートの各々を動作させ，あるいは，その動作を停止させることを特徴とする請求項８記載の制御回路。According to the mode set for each memory plate including a memory cell area in which whether or not to perform the refresh is independently controlled in the standby state and a peripheral circuit necessary for refreshing the memory cell area 9. The control circuit according to claim 8 , wherein each of the memory plates is operated or its operation is stopped. 前記メモリプレート毎に設定された前記モードに応じて、前記メモリセルエリアおよび前記周辺回路に電源供給を行うために前記メモリプレート毎に設けられた電源手段を動作させ，あるいは，その動作を停止させることを特徴とする請求項９記載の制御回路。Depending on the mode set for each memory plate, the power supply means provided for each memory plate is operated to supply power to the memory cell area and the peripheral circuit, or the operation is stopped. The control circuit according to claim 9 . 前記メモリプレート毎に設定された前記モードに応じて、複数の前記メモリプレートに対して電源供給を行うために前記複数のメモリプレート間で共有された電源手段から前記メモリプレートの各々に電源を供給するかどうかを制御する複数のスイッチ手段を具備することを特徴とする請求項９記載の制御回路。In accordance with the mode set for each memory plate, power is supplied to each of the memory plates from power supply means shared among the plurality of memory plates to supply power to the plurality of memory plates. 10. The control circuit according to claim 9 , further comprising a plurality of switch means for controlling whether or not to perform. 入力モード信号に応答して、前記モードを前記メモリプレート毎に設定するためのプログラム手段を具備することを特徴とする請求項９〜１１の何れかの項に記載の制御回路。The control circuit according to claim 9 , further comprising a program unit configured to set the mode for each of the memory plates in response to an input mode signal. 前記プログラム手段は、入力されたアドレスをもとに該アドレスに対応したメモリセルエリアを備えたメモリプレートを特定し、前記入力モード信号により指定されたモードを該特定されたメモリプレートに対するモードとして設定することを特徴とする請求項１２記載の制御回路。The program means specifies a memory plate having a memory cell area corresponding to the address based on the input address, and sets a mode specified by the input mode signal as a mode for the specified memory plate. 13. The control circuit according to claim 12 , wherein: 所定のアドレスに対してモード毎に予め決められたデータの書き込み要求があったことに応答してモードの設定を行うことを特徴とする請求項８〜１３のいずれかの項に記載の制御回路。 14. The control circuit according to claim 8, wherein the mode is set in response to a request for writing data predetermined for each mode at a predetermined address. .

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