JP2011165231A - 半導体メモリの試験方法、半導体メモリの試験のためのプログラム、および、半導体メモリの試験装置 - Google Patents

Abstract

【課題】データ保持特性が経時的に変化する半導体メモリをも考慮したデータ保持特性試験において、試験の信頼度を確保したまま時間の短縮を図る。
【解決手段】複数のメモリセルに第１のデータを書き込む工程Ｓ１０と、複数のメモリセルに書き込まれた第１のデータを第１の所定時間保持する工程Ｓ２０と、複数のメモリセルから所定時間保持された第１のデータを読み出し、読み出した第１のデータを、第２のデータとして複数のメモリセル夫々に書き込む工程Ｓ３０と、複数のメモリセル夫々に書き込まれた第２のデータを第２の所定時間保持する工程Ｓ４０と、Ｓ３０およびＳ４０を所定回数繰り返す工程Ｓ５０と、Ｓ４０の後に行われ、複数のメモリセル夫々から第２のデータを読み出し、読み出した第２のデータの値を基に複数のメモリセル夫々のデータ保持特性を判定する工程Ｓ６０と、を有する半導体メモリの試験方法を提供する。
【選択図】図２

Description

本発明は、半導体メモリの試験方法、半導体メモリの試験のためのプログラム、および、半導体メモリの試験装置に関し、特にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）におけるデータ保持特性が不安定な不良品をスクリーニングする技術に関する。

ＤＲＡＭの基本的な構成を図４に示す。５はＮ型ＭＯＳトランジスタであり、６はデータを保持するために電荷を保持するコンデンサである。

ここで、キャパシタ６に充電した電荷は、時間経過とともに徐々にリークすることが知られている。このため、データ「１」（所定量の電荷が充電された状態：以下同様）を書き込んだ後、データを読み出すまでの時間が長過ぎると、読み出しの時にデータ「０」（所定量の電荷が充電されていない状態：以下同様）と誤判定される恐れがある。このような電荷のリークの度合いは、メモリセルごとに異なる。

そこで、メモリセルごとに、所望のデータ保持特性を満たしているか判定するための試験を行う必要がある。データ保持特性は、例えば、メモリセルにデータを書き込んだ後、書き込んだデータを誤判定することなく、正しく読み出すことが可能な時間により判断することができる。

図５に、一般的に行われているＤＲＡＭのデータ保持特性試験の方法を示す。図示するように、この試験では、メモリセルにデータ「１」を書き込んだ後（ライト処理）、所定時間ホールドし（ホールド処理）、その後、メモリセルからデータを読み出す（リード処理）。そして、読み出した値と期待値（データ「１」）とを比較し、一致していれば「合格」、不一致であれば「不合格」と判定する（判定処理）。

しかし、上述の試験方法では以下のような問題がある。

データ保持特性は、多くの場合は各メモリセルで一定の値となる。しかし、いわゆるＶＲＴ（Ｖａｒｉａｂｌｅ Ｒｅｔｅｎｔｉｏｎ Ｔｉｍｅ）といわれる現象により、データ保持特性が不安定なメモリセルも存在する。ＶＲＴはデータ保持特性が経時的に変化する現象であり、同じメモリセルでありながら、データ保持特性が所望のスペックを満たす状態（Ｇｏｏｄ状態）と満たさない状態（Ｂａｄ状態）の２つの状態が存在する。このようなメモリセルは、データ保持特性試験時の状態がＢａｄ状態であれば、スペックを満たさないメモリセルとして検出することができる。しかし、データ保持特性試験時の状態がたまたまＧｏｏｄ状態であれば、所望のスペックを満たすメモリセルと判定されてしまう。すなわち、データ保持特性が不安定なメモリセルは所望のスペックを満たさないものとして検出すべきにも関わらず、試験時の状態がたまたまＧｏｏｄ状態であれば検出することができない。

一般的に、ＤＲＡＭのデータ保持特性試験では、テストスペックを厳しめにし、データ保持特性がスペックの最低水準付近であるものをスクリーニングする方法もある。しかし、ＶＲＴによるデータ保持特性の変動量は大きく、Ｇｏｏｄ状態のデータ保持時間特性が長いものに関しては不合格品として検出できない恐れがある。

そこで、図６に示すように、図５を用いて説明した上述のデータ保持特性試験を繰り返し行う試験方法がある。すなわち、上述の、「ライト処理」、「ホールド処理」、「リード処理」および「判定処理」を所定回数繰り返し行う。そして、繰り返し行う試験の中で１回でも読み出した値と期待値（「１」）とが不一致であれば「不合格」と判定する。このような試験方法に関連する技術は、特許文献１に記載されている。

図７のフローチャートは、特許文献１に記載されているものである。このフローチャートに示すように、特許文献１に記載の技術では、メモリセルにデータ「１」を書き込んだ後（ライト処理）、ｔＰＡＵＳＥ秒間のポーズを行い（ホールド処理）、その後メモリセルからデータを読み出して（リード処理）、読み出した値と期待値（データ「１」）との比較を行う（判定処理）。そして、判定の結果が一致であれば上述の処理（ライト処理−ホールド処理−リード処理−判定処理）を所定回数繰り返したか判定し、所定回数繰り返している場合には試験を終了して、そのメモリセルを「合格」と判定する。一方、いまだ所定回数繰り返していない場合は、上述の処理（ライト処理−ホールド処理−リード処理−判定処理）を繰り返す。また、上記判定処理での判定結果が不一致であれば、続いて冗長救済判定を行い、冗長救済できなかった場合は、そのメモリセルを「不合格」と判定する。一方、冗長救済が可能であった場合は、上述の処理（ライト処理−ホールド処理−リード処理−判定処理）を繰り返す。

特開２００６−２５２６４８号公報

図６を用いて説明したデータ保持特性試験の場合、繰り返し回数を増やすほど、データ保持特性が不安定なメモリセルを検出する確率は高くなる。すなわち、試験の信頼度は向上する。

しかし、繰り返し回数の増加に比例して、テスト時間が増加するという問題がある。

本発明によれば、複数のメモリセルに第１のデータを書き込むライト工程と、前記複数のメモリセルに書き込まれた前記第１のデータを第１の所定時間保持する第１ホールド工程と、前記複数のメモリセルから前記所定時間保持された前記第１のデータを読み出し、前記読み出した第１のデータを、第２のデータとして前記複数のメモリセル夫々に書き込むリフレッシュ工程と、前記複数のメモリセル夫々に書き込まれた前記第２のデータを第２の所定時間保持する第２ホールド工程と、前記第２ホールド工程の後に行われ、前記複数のメモリセル夫々から前記第２のデータを読み出し、前記読み出した第２のデータの値を基に前記複数のメモリセル夫々のデータ保持特性を判定する判定工程と、を有する半導体メモリの試験方法が提供される。

また、本発明によれば、複数のメモリセルに第１のデータを書き込むライトステップと、前記複数のメモリセルに書き込まれた前記第１のデータを第１の所定時間保持する第１ホールドステップと、前記複数のメモリセルから前記所定時間保持された前記第１のデータを読み出し、前記読み出した第１のデータを、第２のデータとして前記複数のメモリセル夫々に書き込むリフレッシュステップと、前記複数のメモリセル夫々に書き込まれた前記第２のデータを第２の所定時間保持する第２ホールドステップと、前記第２ホールドステップの後に行われ、前記複数のメモリセル夫々から前記第２のデータを読み出し、前記読み出した第２のデータの値を基に前記複数のメモリセル夫々のデータ保持特性を判定する判定ステップと、をコンピュータに実行させる半導体メモリの試験のためのプログラムが提供される。

また、本発明によれば、複数のメモリセルに第１のデータを書き込むライト部と、前記複数のメモリセルから第１の所定時間保持された前記第１のデータを読み出し、前記読み出した第１のデータを、第２のデータとして前記複数のメモリセル夫々に書き込むリフレッシュ処理を行うリフレッシュ部と、前記複数のメモリセル夫々から第２の所定時間保持された前記第２のデータを読み出し、前記読み出した第２のデータの値を基に前記複数のメモリセル夫々のデータ保持特性を判定する判定部と、を有する半導体メモリの試験装置が提供される。

本発明では、複数のメモリセルに電荷を充電後（データ「１」を書き込み後）、所定時間ホールドして電荷のリークの度合いを試験する処理を複数回繰り返す工程において、最初の電荷の充電以外の電荷の充電は、リフレッシュ処理により行う。リフレッシュ処理は、メモリセルアレイで同時に活性化されたワード線上のすべてのメモリセルに対して同時に行うことができる。また、リフレッシュ処理は、メモリセルアレイを構成する複数のブロックに対して同時に行うことができる。すなわち、本発明によれば、メモリセルへ電荷を充電する処理に要する時間を短縮することができる。

また、本発明では期待値との比較をホールド処理の都度行うのでなく、複数のホールド処理を全て行った後、１回のみ行うよう構成することで、試験に要する時間のさらなる短縮を実現している。なお、本発明においては、ホールド処理後の電荷の充電はリフレッシュ処理により行われるので、複数回のホールド処理の中で電荷がリークし１回でもデータ「０」と誤判定されると、それ以降はそのメモリセルには「０」が書き込み続けられることとなる。よって、複数のホールド処理を全て行った後に期待値との比較を行っても、十分に信頼できる判定結果を得ることができる。

本発明によれば、テスト時間が長くなることなく、かつ、結果を十分に信頼できる半導体メモリのデータ保持特性試験を実現できる。

本実施形態の半導体メモリの試験装置の一例を示す機能ブロック図である。 本実施形態の半導体メモリの試験方法の一例を示すフローチャートである。 本実施形態の半導体メモリの試験方法の一例を示すフローチャートである。 ＤＲＡＭの構成を示す図である。 ＤＲＡＭのデータ保持特性試験の一例を示すフローチャートである。 ＤＲＡＭのデータ保持特性試験の一例を示すフローチャートである。 特許文献１に記載の従来技術に関するフローチャートである。

以下、本発明の実施の形態について、図面を用いて説明する。すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

なお、本実施形態の装置を構成する各部は、任意のコンピュータのＣＰＵ、メモリ、メモリにロードされたプログラム（あらかじめ装置を出荷する段階からメモリ内に格納されているプログラムのほか、ＣＤ等の記憶媒体やインターネット上のサーバ等からダウンロードされたプログラムも含む）、そのプログラムを格納するハードディスク等の記憶ユニット、ネットワーク接続用インタフェースを中心にハードウエアとソフトウエアの任意の組合せによって実現される。そして、その実現方法、装置にはいろいろな変形例があることは、当業者には理解されるところである。

また、本実施形態の説明において利用する機能ブロック図は、ハードウエア単位の構成ではなく、機能単位のブロックを示している。これらの図においては、本実施形態の装置は１つの装置により実現されるよう記載されているが、その実現手段はこれに限定されない。すなわち、物理的に分かれた構成であっても、論理的に分かれた構成であっても構わない。

まず、本実施形態の半導体メモリの試験装置について説明する。なお、以下では、メモリセルに所定量の電荷が充電されている状態をデータ「１」が書き込まれている状態、メモリセルに所定量の電荷が充電されていない状態をデータ「０」が書き込まれている状態、として説明する。

図１は、本実施形態の半導体メモリの試験装置１の構成の一例を示す機能ブロック図である。図に示すように、本実施形態の半導体メモリの試験装置１は、ライト部１０と、リフレッシュ部２０と、判定部３０と、を有する。以下、各部の構成について説明する。

ライト部１０は、複数のメモリセル２に電荷を充電することで第１のデータ（データ「１」）を書き込む。メモリセルは、例えばＤＲＡＭのメモリセルが該当する。そして、複数のメモリセル２は、独立して動作可能な複数のブロックに分かれている。ライト部１０がデータを書き込む複数のメモリセル２の数およびブロックの数は設計事項であり、任意の数で構わない。なお、複数のメモリセル２にデータ「１」を書き込む手段は特段制限されず、従来技術を利用することができる。例えば、図４に示すような１つのメモリセルにデータ「１」を書き込む手段としては、ビット線４をハイ電位とした状態で、ワード線３を選択してＮ型ＭＯＳトランジスタ５を活性化させ、キャパシタ６にハイ電位を充電する。書込みが終わった後はワード線３を非選択として、Ｎ型ＭＯＳトランジスタ５を非活性化する。このような処理を複数のメモリセルに対して順次行うことで実現してもよい。なお、ライト部１０は、半導体メモリのデータ保持特性試験開始時の最初の１回のみ、複数のメモリセル２に対してデータ「１」を書き込む。

リフレッシュ部２０は、複数のメモリセル２から所定時間保持された第１のデータを読み出し、読み出した第１のデータを、第２のデータとして複数のメモリセル２夫々に書き込むリフレッシュ処理を行う。なお、リフレッシュ部２０はこのリフレッシュ処理を所定回数繰り返してもよい。すなわち、リフレッシュ部２０は、ライト部１０による複数のメモリセル２へのデータの書き込み、または、自らが行った複数のメモリセル２へのデータの書き込みから所定時間経過後、複数のメモリセル２からデータを読み出し、読み出したデータの値と同じ値のデータを各メモリセルに書き込む処理をＮ回繰り返してもよい。所定時間は設計事項であり、例えば、半導体メモリのデータ保持特性に対する要求性能に応じて任意に定めることができる。また、リフレッシュ処理を繰り返し行う場合の回数（Ｎ回）は設計事項であり、例えば、データ保持特性が不安定なメモリセルにおいて、データ保持特性が所望のスペックを満たさない状態が現れる頻度等に応じて任意に定めることができる。ここで、リフレッシュ部２０によるリフレッシュ処理は、一般的な従来技術を利用して実現することができる。すなわち、リフレッシュ部２０によるリフレッシュ処理は、メモリセルアレイで同時に活性化されたワード線上のすべてのメモリセルに対して同時に行うことができる。また、リフレッシュ部２０によるリフレッシュ処理は、メモリセルアレイを構成する複数のブロックに対して同時に行うことができる。

判定部３０は、リフレッシュ部２０による複数のメモリセル２へのＮ回目の書き込みが行われてから所定時間経過後、複数のメモリセル２からデータを読み出し、読み出したデータの値を基に各メモリセルのデータ保持特性を判定する。ここでの所定時間は設計事項であり、例えば、半導体メモリのデータ保持特性に対する要求性能に応じて任意に定めることができる。なお、所定時間は、上述したリフレッシュ部２０の説明において現れた所定時間と同じ時間であってもよい。

複数のメモリセル２からデータを読み出す手段は特段制限されず、従来技術を利用することができる。例えば、図４に示すような１つのメモリセルからデータを読み出す手段としては、ワード線３を選択してＮ型ＭＯＳトランジスタ５を活性化させた時にキャパシタ６から放電される電位をビット線４に接続されたセンスアンプで増幅し、キャパシタ６に電荷が充電されていたかどうかを判定する。このような処理を複数のメモリセルに対して順次行うことで実現してもよい。

判定部３０は、上述のようにして複数のメモリセル２からデータを読み出した後、読み出した値と、期待値（データ「１」）とを比較する。そして、比較の結果、これらが一致している場合、すなわち、読み出した値が「１」である場合には、そのメモリセルのデータ保持特性は要求性能を満たすと判定する。一方、比較の結果、これらが不一致である場合、すなわち読み出した値が「０」である場合には、そのメモリセルのデータ保持特性は要求性能を満たさないと判定する。

次に、本実施形態の半導体メモリの試験方法について説明する。本実施形態の半導体メモリの試験方法は、例えば、上述の本実施形態の半導体メモリの試験装置を利用して実現することができる。

図２は、本実施形態の半導体メモリの試験方法の処理の流れを示すフローチャートである。図に示すように、本実施形態の半導体メモリの試験方法は、ライト工程Ｓ１０と、第１ホールド工程Ｓ２０と、リフレッシュ工程Ｓ３０と、第２ホールド工程Ｓ４０と、反復工程Ｓ５０と、判定工程Ｓ６０と、を有する。

ライト工程Ｓ１０では、複数のメモリセルにデータ「１」を書き込む。当該処理は、例えば上述のライト部１０により実現される。

第１ホールド工程Ｓ２０は、ライト工程Ｓ１０の後に行われ、データが書き込まれた複数のメモリセルを所定時間保持する。ここでの所定時間は設計事項であり、例えば、半導体メモリのデータ保持特性に対する要求性能に応じて任意に定めることができる。

リフレッシュ工程Ｓ３０は、例えば第１ホールド工程Ｓ２０の後に行われ、所定時間保持された複数のメモリセルからデータを読み出し、読み出したデータの値と同じ値のデータを、各メモリセルに書き込む。当該処理は、例えば上述のリフレッシュ部２０により実現される。

第２ホールド工程Ｓ４０は、リフレッシュ工程Ｓ３０の後に行われ、データが書き込まれた複数のメモリセルを所定時間保持する。ここでの所定時間は設計事項であり、例えば、半導体メモリのデータ保持特性に対する要求性能に応じて任意に定めることができる。なお、ここでの所定時間は第１ホールド工程Ｓ２０における所定時間と同じ時間であってもよい。

反復工程Ｓ５０は、第２ホールド工程Ｓ４０の後に行われ、リフレッシュ工程Ｓ３０および第２ホールド工程Ｓ４０を１セットとして所定回数繰り返す。所定回数は設計事項であり、例えば、データ保持特性が不安定なメモリセルにおいて、データ保持特性が所望のスペックを満たさない状態が現れる頻度等に応じて任意に定めることができる。当該処理は、例えば上述のリフレッシュ部２０により実現される。

判定工程Ｓ６０は、反復工程Ｓ５０の後に行われ、複数のメモリセルからデータを読み出し、読み出したデータの値を基に各メモリセルのデータ保持特性を判定する。当該処理は、例えば上述の判定部３０により実現される。

なお、第２ホールド工程Ｓ４０の後、反復工程Ｓ５０を経ずに判定工程Ｓ６０を行うことも可能である。

次に、図３のフローチャートを用いて、本実施形態の半導体メモリの試験方法の具体例について説明する。

まず、複数のメモリセルにデータ「１」を書き込んだ後（Ｓ１：ライト）、所定時間ホールドする（Ｓ２：ホールド）。その後、複数のメモリセルに対してリフレッシュ処理を行った後（Ｓ３：リフレッシュ）、再び所定時間ホールドする（Ｓ４：ホールド）。その後、ホールドを所定回数繰り返したか判定する。すなわち、Ｓ２およびＳ４で行ったホールドの合計回数が所定の回数に達しているか判定する（Ｓ５）。

Ｓ５における判定の結果、いまだ所定回数繰り返していない場合には（Ｓ５のＮｏ）、Ｓ３に戻り前記処理を繰り返す。一方、Ｓ５における判定の結果、所定回数繰り返している場合には（Ｓ５のＹｅｓ）、複数のメモリセルからデータを読み出す（Ｓ６：リード）。そして、各セルから読み出した値と期待値（データ「１」）とを比較し（Ｓ７：判定）、一致していればそのメモリセルのデータ保持特性は「合格」と判定し（Ｓ８のＹｅｓ）、不一致であればそのメモリセルのデータ保持特性は「不合格」と判定する（Ｓ８のＮｏ）。

なお、上記説明によれば、以下のプログラムについての説明もなされている。

複数のメモリセルに第１のデータを書き込むライトステップと、前記複数のメモリセルに書き込まれた前記第１のデータを第１の所定時間保持する第１ホールドステップと、前記複数のメモリセルから前記所定時間保持された前記第１のデータを読み出し、前記読み出した第１のデータを、第２のデータとして前記複数のメモリセル夫々に書き込むリフレッシュステップと、前記複数のメモリセル夫々に書き込まれた前記第２のデータを第２の所定時間保持する第２ホールドステップと、前記第２ホールドステップの後に行われ、前記複数のメモリセル夫々から前記第２のデータを読み出し、前記読み出した第２のデータの値を基に前記複数のメモリセル夫々のデータ保持特性を判定する判定ステップと、をコンピュータに実行させる第１の半導体メモリの試験のためのプログラム。

第１の半導体メモリの試験のためのプログラムを基本とし、前記複数のメモリセルは独立して動作可能な複数のブロックに分かれている第２の半導体メモリの試験のためのプログラム。

第１または第２の半導体メモリの試験のためのプログラムを基本とし、前記判定ステップは、前記読み出した第２のデータと、前記第１のデータとの比較により、前記判定を行うことを特徴とする第３の半導体メモリの試験のためのプログラム。

第１から第３の中のいずれか一の半導体メモリの試験のためのプログラムを基本とし、前記ライトステップは、電荷を充電することにより、前記第１のデータを前記複数のメモリセルに書き込むことを特徴とする第４の半導体メモリの試験のためのプログラム。

第１から第４の中のいずれか一の半導体メモリの試験のためのプログラムを基本とし、前記リフレッシュステップおよび前記第２ホールドステップを所定回数繰り返す反復ステップをさらに有することを特徴とする半導体メモリの試験のためのプログラム。

次に、本実施形態の作用効果について説明する。

本実施形態では、複数のメモリセルに電荷を充電後（データ「１」を書き込み後）、所定時間ホールドして電荷のリークの度合いを試験する処理を複数回繰り返す工程において、最初の電荷の充電以外の電荷の充電は、リフレッシュ処理により行う。リフレッシュ処理は、メモリセルアレイで同時に活性化されたワード線上のすべてのメモリセルに対して同時に行うことができる。また、リフレッシュ処理は、メモリセルアレイを構成する複数のブロックに対して同時に行うことができる。すなわち、本実施形態によれば、メモリセルへ電荷を充電する処理に要する時間を短縮することができる。

また、本実施形態では期待値との比較をホールド処理の都度行うのでなく、複数のホールド処理を全て行った後、１回のみ行うよう構成することで、試験に要する時間のさらなる短縮を実現している。なお、このように構成しても、試験に対する信頼は十分に確保できる。以下、この理由を説明する。

ＶＲＴによるデータ保持特性の不良モードを考慮したデータ保持特性試験では、メモリセルに電荷を充電後、所定時間ホールドする処理を所定回数繰り返し、所定回数のホールドの中で電荷がリークし『１回でも』データ「０」と誤判定された場合、そのメモリセルを「不合格」と判定する。すなわち、複数のホールド処理の途中で、データ「０」と誤判定されるまで電荷がリークしたことを『１回』検知すれば、それ以降は、メモリセルに「電荷を充電」して、所定時間ホールドする処理を行う必要はない。

ここで、ＶＲＴによるデータ保持特性の不良モードは、メモリセルにデータ「１」を書き込んだ後、コンデンサに充電した電荷がリークすることによってデータ「０」と誤判定される不良モードのうち、電荷がリークする速さが変動する不良モードである。すなわち、電荷がリークする不良であり、電荷が勝手に充電されることは無い。

また、リフレッシュ処理は、メモリセルから読み出した値と同じ値を書き込む。例えば、メモリセルからデータ「１」を読み出せばデータ「１」を書き込む。一方、メモリセルからデータ「０」を読み出せばデータ「０」を書き込む。すなわち、メモリセルからデータ「０」を読み出した後、データ「１」を書き込むことはない。

かかる場合、メモリセルにデータ「１」を書き込んだ後、繰り返し行われるホールドの中で一度でもデータ「０」と誤判定されるレベルまで電荷がリークすれば、そのホールドの後に行われるリフレッシュ処理においてデータ「０」と誤判定され、それ以降のメモリセルのデータは「０」が維持されることとなる。

よって、メモリセルからリードしたデータと期待値との比較を、複数のホールド処理を全て行った後１回のみ行うよう構成しても、データ保持特性試験への十分な信頼が確保される。

次に、本実施形態の効果を、より具体的に説明する。

まず、本実施形態を利用して、ｎ回のホールドを有するデータ保持特性試験を行う場合、図３のフローチャートより、ライトを１回、ホールドをｎ回、リフレッシュを（ｎ−１）回、リードを１回、および、判定を１回、行うこととなる。

一方、図６のフローチャートを用いて説明した方法を利用して、ｎ回のホールドを有するデータ保持特性試験を行う場合、ライトをｎ回、ホールドをｎ回、リードをｎ回、判定をｎ回、行うこととなる。

このような違いを有することによるデータ保持特性試験の試験時間の差を算出する。ここでは一例として、動作周波数１００ＭＨｚ（アクセス周期１０ｎｓｅｃ）、Ｉ／Ｏバス幅１６ｂｉｔで総メモリ容量１ＧｂｉｔのＤＲＡＭで１０回のホールドを有するデータ保持特性試験を行う場合を考える。そして、１Ｇｂｉｔ（＝２^３０ｂｉｔ）のメモリセルアレイは、「ワード線（２^１５）本×ビット線（２^１５）本」で構成され、さらにリフレッシュが１６ブロックに同時に行えるとする。

この場合、すべてのメモリセルに「１」を書き込む処理（ライト）、および、すべてのメモリセルからデータを読み出す処理（リード）に要する時間はいずれも、２^３０÷１６×１０ｅ^−９≒０．６７ｓｅｃとなる。

そして、すべてのメモリセルのリフレッシュ処理に要する時間は、１０ｅ^−９×２^１５÷１６≒０．００００２ｓｅｃとなる。

判定に要する時間をＴｓｅｃとした場合、本実施形態を利用した場合の試験時間は、０．６７ｓｅｃ＋（０．１０ｓｅｃ×１０）＋（０．００００２ｓｅｃ×９）＋０．６７ｓｅｃ＋Ｔｓｅｃ≒（２．３＋Ｔ）ｓｅｃとなる。

一方、図６のフローチャートを用いて説明した方法を利用した場合に要する時間は、（０．６７ｓｅｃ＋０．１０ｓｅｃ＋０．６７ｓｅｃ＋Ｔｓｅｃ）×１０＝（１４．４＋１０Ｔ）ｓｅｃとなる。

すなわち、本実施形態を利用した方が、約（１２．１＋９Ｔ）ｓｅｃも短縮することができる。なお、図６のフローチャートを用いて説明した方法を利用した場合、ホールドを２回行う処理で要する時間は、（２．８８＋２Ｔ）ｓｅｃとなり、本実施形態を利用してホールドを１０回行う処理で要する時間（約（２．３＋Ｔ）ｓｅｃ）よりも長くなってしまう。

１ 半導体メモリの試験装置
２ 複数のメモリセル
３ ワード線
４ ビット線
５ Ｎ型ＭＯＳトランジスタ
６ コンデンサ
１０ ライト部
２０ リフレッシュ部
３０ 判定部

Claims (15)

1. 複数のメモリセルに第１のデータを書き込むライト工程と、
   前記複数のメモリセルに書き込まれた前記第１のデータを第１の所定時間保持する第１ホールド工程と、
   前記複数のメモリセルから前記所定時間保持された前記第１のデータを読み出し、前記読み出した第１のデータを、第２のデータとして前記複数のメモリセル夫々に書き込むリフレッシュ工程と、
   前記複数のメモリセル夫々に書き込まれた前記第２のデータを第２の所定時間保持する第２ホールド工程と、
   前記第２ホールド工程の後に行われ、前記複数のメモリセル夫々から前記第２のデータを読み出し、前記読み出した第２のデータの値を基に前記複数のメモリセル夫々のデータ保持特性を判定する判定工程と、
   を有する半導体メモリの試験方法。
2. 請求項１に記載の半導体メモリの試験方法において、
   前記複数のメモリセルは独立して動作可能な複数のブロックに分かれている半導体メモリの試験方法。
3. 請求項１または２に記載の半導体メモリの試験方法において、
   前記判定工程は、前記読み出した第２のデータと、前記第１のデータとの比較により、前記判定を行うことを特徴とする半導体メモリの試験方法。
4. 請求項１から３のいずれか一に記載の半導体メモリの試験方法において、
   前記ライト工程は、電荷を充電することにより、前記第１のデータを前記複数のメモリセルに書き込むことを特徴とする半導体メモリの試験方法。
5. 請求項１から４のいずれか一に記載の半導体メモリの試験方法において、
   前記リフレッシュ工程および前記第２ホールド工程を所定回数繰り返す反復工程をさらに有することを特徴とする半導体メモリの試験方法。
6. 複数のメモリセルに第１のデータを書き込むライトステップと、
   前記複数のメモリセルに書き込まれた前記第１のデータを第１の所定時間保持する第１ホールドステップと、
   前記複数のメモリセルから前記所定時間保持された前記第１のデータを読み出し、前記読み出した第１のデータを、第２のデータとして前記複数のメモリセル夫々に書き込むリフレッシュステップと、
   前記複数のメモリセル夫々に書き込まれた前記第２のデータを第２の所定時間保持する第２ホールドステップと、
   前記第２ホールドステップの後に行われ、前記複数のメモリセル夫々から前記第２のデータを読み出し、前記読み出した第２のデータの値を基に前記複数のメモリセル夫々のデータ保持特性を判定する判定ステップと、
   をコンピュータに実行させる半導体メモリの試験のためのプログラム。
7. 請求項６に記載の半導体メモリの試験のためのプログラムにおいて、
   前記複数のメモリセルは独立して動作可能な複数のブロックに分かれている半導体メモリの試験のためのプログラム。
8. 請求項６または７に記載の半導体メモリの試験のためのプログラムにおいて、
   前記判定ステップは、前記読み出した第２のデータと、前記第１のデータとの比較により、前記判定を行うことを特徴とする半導体メモリの試験のためのプログラム。
9. 請求項６から８のいずれか一に記載の半導体メモリの試験のためのプログラムにおいて、
   前記ライトステップは、電荷を充電することにより、前記第１のデータを前記複数のメモリセルに書き込むことを特徴とする半導体メモリの試験のためのプログラム。
10. 請求項６から９のいずれか一に記載の半導体メモリの試験のためのプログラムにおいて、
    前記リフレッシュステップおよび前記第２ホールドステップを所定回数繰り返す反復ステップをさらに有することを特徴とする半導体メモリの試験のためのプログラム。
11. 複数のメモリセルに第１のデータを書き込むライト部と、
    前記複数のメモリセルから第１の所定時間保持された前記第１のデータを読み出し、前記読み出した第１のデータを、第２のデータとして前記複数のメモリセル夫々に書き込むリフレッシュ処理を行うリフレッシュ部と、
    前記複数のメモリセル夫々から第２の所定時間保持された前記第２のデータを読み出し、前記読み出した第２のデータの値を基に前記複数のメモリセル夫々のデータ保持特性を判定する判定部と、
    を有する半導体メモリの試験装置。
12. 請求項１１に記載の半導体メモリの試験装置において、
    前記複数のメモリセルは独立して動作可能な複数のブロックに分かれている半導体メモリの試験装置。
13. 請求項１１または１２に記載の半導体メモリの試験装置において、
    前記判定部は、前記読み出した第２のデータと、前記第１のデータとの比較により、前記判定を行うことを特徴とする半導体メモリの試験装置。
14. 請求項１１から１３のいずれか一に記載の半導体メモリの試験装置において、
    前記ライト部は、電荷を充電することにより、前記第１のデータを前記複数のメモリセルに書き込むことを特徴とする半導体メモリの試験装置。
15. 請求項１１から１４のいずれか一に記載の半導体メモリの試験装置において、
    前記リフレッシュ部は、前記リフレッシュ処理を所定回数繰り返すことを特徴とする半導体メモリの試験装置。

Images