KR940009638B1 - 디램셀의 배열구조 - Google Patents
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Description
제 1 도는 종래의 디램 셀 배열구조 개략도.
제 2 도는 종래의 디램 셀 배열구조의 등가 회로도.
제 3 도는 본 발명의 일실시예인 4셀 유니트를 기본으로 한 디램셀 배열구조의 개략도.
제 4 도는 본 발명의 디램셀 배열구조의 등가회로도.
제 5 도는 본 발명의 또다른 실시에인 디램 셀 배열구조를 보인 레이아우트의 개략도.
제 6 도는 제 5 도의 일부 입체공정도.
제 7 도는 본 발명의 4셀 유니트의 액티브 영역과 워드라인 콘택부를 도시한 개략도.
본 발명은 비트라니 콘택 하나에 4개의 디램셀이 하나의 공통 소오스/드레인 영역을 통하여 연결된 4셀유니트가 배열의 기본단위가 되는 디램셀의 배열구조에 관한 것이다.
특히 반도체의 고집적화에 따른 평면적의 감소에 적당하도록 4셀 유니트를 사방으로 배열하고 비트라인 콘택하나에 4개 셀의 공용인 공통 소오스/드레인이 연결되고, 4개의 셀이 각 게이트는 인접한 서로 다른 워드라인들이 연결되도록하여 칩 전체로서 비트라인 콘택면적을 감소시키므로서 집적도를 향상시킨 디램셀의 배열구조에 관한 것이다.
종래 기술에서는 제 1 도에 도시된 바와 같이, 비트라인 콘택(2) 하나에 두개의 디램셀(DRAM Cell)이 연결되면서 셀들이 배열되었다. 액티브영역(1) 하나에 두개의 셀이 형성되고, 하나의 공통 소오스/드레인 영역을 두개의 셀이 공유하는 구조이었다.
이러한 배열구조는 비트라인 BL과 워드라인 WL이 교차되는 곳마다 디램셀이 하나씩 있는 것이 아니고, 비트라인과 워드라인의 교차점 개수의 반수만큼 즉 4개 교차점이 있으면 2개의 셀이 존재하는 배열구조이었다.
제 2 도는 이러한 셀 구조의 등가회로를 도시한 것으로, 트랜지스터 Q와 캐패사터 C가 하나의 셀을 이루고 Q의게이트는 워드라인 WL에 연결되고 Q의 한쪽 소오스/드레인은 드레인 비트라인 BL에 연결된다.
종래의 디램셀 배열구조에서 단위셀이 가지고 있는 정보값 "0" 또는 "1"을 판독하는 방법은, 먼저 워드라인 하나를 선택하고 그 단위셀이 연결되어 있는 비트라인과 인접비트라인을 센스앰프에 연결해서 두 비트라인 간의 전아차이를 비교하여 정보값을 판독한다.
지금까지의 기술은 디램이 고집적화 함에 따라 칩의 평면적을 줄이는 것이 가장 큰 관심이 되고 있으며, 그 중에서도 코어(Core)라고 불리는 셀 어레이(Cell Array)부분이 가장 큰 면적을 차지하고 또 이 부분의 면적이 점차 늘어나는 추세에 있다.
이 코어의 구성요소인 단위셀의 평면구성을 볼 때, 단위셀 면적에 대한 캐패시터의 면적비율은 스택 또는 트렌치 기술의 발전으로 상당한 부분까지 감소되고 있으나, 비트라인 콘택이 형성되는 부분의 평면적은 다른 레이어(LAYER)들과의 디자인 마진 관계로 소요면적을 줄이는 데 어려움이 많았다.
그래서 16M, 64M, 또는 그 이상의 디램급으로되면 비트라인과 접속되는 드레인 콘택부분이 차지하는 평면적의 비율이 점차 증가하는 경향이 있다.
또한 더미 우드라인(Dummy Word line)이 옆 셀의 캐패시터 아래 또는 위로 지나가므로 스택 또는 트렌치 구조 기술을 도입할때 서로 방해가 되는 소지가 많았다.
본 발명의 목적은 드램 셀의 고집적화에 따른 이러한 문제점들을 해결하는 셀 어레이 구조를 제공하려는 것이다.
제 3 도는 본 발명의 일실시예인 디램셀의 배열구조를 보인 것이다.
제 2 도의 셀 어레이 구조에서 각 요소와 같은 기능을 하는 요소에는 같은 부호를 부여하였다.
이 실시예에서는 액티브영역(1)은 "H"자 모양을 하고 있고, H자의 중심부에 비트라인 콘택(2) 한개가 형성되고, H자의 네개의 가지부분에 게이트, 소오스/드레인 및 캐패시터로 구성되고 네개의 디램셀이 형성되고 전체로서 4셀 유니트를 이룬다. 이 4셀 유니트가 사방으로 배열되고 각 셀의 게이트는 워드라인 WL과 워드라인 콘택(3)에서 접속되고, 각셀의 4셀 공통 소오스/드레인은 비트라인 콘택(2)에서 비트라인 BL과 접속된다.
본 발명의 디램셀 배열구조를 등가회로를 표시한 것이 제 4 도이다.
비트라인 BL과 워드라인 WL의 교차부위마다(교차점의 개수만큼)의 디램셀이 있고, 마지막 비트라인 한개가 디램셀의 판독용 더미 비트라인 DBL용으로 설치되어 있으며 이 DBL의 캐패시턴스는 개별 캐패시턴스 CD의 화로 된다.
회로의 동작은, 하나의 워드라인과 하나의 비트라인으로 하나의 셀을 선택하고 당해 비트라인과 더미 비트라인을 센서앰프에 연결하여 저장된 정보를 판독하는데 이러한 판독방법은 종래기술과 같다,
제 5 도는 본 발명의 또다른 하나의 실시예를 도시한 것이다.
이 실시예에서는 액티브영역을 "+"모양으로 형성하고 중심부분에 하나의 공통 소오스/드레인 영역을 형성하여, 이 공통 소오스/드레인 영역을 네개의 셀이 형성되어 공유한다.
즉 공통 소오스 /드레인에 4개의 게이트가 각기 접속되고 이 각 게이트 옆에 소오스/드레인 영역과 캐패시터가 형성되어서 4개의 셀이 형성되며, 이 4개의 셀은 하나의 공통 소오스/드레인을 공유하게 된다.
이 4개의 셀 즉 4셀 유니트는 공통 소오스/드레인 영역을 통하여 하나의 비트라인 BL에 연결되고 각 셀은 인접한 각기 다른 워드라인 WL에 연결된다.
하나의 워드라인 콘택에는 4개의 인접한 4셀 유니트 중의 셀하나씩의 게이트가 연결되는데, 즉 게이트 4개가 필드영역위에 "X"자형으로 모아져서 하나의 워드라인 콘택에 접속되도록 구성된다.
하나의 4셀 유니트에 있는 4개의 게이트는 이 4셀 유니트에 인접한 4개의 워드라인 콘택으로 각각 서로 다른 워드라인 콘택에 접속된다.
제 5 도에서 도시한 바와같이 비트라인 콘택(2) 주위에 4개의 게이트(4)가 있고, 이 게이트(4)는 필드영역 위에 연결되어 워드라인 콘택(3)에 접속된다.
이 워드라인 콘택(3)은 끝이 구부러진 "X"자형 도전층의 중심부위에 위치하여 사방의 디램셀 4개의 게이트를 접속시키고 있다.
이 제 5 도에서 보인 실시예의 등가회로도는 제 4 도와 같이 되고, 그 동작도 이미 설명한 바와같다.
제 6 도는 제 5 도는 4셀 유니트의 일부를 입체 공정도로 도시한 것이다.
도면부호 11은 워드라인 WL이고, 12는 비트라인 BL, 13은 소자분리용 필드산화막, 14는 게이트, 15는 캐패시터의 공통플레이트, 16는 비트라인 콘택, 17은 워드라인 콘택이다.
제 7 도는 4개의 "+"자형 액티브영역과 "X"자형 워드라인 콘택부를 이해하기 쉽게 도시한 것이다. 본 발명은 이와같은 액티브 영역과 워드라인 콘택부를 연속적으로 배열시켜서 코어부분을 형성한다. 따라서 워드라인과 비트라인이 교차하는 부위마다 셀하나씩 존재하게 되고, 종래와 같은 판독방법을 사용하기 위하여 더미비트라인 하나가 추가로 설치되어 있다.
이렇게 구성하므로써, 비트라인 콘택이 차지하는 면적을 많이 감소시킬 수 있으므로 집적도를 높일 수 있고 캐패시터 형성공정에도 여유를 가질 수 있는 장점이 있다.
Claims (6)
- 디램셀 4개가 하나의 공통 소오스/드레인 영역을 공유하면서 4셀 유니트를 형성하고, 상기 4셀 유니트가 사방으로 배열되며, 상기 4셀 유니트의 상기 공통 소오스/드레인 영역에 하나의 비트라인 콘택이 형성되고, 상기 4셀 유니트의 각 셀의 게이트는 각기 다른 인접한 워드라인에 접속되는 구조로 된 디램셀의 배열구조.
- 제 1 항에 있어서, 상기 4셀 유니트의 액티브 영역이 "H"자 모양으로 형성되고, 상기 공통 소오스 /드레인 영역이 H자의 중심위치에 배치되는 것을 특징인 디램셀 배열구조.
- 제 1 항에 있어서, 상기 4셀 유니트의 액티브 영역이 "+"자 모양으로 형성되고, 상기 공통 소오스 /드레인 영역이 "+"자의 교차점에 위치하도록 형성되며, 4개의 인접한 4셀 유니트 중의 셀 하나씩의 게이트 4개가 필드영역위로 "X"자 형으로 모아져서 하나의 워드라인 콘택에 접속되고 하나의 4셀 유니트에 있는 4개의 셀의 각 게이트는 이 4셀 유니트에 인접한 4개의 각각 서로 다른 워드라인 콘택에 접속되는 것이 특징인 디램셀 배열구조.
- 제 2 또는 3 항에 있어서, 상기 4셀 유니트의 각 셀의 캐패시터가 트렌치 캐패시터인 것이 특징인 디램셀 배열구조.
- 제 2 또는 제 3 항에 있어서, 상기 4셀 유니트의 각 셀의 캐패시터가 스택캐패시터인 것이 특징인 디램셀 배열구조.
- 제 2 또는 제 3 항에 있어서, 각 비트라인과 각 워드라인이 교차하는 부위마다 디램셀이 존재하고, 하나의 더미비트라인이 더 존재하는 것이 특징인 디램셀 배열구조.
Priority Applications (1)
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|---|---|---|---|
| KR1019910022834A KR940009638B1 (ko) | 1991-12-13 | 1991-12-13 | 디램셀의 배열구조 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR940009638B1 true KR940009638B1 (ko) | 1994-10-15 |
Family
ID=19324714
Family Applications (1)
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| KR1019910022834A KR940009638B1 (ko) | 1991-12-13 | 1991-12-13 | 디램셀의 배열구조 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR940009638B1 (ko) |
-
1991
- 1991-12-13 KR KR1019910022834A patent/KR940009638B1/ko not_active IP Right Cessation
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