JP5183857B2 - 電界効果トランジスタおよび製造方法 - Google Patents

Description

本発明は、窒化物系化合物半導体からなり、半導体基板の両面に電極をもち、主面に垂直な方向に電流が流れる縦型の電界効果トランジスタに関するものである。

絶縁ゲート構造をなす電界効果トランジスタは、金属・絶縁膜・半導体により構成された半導体装置であり、電界効果によりゲート電極下のチャネル領域におけるキャリア密度を制御し、これによってソース−ドレイン領域間に流れる電流を制御する如く構成される。

特に、半導体装置を構成する半導体として、ＧａＮ，ＩｎＧａＮ，ＡｌＧａＮ，ＡｌＩｎＧａＮなどの窒化物系化合物半導体材料を用いた場合を考える。この場合、ＧａＡｓ系等のIII−Ｖ族化合物半導体材料に比べてバンドギャップエネルギーが大きいので、これらの材料を用いた半導体装置は耐熱温度が高く高温動作に優れている。そして近年は特にＧａＮを用いた電界効果トランジスタ等の半導体装置を電源デバイスとして応用することが期待されている。

窒化物系化合物半導体材料を用いたものに限らず、電界効果トランジスタはオン抵抗、即ち、ゲート電極下のチャネルの抵抗を十分に小さくすることが必要である。チャネルの抵抗を小さくするために、特許文献１に示した半導体装置が知られている。

特許文献１の第３図に記載された絶縁ゲート構造をなす半導体装置を図８に示した。図８に示すように、この半導体装置は、低不純物濃度のＧａＮ系半導体からなる第１の半導体層８（ｎ^-−ＧａＮ層）と、この第１の半導体層８とは逆の導電性の高不純物濃度のＧａＮ系半導体からなり、上記第１の半導体層８に埋め込み形成された第２の半導体層９（ｐ−ＧａＮ層）と、前記第１の半導体層８と同じ導電性の高不純物濃度のＧａＮ系半導体からなり、前記第２の半導体層９に埋め込み形成されてソース領域をなすと共に、前記第２の半導体層９に形成されるチャネル領域の長さを規定する第３の半導体層１０（ｎ⁺−ＧａＮ層）と、前記第１の半導体層８の裏面に設けられて前記ドレイン領域を形成してなる第４の半導体層１１（ｎ⁺−ＧａＮ層）とを備えている。そして、ゲートＧ部を含む装置の表面に絶縁膜６を設けてＧａＮ系の絶縁ゲート構造を形成したものである。

これによれば、その表面に形成されたソース領域から、裏面側に設けられたドレイン領域へと電流が流れる縦型構造のＭＯＳ−ＦＥＴが実現される。そしてそのチャネル長は、専ら、第３の半導体層１０（ｎ⁺−ＧａＮ層）の表面から第２の半導体層９（ｐ−ＧａＮ層）の表面へと突出して設けられたソース電極Ｓの突出長により規定されて十分に短いものとなる。

特にチャネルは、絶縁膜６と第３の半導体層１０（ｎ⁺−ＧａＮ層）とに挟まれた第２の半導体層９（ｐ−ＧａＮ層）の狭い領域に形成されるので、そのチャネル長を十分に短くすることができるので、ＧａＮ系半導体を用いたことと相俟って高耐圧で大電流を制御し得るパワーＦＥＴを実現することが可能となる。

特開２００１−３０８１９６（第３図参照）

図８で示した半導体装置は、第２の半導体層９となるｐ−ＧａＮ層が第１の半導体層８となるｎ^-−ＧａＮ層を大きくエッチングした溝に埋め込まれている。そのため、図８で示した半導体装置において、ｐ−ＧａＮ層が大きくエッチングされた溝に埋め込まれることとなるので、その層の体積が大きくなる。ここで、ｐ型の窒化物系化合物半導体は、現状のところドーパントとして最適なものが存在せず、ｐ型ドーパントの活性化が不充分である。そのため、ｐ−ＧａＮ層の体積が大きい場合はチャネル長Ｌを短くすることによるオン抵抗低減の効果が十分表れない場合がある。また、ｐ−ＧａＮ層が埋め込まれる溝は、大きくエッチングしたものであるため、埋め込みも困難になる。

そこで、本発明が解決しようとする課題は、埋め込まれたｐ型半導体層を含む電界効果トランジスタにおいて、オン抵抗が小さく、半導体の埋め込みが困難となる問題も発生しにくいものを提供することを目的とする。

本実施形態にかかる電界効果トランジスタは、第一導電型の半導体からなるドリフト領域と第二導電型の半導体からなる仕切り領域を交互に配置した並列ｐｎ層からなる超接合、及び、超接合を挟んで基板の一方の主面と他方の主面にそれぞれ形成されたソース電極及びドレイン電極を備えた電界効果トランジスタにおいて、電界効果トランジスタを構成する半導体は窒化物系化合物半導体からなり、ドリフト領域および仕切り領域の間に、ドリフト領域を構成する半導体のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有する第二導電型の電子供給層を備えることを特徴とする。

また、電子供給層は、ドリフト領域および仕切り領域の界面全体に渡って形成されることを特徴とする。

また、電界効果トランジスタのゲート電極はドリフト領域と接触する絶縁膜上に形成されていることを特徴とする。

また、ゲート電極は、ドリフト領域に設けられた凹部と接触する絶縁膜上に形成されていることを特徴とする。

また、仕切り領域において、ソース電極およびドリフト領域と接触する部分の半導体のドーピング濃度は、他の部分の半導体のドーピング濃度よりも高いことを特徴とする。

また、第一導電型はｎ型であり、第二導電型はｐ型であり、ｎ型半導体からなる層が超接合とドレイン電極の間に形成され、ｎ型半導体のドーピング濃度は並列ｐｎ層のｎ層を構成する半導体のドーピング濃度よりも高いことを特徴とする。

本実施形態にかかる電界効果トランジスタは、第一導電型の窒化物系化合物半導体からなるドリフト領域と第二導電型の窒化物系化合物半導体からなる仕切り領域を交互に配置した並列ｐｎ層からなる超接合と、第二導電型の窒化物系化合物半導体からなり、ゲート電極がドリフト領域と接触する絶縁膜上に形成され、超接合のゲート電極が形成される側の面に、仕切り領域の全面およびドリフト領域の一部を覆うように埋め込み形成され、ドリフト領域を覆う部分の側面が、絶縁膜を介してゲート電極と接して形成された、第二導電型の窒化物系化合物半導体からなるチャネル領域と、超接合を挟んで基板の一方の主面と他方の主面にそれぞれ形成されたソース電極及びドレイン電極と、第一の導電型の窒化物系化合物半導体からなり、ソース電極と接するようにチャネル領域に埋め込み形成されたソース領域と、ドリフト領域および仕切り領域の間に、ドリフト領域を構成する半導体のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有する第二導電型の電子供給層とを備えることを特徴とする。

本発明に係る電界効果トランジスタは、ソース−ドレイン間の抵抗が小さく、また、半導体の埋め込みが困難となる問題も発生しにくい。

以下、図面に基づいて本発明の実施の形態を詳細に説明する。図１は、本発明に係る電界効果トランジスタ１の一実施形態の断面図である。

すなわち、図１に示した電界効果トランジスタ１は、基板２上に、第一導電型の半導体からなるドリフト領域３ａと第二導電型の半導体からなる仕切り領域３ｂを交互に配置した並列ｐｎ層３からなる超接合４が配置されている。そして、ソース電極Ｓ及びドレイン電極Ｄが形成される。ソース電極Ｓ及びドレイン電極Ｄは、超接合４を挟んで基板２の一方の主面２ａの側と他方の主面２ｂの側にそれぞれ形成される。

ここで、ドリフト領域３ａの半導体の導電型がｎ型で仕切り領域３ｂの半導体の導電型がｐ型の場合は、超接合４を挟んだ基板２の一方の主面２ａと他方の主面２ｂのうち、他方の主面２ｂすなわち、基板１の裏面側にドレイン電極Ｄが形成される。なお、図１に示した電界効果トランジスタ１を構成する半導体は窒化物系化合物半導体からなっている。

ソース電極Ｓとドレイン電極Ｄ間を流れる電流のうち、ドリフト領域３ａを通る割合が大きいのに対して、仕切り領域３ｂを通る割合は小さい。そのため、仕切り領域３ｂの半導体の導電型がｐ型の場合は、ドーパントの活性化が不充分で、かつ、埋め込み成長が困難であることにより、仕切り領域３ｂの半導体の電気的特性が悪くなっても、電界効果トランジスタ１の特性に影響を与えにくい。

また、仕切り領域３ｂの半導体の導電型がｐ型の場合は、図１に示した電界効果トランジスタ１において、仕切り領域３ｂ以外を構成する半導体はすべてｎ型とすることができる。そのため、電界効果トランジスタ１に、ｐ型ドーパントの活性化が不充分なｐ型半導体を使用する量を最小限にすることができる。すなわち、電界効果トランジスタ１において、ｐ型半導体の埋め込みが必要な場合であっても、埋め込みは仕切り領域３ｂだけで足りる。さらに、仕切り領域３ｂはソース−ドレイン間を流れる電流経路のうちのごく一部であるため、この経路にドーパントの活性化が不充分なｐ型半導体を埋め込んだ場合であっても、影響は小さい。

ドリフト領域３ａの半導体の導電型がｎ型で仕切り領域３ｂの半導体の導電型がｐ型の場合は、電界効果トランジスタ１のゲート電極Ｇはドリフト領域３ａと接触する絶縁膜６上に形成される。

さらに、仕切り領域３ｂの一部の半導体のドーピング濃度は、仕切り領域３ｂの残余の半導体のドーピング濃度よりも高い場合には、一層ゲート電界の集中を抑えることができる。すなわち、ソース電極Ｓが形成される側の仕切り領域３ｂの半導体のドーピング濃度を高めるようにすれば、ゲート電界の集中を抑えることができる。

仕切り領域３ｂの一部の半導体のドーピング濃度を高くするためには、その部分にイオン注入をするか、若しくは、その部分を成長する際にドーパントの流量を増加すればよい。図１に示した電界効果トランジスタでは、仕切り領域３ｂの表面にイオン注入を行なってドーピング濃度を高くしている。これにより、イオン注入を行なった部分の仕切り領域３ｂをチャネル領域１３化させている。

また、図１に示したように仕切り領域３ｂの一部の半導体はソース電極Ｓと直接接触させることも可能である。このようにすることで、超接合４上に新たに半導体層を設ける必要がなくなる。すなわち、埋め込みが困難なｐ型の半導体を用いた場合であっても、電界効果トランジスタ１全体で使用するｐ型の半導体の量をできるだけ少なくすることができる。

図１に示した電界効果トランジスタ１は、ｎ型半導体層５が超接合４とドレイン電極Ｄの間に形成され、ｎ型半導体層５のドーピング濃度は並列ｐｎ層３のｎ層を構成する半導体のドーピング濃度よりも高くしている。これにより、超接合４−ドレイン電極Ｄ間の抵抗を下げることができる。

以上の構成からなる図１に示した電界効果トランジスタ１は、ゲート電極Ｇに電圧を加えていない状態では、仕切り領域３ｂ及びチャネル領域１３が空乏化している。そして、ゲート電極Ｇに電圧を加えると、仕切り領域３ｂに反転層が形成され、ソース−ドレイン間に電流が流れるようになる。

ここで、図２に示したように、図１の構成からなる電界効果トランジスタ１において、ドリフト領域３ａと仕切り領域３ｂの間に、ドリフト領域３ａを構成する半導体のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有する電子供給層１２を設けても良い。電子供給層１２を設けることにより、電界効果トランジスタ１がオンになった際に、ドリフト領域３ａの抵抗を一層下げることができる。すなわち、ピエゾ効果の作用により電子供給層１２とドリフト領域３ａの界面に、電子供給層１２から電子が供給されるためである。

また、図１に示した電界効果トランジスタ１と同様に、ｐ型半導体の埋め込みの量を少なくすることができるものとして、図３に示す電界効果トランジスタ１も挙げられる。

すなわち、図３に示した電界効果トランジスタ１は、第一導電型の窒化物系化合物半導体からなるドリフト領域３ａと第二導電型の窒化物系化合物半導体からなる仕切り領域３ａを交互に配置した並列ｐｎ層３からなる超接合４、及び、超接合４を挟んで基板１の一方の主面の側と他方の主面の側にそれぞれ形成されたソース電極Ｓ及びドレイン電極Ｄを備えている点で図１に示した電界効果トランジスタ１と共通する。

相違点として、図３に示した電界効果トランジスタ１は、まず、第二導電型の窒化物系化合物半導体からなり、超接合４を構成する層の一部に形成された第二の導電型の窒化物系化合物半導体からなるチャネル領域１３を有している。そして、第一の導電型の窒化物系化合物半導体からなり、チャネル領域１３に埋め込み形成されたソース領域１４を有している。

なお、ゲート電極Ｇは、並列ｐｎ層３のドリフト領域３ａに設けられた凹部７と接触する絶縁膜６上に形成されている。このようにすることで、ゲート電極Ｇの直下の絶縁膜６が、チャネル領域１３を構成する半導体層に接触する面積を増やすことができる。これにより、トランジスタの駆動制御が行いやすくなる。

かかる構成の電界効果トランジスタ１のソース−ドレイン間を流れる電流経路は以下のようになる。すなわち、ソース電極Ｓ／ソース領域１４／チャネル領域１３／ドリフト領域３ａ／ドレイン電極Ｄとなる。
この構成により、ゲート電極に電圧を加えていない状態では、ドリフト領域３ａと逆の導電型の半導体からなるチャネル領域１３の層により、ソース−ドレイン間を流れようとする電流は阻止される。
この状態で、ゲート電極に電圧を加えると、チャネル領域１３には反転層が形成され、ソース−ドレイン間に電流が流れるようになる。

ドリフト領域３ａがｎ型の場合は図３に示したように、ｐ型半導体からなる層は、チャネル領域１３のみとなり、全体における割合は少ない。これにより、ｐ型半導体の埋め込みの量を少なくすることができる。

図３に示した電界効果トランジスタ１の超接合４は、単一の導電型の窒化物系化合物半導体層に置換してもよい。すなわち、図４に示したように、図３に示した電界効果トランジスタ１の超接合４を第一導電型の窒化物系化合物半導体からなる層に置き換え、この第一導電型の窒化物系化合物半導体からなる層をすべてドレイン領域１５とした電界効果トランジスタ１であっても良い。そして、ドレイン領域１５には、絶縁体１６を埋め込む。

絶縁体１６がドレイン領域１５に埋め込まれることにより、加えられた電界が一旦絶縁体1６に集中する。そのため、ドレイン電極Ｄ側に加わる電界を緩和させることができる。
また、絶縁体１６によって、ソース−ドレイン間を流れる電流が絞られるので、オン抵抗を減少させることができる。

図４に示した電界効果トランジスタ１において、ドレイン領域１５の導電型がｎ型の場合は、ｐ型半導体から構成されるものはチャネル領域１３のみとなる。そのため、ｐ型半導体の埋め込みの量を少なくすることができる。

実施例１に係る電界効果トランジスタ１を図１に示した。この電界効果トランジスタ１は、Ｓｉ基板のような導電性のある基板２の上に厚さ５０ｎｍのｎ⁺−Ａｌ_0.2Ｇａ_0.8Ｎ層からなるバッファ層と、厚さ１００ｎｍのｎ⁺−ＧａＮ層が順次形成されたｎ⁺層により構成されたｎ型半導体層５が形成されている。ｎ型半導体層５上には、ｎ−ＧａＮ層からなるドリフト領域３ａとｐ−ＧａＮ層からなる仕切り領域３ｂを交互に配置した厚さ１０μｍの並列ｐｎ層３からなる超接合４が配置されている。図１におけるドリフト領域３ａの幅ｗ_aは２μｍ、仕切り領域の３ｂの幅ｗ_bは２μｍである。

Ｔａシリサイドからなるソース電極Ｓ及びドレイン電極Ｄはそれぞれ、超接合４をはさんで基板１の表側と裏側に形成される。この場合は、基板１の表面は基板１の一方の主面２ａとなり、裏面は他方の主面２ｂとなる。Ａｌ／Ｔｉ／Ａｕからなるゲート電極Ｇは、ドリフト領域３ａと接触する絶縁膜６上に形成される。

ｎ型半導体層５のｎ⁺−ＧａＮ層のドーピング濃度は、並列ｐｎ層３のｎ層であるドリフト領域３ａを構成するｎ−ＧａＮ層のドーピング濃度よりも高くして、ソース−ドレイン間の抵抗を低くする。

本電界効果トランジスタ１では、並列ｐｎ層３のうち、ソース電極Ｓと接するのは、仕切り領域３ｂを構成するｐ−ＧａＮ層である。また、仕切り領域３ｂのｐ−ＧａＮ層の一部の半導体のドーピング濃度は、仕切り領域３ｂの残余の半導体のドーピング濃度よりも高くしてゲート電界の集中を防ぐ。ここでは、ソース電極Ｓが形成される側の仕切り領域３ｂの半導体のドーピング濃度を高くし、この領域をチャネル領域１３化させている。

図１に示した電界効果トランジスタ１は図５、図６に示した工程（ａ）〜（ｋ）により製造することができる。
１）まず、ｎ型の導電性を示すＳｉ基板１の上に（図５（ａ））、アンモニア（１２Ｌ／ｍｉｎ）、ＴＭＡｌ（５０ｃｍ³／ｍｉｎ）、ＴＭＧａ（１００ｃｍ³／ｍｉｎ）、ドーパントとしてＳｉＨ₄（８０ｃｍ³／ｍｉｎ）を用い、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により真空度を１００ｈＰａ、成長温度１１００℃で厚さ５０ｎｍのｎ⁺−Ａｌ_0.2Ｇａ_0.8Ｎ（キャリア濃度は１×１０¹⁹ ／ｃｍ³）（バッファ層５´）を成膜し（図５（ｂ））、更にその上に、ＴＭＧａ（１００ｃｍ³／ｍｉｎ）、アンモニア（１２Ｌ／ｍｉｎ）ドーパントとしてＳｉＨ₄（８０ｃｍ³／ｍｉｎ）を用い、成長温度１０５０℃で厚さ４００ｎｍのｎ⁺−ＧａＮ層（キャリア濃度は１×１０¹⁹ ／ｃｍ³）を成膜して、ｎ型半導体層５を成長した。

２）ｎ型半導体層５上に、ＴＭＧａ（１００ｃｍ³／ｍｉｎ）、アンモニア（１２Ｌ／ｍｉｎ）ドーパントとしてＳｉＨ₄（８０ｃｍ³／ｍｉｎ）を用い、成長温度１０５０℃でドリフト領域３ａするための厚さ１０μｍのｎ−ＧａＮ層（キャリア濃度は１×１０¹⁹／ｃｍ³）を成膜した（図５（ｃ））。

３）続いて、成長済みのＳｉ基板１をＭＯＣＶＤ装置から搬出し、プラズマＣＶＤ装置を用いて、上記エピタキシャルウェハ上にＳｉＯ₂層を堆積させた後、フォトリソグラフィと化学エッチングを用いて仕切り領域３ｂが形成される部分に相当する箇所に開口を設ける（図５（ｄ））。開口を設けた後、メタン／水素／アルゴン等のエッチング用の混合ガスを用いて上記ｎ−ＧａＮ層をエッチングし、ｎ型半導体層５の最上面が露出するようにする（図５（ｅ））。

４）エッチング部分に、ｐ−ＧａＮ層（キャリア濃度は５×１０¹⁸／ｃｍ³）を埋め込んで仕切り領域３ｂを形成する（図５（ｆ））。埋め込みは、ＭＯＣＶＤを用い、ＴＭＧａ（１００ｃｍ³／ｍｉｎ）、アンモニア（１２Ｌ／ｍｉｎ）ドーパントとしてＣｐ₂Ｍｇ（９０ｃｍ³／ｍｉｎ）を用い、成長温度１０５０℃の条件で行なう。

５）埋め込み終了後、露出した仕切り領域３ｂの表面にイオンインプランテーションを行ない、その部分をチャネル領域１３化する図６（ｇ））。
イオンインプランテーションは、Ｍｇの添加を仕切り領域３ｂの表面に行なった。これにより、その部分のｐ型不純物濃度が増し、チャネル領域１３化された。

６）イオンインプランテーションが終了後、Ｔａ／Ｓｉからなるソース電極Ｓを形成する（図６（ｈ））。そして、ＳｉＯ₂ 層を除去する。その後、ＳｉＯ₂ 層を除去することにより露出したドリフト領域３ａ（ここではチャネル領域１３の端の面も含む。）の面、及び、ソース電極Ｓの側面に渡って、絶縁膜６を形成する（図６（ｉ））。絶縁膜６の形成は、スパッタ装置を用いてＴａＯ_x ／ＳｉＯ₂ （厚さは、２０／３０ｎｍ）を堆積することにより行なった。

７）次にＡｌ／Ｔｉ／Ａｕからなるゲート電極Ｇを絶縁膜６の表面に形成した（図６（ｊ））、そして、Ｔａ／Ｓｉからなるドレイン電極Ｄを基板２の裏面に形成して、本実施例に係る電界効果トランジスタ１が完成する（図６（ｋ））。

以上のようにして完成した電界効果トランジスタ１は、ｐ型の半導体の埋め込みが必要な箇所は仕切り領域３ｂだけで足りる。また、ｐ型の半導体を使用する量が少ないので、ソース−ドレイン間の抵抗も、１ｍΩと、図５で示した従来技術に係る電界効果トランジスタ１と比較して１／１０であった。

実施例２に係る電界効果トランジスタ１を図２に示した。この電界効果トランジスタ１は、図１に示した実施例１に係る電界効果トランジスタ１において、ｎ−ＧａＮ層からなるドリフト領域３ａとｐ−ＧａＮ層からなる仕切り領域３ｂの間に、厚さ２０ｎｍのｐ−Ａｌ_0.2Ｇａ_0.8Ｎからなる電子供給層１２を設けている点で実施例１に係る電界効果トランジスタ１と相違する。

電子供給層１２を構成するＡｌ_0.2Ｇａ_0.8Ｎからなる半導体のバンドギャップエネルギーはドリフト領域３ａを構成するＧａＮ層からなる半導体のバンドギャップエネルギーよりも大きい。そのため、ピエゾ効果により電子供給層１２とドリフト領域３ａの界面に、電子供給層１２から電子が供給されることとなる。

図２に示した電界効果トランジスタ１の製造方法は、図１に示した電界効果トランジスタ１と共通する。すなわち、実施例１の電界効果トランジスタ１の製造工程の４）において（図５（ｆ）参照）、エッチング部分に、ｐ−ＧａＮ層（キャリア濃度は５×１０¹⁸／ｃｍ³）を埋め込んで仕切り領域３ｂを形成する前に、電子供給層１２を形成するという工程があるという点のみが異なり、他は全く共通である。

電子供給層１２を形成するためには、４）の工程において、ｐ−ＧａＮ層を埋め込むのに先立って、アンモニア（１２Ｌ／ｍｉｎ）、ＴＭＡｌ（５０ｃｍ³／ｍｉｎ）、ＴＭＧａ（１００ｃｍ³／ｍｉｎ）を用い、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により真空度を１００ｈＰａ、成長温度１１００℃で厚さ２０ｎｍのｐ−Ａｌ_0.2Ｇａ_0.8Ｎ層（キャリア濃度は１×１０¹⁹／ｃｍ³）を成膜すればよい。

このようにして、完成した電界効果トランジスタ１は、実施例１に係る電界効果トランジスタ１と比較して、ソース−ドレイン間の抵抗がさらに１／１０に低下した。

実施例３に係る電界効果トランジスタ１を図３に示した。この電界効果トランジスタ１は、Ｓｉ基板のような導電性のある基板２の上に厚さ５０ｎｍのｎ⁺−Ａｌ_0.2Ｇａ_0.8Ｎ層からなるバッファ層と、厚さ１００ｎｍのｎ⁺−ＧａＮ層が順次形成されたｎ⁺層により構成されたｎ型半導体層５が形成されている。ｎ型半導体層５上には、ｎ−ＧａＮ層からなるドリフト領域３ａとｐ−ＧａＮ層からなる仕切り領域３ｂを交互に配置した厚さ１０μｍの並列ｐｎ層３からなる超接合４が配置されている。図１におけるドリフト領域３ａの幅ｗ_aは２μｍ、仕切り領域の３ｂの幅ｗ_bは２μｍである。

Ｔａシリサイドからなるソース電極Ｓ及びドレイン電極Ｄはそれぞれ、超接合４をはさんで基板１の表側と裏側に形成される。この場合、基板１の表面は基板１の一方の主面２ａとなり、裏面は他方の主面２ｂとなる。

図１に示した電界効果トランジスタと異なり、Ａｌ／Ｔｉ／Ａｕからなるゲート電極Ｇは、超接合４に形成されたドリフト領域３ａの表面に形成された凹部７の部分に形成される。すなわち、ゲート電極Ｇはドリフト領域３ａの凹部７と接触する絶縁膜６上に形成される。

以上は、実施例１に示した電界効果トランジスタ１と共通している。
相違点として、実施例３に係る電界効果トランジスタ１はまず、ソース電極Ｓと接触し、ドリフト領域３ａと同一の導電型の半導体からなるソース領域１４（ｎ−ＧａＮ層）を有している。さらに、ドリフト領域３ａと逆の導電型の半導体からなるチャネル領域１３（ｐ−ＧａＮ層）を有し、そのチャネル領域１３には、上記ソース領域１４が埋め込まれている。
そして、チャネル領域１３は、ゲート電極Ｇの形成される側の並列ｐｎ層３の面に形成されている。

かかる構成の電界効果トランジスタ１のソース−ドレイン間を流れる電流経路は、ソース電極Ｓ／ソース領域１４／チャネル領域１３／ドリフト領域３ａ／ドレイン電極Ｄとなる。
この構成により、ゲート電極に電圧を加えていない状態では、ドリフト領域３ａと逆の導電型の半導体からなるチャネル領域１３により、ソース−ドレイン間を流れようとする電流は阻止される。

図３に示した電界効果トランジスタ１を製造するための工程は図１に示した実施例１に係る電界効果トランジスタ１と共通する部分がある。すなわち、実施例１の電界効果トランジスタ１を製造するための１）〜４）までの工程は図１に示した電界効果トランジスタ１と全く共通である。

本実施例では、４）の工程が終了した後、成長済みのＳｉ基板１をＭＯＣＶＤ装置から搬出し、プラズマＣＶＤ装置を用いて、上記エピタキシャルウェハ上にＳｉＯ₂ 層を堆積させた後、フォトリソグラフィと化学エッチングを用いてチャネル領域１３が形成される部分に相当する箇所に開口を設ける。開口を設けた後、メタン／水素／アルゴン等のエッチング用の混合ガスを用いて超接合４の一部をエッチングして深さ２００ｎｍの溝を形成する。

形成された溝に、ｐ−ＧａＮ層（キャリア濃度は５×１０¹⁸／ｃｍ³）を埋め込んでチャネル流域１３を形成する。埋め込みは、ＭＯＣＶＤを用い、ＴＭＧａ（１００ｃｍ³／ｍｉｎ）、アンモニア（１２Ｌ／ｍｉｎ）ドーパントとしてＣｐ₂Ｍｇ（９０ｃｍ³／ｍｉｎ）を用い、成長温度１０５０℃の条件で行なう。

その後、成長済みのＳｉ基板１をＭＯＣＶＤ装置から搬出し、プラズマＣＶＤ装置を用いて、上記エピタキシャルウェハ上にＳｉＯ₂層を堆積させた後、フォトリソグラフィと化学エッチングを用いてソース領域１４が形成される部分に相当する箇所に開口を設ける。 開口を設けた後、メタン／水素／アルゴン等のエッチング用の混合ガスを用いて超接合４の一部をエッチングして深さ１００ｎｍの溝を形成する。

そして、形成された溝にＴＭＧａ（１００ｃｍ³／ｍｉｎ）、アンモニア（１２Ｌ／ｍｉｎ）ドーパントとしてＳｉＨ₄（８０ｃｍ³／ｍｉｎ）を用い、成長温度１０５０℃でｎ−ＧａＮ層（キャリア濃度は１×１０¹⁹／ｃｍ³）を埋め込んでソース流域１４を形成する。

上記工程が終了後、実施例１において示した工程６）、７）を行なう。ただし、本実施例に係る電界効果トランジスタのゲート電極Ｇは、並列ｐｎ層３のドリフト領域３ａに設けられた凹部７と接触する絶縁膜６上に形成されている。そこで、工程６）において、凹部７を形成するために、ドリフト領域３ａのｎ−ＧａＮ層をメタン／水素／アルゴン等のエッチング用の混合ガスを用いて２００ｎｍエッチングする。

そして、スパッタ装置を用いてＴａＯ_x ／ＳｉＯ₂ （厚さは、２０／３０ｎｍ）を凹部７に堆積し、絶縁膜６を形成した。その後、実施例１において示した工程７）を行なう。これにより、ソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇが形成され、本実施例に係る電界効果トランジスタ１が完成する。

実施例４に係る電界効果トランジスタ１を図４に示した。図４に示した電界効果トランジスタ１は、図３で示した実施例３に係る電界効果トランジスタ１の超接合４を、単一の導電型の窒化物系化合物半導体からなる層に置換し、ドレイン領域１５としたものである。ドレイン領域１５を構成する半導体は、厚さ２０μｍのｎ−ＧａＮ層からなっている。

そして、ドレイン領域１５を構成するｎ−ＧａＮ層の底から１０μｍ及び１５μｍの箇所に絶縁体１６が形成されている。絶縁体１６は厚さ５０ｎｍ、幅２０００ｎｍのＳｉＯ₂膜からなっており、１０００ｎｍの周期で形成されている。
他の構成は、図３に示した実施例３に係る電界効果トランジスタ１と同様であるので説明を省略する。

かかる構成の電界効果トランジスタ１のソース−ドレイン間を流れる電流経路は、ソース電極Ｓ／ソース領域１４／チャネル領域１３／ドレイン領域１５／ドレイン電極Ｄとなる。
この構成により、ゲート電極に電圧を加えていない状態では、ドリフト領域と逆の導電型の半導体からなるチャネル領域１３により、ソース−ドレイン間を流れようとする電流は阻止される。

図４に示した電界効果トランジスタ１を製造するための工程は図３に示した実施例３に係る電界効果トランジスタ１と全く共通する部分がある。すなわち、実施例３の電界効果トランジスタ１を製造するための工程において、超接合３を形成する工程がドレイン領域１５を構成するという点に変更となった点、及び、ゲート電極Ｇが凹部７に形成されていない点以外は図３に示した電界効果トランジスタ１と全く共通である。

図３に示した実施例３に係る電界効果トランジスタ１では、ドリフト領域３ａを形成するための厚さ１０μｍのｎ−ＧａＮ層（キャリア濃度は１×１０¹⁹／ｃｍ³）を成膜していた。しかし、実施例４に係る電界効果トランジスタ１では、厚さ２０μｍのｎ−ＧａＮ層からなるドレイン領域１５を成膜する際、厚さが１０μｍの位置で成膜を一時中断し、ＭＯＣＶＤ装置から搬出する。そして、プラズマＣＶＤ装置を用いて、上記エピタキシャルウェハ上に厚さ２００ｎｍのＳｉＯ₂ 層を堆積させた後、フォトリソグラフィと化学エッチングを用いて周期が５０ｎｍ、幅が２０００ｎｍのストライプを形成し絶縁体１６を形成する。

そして再び、ＭＯＣＶＤ装置に搬入して、ｎ−ＧａＮ層を５μｍの厚さで埋め込む。埋め込み終了後、ＭＯＣＶＤ装置から搬出し、上記の方法と同様にして絶縁体１６を形成する。絶縁体１６を形成後、さらにｎ−ＧａＮ層を５μｍの厚さで埋め込んで、ドレイン領域１５が形成される。

そして、実施例３に係る電界効果トランジスタ１と同様にして、チャネル領域１３、ソース領域１４を形成する。その後、実施例１において示した工程６）、７）を行なう。工程６）、７）を行なうことにより、絶縁膜６、ソース電極Ｓ、ドレイン電極Ｄ、ゲート電極Ｇが形成され、本実施例に係る電界効果トランジスタ１が完成する。

実施例５に係る電界効果トランジスタ１を図７に示した。この電界効果トランジスタ１は、実施例１〜４に係る電界効果トランジスタ１の変形例である。
すなわち、図７に示したようにこの電界効果トランジスタ１は、Ｓｉ基板のような導電性のある基板２の上に厚さ５０ｎｍのｎ⁺−Ａｌ_0.2Ｇａ_0.8Ｎ層からなるバッファ層と、厚さ１００ｎｍのｎ⁺−ＧａＮ層が順次形成されたｎ⁺層により構成されたｎ型半導体層５が形成されている。ｎ型半導体層５上には、ｎ−ＧａＮ層からなるドリフト領域３ａとｐ−ＧａＮ層からなる仕切り領域３ｂを交互に配置した厚さ１０μｍの並列ｐｎ層３からなる超接合４が配置されている。

Ｔａシリサイドからなるソース電極Ｓ及びドレイン電極Ｄはそれぞれ、超接合４をはさんで基板１の表側と裏側に形成される。この場合は、基板１の表面は基板１の一方の主面２ａとなり、裏面は他方の主面２ｂとなる。以上は図１に示した電界効果トランジスタ１と共通する。

相違点として、本電界効果トランジスタ１は、仕切り領域３ｂの表面の一部にＳｉドープのＧａＮ（キャリア濃度５×１０¹⁹ｃｍ^-3）からなるｎ⁺型半導体を埋め込んでいる。そして、並列ｐｎ層３の表面において、左記ｎ⁺型半導体とドリフト領域３ａの間に、仕切り領域３ｂの一部が表出するようにする。

また、Ａｌ／Ｔｉからなるゲート電極Ｇは、ＳｉＯ₂の酸化物からなる絶縁膜６により包まれている。ゲート電極Ｇが絶縁膜６により包まれているので、リーク電流を抑え、高耐圧化を図ることができる。

図７に示した電界効果トランジスタ１を製造するためには、実施例１の電界効果トランジスタ１を製造するための工程を示す図５（ａ）〜図５（ｆ）までと全く共通する。図６（ｆ）の工程が終了した後、仕切り領域３ｂの表面を１０ｎｍの深さでエッチングする。そして、ＳｉドープＧａＮ（キャリア濃度５×１０¹⁹ｃｍ^−３）からなるｎ⁺型半導体を埋め込む。

埋め込みが終了した後、選択成長マスクとしたＳｉＯ₂を除去し半導体層の全面に渡って、厚さ２００ｎｍのＳｉＯ₂膜を堆積する。そして、ＳｉＯ₂膜の表面に図７に示した電界効果トランジスタ１のゲート電極Ｇの形状に対応するように、ストライプ形状をなすＡｌ／Ｔｉ／Ａｕを成膜する。Ａｌ／Ｔｉを成膜後、全面に渡り、厚さ５０ｎｍのＳｉＯ₂膜を堆積する。
そして、堆積したＳｉＯ₂膜をストライプ状にエッチングし、各ゲート電極Ｇに包まれた絶縁膜６の分離を行なう。

その後、実施例１の電界効果トランジスタ１を製造する工程と同様に、ソース電極Ｓ、ドレイン電極Ｄを形成し、本実施例に係る電界効果トランジスタ１が完成する。

本発明の第一の実施の形態に係る電界効果トランジスタの実施の形態を示す断面図である。 本発明の第二の実施の形態に係る電界効果トランジスタの実施の形態を示す断面図である。 本発明の第三の実施の形態に係る電界効果トランジスタの実施の形態を示す断面図である。 本発明の第四の実施の形態に係る電界効果トランジスタの実施の形態を示す断面図である。 本発明の第一の実施の形態に係る電界効果トランジスタを製造するための工程図（その１）である。 本発明の第一の実施の形態に係る電界効果トランジスタを製造するための工程図（その２）である。 本発明の変形例に係る電界効果トランジスタの断面図である。 従来技術に係る半導体装置を示す断面図である。

符号の説明

１ 電界効果トランジスタ
２ 基板
３ａ ドリフト領域
３ｂ 仕切り領域
３ 並列ｐｎ層
４ 超接合
５ ｎ型半導体層
６ 絶縁膜
７ 凹部
８ 第１の半導体層
９ 第２の半導体層
１０ 第３の半導体層
１１ 第４の半導体層
１２ 電子供給層
１３ チャネル領域
１４ ソース領域
１５ ドレイン領域
１６ 絶縁体

Claims (8)

1. 第一導電型の半導体からなるドリフト領域と第二導電型の半導体からなる仕切り領域を交互に配置した並列ｐｎ層からなる超接合、及び、前記超接合を挟んで基板の一方の主面と他方の主面にそれぞれ形成されたソース電極及びドレイン電極を備えた電界効果トランジスタにおいて、
   前記電界効果トランジスタを構成する半導体は窒化物系化合物半導体からなり、
   前記ドリフト領域および前記仕切り領域の間に、前記ドリフト領域を構成する半導体のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有する前記第二導電型の電子供給層を備えることを特徴とする電界効果トランジスタ。
2. 前記電子供給層は、前記ドリフト領域および前記仕切り領域の界面全体に渡って形成される
   請求項１に記載の電界効果トランジスタ。
3. 前記電界効果トランジスタのゲート電極は前記ドリフト領域と接触する絶縁膜上に形成されていることを特徴とする請求項１または２に記載の電界効果トランジスタ。
4. 前記ゲート電極は、前記ドリフト領域に設けられた凹部と接触する絶縁膜上に形成され
   ていることを特徴とする請求項３に記載の電界効果トランジスタ。
5. 前記仕切り領域において、前記ソース電極および前記ドリフト領域と接触する部分の半導体のドーピング濃度は、他の部分の半導体のドーピング濃度よりも高いことを特徴とする請求項３又は請求項４に記載の電界効果トランジスタ。
6. 前記第一導電型はｎ型であり、前記第二導電型はｐ型であり、
   ｎ型半導体からなる層が前記超接合と前記ドレイン電極の間に形成され、前記ｎ型半導体のドーピング濃度は前記並列ｐｎ層のｎ層を構成する半導体のドーピング濃度よりも高いことを特徴とする請求項１から５のいずれか一項に記載の電界効果トランジスタ。
7. 第一導電型の窒化物系化合物半導体からなるドリフト領域と第二導電型の窒化物系化合物半導体からなる仕切り領域を交互に配置した並列ｐｎ層からなる超接合と、第二導電型の窒化物系化合物半導体からなり、
   ゲート電極が前記ドリフト領域と接触する絶縁膜上に形成され、
   前記超接合の前記ゲート電極が形成される側の面に、前記仕切り領域の全面および前記ドリフト領域の一部を覆うように埋め込み形成され、前記ドリフト領域を覆う部分の側面が、絶縁膜を介して前記ゲート電極と接して形成された、第二導電型の窒化物系化合物半導体からなるチャネル領域と、
   前記超接合を挟んで基板の一方の主面と他方の主面にそれぞれ形成されたソース電極及びドレイン電極と、
   第一の導電型の窒化物系化合物半導体からなり、前記ソース電極と接するように前記チャネル領域に埋め込み形成されたソース領域と、
   前記ドリフト領域および前記仕切り領域の間に、前記ドリフト領域を構成する半導体のバンドギャップエネルギーよりも大きいバンドギャップエネルギーを有する前記第二導電型の電子供給層と
   を備えることを特徴とする電界効果トランジスタ。
8. 請求項１から７のいずれか一項に記載の電界効果トランジスタを製造する製造方法であって、
   基板上に第一導電型の半導体を成膜し、
   前記第一導電型の半導体において前記仕切り領域が形成される部分をエッチングし、
   エッチングして露出した前記第一導電型の半導体の側面に前記電子供給層を形成し、
   前記第一導電型の半導体のエッチング部分に前記仕切り領域を形成し、
   前記ソース電極及び前記ドレイン電極を形成する製造方法。

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