KR102159418B1 - 슈퍼 정션 mosfet 및 그 제조 방법 - Google Patents

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Abstract

슈퍼 정션 MOSFET은 제1 도전형의 기판과, 상기 기판 상에 위치하는 제1 도전형의 에피텍셜층과, 상기 에피텍셜층에 상하 방향으로 연장하며 서로 일정한 간격만큼 이격되는 제2 도전형의 필러들과, 상기 에피텍셜층에서 상기 필러들의 상단과 각각 연결되며 상기 에피텍셜층의 상면까지 연장하는 제2 도전형의 제1 웰과, 상기 제1 웰의 내에 위치하는 제1 도전형의 제2 웰들 및 상기 에피텍셜층 상에 위치하며, 일방향으로 연장하는 스트라이프 형태를 가지며 서로 이격되는 다수의 게이트 구조물들을 포함한다. 따라서, 상기 게이트 구조물들의 면적이 상대적으로 좁아 상기 슈퍼 정션 MOSFET의 입력 커패시턴스를 감소시킬 수 있다.

Description

슈퍼 정션 MOSFET 및 그 제조 방법{Super junction MOSFET(Metal Oxide Semiconductor Field Effect Transistor) and method of the super junction MOSFET}
본 발명은 금속 산화물 반도체 전계 효과 트랜지스터에 관한 것으로, 보다 상세하게는 슈퍼 정션 금속 산화물 반도체 전계 효과 트랜지스터에 관한 것이다.
일반적으로, 전력 반도체 소자의 순방향 특성과 항복 전압 사이의 상충관계(trade-off)를 개선하기 위해 슈퍼 정션(super junction) 구조가 널리 이용되고 있다.
종래 기술에 따르면, 상기 슈퍼 정션 MOSFET에서 필러와 게이트 구조물이 동일한 레이아웃을 갖는다. 상기 레이아웃의 예로는 선형 배열(linear array), 사각 배열(square array), 육각 배열(hexagonal array) 등을 들 수 있다.
온 저항(Rsp)은 액티브 영역 중 상기 필러가 차지하는 면적에 비례해서 증가한다. 또한 입력 커패시턴스는 상기 게이트 구조물이 차지하는 면적에 비례하여 증가한다. 상기 필러의 면적은 선형 배열(linear array), 사각 배열(square array), 육각 배열(hexagonal array)의 순으로 좁아지며, 상기 게이트 구조물의 면적은 선형 배열(linear array), 사각 배열(square array), 육각 배열(hexagonal array)의 순으로 넓어진다.
따라서, 상기 필러와 게이트 구조물의 레이아웃이 선형 배열인 경우, 상기 필러의 면적이 넓어 상기 온 저항이 증가하지만 상기 게이트 구조물의 면적이 좁아 상기 입력 커패시턴스가 감소한다.
상기 필러와 게이트 구조물의 레이아웃이 육각 배열인 경우, 상기 필러의 면적이 좁아 상기 온 저항은 감소하지만, 상기 게이트 구조물의 면적이 넓어 상기 입력 커패시턴스 값이 증가하여 동작 특성이 저하된다.
그러므로, 상기 온 저항을 낮추면서 상기 입력 커패시턴스 값도 감소시킬 수 있는 상기 필러와 게이트 구조물의 레이아웃이 요구된다.
본 발명은 온 저항을 낮추면서 입력 커패시턴스 값도 감소시킬 수 있는 슈퍼 정션 MOSFET을 제공한다.
본 발명에 따른 슈퍼 정션 MOSFET은 제1 도전형의 기판과, 상기 기판 상에 위치하는 제1 도전형의 에피텍셜층과, 상기 에피텍셜층에 상하 방향으로 연장하며 서로 일정한 간격만큼 이격되는 제2 도전형의 필러들과, 상기 에피텍셜층에서 상기 필러들의 상단과 각각 연결되며 상기 에피텍셜층의 상면까지 연장하는 제2 도전형의 제1 웰과, 상기 제1 웰의 내에 위치하는 제1 도전형의 제2 웰들 및 상기 에피텍셜층 상에 위치하며, 제1 방향으로 연장하는 스트라이프 형태를 가지며 서로 이격되는 다수의 게이트 구조물들을 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 필러들은 육각형 형태를 이루도록 배열되고, 상기 게이트 구조물들은 상기 필러들 사이의 상방을 지나도록 위치할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 필러들은 육각형 형태를 이루도록 배열되고, 상기 게이트 구조물들은 일부 필러들의 사이의 상방을 지나면서 나머지 필러들의 상방을 지나도록 위치할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 게이트 구조물들의 하방에 위치하는 상기 나머지 필러들은 상기 제1 웰들 및 상기 게이트 구조물과 이격되도록 상기 에피텍셜층에 위치할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 필러의 단면 형상은 육각형, 원형, 사각형 중 어느 하나일 수 있다.
본 발명의 일 실시예들에 따르면, 상기 게이트 구조물들은 각각, 상기 에피텍셜층 상에 위치하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하는 게이트 전극 및 상기 게이트 전극을 둘러싸도록 배치되는 층간 절연막을 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 게이트 구조물들은 각각, 상기 에피텍셜층 상면에 형성된 트렌치의 내벽을 따라 위치하는 게이트 절연막과, 상기 게이트 절연막 상에 위치하며 상기 트렌치를 채우는 게이트 전극 및 상기 게이트 전극을 덮도록 위치하는 층간 절연막을 포함할 수 있다.
본 발명에 따른 슈퍼 정션 MOSFET 제조 방법은 제1 도전형의 기판 상에 제1 도전형의 에피텍셜층을 형성하는 단계와, 상기 에피텍셜층에 상하 방향으로 연장하며 서로 일정한 간격만큼 이격되는 제2 도전형의 필러들을 형성하는 단계와, 상기 필러들이 형성된 에피텍셜층 상에 예비 게이트 절연막을 형성하는 단계와, 상기 예비 게이트 절연막 상에 제1 방향으로 연장하는 스트라이프 형태의 게이트 전극들을 형성하는 단계와, 상기 게이트 전극을 마스크로 하여 상기 필러들의 상부 영역에 제2 도전형의 불순물을 주입하여 제1 웰들을 형성하는 단계와, 상기 제1 웰들 내에 제1 도전형의 불순물을 주입하여 소스 영역인 제2 웰들을 형성하는 단계와, 상기 게이트 전극 및 노출된 예비 게이트 절연막을 덮는 예비 층간 절연막을 형성하는 단계 및 상기 제1 웰들의 상면이 노출되도록 상기 예비 층간 절연막 및 상기 예비 게이트 절연막을 부분적으로 식각하여 게이트 절연막, 상기 게이트 전극 및 층간 절연막으로 이루어지는 게이트 구조물을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 필러들은 육각형 형태를 이루도록 배열되고, 상기 게이트 전극들이 상기 필러들 사이의 상방을 지나도록 형성되어 상기 게이트 구조물들이 상기 필러들 사이의 상방을 지나도록 위치할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 필러들은 육각형 형태를 이루도록 배열되고, 상기 게이트 전극들이 일부 필러들의 사이의 상방을 지나면서 나머지 필러들의 상방을 지나도록 형성되어 상기 게이트 구조물들이 상기 일부 필러들의 사이의 상방을 지나면서 상기 나머지 필러들의 상방을 지나도록 위치할 수 있다.
본 발명의 일 실시예들에 따르면, 상기 게이트 구조물들 사이에 위치하는 상기 일부 필러들의 상부 영역에만 상기 제1 웰들이 형성되며, 상기 게이트 구조물들의 하방에 위치하는 상기 나머지 필러들은 상기 게이트 구조물 및 상기 제1 웰들과 이격될 수 있다.
본 발명의 일 실시예들에 따르면, 상기 필러의 단면 형상은 육각형, 원형, 사각형 중 어느 하나일 수 있다.
본 발명의 일 실시예들에 따르면, 상기 게이트 구조물들은 수평형 구조를 가질 수 있다.
본 발명의 일 실시예들에 따르면, 상기 게이트 구조물들은 각각 트렌치형 구조를 가질 수 있다.
본 발명에 따른 슈퍼 정션 MOSFET 및 그 제조 방법에 따르면, 필러들이 육각형 형태를 이루도록 배열되므로 상기 필러들의 면적이 최소화된다. 따라서, 상기 필러들의 면적을 최소화하여 상기 슈퍼 정션 MOSFET의 온 저항을 감소시킬 수 있다.
또한, 상기 슈퍼 정션 MOSFET 및 그 제조 방법에 따르면, 게이트 구조물들은 일 방향으로 연장하는 스트라이프 형태를 가지므로, 상기 게이트 구조물들의 면적이 상대적으로 좁아 상기 슈퍼 정션 MOSFET의 입력 커패시턴스를 감소시킬 수 있다.
그러므로, 상기 슈퍼 정션 MOSFET은 낮은 온 저항 및 낮은 입력 커패시턴스 값을 가질 수 있다.
도 1은 본 발명의 일 실시예에 따른 슈퍼 정션 MOSFET을 설명하기 위한 사시도이다.
도 2는 도 1에 도시된 슈퍼 정션 MOSFET에서 필러와 게이트 구조물의 레이아웃을 설명하기 위한 평면도이다.
도 3은 본 발명의 다른 실시예에 따른 슈퍼 정션 MOSFET을 설명하기 위한 사시도이다.
도 4는 도 2에 도시된 슈퍼 정션 MOSFET에서 필러와 게이트 구조물의 레이아웃을 설명하기 위한 평면도이다.
도 5 내지 도 10은 본 발명에 따른 슈퍼 정션 MOSTFET의 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 슈퍼 정션 MOSFET에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 슈퍼 정션 MOSFET을 설명하기 위한 사시도이고, 도 2는 도 1에 도시된 슈퍼 정션 MOSFET에서 필러와 게이트 구조물의 레이아웃을 설명하기 위한 평면도이다.
도 1 및 도 2를 참조하면, 슈퍼 정션 MOSFET(100)은 기판(110), 에피텍셜층(120), 필러(130), 제1 웰(140), 제2 웰(150), 게이트 구조물(160), 소스 전극(170) 및 드레인 전극(180)을 포함한다.
기판(110)은 실리콘 기판으로 제1 도전형, 예를 들면 고농도 n+형을 갖는다.
에피텍셜층(120)은 기판(10) 상에 위치하며, 제1 도전형, 예를 들면 저농도 n형을 갖는다. 에피텍셜층(120)은 에피텍셜(epitaxial) 성장 공정에 의해 형성될 수 있다.
필러(130)들은 에피텍셜층(120)의 내부에 상하 방향으로 연장하도록 다수개가 구비되며, 제2 도전형, 예를 들면 p형을 갖는다. 필러(130)들은 수평 방향으로 서로 일정 간격만큼 이격된다. 예를 들면, 필러(130)들은 육각형 형태를 이루도록 배열될 수 있다. 필러(130)들이 육각형 형태를 이루도록 배열될 때, 필러(130)들의 면적이 최소화된다. 따라서, 필러(130)들의 면적을 최소화하여 슈퍼 정션 MOSFET(100)의 온 저항을 감소시킬 수 있다.
또한, 필러(130)들의 단면은 다양한 모양을 가질 수 있다. 예를 들면, 필러(130)들의 단면은 도 1 및 도 2에 도시된 바와 같이 육각형 모양이거나, 사각형 모양 또는 원 모양일 수 있다.
n형의 에피텍셜층(120)에 p형 필러(130)를 구비함으로써 슈퍼 정션 구조를 형성한다. 슈퍼 정션 MOSFET(100)은 역방향 전압의 인가시 p형 필러(130)와 n형의 에피텍셜층(120) 사이의 접합면(즉, PN 접합면)에 수평한 방향의 사각형 형상으로 전계가 확장된다. 따라서, 에피텍셜층(120)이 완전히 공핍 영역으로 전환될 수 있도록 p형 필러(130)와 n형의 에피텍셜층(120)의 전하량을 조절하면 일반적인 전력 반도체 소자보다 높은 도핑(doping) 농도를 사용하여 동일한 항복 전압을 얻을 수 있다.
제1 웰(140)들은 에피텍셜층(120)의 상면에 일정 깊이로 형성되며, 일 방향으로 연장한다. 제1 웰(140)들은 서로 이격되며, 에피텍셜층(120)의 내부에서 필러(130)들의 상단과 각각 연결된다. 제1 웰(140)들은 제2 도전형, 예를 들면 p형을 갖는다.
제2 웰(150)들은 제1 웰(140)들의 내부에 각각 위치한다. 예를 들면, 제2 웰(150)들은 각 제1 웰(140)의 상면에 일정 깊이로 한 쌍이 구비될 수 있다. 제2 웰(150)들은 제1 도전형, 예를 들면 고농도 n+형을 갖는다.
한편, 도시되지는 않았지만, 제1 웰(140)들의 내부에 위치한 한쌍의 제2 웰(150)들 사이에는 제2 도전형, 예를 들면 고농도 p+형의 제3 웰이 위치할 수 있다.
게이트 구조물(160)들은 에피텍셜층(120) 상에 위치하며 상기 일 방향으로 연장하는 스트라이프 형태를 가지며, 서로 이격된다. 구체적으로, 게이트 구조물(160)들은 육각형 형태를 이루는 필러(130)들 사이의 상방을 지나도록 위치한다.
게이트 구조물(160)이 스트라이프 형태를 가지므로, 게이트 구조물(160)의 면적이 상대적으로 좁아 슈퍼 정션 MOSFET(100)의 입력 커패시턴스가 감소한다.
게이트 구조물(160)은 게이트 절연막(162), 게이트 전극(164) 및 층간 절연막(166)을 포함한다.
게이트 절연막(162)은 육각형 형태를 이루는 필러(130)들 사이의 상방을 지나도록 에피텍셜층(120) 상에 구비된다. 예를 들면, 게이트 절연막(162)은 서로 다른 제1 웰(140)들에 위치하면서 인접하는 제2 웰(150)들의 일부를 덮도록 형성된다. 즉, 게이트 절연막(162)의 폭은 서로 다른 제1 웰(140)들에 위치하면서 인접하는 제2 웰(150)들 사이의 간격과 실질적으로 동일할 수 있다. 게이트 절연막(162)의 예로는 산화막을 들 수 있다.
게이트 전극(164)은 게이트 절연막(162) 상에 위치한다. 게이트 전극(164)의 폭은 게이트 절연막(162)의 폭보다 좁을 수 있다. 게이트 전극(164)의 예로는 폴리 실리콘을 들 수 있다.
층간 절연막(166)은 게이트 전극(164)을 둘러싸도록 게이트 절연막(162) 상에 배치된다. 층간 절연막(166)은 게이트 전극(164)과 소스 전극(170)을 절연시킨다. 층간 절연막(166)의 예로는 질화막을 들 수 있다.
한편, 도시되지는 않았지만 게이트 구조물(160)은 트렌치 구조를 가질 수도 있다. 이때, 게이트 구조물(160)은 에피텍셜층(120)의 내부로 연장되어 형성된다.
구체적으로, 게이트 절연막(162)은 육각형 형태를 이루는 필러(130)들 사이의 상방을 지나도록 에피텍셜층(120)에 일정 깊이로 형성된 트렌치의 내벽을 다라 구비된다. 예를 들면, 게이트 절연막(162)은 대략 ‘U’자 형태의 단면을 가질 수 있다. 즉, 게이트 절연막(162)은 인접하는 제1 웰(140)들 사이를 따라 일 방향으로 연장하도록 형성된다. 게이트 절연막(162)은 서로 다른 제1 웰(140)들에 위치하면서 인접하는 제2 웰(150)들과 접촉한다.
게이트 전극(164)은 게이트 절연막(162) 상에 ‘U’자 형태를 갖는 게이트 절연막(162)의 내부를 채우도록 구비된다.
층간 절연막(166)은 노출된 게이트 절연막(162) 및 게이트 전극(164)을 덮도록 구비된다.
게이트 구조물(160)이 상기 트렌치 구조를 갖는 경우 필러(130)들 사이의 간격을 줄일 수 있으므로, 슈퍼 정션 MOSFET(100)의 집적도 향상에 따른 순방향 특성 개선할 수 있다.
소스 전극(170)은 에피텍셜층(120) 상에 게이트 구조물(160)들을 덮도록 구비된다. 소스 전극(170)은 소스 영역인 제2 웰(150)들과 전기적으로 연결된다.
드레인 전극(180)은 기판(110)의 하부면에 형성된다.
슈퍼 정션 MOSFET(100)의 턴-온 동작시, 상기 소스 영역인 제2 웰(150)로부터 전자가 제1 웰(140)에 형성된 채널을 통해 주입되어, 에피텍셜층(120)을 지나 드레인 전극(180)으로 이동함으로써 전류의 흐름이 형성된다.
슈퍼 정션 MOSFET(100)에서 필러(130)가 육각형 형태를 이루도록 배열되고, 게이트 구조물(160)들이 스트라이프 형태를 가지므로, 슈퍼 정션 MOSFET(100)은 상기 온 저항을 낮추면서 상기 입력 커패시턴스 값도 감소시킬 수 있다.
도 3은 본 발명의 다른 실시예에 따른 슈퍼 정션 MOSFET을 설명하기 위한 사시도이고, 도 4는 도 2에 도시된 슈퍼 정션 MOSFET에서 필러와 게이트 구조물의 레이아웃을 설명하기 위한 평면도이다.
도 3 및 도 4를 참조하면, 게이트 구조물(160)들은 에피텍셜층(120) 상에 위치하며 일 방향으로 연장하는 스트라이프 형태를 가지며, 서로 이격된다. 구체적으로, 게이트 구조물(160)들은 육각형 형태를 이루는 일부 필러(130)들 사이의 상방을 지나면서 나머지 필러(130)들의 상방을 지나도록 위치한다.
게이트 구조물(160)들의 하방에 위치하는 나머지 필러(130)들은 게이트 구조물(160)과 이격되도록 에피텍셜층(120)에 위치한다. 또한, 나머지 필러(130)들은 제1 웰(140)들과도 연결되지 않는다. 즉, 나머지 필러(130)들은 플로팅 상태를 유지한다.
한편, 게이트 구조물(160)들 사이의 하방에 위치하는 일부 필러(130)들은 제1 웰(140)들과 연결될 수 있다.
도 5 내지 도 10은 본 발명에 따른 슈퍼 정션 MOSTFET(100)의 제조 방법을 설명하기 위한 단면도들이다.
도 5를 참조하면, 제1 도전형, 예를 들면 고농도 n+형의 기판(110) 상에 제1 도전형, 예를 들면 저농도 n형의 에피텍셜층(120)을 형성한다. 에피텍셜층(120)은 에피텍셜(epitaxial) 성장 공정에 의해 형성될 수 있다.
도 6을 참조하면, 에피텍셜층(120)의 상면에 제1 마스크 패턴(미도시)을 형성하고, 상기 제1 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 수행하여 에피텍셜층(120) 내부에 딥(deep) 트렌치(122)들을 형성한다. 상기 제1 마스크 패턴은 포토레지스트일 수 있다.
이때, 트렌치(122)들은 수평 방향으로 서로 일정 간격만큼 이격된다. 예를 들면, 트렌치(122)들은 육각형 형태를 이루도록 배열될 수 있다. 트렌치(122)들의 단면은 다양한 모양을 가질 수 있다. 예를 들면, 트렌치(122)들의 단면은 육각형 모양이거나, 사각형 모양 또는 원 모양일 수 있다.
트렌치(122)들의 형성이 완료되면 상기 제1 마스크 패턴은 제거된다.
도 7을 참조하면, 트렌치(122)들을 제외한 에피텍셜층(120)의 상면에 제2 마스크 패턴을 형성하고, 트렌치(122)들의 저면에 제2 도전형, 예를 들면 p형 불순물을 주입한다. 상기 제2 마스크 패턴은 산화막 패턴일 수 있고, 상기 p형 불순물로 붕소(B) 이온이 사용될 수 있다.
이후, 상기 제2 마스크 패턴을 제거한 후, 트렌치(122)들의 내부 및 에피텍셜층(120) 상에 에피텍셜층을 형성하는 에피텍셜 공정 및 상기 에피텍셜층(120)의 상면이 노출되도록 상기 에피텍셜층을 연마하는 CMP(Chemical Mechanical Polishing) 공정을 반복적으로 수행하여 트렌치(122)들을 채우는 필러(130)들을 형성한다.
필러(130)들은 트렌치(122)들의 저면에 주입된 제2 도전형, 예를 들면 p형 불순물에 의해 성장하여 트렌치(122)들을 채우므로, 필러(130)들은 에피텍셜층(120)의 내부에 상하 방향으로 연장하는 형태를 가지며, 제2 도전형, 예를 들면 p형을 갖는다.
또한, 필러(130)들은 수평 방향으로 서로 일정 간격만큼 이격된다. 예를 들면, 필러(130)들은 육각형 형태를 이루도록 배열될 수 있다. 필러(130)들이 육각형 형태를 이루도록 배열될 때, 필러(130)들의 면적이 최소화된다. 따라서, 필러(130)들의 면적을 최소화하여 슈퍼 정션 MOSFET(100)의 온 저항을 감소시킬 수 있다.
그리고, 필러(130)들의 단면은 다양한 모양을 가질 수 있다. 예를 들면, 필러(130)들의 단면은 육각형 모양이거나, 사각형 모양 또는 원 모양일 수 있다.
도 8을 참조하면, 필러(130)들이 형성된 에피텍셜층(120) 상에 예비 게이트 절연막(161)을 형성하고, 상기 예비 게이트 절연막(161) 상에 게이트 전극을 위한 폴리 실리콘막(미도시)을 형성한다. 상기 예비 게이트 절연막의 예로는 산화막을 들 수 있다.
이후, 포토리소그래피 공정을 통해 상기 폴리 실리콘 막을 패터닝하여 게이트 전극(164)을 형성한다. 이때, 게이트 전극(164)들은 일 방향으로 연장하는 스트라이프 형태를 갖는다.
일 예로, 게이트 전극(164)들은 필러(130)들 사이의 상방을 지나도록 위치할 수 있다.
다른 예로, 게이트 전극(164)들은 일부 필러(130)들 사이의 상방을 지나면서 나머지 필러(130)들의 상방을 지나도록 위치할 수 있다.
한편, 게이트 구조물(160)이 상기와 같은 수평 구조가 아닌 트렌치 구조인 경우, 에피텍셜층(120)의 상부면에 상기 일 방향으로 연장하는 일정 깊이의 트렌치들을 형성한다.
일 예로, 상기 트렌치들은 필러(130)들 사이를 지나도록 위치할 수 있다.
다른 예로, 상기 트렌치들은 일부 필러(130)들 사이를 지나면서 나머지 필러(130)들의 상방을 지나도록 위치할 수 있다. 이때, 상기 트렌치들은 필러(130)들과 연결되지 않는다.
필러(130)들이 형성된 에피텍셜층(120)의 상부면과 상기 트렌치의 내벽을 따라 예비 게이트 절연막(161)을 형성한다.
이후, 예비 게이트 절연막(161)이 형성된 트렌치를 채우도록 폴리 실리콘막을 형성하고, 예비 게이트 절연막(160)이 노출될 때까지 상기 폴리 실리콘막을 식각하여 상기 트렌치를 채우는 게이트 전극(164)을 형성할 수 있다.
도 9를 참조하면, 게이트 전극(164)을 마스크로 하여 필러(130)들의 상부 영역에 제2 도전형, 예를 들면 p형의 불순물을 주입하여 제1 웰(140)들을 형성한다.
게이트 전극(164)들은 필러(130)들 사이의 상방을 지나도록 위치하는 경우, 게이트 전극(164)들 사이에 필러(130)들이 위치하므로 모든 필러(130)들의 상부 영역에 제1 웰(140)들을 각각 형성할 수 있다.
게이트 전극(164)들은 일부 필러(130)들 사이의 상방을 지나면서 나머지 필러(130)들의 상방을 지나도록 위치하는 경우, 일부 필러(130)들은 게이트 전극(164)들 사이에 위치하지만 나머지 필러(130)들은 게이트 전극(164)의 하방에 위치한다. 그러므로, 상기 일부 필러(130)들의 상부 영역에는 제1 웰(140)들을 각각 형성할 수 있지만, 나머지 필러(130)들의 상부 영역에는 제1 웰(140)을 형성할 수 없다.
다음, 제1 웰(140)들 내에 제1 도전형, 예를 들면 고농도 n+형의 불순물을 주입하여 소스 영역인 제2 웰(150)들을 형성한다.
한편, 제2 웰(150)들은 제1 웰(140)들 내부에 적어도 하나 형성될 수 있고, 소정 마스크 패턴을 이용하여 형성될 수 있다. 예를 들면, 제2 웰(150)들은 제1 웰(140)들 내부에 각각 한 쌍씩 형성될 수 있다.
도 10을 참조하면, 게이트 전극(164) 및 노출된 예비 게이트 절연막(161)을 덮는 예비 층간 절연막(미도시)을 형성한다. 상기 예비 층간 절연막의 예로는 질화막을 들 수 있다.
예비 층간 절연막(165)을 형성한 후, 제2 도전형, 예를 들면 고농도 p+형의 불순물을 한 쌍의 제2 웰(150)들 사이에 주입하여 제3 웰을 형성할 수도 있다.
이후, 포토리소그라피 공정을 통해 상기 예비 층간 절연막 및 예비 게이트 절연막(161)을 부분적으로 식각하여 층간 절연막(166) 및 게이트 절연막(162)을 형성한다. 따라서, 게이트 절연막(162), 게이트 전극(164) 및 층간 절연막(166)으로 이루어지는 게이트 구조물(160)을 형성할 수 있다.
게이트 전극(164)들이 상기 일 방향으로 연장하는 스트라이프 형태를 가지며, 필러(130)들 사이의 상방을 지나므로, 게이트 구조물(160)들도 상기 일 방향으로 연장하는 스트라이프 형태를 가지며, 필러(130)들 사이의 상방을 지나도록 위치한다.
게이트 구조물(160)이 스트라이프 형태를 가지므로, 게이트 구조물(160)의 면적이 상대적으로 좁아 슈퍼 정션 MOSFET(100)의 입력 커패시턴스가 감소한다.
또한, 상기 예비 층간 절연막 및 예비 게이트 절연막(161)을 부분적으로 식각함으로써 제1 웰(140)의 상면이 노출될 수 있다.
도 11을 참조하면, 게이트 구조물(160)들을 덮도록 에피텍셜층(120) 상에 금속층을 형성함으로써, 소스 전극(170)을 형성한다. 소스 전극(170)은 상기 소스 영역으로 작용하는 제2 웰(150)들에 전기적으로 콘택할 수 있다.
또한, 기판(110)의 하부면에 금속층을 형성하여 드레인 전극(180)을 형성한다.
슈퍼 정션 MOSFET(100)에서 필러(130)가 육각형 형태를 이루도록 배열되고, 게이트 구조물(160)들이 스트라이프 형태를 가지므로, 슈퍼 정션 MOSFET(100)은 온 저항을 낮추면서 입력 커패시턴스 값도 감소시킬 수 있다.
상술한 바와 같이, 본 발명에 따른 슈퍼 정션 MOSFET 및 그 제조 방법에 따르면, 필러들이 육각형 형태를 이루도록 배열되므로 상기 필러들의 면적을 최소화하여 상기 슈퍼 정션 MOSFET의 온 저항을 감소시킬 수 있고, 게이트 구조물들이 일 방향으로 연장하는 스트라이프 형태를 가지므로, 상기 게이트 구조물들의 면적이 상대적으로 좁아 상기 슈퍼 정션 MOSFET의 입력 커패시턴스를 감소시킬 수 있다.
상기 슈퍼 정션 MOSFET의 상기 온 저항을 낮추면서 상기 입력 커패시턴스 값도 감소시킬 수 있으므로, 상기 슈퍼 정션 MOSFET의 성능을 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 슈퍼 정션 MOSFET 110 : 기판
120 : 에피텍셜층 130 : 필러
140 : 제1 웰 150 : 제2 웰
160 : 게이트 구조물 162 : 게이트 절연막
164 : 게이트 전극 166 : 층간 절연막
170 : 소스 전극 180 : 드레인 전극

Claims (14)

  1. 제1 도전형의 기판;
    상기 기판 상에 위치하는 제1 도전형의 에피텍셜층;
    상기 에피텍셜층에 상하 방향으로 연장하며 서로 일정한 간격만큼 이격되는 제2 도전형의 필러들;
    상기 에피텍셜층에서 상기 필러들의 상단과 각각 연결되며 상기 에피텍셜층의 상면까지 연장하는 제2 도전형의 제1 웰;
    상기 제1 웰의 내에 위치하는 제1 도전형의 제2 웰들; 및
    상기 에피텍셜층 상에 위치하며, 제1 방향으로 연장하는 스트라이프 형태를 가지며 서로 이격되는 다수의 게이트 구조물들을 포함하고,
    상기 필러들은 상기 제1 방향에 대하여 수직한 제 2 방향을 따라 서로 이격되어 복수의 행을 가짐에 따라 상기 필러들은 상기 제2 방향을 따라 사행 패턴으로 배열되고,
    상기 필러들은 제 1 행으로 배열된 제 1 그룹 및 상기 제 1 행에 평행하게 인접하고 제 2 행으로 배열된 제 2 그룹을 포함하고,
    상기 게이트 구조물들 각각은 상기 제 1 그룹에 속하는 필러들 사이 및 상기 제 2 그룹에 속하는 필러들 상으로 연장되고,
    상기 제2 그룹에 속하는 필러들은 상기 제1 웰 및 상기 게이트 구조물과 이격되어 플로팅 상태를 유지하는 것을 특징으로 하는 슈퍼 정션 MOSFET.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 필러의 단면 형상은 육각형, 원형, 사각형 중 어느 하나인 것을 특징으로 하는 슈퍼 정션 MOSFET.
  6. 제1항에 있어서, 상기 게이트 구조물들은 각각,
    상기 에피텍셜층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하는 게이트 전극; 및
    상기 게이트 전극을 둘러싸도록 배치되는 층간 절연막을 포함하는 것을 특징으로 하는 슈퍼 정션 MOSFET.
  7. 제1항에 있어서, 상기 게이트 구조물들은 각각,
    상기 에피텍셜층 상면에 형성된 트렌치의 내벽을 따라 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며 상기 트렌치를 채우는 게이트 전극; 및
    상기 게이트 전극을 덮도록 위치하는 층간 절연막을 포함하는 것을 특징으로 하는 슈퍼 정션 MOSFET.
  8. 제1 도전형의 기판 상에 제1 도전형의 에피텍셜층을 형성하는 단계;
    상기 에피텍셜층에 상하 방향으로 연장하며 서로 일정한 간격만큼 이격되는 제2 도전형의 필러들을 형성하는 단계;
    상기 필러들이 형성된 에피텍셜층 상에 예비 게이트 절연막을 형성하는 단계;
    상기 예비 게이트 절연막 상에 제1 방향으로 연장하는 스트라이프 형태의 게이트 전극들을 형성하는 단계;
    상기 게이트 전극을 마스크로 하여 상기 필러들의 상부 영역에 제2 도전형의 불순물을 주입하여 제1 웰들을 형성하는 단계;
    상기 제1 웰들 내에 제1 도전형의 불순물을 주입하여 소스 영역인 제2 웰들을 형성하는 단계;
    상기 게이트 전극 및 노출된 예비 게이트 절연막을 덮는 예비 층간 절연막을 형성하는 단계; 및
    상기 제1 웰들의 상면이 노출되도록 상기 예비 층간 절연막 및 상기 예비 게이트 절연막을 부분적으로 식각하여 게이트 절연막, 상기 게이트 전극 및 층간 절연막으로 이루어지는 게이트 구조물들을 형성하는 단계를 포함하고,
    상기 필러들은 상기 제1 방향에 대하여 수직한 제 2 방향을 따라 서로 이격되어 복수의 행을 가짐에 따라 상기 필러들은 상기 제2 방향을 따라 사행 패턴으로 배열되고,
    상기 필러들은 제 1 행으로 배열된 제 1 그룹 및 상기 제 1 행에 평행하게 인접하고 제 2 행으로 배열된 제 2 그룹을 포함하고,
    상기 게이트 구조물들 각각은 상기 제 1 그룹에 속하는 필러들 사이 및 상기 제 2 그룹에 속하는 필러들 상으로 연장되고,
    상기 제2 그룹에 속하는 필러들은 상기 제1 웰 및 상기 게이트 구조물과 이격되어 플로팅 상태를 유지하는 것을 특징으로 하는 슈퍼 정션 MOSFET 제조 방법.
  9. 삭제
  10. 삭제
  11. 제8항에 있어서, 상기 게이트 구조물들 사이에 위치하는 상기 제 1 그룹에 속하는 필러들의 상부 영역에만 상기 제1 웰들이 형성되는 것을 특징으로 하는 것을 특징으로 하는 슈퍼 정션 MOSFET 제조 방법.
  12. 제8항에 있어서, 상기 필러의 단면 형상은 육각형, 원형, 사각형 중 어느 하나인 것을 특징으로 하는 슈퍼 정션 MOSFET 제조 방법.
  13. 제8항에 있어서, 상기 게이트 구조물들은 수평형 구조를 갖는 것을 특징으로 하는 슈퍼 정션 MOSFET 제조 방법.
  14. 제8항에 있어서, 상기 게이트 구조물들은 각각 트렌치형 구조를 갖는 것을 특징으로 하는 슈퍼 정션 MOSFET 제조 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113488523A (zh) * 2021-06-07 2021-10-08 西安电子科技大学 一种具有超结双沟道栅的高压mosfet器件及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133859A1 (en) * 2003-12-22 2005-06-23 Denso Corporation Semiconductor device and design-aiding program

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2003028108A1 (fr) * 2001-09-19 2003-04-03 Kabushiki Kaisha Toshiba Semi-conducteur et procede de fabrication
DE102007036147B4 (de) * 2007-08-02 2017-12-21 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Halbleiterkörpers mit einer Rekombinationszone
KR101904991B1 (ko) * 2011-05-25 2018-10-08 페어차일드코리아반도체 주식회사 슈퍼정션 반도체 소자 및 그 제조방법
KR101790520B1 (ko) * 2012-05-18 2017-10-27 한국전자통신연구원 반도체 소자의 제조 방법
JP2016039263A (ja) * 2014-08-07 2016-03-22 株式会社東芝 半導体装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050133859A1 (en) * 2003-12-22 2005-06-23 Denso Corporation Semiconductor device and design-aiding program

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