JP4992555B2 - 低電圧差動信号ドライバ、低電圧差動信号を駆動する方法及びシステム - Google Patents
低電圧差動信号ドライバ、低電圧差動信号を駆動する方法及びシステム Download PDFInfo
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Description
低電圧差動信号(LVDS)ドライバであって、
信号を駆動するよう動作する少なくとも2つのプログラマブルフィンガと、
少なくとも2つのプレドライバと、
を有し、前記プレドライバの各々は1つのプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガをイネーブルに又はディセーブルにし、イネーブルにされたプログラマブルフィンガは前記信号を駆動し且つ当該ドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは前記信号を駆動せず且つ当該ドライバの容量負荷に寄与しない低電圧差動信号ドライバ。
前記少なくとも2つのプレドライバ各々が、プレドライバロジックを有する付記1記載の低電圧差動ドライバ。
前記少なくとも2つのプログラマブルフィンガ各々が複数のトランジスタを有し、前記複数のトランジスタは、複数のpチャネル金属酸化物電界効果トランジスタ及び複数のnチャネル金属酸化物電界効果トランジスタを有する付記1記載の低電圧差動ドライバ。
当該低電圧差動ドライバは5つのプログラマブルフィンガを有し、2つのプログラマブルフィンガのみが高速の信号伝送を促すようにイネーブルにされ、当該低電圧差動ドライバは低い出力電圧振幅を有する付記1記載の低電圧差動ドライバ。
前記高速の信号伝送は約10ギガビット毎秒以上であり、差動回路の低い出力電圧振幅は約600mV以下であり、シングルエンド回路の低出力電圧振幅は約300mV以下である付記4記載の低電圧差動ドライバ。
当該低電圧差動ドライバは5つのプログラマブルフィンガを有し、5つ全てのプログラマブルフィンガが低速の信号伝送を促すようにイネーブルにされ、当該低電圧差動ドライバは高い出力電圧振幅を有する付記1記載の低電圧差動ドライバ。
前記低速の信号伝送は約3ギガビット毎秒以下であり、差動回路の高い出力電圧振幅は約1200mV以上であり、シングルエンド回路の高出力電圧振幅は約600mV以上である付記6記載の低電圧差動ドライバ。
低電圧差動信号(LVDS)を駆動する方法であって、
LVDSドライバの1つ以上のプログラマブルフィンガを選択的にイネーブルにし、前記プレドライバの各々は信号を駆動するよう動作し、イネーブルにされたプログラマブルフィンガは前記信号を駆動し且つ前記LVDSドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは前記信号を駆動せず且つ前記LVDSドライバの容量負荷に寄与しない方法。
1つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、前記LVDSドライバのPDで信号を受信することを含む付記8記載の方法。
1つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、ゼロ又は1の論理値を有する入力を受信することを含む付記8記載の方法。
1つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、
2つのプログラマブルフィンガのみを高速の信号伝送を促すようにイネーブルにすること、及び
低い出力電圧振幅を持つようにすることを含む付記8記載の方法。
前記高速の信号伝送は約10ギガビット毎秒以上であり、差動回路の低い出力電圧振幅は約600mV以下であり、シングルエンド回路の低出力電圧振幅は約300mV以下である付記11記載の方法。
1つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、
5つのプログラマブルフィンガを低速の信号伝送を促すようにイネーブルにすること、及び
高い出力電圧振幅を持つようにすることを含む付記8記載の方法。
前記低速の信号伝送は約3ギガビット毎秒以下であり、差動回路の高い出力電圧振幅は約1200mV以上であり、シングルエンド回路の高出力電圧振幅は約600mV以上である付記13記載の方法。
低電圧差動信号(LVDS)を駆動するシステムであって、
信号を駆動する手段と、
LVDSドライバの1つ以上の駆動手段を選択的にイネーブルにする手段と、
を有し、イネーブルにされた駆動手段は前記信号を駆動し且つ前記LVDSドライバの容量負荷に寄与し、ディセーブルにされた駆動手段は前記信号を駆動せず且つ前記LVDSドライバの容量負荷に寄与しないシステム。
前記LVDSドライバのPDで信号を受信する手段を更に含む付記15記載のシステム。
ゼロ又は1の論理値を有する入力を受信する手段を更に含む付記15記載のシステム。
高速で信号を駆動する手段と、
低出力電圧振幅を持たせる手段と、
を更に有する付記15記載のシステム。
低速で信号を駆動する手段と、
高出力電圧振幅を持たせる手段と、
を更に有する付記15記載のシステム。
12 大規模集積回路(LSI,IC)
14 受信部
16 相互接続部
28 LVDSドライバ
30 プレドライバ
32 プログラマブルフィンガ
40 プレドライバロジック
42 トランジスタ
Claims (8)
- 低電圧差動信号(LVDS)ドライバであって、
信号を駆動するよう動作する少なくとも2つのプログラマブルフィンガと、
制御信号を前記プログラマブルフィンガに与える、少なくとも2つのプレドライバと、
を有し、前記プレドライバの各々は1つのプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガをイネーブルに又は1つのプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガに含まれるすべての相補スイッチをオフさせて該プログラマブルフィンガをディセーブルにし、イネーブルにされたプログラマブルフィンガは前記信号を駆動し且つ当該ドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは前記信号を駆動せず且つ当該ドライバの容量負荷に寄与しない低電圧差動信号ドライバ。 - 前記少なくとも2つのプログラマブルフィンガ各々が複数のトランジスタを有し、前記複数のトランジスタは、複数のpチャネル金属酸化物電界効果トランジスタ及び複数のnチャネル金属酸化物電界効果トランジスタを有する請求項1記載の低電圧差動信号ドライバ。
- 当該低電圧差動信号ドライバは5つのプログラマブルフィンガを有し、2つのプログラマブルフィンガのみが高速の信号伝送を促すようにイネーブルにされ、当該低電圧差動信号ドライバは低い出力電圧振幅を有する請求項1記載の低電圧差動信号ドライバ。
- 前記高速の信号伝送は約10ギガビット毎秒以上であり、差動回路の低い出力電圧振幅は約600mV以下であり、シングルエンド回路の低出力電圧振幅は約300mV以下である請求項3記載の低電圧差動信号ドライバ。
- 当該低電圧差動信号ドライバは5つのプログラマブルフィンガを有し、5つ全てのプログラマブルフィンガが低速の信号伝送を促すようにイネーブルにされ、当該低電圧差動信号ドライバは高い出力電圧振幅を有する請求項1記載の低電圧差動信号ドライバ。
- 低電圧差動信号(LVDS)を駆動する方法であって、
LVDSドライバの1つ以上のプレドライバは1つ以上のプログラマブルフィンガを選択的にイネーブル又は1つ以上のプログラマブルフィンガに関連し且つ該関連するプログラマブルフィンガに含まれるすべての相補スイッチをオフさせて該プログラマブルフィンガをディセーブルにし、前記プレドライバの各々は制御信号を前記プログラマブルフィンガに与え、イネーブルにされたプログラマブルフィンガは信号を駆動し且つ前記LVDSドライバの容量負荷に寄与し、ディセーブルにされたプログラマブルフィンガは前記信号を駆動せず且つ前記LVDSドライバの容量負荷に寄与しない方法。 - 1つ以上のプログラマブルフィンガを選択的にイネーブルにすることが、
2つのプログラマブルフィンガのみを高速の信号伝送を促すようにイネーブルにすること、及び
低い出力電圧振幅を持つようにすることを含む請求項6記載の方法。 - 低電圧差動信号(LVDS)を駆動するシステムであって、
信号を駆動する手段と、
LVDSドライバの1つ以上の駆動手段を選択的にイネーブル又は1つ以上の駆動手段に関連し且つ該関連する駆動手段に含まれるすべての相補スイッチをオフさせて該駆動手段をディセーブルにし、かつ制御信号を前記駆動手段に与える手段と、
を有し、イネーブルにされた駆動手段は信号を駆動し且つ前記LVDSドライバの容量負荷に寄与し、ディセーブルにされた駆動手段は前記信号を駆動せず且つ前記LVDSドライバの容量負荷に寄与しないシステム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/421,522 US7427878B2 (en) | 2006-06-01 | 2006-06-01 | Low-voltage differential signal driver for high-speed digital transmission |
US11/421,522 | 2006-06-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007325272A JP2007325272A (ja) | 2007-12-13 |
JP4992555B2 true JP4992555B2 (ja) | 2012-08-08 |
Family
ID=38520760
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007145951A Expired - Fee Related JP4992555B2 (ja) | 2006-06-01 | 2007-05-31 | 低電圧差動信号ドライバ、低電圧差動信号を駆動する方法及びシステム |
Country Status (4)
Country | Link |
---|---|
US (1) | US7427878B2 (ja) |
EP (1) | EP1863178A3 (ja) |
JP (1) | JP4992555B2 (ja) |
CN (1) | CN101106373A (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4996517B2 (ja) * | 2008-03-24 | 2012-08-08 | ルネサスエレクトロニクス株式会社 | 入力回路及び入力回路を含む半導体集積回路 |
US7902883B2 (en) * | 2008-06-20 | 2011-03-08 | Fujitsu Limited | Preemphasis driver with replica bias |
US8270464B2 (en) * | 2008-06-20 | 2012-09-18 | Fujitsu Limited | Decision feedback equalizer (DFE) |
US8503519B2 (en) * | 2008-06-20 | 2013-08-06 | Fujitsu Limited | Detecting residual ISI components using two data patterns |
CN101394377B (zh) * | 2008-09-24 | 2011-06-08 | 硅谷数模半导体(北京)有限公司 | 预加重装置和低压差分信号发射器 |
US8008944B2 (en) * | 2008-11-25 | 2011-08-30 | Qualcomm Incorporated | Low voltage differential signaling driver with programmable on-chip resistor termination |
US9065399B2 (en) * | 2013-06-14 | 2015-06-23 | Altera Corporation | Programmable high-speed voltage-mode differential driver |
CN106849935A (zh) * | 2016-12-23 | 2017-06-13 | 深圳市国微电子有限公司 | 一种时钟缓冲器驱动电路及可编程逻辑器件 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3003577B2 (ja) * | 1996-07-19 | 2000-01-31 | 日本電気株式会社 | 半導体集積回路 |
JP4040140B2 (ja) * | 1997-05-14 | 2008-01-30 | 富士通株式会社 | 半導体装置及びそのアクセスタイム調整方法 |
US5977796A (en) * | 1997-06-26 | 1999-11-02 | Lucent Technologies, Inc. | Low voltage differential swing interconnect buffer circuit |
US6111431A (en) * | 1998-05-14 | 2000-08-29 | National Semiconductor Corporation | LVDS driver for backplane applications |
JP2000031810A (ja) * | 1998-07-10 | 2000-01-28 | Fujitsu Ltd | ドライバ回路 |
JP4199377B2 (ja) * | 1999-06-16 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | Lsiデバイス |
US6353334B1 (en) * | 2000-01-27 | 2002-03-05 | Xilinx, Inc. | Circuit for converting a logic signal on an output node to a pair of low-voltage differential signals |
US6262606B1 (en) * | 2000-08-04 | 2001-07-17 | Dolphin Technology, Inc. | Waveform compensated output driver |
US6366128B1 (en) * | 2000-09-05 | 2002-04-02 | Xilinx, Inc. | Circuit for producing low-voltage differential signals |
JP2002152032A (ja) * | 2000-11-16 | 2002-05-24 | Hitachi Ltd | 出力回路および半導体集積回路 |
US6650140B2 (en) * | 2001-03-19 | 2003-11-18 | Altera Corporation | Programmable logic device with high speed serial interface circuitry |
US6836149B2 (en) * | 2002-04-12 | 2004-12-28 | Stmicroelectronics, Inc. | Versatile RSDS-LVDS-miniLVDS-BLVDS differential signal interface circuit |
US6990644B2 (en) * | 2002-04-18 | 2006-01-24 | International Business Machines Corporation | On chip timing adjustment in multi-channel fast data transfer |
US6831480B1 (en) * | 2003-01-07 | 2004-12-14 | Altera Corporation | Programmable logic device multispeed I/O circuitry |
JP4205969B2 (ja) * | 2003-02-18 | 2009-01-07 | パナソニック株式会社 | 電流ドライバ回路 |
US7236013B2 (en) * | 2003-12-26 | 2007-06-26 | Stmicroelectronics Pvt. Ltd. | Configurable output buffer and method to provide differential drive |
JP2005217999A (ja) * | 2004-02-02 | 2005-08-11 | Hitachi Ltd | デジタルデータ伝送回路 |
US7145359B2 (en) * | 2004-06-28 | 2006-12-05 | Silicon Laboratories Inc. | Multiple signal format output buffer |
KR100555571B1 (ko) * | 2004-09-07 | 2006-03-03 | 삼성전자주식회사 | 반도체 장치의 송신기 |
US7268623B2 (en) * | 2004-12-10 | 2007-09-11 | Electronics And Telecommunications Research Institute | Low voltage differential signal driver circuit and method for controlling the same |
US20070013411A1 (en) * | 2005-07-14 | 2007-01-18 | Kazi Asaduzzaman | Apparatus and methods for programmable slew rate control in transmitter circuits |
-
2006
- 2006-06-01 US US11/421,522 patent/US7427878B2/en not_active Expired - Fee Related
-
2007
- 2007-05-31 EP EP07010780.0A patent/EP1863178A3/en not_active Withdrawn
- 2007-05-31 JP JP2007145951A patent/JP4992555B2/ja not_active Expired - Fee Related
- 2007-05-31 CN CNA2007101054649A patent/CN101106373A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
US20070279098A1 (en) | 2007-12-06 |
CN101106373A (zh) | 2008-01-16 |
JP2007325272A (ja) | 2007-12-13 |
EP1863178A2 (en) | 2007-12-05 |
EP1863178A3 (en) | 2016-11-02 |
US7427878B2 (en) | 2008-09-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100205 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111227 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120319 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120423 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150518 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
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|
LAPS | Cancellation because of no payment of annual fees |