JPH08286794A - 信号伝達方法 - Google Patents
信号伝達方法Info
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- JPH08286794A JPH08286794A JP7112469A JP11246995A JPH08286794A JP H08286794 A JPH08286794 A JP H08286794A JP 7112469 A JP7112469 A JP 7112469A JP 11246995 A JP11246995 A JP 11246995A JP H08286794 A JPH08286794 A JP H08286794A
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Abstract
小振幅・低ノイズの信号伝達方法を実現する。この結
果、その動作を安定化しつつ、高速論理集積回路装置等
ひいてはこれを含むコンピュータ等のデジタルシステム
の高速化を図る。 【構成】 高速論理集積回路装置間で授受されるデジタ
ル信号を、送信側の高速論理集積回路装置LSI1に搭
載されその出力ノードが出力端子To11及びTo12
にそれぞれ結合される一対のインピーダンス整合型出力
バッファOB1及びOB2と、これらの出力バッファの
出力ノード間に設けられ電流経路を構成する低抵抗R1
と、出力端子To11及びTo12と受信側の高速論理
集積回路装置LSI2の入力端子Ti21及びTi22
との間に設けられる一対の信号伝送路SL11及びSL
12と、高速論理集積回路装置LSI2に搭載されその
非反転及び反転入力ノードが入力端子Ti21及びTi
22にそれぞれ結合される差動入力バッファDIBとを
介して差動信号として伝達する。
Description
もので、例えば、コンピュータ等のデジタルシステムを
構成する高速論理集積回路装置間の信号伝達ならびにそ
の高速化に利用して特に有効な技術に関するものであ
る。
子としその複数個が組み合わされることによってコンピ
ュータ等のデジタルシステムを構成する高速論理集積回
路装置がある。高速論理集積回路装置は、異なる高速論
理集積回路装置間でデジタル信号を授受するための出力
バッファ及び入力バッファを備える。
発明に先立って、その出力インピーダンスを信号伝送路
の特性インピーダンスに整合しうるいわゆるインピーダ
ンス整合型の出力バッファを開発し、コンピュータ等の
デジタルシステムを構成する高速論理集積回路装置間の
信号伝達に採用しようとして、次のような問題点に直面
した。すなわち、インピーダンス整合型の出力バッファ
は、所定の電源電圧と対応する出力端子との間ならびに
この出力端子と接地電位との間にそれぞれ並列形態に設
けられる複数の出力MOSFET(金属酸化物半導体型
電界効果トランジスタ。この明細書では、MOSFET
をして絶縁ゲート型電界効果トランジスタの総称とす
る)を含む。また、これらの出力MOSFETは、信号
伝送路の特性インピーダンスに応じてそれぞれ選択的に
有効とされ、かつ伝達すべきデジタル信号の論理レベル
に応じて選択的にかつ相補的にオン状態とされる。この
ため、高速論理集積回路装置間の信号伝送路におけるデ
ジタル信号の振幅が、ほぼ上記電源電圧と接地電位との
間をフルスィングされることで比較的大きな値になると
ともに、各高速論理集積回路装置の電源供給経路には、
比較的大きな負荷駆動能力を持つ出力MOSFETが選
択的にオン状態とされることで比較的大きなノイズが発
生する。この結果、高速論理集積回路装置の動作が不安
定になるとともに、高速論理集積回路装置ひいてはデジ
タルシステムの高速化が制約を受けるものである。
の出力バッファを用いた小振幅・低ノイズの信号伝達方
法を提供することにある。この発明の他の目的は、その
動作を安定化しつつ、高速論理集積回路装置等ひいては
これを含むコンピュータ等のデジタルシステムの高速化
を図ることにある。
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、コンピュータ等のデジタルシ
ステムを構成する高速論理集積回路装置間等で授受され
るデジタル信号を、送信側の高速論理集積回路装置等に
搭載されその出力ノードが第1及び第2の出力端子にそ
れぞれ結合される一対のインピーダンス整合型出力バッ
ファと、第1及び第2の出力端子間に設けられこれらの
出力バッファ間の電流経路を構成する所定の抵抗と、第
1及び第2の出力端子と受信側の高速論理集積回路装置
等の第1及び第2の入力端子との間にそれぞれ設けられ
る一対の信号伝送路と、受信側の高速論理集積回路装置
等に搭載されその非反転及び反転入力ノードが第1及び
第2の入力端子にそれぞれ結合される差動入力バッファ
とを介して差動信号として伝達する。
子での信号反射を防止しつつ、第1及び第2の出力端子
間の抵抗にデジタル信号の論理レベルに関係なくほぼ一
定の電流を流し、高速論理集積回路装置等の電源供給経
路におけるノイズの発生を抑制できるとともに、上記抵
抗の抵抗値及び電流値に応じて信号伝送路におけるデジ
タル信号の振幅を比較的小さな値に設定できる。この結
果、インピーダンス整合型出力バッファを用いて、小振
幅・低ノイズの信号伝達方法を実現できるため、その動
作を安定化しつつ、高速論理集積回路装置等ひいてはこ
れを含むコンピュータ等のデジタルシステムの高速化を
図ることができる。
法を採る高速論理集積回路装置間の接続形態を説明する
ための一実施例の接続図が示されている。また、図2及
び図3には、図1の高速論理集積回路装置LSI1に含
まれるインピーダンス整合型出力バッファOB1ならび
に高速論理集積回路装置LSI2に含まれる差動入力バ
ッファDIBの一実施例の回路図がそれぞれ示され、図
4には、これらの高速論理集積回路装置内又は高速論理
集積回路装置間で授受される信号の一実施例の波形図が
示されている。これらの図をもとに、この実施例の高速
論理集積回路装置間の接続形態と信号形式,信号伝達経
路となる出力バッファOB1及び差動入力バッファDI
Bの回路構成ならびにその特徴について説明する。な
お、この実施例の高速論理集積回路装置LSI1及びL
SI2は、特に制限されないが、図示されない他の複数
の高速論理集積回路装置とともに、コンピュータ等のデ
ジタルシステムを構成する。また、図1の各高速論理集
積回路装置を構成する回路素子は、公知のCMOS集積
回路の製造技術により、単結晶シリコンのような1個の
半導体基板上に形成される。以下の回路図において、そ
のチャンネル(バックゲート)部に矢印が付されるMO
SFETはPチャンネル型であり、矢印の付されないN
チャンネルMOSFETと区別して示される。
I1(第1の半導体装置)は、一対のインピーダンス整
合型出力バッファOB1(第1の出力バッファ)及びO
B2(第2の出力バッファ)を含む出力回路OC1を備
え、高速論理集積回路装置LSI2(第2の半導体装
置)は、差動入力バッファDIBを含む入力回路IC2
を備える。このうち、出力回路OC1を構成する出力バ
ッファOB1には、高速論理集積回路装置LSI1の図
示されない前段回路から遅延バッファD1を介して内部
出力信号Do1の反転遅延信号つまり内部信号n1が供
給され、その出力ノードは、出力端子To11(第1の
出力端子)に結合される。また、出力バッファOB2に
は、遅延バッファD2及びD3を介して内部出力信号D
o1の非反転遅延信号つまり内部信号n2が供給され、
その出力ノードは、出力端子To12(第2の出力端
子)に結合される。出力バッファOB1及びOB2に
は、さらに高速論理集積回路装置LSI1の図示されな
い制御回路から出力制御信号OEN1が共通に供給され
る。また、これらの出力バッファの出力ノード間つまり
出力端子To11及びTo12間には、電流経路となる
例えば35Ω(オーム)のような比較的小さな抵抗値の
抵抗R1(第1の抵抗手段)が設けられる。なお、出力
バッファOB1及びOB2の前段部は、後述するよう
に、+3.3V(ボルト)のような電源電圧VDD1を
その動作電源とし、その後段部は、+2.5Vのような
電源電圧VDD2(第1の電源電圧)をその動作電源と
する。
に対する遅延バッファD1の遅延時間は、内部出力信号
Do1に対する遅延バッファD2及びD3の遅延時間に
極めて近似した値とされる。このため、出力バッファO
B1に入力される内部信号n1のレベル変化のタイミン
グは、図4に示されるように、出力バッファOB2に入
力される内部信号n2のレベル変化とほぼ一致し、これ
によって内部信号n1及びn2間のスキューが無視でき
る程度に小さなものとされる。
力回路IC2を構成する差動入力バッファDIBの非反
転入力ノード+は、入力端子Ti21(第1の入力端
子)に結合され、その反転入力ノード−は、入力端子T
i22(第2の入力端子)に結合される。差動入力バッ
ファDIBの出力信号は、内部入力信号Di2として高
速論理集積回路装置LSI2の図示されない後段回路に
供給される。なお、差動入力バッファDIBは、電源電
圧VDD2をその動作電源とする。
To11及びTo12は、例えばその特性インピーダン
スZoが100Ωとされる一対の信号伝送路SL11及
びSL12を介して、高速論理集積回路装置LSI2の
入力端子Ti21及びTi22にそれぞれ結合される。
また、高速論理集積回路装置LSI2の入力回路IC2
は、電源電圧VDD2及び入力端子Ti21間ならびに
入力端子Ti21及び接地電位VSS(第2の電源電
圧)間にそれぞれ設けられる一対の終端抵抗R2及びR
3と、電源電圧VDD2及び入力端子Ti22間ならび
に入力端子Ti22及び接地電位VSS間にそれぞれ設
けられるもう一対の終端抵抗R4及びR5とを含む。こ
れらの終端抵抗は、例えばその抵抗値がともに200Ω
とされる。これにより、入力端子Ti21及びTi22
における高速論理集積回路装置LSI2の入力インピー
ダンスは、200/2Ωつまり100Ωとなり、信号伝
送路SL11及びSL12の特性インピーダンスZoと
の整合が図られる。なお、高速論理集積回路装置LSI
1及びLSI2は、もう一対の信号伝送路SL21及び
SL22を介して結合される同様な出力回路OC2及び
IC1を備えるが、これらの回路は出力回路OC1及び
入力回路IC2とそれぞれ同一構成とされるため、類推
されたい。また、以下の説明は、高速論理集積回路装置
LSI1を送信側とし、高速論理集積回路装置LSI2
を受信側として進められる。
出力回路OC1を構成するインピーダンス整合型出力バ
ッファOB1及びOB2は、図2の出力バッファOB1
に代表して示されるように、電源電圧VDD2とその出
力ノードつまり出力端子To11との間に並列形態に設
けられるPチャンネル型の5個の出力MOSFETP1
〜P5と、出力端子To11と接地電位VSSとの間に
並列形態に設けられるNチャンネル型の5個の出力MO
SFETN1〜N5とを含む。このように、出力バッフ
ァOB1及びOB2の後段部は、電源電圧VDD2をそ
の実質的な動作電源とする。以下、図2の出力バッファ
OB1を例に、説明を進める。
5は、Wpsなる所定のゲート幅を持つべく設計され
る。また、出力MOSFETP1は、Wpなる所定の基
準ゲート幅を持つべく設計され、出力MOSFETP
2,P3及びP4は、それぞれ上記基準ゲート幅Wpの
2倍,4倍及び8倍つまり2Wp,4Wp及び8Wpな
るゲート幅を持つべく設計される。同様に、出力MOS
FETN5は、Wnsなる所定のゲート幅を持つべく設
計される。また、出力MOSFETN1は、Wnなる所
定の基準ゲート幅を持つべく設計され、出力MOSFE
TN2,N3及びN4は、それぞれ上記基準ゲート幅W
nの2倍,4倍及び8倍つまり2Wn,4Wn及び8W
nなるゲート幅を持つべく設計される。なお、出力MO
SFETP5のゲート幅Wpsは、特に制限されない
が、例えば基準ゲート幅Wpの12倍とされ、出力MO
SFETN5のゲート幅Wnsは、基準ゲート幅Wnの
5倍とされる。周知のように、MOSFETのオン抵抗
は、そのゲート幅に反比例する。したがって、出力MO
SFETP1〜P5ならびにN1〜N5の中では、出力
MOSFETP5及びN4のオン抵抗がそれぞれ最も小
さな値となり、出力MOSFETP1及びN1のオン抵
抗がそれぞれ最も大きな値となる。
ド(NAND)ゲートNA1の出力信号が供給され、出
力MOSFETP2〜P4のゲートには、ナンドゲート
NA2〜NA4の出力信号がそれぞれ供給される。ま
た、出力MOSFETP5のゲートには、ノア(NO
R)ゲートNO5の出力信号のインバータV1による反
転信号が供給される。ナンドゲートNA1〜NA4の一
方の入力端子には、高速論理集積回路装置LSI1の図
示されないインピーダンス制御回路からインピーダンス
制御信号AH0〜AH3がそれぞれ供給され、その他方
の入力端子には、ノアゲートNO5の出力信号が共通に
供給される。ノアゲートNO5の一方の入力端子には、
遅延バッファD1の出力信号つまり内部信号n1が供給
され、その他方の入力端子には、出力制御信号OEN1
のインバータV3による反転信号が供給される。なお、
ナンドゲートNA1〜NA4,インバータV1及びV3
ならびにノアゲートNO5は、電源電圧VDD1をその
動作電源とする。
は、ノアゲートNO1の出力信号が供給され、出力MO
SFETN2〜N4のゲートには、ノアゲートNO2〜
NO4の出力信号がそれぞれ供給される。また、出力M
OSFETN5のゲートには、ナンドゲートNA5の出
力信号のインバータV2による反転信号が供給される。
ノアゲートNO1〜NO4の一方の入力端子には、高速
論理集積回路装置LSI1の図示されないインピーダン
ス制御回路から反転インピーダンス制御信号AL0B〜
AL3B(ここで、それが有効とされるとき選択的にロ
ウレベルとされるいわゆる反転信号等については、その
名称の末尾にBを付して表す。以下同様)がそれぞれ供
給され、その他方の入力端子には、ナンドゲートNA5
の出力信号が共通に供給される。ナンドゲートNA5の
一方の入力端子には、遅延バッファD1から内部信号n
1が供給され、その他方の入力端子には、出力制御信号
OEN1が供給される。なお、ノアゲートNO1〜NO
4,インバータV2ならびにナンドゲートNA5は、電
源電圧VDD1をその動作電源とする。これにより、電
源電圧VDD1は、出力バッファOB1の前段部の動作
電源となる。
は、ノアゲートNO5の出力信号のハイレベルを受けて
インバータV1の出力信号がロウレベルとされるとき、
言い換えるならば出力制御信号OEN1がハイレベルと
されかつ内部信号n1が内部出力信号Do1のハイレベ
ルを受けてロウレベルとされるとき、選択的にオン状態
とされる。また、出力MOSFETP1は、ナンドゲー
トNA1の出力信号がロウレベルとされるとき、言い換
えるならば対応するインピーダンス制御信号AH0がハ
イレベルとされかつノアゲートNO5の出力信号がハイ
レベルとされるとき、選択的にオン状態とされる。さら
に、出力MOSFETP2〜P4は、対応するナンドゲ
ートNA2〜NA4の出力信号がハイレベルとされると
き、言い換えるならば対応するインピーダンス制御信号
AH1〜AH3がハイレベルとされかつノアゲートNO
5の出力信号がハイレベルとされるとき、それぞれ選択
的にオン状態とされる。言うまでもなく、出力MOSF
ETP1〜P5のうちのいずれかが安定したオン状態に
あるとき、出力端子To11にはこれを介して電源電圧
VDD2のようなハイレベルが出力されようとする。
タV2の出力信号がナンドゲートNA5の出力信号のロ
ウレベルを受けてハイレベルとされるとき、言い換える
ならば出力制御信号OEN1がハイレベルとされしかも
内部信号n1が内部出力信号Do1のロウレベルを受け
てハイレベルとされるとき、選択的にオン状態とされ
る。また、出力MOSFETN1は、ノアゲートNO1
の出力信号がロウレベルとされるとき、言い換えるなら
ば対応する反転インピーダンス制御信号AL0Bがロウ
レベルとされかつナンドゲートNA5の出力信号がロウ
レベルとされるとき、選択的にオン状態とされる。さら
に、出力MOSFETN2〜N4は、対応するノアゲー
トNO2〜NO4の出力信号がハイレベルとされると
き、言い換えるならば対応する反転インピーダンス制御
信号AL1B〜AL3Bがロウレベルとされかつナンド
ゲートNA5の出力信号がロウレベルとされるとき、そ
れぞれ選択的にオン状態とされる。言うまでもなく、出
力MOSFETN1〜N5のうちのいずれかが安定した
オン状態にあるとき、出力端子To11にはこれを介し
て接地電位VSSのようなロウレベルが出力されようと
する。
Wpsつまり12Wpなるゲート幅を有し、出力MOS
FETP1〜P4は、それぞれWp,2Wp,4Wp及
び8Wpなるゲート幅を有する。このため、電源電圧V
DD2と出力端子To11との間のインピーダンスすな
わち出力バッファOB1のハイレベル出力時における出
力インピーダンスは、基準ゲート幅Wpに対応するMO
SFETのオン抵抗をZpとするとき、出力MOSFE
TP5のみがオン状態とされた状態でZp/12なる最
大値をとり、出力MOSFETP1〜P5が一斉にオン
状態とされた状態でZp/27なる最小値をとる。そし
て、出力MOSFETP1〜P4を選択的に組み合わせ
てオン状態とすることで、つまりインピーダンス制御信
号AH0〜AH3を選択的に組み合わせてハイレベルと
することで、最小値Zp/27から最大値Zp/12の
間の任意の値を選択的に採りうるものとなり、これによ
って出力バッファOB1のハイレベル出力時の出力イン
ピーダンスと信号伝送路SL11の特性インピーダンス
Zoとが整合される結果となる。
ように、Wnsつまり5Wnなるゲート幅を有し、出力
MOSFETN1〜N4は、それぞれWn,2Wn,4
Wn及び8Wnなるゲート幅を有する。このため、出力
端子To11と接地電位VSSとの間のインピーダンス
すなわち出力バッファOB1のロウレベル出力時におけ
る出力インピーダンスは、基準ゲート幅Wnに対応する
MOSFETのオン抵抗をZnとするとき、出力MOS
FETN5のみがオン状態とされた状態でZn/5なる
最大値をとり、出力MOSFETN1〜N5が一斉にオ
ン状態とされた状態でZn/20なる最小値をとる。そ
して、出力MOSFETN1〜N4を選択的に組み合わ
せてオン状態とすることで、つまり反転インピーダンス
制御信号AL0B〜AL3Bを選択的に組み合わせてロ
ウレベルとすることで、最小値Zn/20から最大値Z
n/5の間の任意の値を選択的に採りうるものとなり、
これによって出力バッファOB1のロウレベル出力時の
出力インピーダンスと信号伝送路SL11の特性インピ
ーダンスZoとが整合される結果となる。
力信号Do1の遅延バッファD2及びD3による非反転
遅延信号つまり内部信号n2に従って、対応する出力端
子To12における出力信号のレベルを上記出力バッフ
ァOB1と同様な条件で選択的にかつ相補的にハイレベ
ル又はロウレベルとしようとする。一方、この実施例の
出力回路OC1は、前述のように、出力バッファOB1
及びOB2の出力ノード間つまりは出力端子To11及
びTo12間に設けられた抵抗R1を含み、出力バッフ
ァOB1及びOB2は、内部出力信号Do1つまりは内
部信号n1又はn2に従って出力端子To11又はTo
12における出力信号のレベルを選択的にかつ相補的に
電源電圧VDD2のようなハイレベル又は接地電位VS
Sのようなロウレベルとしようとする。しかし、出力端
子To11及びTo12における出力信号のハイレベル
及びロウレベルは、出力バッファOB1及びOB2の出
力ノード間に35Ωのような比較的小さな抵抗値の抵抗
R1が設けられることで圧縮され、図4に示されるよう
に、そのハイレベルVHを例えば+1.5Vとしそのロ
ウレベルVLを例えば+1.0Vとする振幅0.5Vの
相補信号となる。この相補信号は、インピーダンス整合
された信号伝送路SL11及びSL12を介して高速論
理集積回路装置LSI2の入力端子Ti21及びTi2
2にほぼそのままのレベルで伝達され、その入力回路I
C2に供給される。
力回路IC2を構成する差動入力バッファDIBは、図
3に示されるように、Pチャンネル型の差動MOSFE
TP6及びP7を含む。差動MOSFETP6及びP7
の共通結合されたソースは、PチャンネルMOSFET
P8を介して電源電圧VDD1に結合され、そのドレイ
ンは、対応するNチャンネルMOSFETN6及びN7
を介して接地電位VSSに結合される。MOSFETP
8のゲートは、接地電位VSSに結合される。また、M
OSFETN7の共通結合されたゲート及びドレイン
は、MOSFETN6のゲートに結合され、これによっ
てMOSFETN6及びN7はカレントミラー結合され
る。MOSFETP7のゲートは、差動入力バッファD
IBの非反転入力ノード+つまり入力端子Ti21に結
合され、MOSFETP6のゲートは、その反転入力ノ
ード−つまり入力端子Ti22に結合される。また、M
OSFETP6のドレインにおける電位は、インバータ
V4及びV5を経た後、差動入力バッファDIBの出力
信号つまり内部入力信号Di2となる。
定常的にオン状態とされることで差動MOSFETP6
及びP7に対する定電流源として作用し、MOSFET
N6及びN7は、カレントミラー結合されることで差動
MOSFETP6及びP7に対するアクティブ負荷とし
て作用する。また、MOSFETP6及びP7は、これ
らのMOSFETとともに一つの差動増幅回路を構成
し、非反転入力ノード+つまり入力端子Ti21におけ
るレベルと反転入力ノード−つまり入力端子Ti22に
おけるレベルとを比較増幅すべく作用する。言うまでも
なく、MOSFETP6のドレインにおけるレベルは、
図4に示されるように、非反転入力ノード+つまり入力
端子Ti21におけるレベルが反転入力ノード−つまり
入力端子Ti22におけるレベルより高いことを条件に
選択的に所定のハイレベルとされ、これを受けて差動入
力バッファDIBの出力信号つまり内部入力信号Di2
が選択的に電源電圧VDD1のようなハイレベルとされ
る。
り差動入力バッファDIBの非反転及び反転入力ノード
における入力信号は、前述のように、そのハイレベルを
+1.5Vとしそのロウレベルを+1.0Vとする小振
幅の相補信号とされるが、差動入力バッファDIBの差
動増幅作用により問題なく電源電圧VDD1及び接地電
位VSS間をフルスィングする内部入力信号Di2とし
て復元される。一方、この実施例では、前述のように、
送信側の高速論理集積回路装置LSI1の出力バッファ
OB1及びOB2の出力ノード間に比較的小さな抵抗値
の抵抗R1が設けられ、この抵抗R1を介して所定の電
流が流されることにより上記小振幅の相補出力信号が得
られる。このように、高速論理集積回路装置LSI1及
びLSI2間で伝達される信号が+0.5Vのような小
振幅とされることで、信号伝送路SL11及びSL12
に寄生する負荷容量の充放電が高速化されるとともに、
出力バッファOB1及びOB2のハイレベル出力時及び
ロウレベル出力時の出力インピーダンスが各信号伝送路
の特性インピーダンスZoと整合されることで、出力端
子To11及びTo12における信号の反射を防止で
き、これによって信号伝送路SL11及びSL12を介
して伝達される信号の周波数つまりは高速論理集積回路
装置LSI1及びLSI2を含むデジタルシステムのマ
シンサイクルが高速化される。また、出力バッファOB
1及びOB2の出力ノード間に設けられた抵抗R1に
は、ハイレベル出力時及びロウレベル出力時の双方にお
いて、向きこそ異なるもののほぼ一定の電流が流される
ため、高速論理集積回路装置LSI1及びLSI2ひい
てはデジタルシステムの電流供給経路におけるノイズ発
生が抑制され、これによってその動作が安定化されるも
のとなる。
記の通りである。すなわち、 (1)コンピュータ等のデジタルシステムを構成する高
速論理集積回路装置間等で授受されるデジタル信号を、
送信側の高速論理集積回路装置等に搭載されその出力ノ
ードが第1及び第2の出力端子にそれぞれ結合される一
対のインピーダンス整合型出力バッファと、第1及び第
2の出力端子間に設けられこれらの出力バッファ間の電
流経路を構成する所定の抵抗と、第1及び第2の出力端
子と受信側の高速論理集積回路装置等の第1及び第2の
入力端子との間にそれぞれ設けられる一対の信号伝送路
と、受信側の高速論理集積回路装置等に搭載されその非
反転及び反転入力ノードが第1及び第2の入力端子にそ
れぞれ結合される差動入力バッファとを介して差動信号
として伝達することで、第1及び第2の出力端子間の抵
抗に対してデジタル信号の論理レベルに関係なくほぼ一
定の電流を流し、高速論理集積回路装置等つまりはデジ
タルデジタル等の電源供給経路におけるノイズの発生を
抑制することができるという効果が得られる。
の出力端子における信号の反射を防止しつつ、信号伝送
路におけるデジタル信号の振幅を比較的小さな値に設定
することができるという効果が得られる。 (3)上記(1)項及び(2)項により、インピーダン
ス整合型出力バッファを用いて小振幅・低ノイズの信号
伝達方法を実現できるという効果が得られる。 (4)上記(1)項ないし(3)項により、その動作を
安定化しつつ、高速論理集積回路装置等ひいては高速論
理集積回路装置を含むコンピュータ等のデジタルシステ
ム等の高速化を図ることができるという効果が得られ
る。
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図1において、高速論理集積回路装置LSI1及び
LSI2は、それぞれ複数の出力回路OC1及びOC2
ならびに入力回路IC1及びIC2を備えることができ
る。また、各信号伝送路の特性インピーダンスZoは、
任意の値を採りうるし、抵抗R1〜R5の抵抗値も、こ
の特性インピーダンスZoに合わせて任意に設定でき
る。抵抗R1〜R5は、いわゆるディスクリートな部品
として高速論理集積回路装置LSI1及びLSI2の外
部に設けてもよい。また、出力バッファOB1及びOB
2の前段に設けられる遅延バッファの数は、内部信号n
1及びn2の論理レベルが保証されることを条件に、任
意に設定できる。さらに、出力回路OC1及びOC2な
らびに入力回路IC1及びIC2の具体的構成は、この
実施例による制約を受けないし、電源電圧VDD1及び
VDD2の極性及び絶対値ならびに各内部信号及びイン
ピーダンス制御信号等の論理レベルも、種々の実施形態
を採りうる。
OSFETP1〜P5は、そのゲートにおける制御信号
の論理レベルが反転されることを条件に、Nチャンネル
MOSFETに置き換えることができる。また、出力バ
ッファOB1等は、ハイレベル出力用及びロウレベル出
力用としてそれぞれ任意数の出力MOSFETを含むこ
とができるし、これらの出力MOSFETのゲートサイ
ズの組み合わせも任意に設定できる。さらに、出力バッ
ファOB1等は、その論理条件が同一である限り、種々
の論理構成を採りうる。図3において、差動入力バッフ
ァDIBは、差動増幅回路を基本構成とする限り、種々
の実施形態を採りうる。図4において、出力端子To1
1及びTo12における出力信号ならびに入力端子Ti
21及びTi22における入力信号の振幅は、任意の値
を採りうるし、各信号間のレベル関係やタイミング関係
も、この発明に制約を与えない。
てなされた発明をその背景となった利用分野であるCM
OS回路を基本素子とする高速論理集積回路装置ならび
に高速論理集積回路装置を含むコンピュータ等のデジタ
ルシステムに適用した場合について説明したが、それに
限定されるものではなく、例えば、バイポーラ回路を基
本素子とする高速論理集積回路装置や同様な出力バッフ
ァ及び入力バッファを含むメモリ集積回路装置等ならび
にこれを含む各種の装置又はシステムにも適用できる。
この発明は、少なくとも半導体装置間での信号伝達を必
要とする装置又はシステムならびにその信号伝達方法と
して広く適用できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、コンピュータ等のデジタル
システムを構成する高速論理集積回路装置間等で授受さ
れるデジタル信号を、送信側の高速論理集積回路装置等
に搭載されその出力ノードが第1及び第2の出力端子に
それぞれ結合される一対のインピーダンス整合型出力バ
ッファと、第1及び第2の出力端子間に設けられこれら
の出力バッファ間の電流経路を構成する所定の抵抗と、
第1及び第2の出力端子と受信側の高速論理集積回路装
置等の第1及び第2の入力端子との間にそれぞれ設けら
れる一対の信号伝送路と、受信側の高速論理集積回路装
置等に搭載されその非反転及び反転入力ノードが第1及
び第2の入力端子にそれぞれ結合される差動入力バッフ
ァとを介して差動信号として伝達することで、第1及び
第2の出力端子における信号の反射を防止しつつ、第1
及び第2の出力端子間の抵抗にデジタル信号の論理レベ
ルに関係なくほぼ一定の電流を流し、高速論理集積回路
装置等の電源供給経路におけるノイズの発生を抑制する
ことができるとともに、上記抵抗の抵抗値及び電流値に
応じて信号伝送路におけるデジタル信号の振幅を比較的
小さな値に設定できる。この結果、インピーダンス整合
型出力バッファを用いて、小振幅・低ノイズの信号伝達
方法を実現できるため、その動作を安定化しつつ、高速
論理集積回路装置等ひいてはこれを含むコンピュータ等
のデジタルシステムの高速化を図ることができる。
論理集積回路装置間の接続形態を説明するための一実施
例を示す接続図である。
ーダンス整合型出力バッファの一実施例を示す回路図で
ある。
力バッファの一実施例を示す回路図である。
積回路装置間で授受される信号の一実施例を示す波形図
である。
1〜OC2・・・出力回路、IC1〜IC2・・・入力
回路、OB1〜OB2・・・インピーダンス整合型出力
バッファ、DIB・・・差動入力バッファ、D1〜D3
・・・遅延バッファ、R1〜R5・・・抵抗、To11
〜To12,To21〜To22・・・出力端子、Ti
11〜Ti12,Ti21〜Ti22・・・入力端子、
SL11〜SL12,SL21〜SL22・・・信号伝
送路。P1〜P8・・・PチャンネルMOSFET、N
1〜N7・・・NチャンネルMOSFET、V1〜V5
・・・インバータ、NA1〜NA5・・・ナンド(NA
ND)ゲート、NO1〜NO5・・・ノア(NOR)ゲ
ート。
Claims (4)
- 【請求項1】 第1及び第2の半導体装置間で授受され
るデジタル信号を、上記第1の半導体装置に搭載されそ
の出力ノードが第1及び第2の出力端子にそれぞれ結合
される第1及び第2の出力バッファと、上記第1及び第
2の出力端子間に設けられる第1の抵抗手段と、上記第
1及び第2の出力端子と上記第2の半導体装置の第1及
び第2の入力端子との間にそれぞれ設けられる一対の信
号伝送路と、上記第2の半導体装置に搭載されその非反
転及び反転入力ノードが上記第1及び第2の入力端子に
それぞれ結合される差動入力バッファとを介して差動信
号として伝達することを特徴とする信号伝達方法。 - 【請求項2】 上記第1及び第2の出力バッファは、そ
の出力インピーダンスを上記第1及び第2の信号伝送路
の特性インピーダンスに整合しうるインピーダンス整合
型の出力バッファであって、第1の電源電圧と上記第1
及び第2の入力端子との間ならびに第1及び第2の入力
端子と第2の電源電圧との間には、上記第1及び第2の
信号伝送路の特性インピーダンスに見合った終端抵抗が
それぞれ設けられるものであることを特徴とする請求項
1の信号伝達方法。 - 【請求項3】 上記第1及び第2の出力バッファの前段
には、第1及び第2の出力バッファの入力ノードにおけ
るデジタル信号の非反転及び反転信号間のスキューを無
視できる程度に小さくしうる遅延バッファがそれぞれ設
けられるものであることを特徴とする請求項1又は請求
項2の信号伝達方法。 - 【請求項4】 上記第1及び第2の半導体装置は、デジ
タルシステムを構成しかつCMOS回路を基本素子とす
る高速論理集積回路装置であって、上記第1及び第2の
出力端子におけるデジタル信号の非反転及び反転信号間
の振幅は、上記第1及び第2の電源電圧間の電位差に比
較して充分に小さくされるものであることを特徴とする
請求項1,請求項2又は請求項3の信号伝達方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7112469A JPH08286794A (ja) | 1995-04-13 | 1995-04-13 | 信号伝達方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7112469A JPH08286794A (ja) | 1995-04-13 | 1995-04-13 | 信号伝達方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08286794A true JPH08286794A (ja) | 1996-11-01 |
Family
ID=14587427
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7112469A Pending JPH08286794A (ja) | 1995-04-13 | 1995-04-13 | 信号伝達方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08286794A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7358950B2 (en) * | 2001-05-18 | 2008-04-15 | Sharp Kabushiki Kaisha | Signal processing circuit, low-voltage signal generator, and image display incorporating the same |
JP4721578B2 (ja) * | 2001-09-07 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | ドライバ回路 |
-
1995
- 1995-04-13 JP JP7112469A patent/JPH08286794A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7358950B2 (en) * | 2001-05-18 | 2008-04-15 | Sharp Kabushiki Kaisha | Signal processing circuit, low-voltage signal generator, and image display incorporating the same |
US7978169B2 (en) | 2001-05-18 | 2011-07-12 | Sharp Kabushiki Kaisha | Signal processing circuit, low-voltage signal generator and image display incorporating the same |
JP4721578B2 (ja) * | 2001-09-07 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | ドライバ回路 |
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A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041019 |
|
A521 | Written amendment |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050308 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050701 |