JP3954606B2 - 半導体記憶装置 - Google Patents
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- 半導体基板のメモリセル領域に形成され、第1の不純物拡散層及び第2の不純物拡散層を有する第1のMOSトランジスタと、
前記半導体基板の回路領域に形成され、第3の不純物拡散層及び第4の不純物拡散層を有する第2のMOSトランジスタと、
前記半導体基板上に設けられ、第1の不純物拡散層乃至第4の不純物拡散層上に各々コンタクトホールを有する第1の層間絶縁膜と、
第1の不純物拡散層上の前記コンタクトホールの少なくとも一部を充填する導電膜と、
第2の不純物拡散層上の前記コンタクトホールを充填し、前記第1の層間絶縁膜上に延在して形成された配線層と、
前記配線層と同じ材料で形成され、第3の不純物拡散層及び第4の不純物拡散層上のコンタクトホールを充填し、前記第1の層間絶縁膜上に延在して形成された第1の導電層と、
前記配線層の側部及び上部を覆う絶縁膜と、
前記導電膜上に、前記絶縁膜を介して前記配線層上に延在して形成され、第1の不純物拡散層と電気的に接続するキャパシタと、
前記第1の層間絶縁膜上に形成され、前記第3及び第4の不純物拡散層上の前記コンタクトホールを充填する前記第1の導電層上に各々コンタクトホールを有する第2の層間絶縁膜と、
前記第1の導電層上の前記コンタクトホールを充填する第2の導電層と
を具備してなることを特徴とする半導体記憶装置。 - 前記導電膜は、前記不純物拡散層上に形成された第1の導電膜と、第1の導電膜上に形成され、第1のMOSトランジスタのゲート電極よりも高く形成された第2の導電膜からなる請求項1に記載の半導体記憶装置。
- 第1の導電膜は、第1の不純物拡散層及び第2の不純物拡散層の不純物濃度よりも高い不純物濃度を有する第1のエピタキシャル層である請求項2に記載の半導体記憶装置。
- 第1の不純物拡散層及び第2の不純物拡散層上の前記コンタクトホールの各々は、第1のMOSトランジスタのゲート電極に自己整合的に形成され、
第3の不純物拡散層及び第4の不純物拡散層上の前記コンタクトホールの各々は、第2のMOSトランジスタのゲート電極に自己整合的に形成される請求項1に記載の半導体記憶装置。 - 前記導電膜は、第1の不純物拡散層上の前記コンタクトホール外に延在しない請求項1に記載の半導体記憶装置。
- 第1のエピタキシャル層は、前記第1のMOSトランジスタのゲート電極よりも低く形成されている請求項3に記載の半導体記憶装置。
- 前記第1の導電層は、第3の不純物拡散層及び第4の不純物拡散層上に形成され、第3の不純物拡散層及び第4の不純物拡散層よりも高い不純物濃度を有する第2のエピタキシャル層を備える請求項1に記載の半導体記憶装置。
- 第1の導電膜は、第1の不純物拡散層及び第2の不純物拡散層の不純物濃度よりも高い不純物濃度を有する第1のエピタキシャル層であり、
前記第1の導電層は、第3の不純物拡散層及び第4の不純物拡散層上に形成され、第3の不純物拡散層及び第4の不純物拡散層よりも高い不純物濃度を有する第2のエピタキシャル層を備え、
第1のエピタキシャル層と第2のエピタキシャル層は同時に形成されてなる請求項2に記載の半導体記憶装置。 - 第1のエピタキシャル層及び第2の不純物拡散層の上にはシリサイド層が形成されてなる請求項8に記載の半導体記憶装置。
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