JP2000332558A - 増幅回路ユニットおよび増幅回路 - Google Patents
増幅回路ユニットおよび増幅回路Info
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Abstract
(57)【要約】
【課題】 差動入力信号の直流電位オフセットに起因し
た差動出力信号の直流電位オフセットを瞬時に補償で
き、応答性が良好なこと。 【解決手段】 正相、逆相の信号を入力して増幅する差
動増幅回路Ａ１１と、該差動増幅回路の正相、逆相の入
力信号のそれぞれのピーク値を検出する第１のピーク検
出回路Ａ１２及び第２のピーク検出回路Ａ１３と、該第
１、第２のピーク検出回路で検出したピーク値を基にし
て上記差動増幅回路Ａ１１の差動入力信号の直流電位オ
フセットに起因して生じる差動出力信号の直流電位オフ
セットを補償するオフセット補償回路Ａ１４とを備え
る。
た差動出力信号の直流電位オフセットを瞬時に補償で
き、応答性が良好なこと。 【解決手段】 正相、逆相の信号を入力して増幅する差
動増幅回路Ａ１１と、該差動増幅回路の正相、逆相の入
力信号のそれぞれのピーク値を検出する第１のピーク検
出回路Ａ１２及び第２のピーク検出回路Ａ１３と、該第
１、第２のピーク検出回路で検出したピーク値を基にし
て上記差動増幅回路Ａ１１の差動入力信号の直流電位オ
フセットに起因して生じる差動出力信号の直流電位オフ
セットを補償するオフセット補償回路Ａ１４とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、差動入力信号の直
流電位オフセットに起因して生じる差動出力信号の直流
電位オフセットを瞬時に減少させる増幅回路ユニット、
およびその増幅回路ユニットを複数段用いた増幅回路に
関するもので、本増幅回路ユニット、および増幅回路は
特にバースト光信号を受信する光受信回路に適用され
る。
流電位オフセットに起因して生じる差動出力信号の直流
電位オフセットを瞬時に減少させる増幅回路ユニット、
およびその増幅回路ユニットを複数段用いた増幅回路に
関するもので、本増幅回路ユニット、および増幅回路は
特にバースト光信号を受信する光受信回路に適用され
る。
【０００２】
【従来の技術】図１７は従来の増幅回路ユニットを示す
図である。Ｖｄｄは高電位電源端子、Ｖｓｓは低電位電
源端子、ＩＮｅは正相入力端子、ＩＮｏは逆相入力端
子、ＯＵＴｅは正相出力端子、ＯＵＴｏは逆相出力端子
である。本増幅回路ユニットＣ１は、特性の揃った第１
のトランジスタＴｃ１と第２のトランジスタＴｃ２のそ
れぞれのエミッタを共通の第１の定電流源Ｉｃ１に接続
し、それぞれのコレクタに第１の負荷抵抗Ｒｃ１、第２
の負荷抵抗Ｒｃ２を接続し、それぞれのベースを前記正
相入力端子ＩＮｅ、逆相入力端子ＩＮｏに接続し、第１
のトランジスタＴｃ１と第１の負荷抵抗Ｒｃ１の接続
点、第２のトランジスタＴｃ２と第２の負荷抵抗Ｒｃ２
の接続点より増幅された逆相、正相の信号を出力する差
動増幅回路Ｃ１１と、該差動増幅回路Ｃ１１の逆相、正
相の出力信号のそれぞれのピーク値を検出する第１のピ
ーク検出回路Ｃ１２と第２のピーク検出回路Ｃ１３と、
特性の揃った第３のトランジスタＴｃ３と第４のトラン
ジスタＴｃ４のそれぞれのエミッタを共通の第２の定電
流源Ｉｃ２に接続し、それぞれのベースを前記第１のピ
ーク検出回路Ｃ１２と第２のピーク検出回路Ｃ１３の出
力端子に接続し、それぞれのコレクタを前記差動増幅回
路Ｃ１１の第１のトランジスタＴｃ１と第１の負荷抵抗
Ｒｃ１の接続点、第２のトランジスタＴｃ２と第２の負
荷抵抗Ｒｃ２の接続点に接続したオフセット補償回路Ｃ
１４と、トランジスタＴｃ５と定電流源Ｉｃ３により構
成され、前記差動増幅回路Ｃ１１の正相出力を取り出す
出力バッファ回路Ｃ１５と、トランジスタＴｃ６と定電
流源Ｉｃ４により構成され、前記差動増幅回路Ｃ１１の
逆相出力を取り出す出力バッファ回路Ｃ１６とから構成
されている。
図である。Ｖｄｄは高電位電源端子、Ｖｓｓは低電位電
源端子、ＩＮｅは正相入力端子、ＩＮｏは逆相入力端
子、ＯＵＴｅは正相出力端子、ＯＵＴｏは逆相出力端子
である。本増幅回路ユニットＣ１は、特性の揃った第１
のトランジスタＴｃ１と第２のトランジスタＴｃ２のそ
れぞれのエミッタを共通の第１の定電流源Ｉｃ１に接続
し、それぞれのコレクタに第１の負荷抵抗Ｒｃ１、第２
の負荷抵抗Ｒｃ２を接続し、それぞれのベースを前記正
相入力端子ＩＮｅ、逆相入力端子ＩＮｏに接続し、第１
のトランジスタＴｃ１と第１の負荷抵抗Ｒｃ１の接続
点、第２のトランジスタＴｃ２と第２の負荷抵抗Ｒｃ２
の接続点より増幅された逆相、正相の信号を出力する差
動増幅回路Ｃ１１と、該差動増幅回路Ｃ１１の逆相、正
相の出力信号のそれぞれのピーク値を検出する第１のピ
ーク検出回路Ｃ１２と第２のピーク検出回路Ｃ１３と、
特性の揃った第３のトランジスタＴｃ３と第４のトラン
ジスタＴｃ４のそれぞれのエミッタを共通の第２の定電
流源Ｉｃ２に接続し、それぞれのベースを前記第１のピ
ーク検出回路Ｃ１２と第２のピーク検出回路Ｃ１３の出
力端子に接続し、それぞれのコレクタを前記差動増幅回
路Ｃ１１の第１のトランジスタＴｃ１と第１の負荷抵抗
Ｒｃ１の接続点、第２のトランジスタＴｃ２と第２の負
荷抵抗Ｒｃ２の接続点に接続したオフセット補償回路Ｃ
１４と、トランジスタＴｃ５と定電流源Ｉｃ３により構
成され、前記差動増幅回路Ｃ１１の正相出力を取り出す
出力バッファ回路Ｃ１５と、トランジスタＴｃ６と定電
流源Ｉｃ４により構成され、前記差動増幅回路Ｃ１１の
逆相出力を取り出す出力バッファ回路Ｃ１６とから構成
されている。
【０００３】オフセット補償回路Ｃ１４を構成するトラ
ンジスタＴｃ３のベースには差動増幅回路Ｃ１１の正相
出力信号Ｖｃ１のピーク値が入力され、トランジスタＴ
ｃ４のベースには差動増幅回路Ｃ１１の逆相出力信号Ｖ
ｃ２のピーク値が入力されるため、トランジスタＴｃ
３、Ｔｃ４のコレクタ電流はＶｃ１のピーク値とＶｃ２
のピーク値に応じて変化する。
ンジスタＴｃ３のベースには差動増幅回路Ｃ１１の正相
出力信号Ｖｃ１のピーク値が入力され、トランジスタＴ
ｃ４のベースには差動増幅回路Ｃ１１の逆相出力信号Ｖ
ｃ２のピーク値が入力されるため、トランジスタＴｃ
３、Ｔｃ４のコレクタ電流はＶｃ１のピーク値とＶｃ２
のピーク値に応じて変化する。
【０００４】いま、差動増幅回路Ｃ１１において、トラ
ンジスタＴｃ１のコレクタの直流電位がトランジスタＴ
ｃ２のコレクタの直流電位より高い状態を想定する。こ
のとき、ピーク検出回路Ｃ１２の出力電位はピーク検出
回路Ｃ１３の出力電位よりも高くなる。よって、オフセ
ット補償回路Ｃ１４のトランジスタＴｃ３のコレクタ電
流が、トランジスタＴｃ４のコレクタ電流よりも多くな
るため、差動増幅回路Ｃ１１のトランジスタＴｃ２のコ
レクタの直流電位とトランジスタＴｃ１のコレクタの直
流電位のオフセットが補償されるようになる。
ンジスタＴｃ１のコレクタの直流電位がトランジスタＴ
ｃ２のコレクタの直流電位より高い状態を想定する。こ
のとき、ピーク検出回路Ｃ１２の出力電位はピーク検出
回路Ｃ１３の出力電位よりも高くなる。よって、オフセ
ット補償回路Ｃ１４のトランジスタＴｃ３のコレクタ電
流が、トランジスタＴｃ４のコレクタ電流よりも多くな
るため、差動増幅回路Ｃ１１のトランジスタＴｃ２のコ
レクタの直流電位とトランジスタＴｃ１のコレクタの直
流電位のオフセットが補償されるようになる。
【０００５】
【発明が解決しようとする課題】ところで、近年、バー
スト状のデータ信号を用いる光通信方式が検討されてお
り、光受信回路部として、データ入力開始時の高速応答
性が要求されている。
スト状のデータ信号を用いる光通信方式が検討されてお
り、光受信回路部として、データ入力開始時の高速応答
性が要求されている。
【０００６】しかしながら、上述した従来の増幅回路ユ
ニットを光受信回路に用いた場合、フィードバック型の
オフセット補償を行っていることから、データ入力開始
時の応答性が十分に得られないという問題があった。
ニットを光受信回路に用いた場合、フィードバック型の
オフセット補償を行っていることから、データ入力開始
時の応答性が十分に得られないという問題があった。
【０００７】本発明は、上記課題を解決すべく、差動入
力信号の直流電位オフセットに起因した差動出力信号の
直流電位オフセットを瞬時に補償することができ、か
つ、応答性が良好な増幅回路ユニット及び増幅回路を提
供することを目的としている。
力信号の直流電位オフセットに起因した差動出力信号の
直流電位オフセットを瞬時に補償することができ、か
つ、応答性が良好な増幅回路ユニット及び増幅回路を提
供することを目的としている。
【０００８】
【課題を解決するための手段】出力信号のオフセット補
償を行い、且つデータ入力開始時の高速応答性を達成す
るために、本発明に係る増幅回路ユニットは、正相、逆
相の信号が入力され増幅する差動増幅回路と、前記差動
増幅回路に入力される正相、逆相の入力信号のピーク値
をそれぞれ検出するピーク検出回路と、前記ピーク検出
回路で検出されたピーク値に基づき前記差動増幅回路の
差動出力に生じる直流電位のオフセットを補償するオフ
セット補償回路とを備えたものであり、このような回路
構成により、差動入力信号の直流電位オフセットに起因
した差動出力信号の直流電位オフセットを補償でき、且
つデータ入力開始時の高速応答特性が実現できることと
なる。
償を行い、且つデータ入力開始時の高速応答性を達成す
るために、本発明に係る増幅回路ユニットは、正相、逆
相の信号が入力され増幅する差動増幅回路と、前記差動
増幅回路に入力される正相、逆相の入力信号のピーク値
をそれぞれ検出するピーク検出回路と、前記ピーク検出
回路で検出されたピーク値に基づき前記差動増幅回路の
差動出力に生じる直流電位のオフセットを補償するオフ
セット補償回路とを備えたものであり、このような回路
構成により、差動入力信号の直流電位オフセットに起因
した差動出力信号の直流電位オフセットを補償でき、且
つデータ入力開始時の高速応答特性が実現できることと
なる。
【０００９】
【発明の実施の形態】本発明の請求項１に記載の増幅回
路ユニットは、正相、逆相の信号が入力され増幅する差
動増幅回路と、前記差動増幅回路に入力される正相、逆
相の入力信号のピーク値をそれぞれ検出するピーク検出
回路と、前記ピーク検出回路で検出されたピーク値に基
づき前記差動増幅回路の差動出力に生じる直流電位のオ
フセットを補償するオフセット補償回路とを備えてな
る。また、請求項２記載の増幅回路ユニットの如く、特
性の揃った第１のトランジスタと第２のトランジスタの
それぞれのエミッタ又はソースを共通にする第１の定電
流源に接続し、それぞれのコレクタ又はドレインに第１
の負荷、第２の負荷を直接、又はカスコード接続したト
ランジスタを介して接続した基本構造を有し、前記第１
のトランジスタ、第２のトランジスタのそれぞれのベー
ス又はゲートに正相、逆相信号を入力し、前記第１のト
ランジスタのコレクタ又はドレイン端子、前記第２のト
ランジスタのコレクタ又はドレイン端子より増幅された
正相、逆相信号を出力する差動増幅回路と、前記差動増
幅回路の正相、逆相の入力信号のそれぞれのピーク値を
検出する第１のピーク検出回路及び第２のピーク検出回
路と、特性の揃った第３のトランジスタと第４のトラン
ジスタのそれぞれのエミッタ又はソースを共通の第２の
定電流源に接続し、それぞれのベース又はゲートを前記
第１のピーク検出回路と第２のピーク検出回路の出力端
子に接続し、それぞれのコレクタ又はドレインを前記差
動増幅回路の第２のトランジスタのコレクタ又はドレイ
ン端子、前記第１のトランジスタのコレクタ又はドレイ
ン端子に接続したオフセット補償回路とを備えた構成と
することが出来る。このような構成により、差動入力信
号の直流電位オフセットに起因した差動出力信号の直流
電位オフセットを補償でき、且つデータ入力開始時の高
速応答特性を実現できるという作用を有する。
路ユニットは、正相、逆相の信号が入力され増幅する差
動増幅回路と、前記差動増幅回路に入力される正相、逆
相の入力信号のピーク値をそれぞれ検出するピーク検出
回路と、前記ピーク検出回路で検出されたピーク値に基
づき前記差動増幅回路の差動出力に生じる直流電位のオ
フセットを補償するオフセット補償回路とを備えてな
る。また、請求項２記載の増幅回路ユニットの如く、特
性の揃った第１のトランジスタと第２のトランジスタの
それぞれのエミッタ又はソースを共通にする第１の定電
流源に接続し、それぞれのコレクタ又はドレインに第１
の負荷、第２の負荷を直接、又はカスコード接続したト
ランジスタを介して接続した基本構造を有し、前記第１
のトランジスタ、第２のトランジスタのそれぞれのベー
ス又はゲートに正相、逆相信号を入力し、前記第１のト
ランジスタのコレクタ又はドレイン端子、前記第２のト
ランジスタのコレクタ又はドレイン端子より増幅された
正相、逆相信号を出力する差動増幅回路と、前記差動増
幅回路の正相、逆相の入力信号のそれぞれのピーク値を
検出する第１のピーク検出回路及び第２のピーク検出回
路と、特性の揃った第３のトランジスタと第４のトラン
ジスタのそれぞれのエミッタ又はソースを共通の第２の
定電流源に接続し、それぞれのベース又はゲートを前記
第１のピーク検出回路と第２のピーク検出回路の出力端
子に接続し、それぞれのコレクタ又はドレインを前記差
動増幅回路の第２のトランジスタのコレクタ又はドレイ
ン端子、前記第１のトランジスタのコレクタ又はドレイ
ン端子に接続したオフセット補償回路とを備えた構成と
することが出来る。このような構成により、差動入力信
号の直流電位オフセットに起因した差動出力信号の直流
電位オフセットを補償でき、且つデータ入力開始時の高
速応答特性を実現できるという作用を有する。
【００１０】請求項３に記載の発明は、請求項１又は２
に記載された増幅回路ユニットを複数段縦続接続してな
ることを特徴とする増幅回路であり、各段の増幅回路ユ
ニットにおける集積回路製造時の素子バラツキの発生に
起因する出力オフセット電圧を、次段の増幅回路ユニッ
トで補償することにより、最小受信感度を改善して広い
入力ダイナミックレンジを実現できるという作用を有
し、かつ請求項１、２記載の発明の増幅回路ユニットと
同様の作用を有する。
に記載された増幅回路ユニットを複数段縦続接続してな
ることを特徴とする増幅回路であり、各段の増幅回路ユ
ニットにおける集積回路製造時の素子バラツキの発生に
起因する出力オフセット電圧を、次段の増幅回路ユニッ
トで補償することにより、最小受信感度を改善して広い
入力ダイナミックレンジを実現できるという作用を有
し、かつ請求項１、２記載の発明の増幅回路ユニットと
同様の作用を有する。
【００１１】請求項４に記載の増幅回路ユニットは、正
相、逆相の信号が入力され増幅する差動増幅回路と、前
記差動増幅回路に入力される正相、逆相の入力信号のピ
ーク値をそれぞれ検出するピーク検出回路と、前記ピー
ク検出回路で検出されたピーク値に基づき前記差動増幅
回路の差動出力に生じる直流電位のオフセットを補償す
るオフセット補償回路と、前記ピーク検出回路は、リセ
ット信号端子を有し、リセット信号の印加に基づき、前
記正相、及び逆相側それぞれで入力電位と出力電位とを
略同電位にリセット可能に構成したことを特徴とする。
また、請求項５記載のように、特性の揃った前記第１の
トランジスタと前記第２のトランジスタのそれぞれのエ
ミッタ又はソースを共通の第１の定電流源に接続し、そ
れぞれのコレクタ又はドレインに第１の負荷、第２の負
荷を直接、又はカスコード接続したトランジスタを介し
て接続した基本構造を有し、前記第１のトランジスタ、
第２のトランジスタのそれぞれのベース又はゲートに正
相、逆相信号を入力し、第１のトランジスタのコレクタ
又はドレイン端子、第２のトランジスタのコレクタ又は
ドレイン端子より増幅された正相、逆相信号を出力する
差動増幅回路と、前記差動増幅回路の正相、逆相の入力
信号のそれぞれのピーク値を検出する第１のピーク検出
回路と第２のピーク検出回路と、特性の揃った第３のト
ランジスタと第４のトランジスタのそれぞれのエミッタ
又はソースを共通の第２の定電流源に接続し、それぞれ
のベース又はゲートを前記第１のピーク検出回路と第２
のピーク検出回路の出力端子に接続し、それぞれのコレ
クタ又はドレインを前記差動増幅回路の第２のトランジ
スタのコレクタ又はドレイン端子、第１のトランジスタ
のコレクタ又はドレイン端子に接続したオフセット補償
回路とを備え、前記第１、第２のピーク検出回路は、そ
の外部にリセット信号端子を有し、このリセット端子に
印加される信号によって、第１のピーク検出回路の入力
電位と出力電位、第２のピーク検出回路の入力電位と出
力電位とが略同電位となるように構成してもよい。上記
構成によれば、請求項１記載の発明の増幅回路ユニット
と同様の作用を有し、かつレベルの大きいバースト信号
の直後にレベルの小さいバースト信号が入力される場合
においてもデータ入力開始時の高速応答が可能であると
いう作用を有する。
相、逆相の信号が入力され増幅する差動増幅回路と、前
記差動増幅回路に入力される正相、逆相の入力信号のピ
ーク値をそれぞれ検出するピーク検出回路と、前記ピー
ク検出回路で検出されたピーク値に基づき前記差動増幅
回路の差動出力に生じる直流電位のオフセットを補償す
るオフセット補償回路と、前記ピーク検出回路は、リセ
ット信号端子を有し、リセット信号の印加に基づき、前
記正相、及び逆相側それぞれで入力電位と出力電位とを
略同電位にリセット可能に構成したことを特徴とする。
また、請求項５記載のように、特性の揃った前記第１の
トランジスタと前記第２のトランジスタのそれぞれのエ
ミッタ又はソースを共通の第１の定電流源に接続し、そ
れぞれのコレクタ又はドレインに第１の負荷、第２の負
荷を直接、又はカスコード接続したトランジスタを介し
て接続した基本構造を有し、前記第１のトランジスタ、
第２のトランジスタのそれぞれのベース又はゲートに正
相、逆相信号を入力し、第１のトランジスタのコレクタ
又はドレイン端子、第２のトランジスタのコレクタ又は
ドレイン端子より増幅された正相、逆相信号を出力する
差動増幅回路と、前記差動増幅回路の正相、逆相の入力
信号のそれぞれのピーク値を検出する第１のピーク検出
回路と第２のピーク検出回路と、特性の揃った第３のト
ランジスタと第４のトランジスタのそれぞれのエミッタ
又はソースを共通の第２の定電流源に接続し、それぞれ
のベース又はゲートを前記第１のピーク検出回路と第２
のピーク検出回路の出力端子に接続し、それぞれのコレ
クタ又はドレインを前記差動増幅回路の第２のトランジ
スタのコレクタ又はドレイン端子、第１のトランジスタ
のコレクタ又はドレイン端子に接続したオフセット補償
回路とを備え、前記第１、第２のピーク検出回路は、そ
の外部にリセット信号端子を有し、このリセット端子に
印加される信号によって、第１のピーク検出回路の入力
電位と出力電位、第２のピーク検出回路の入力電位と出
力電位とが略同電位となるように構成してもよい。上記
構成によれば、請求項１記載の発明の増幅回路ユニット
と同様の作用を有し、かつレベルの大きいバースト信号
の直後にレベルの小さいバースト信号が入力される場合
においてもデータ入力開始時の高速応答が可能であると
いう作用を有する。
【００１２】請求項６に記載の発明は、請求項４、また
は５に記載された増幅回路ユニットを複数段縦続接続
し、各増幅回路ユニットのリセット信号端子間に遅延回
路を設け、１段目の増幅回路ユニットのリセット信号端
子を全増幅回路ユニットのリセット信号端子としたこと
を特徴とする増幅回路であり、請求項４，５記載の発明
の増幅回路ユニットが有する高速応答の作用に加え、請
求項３記載の発明の増幅回路ユニットが有する入力ダイ
ナミックレンジ確保の作用を有する。
は５に記載された増幅回路ユニットを複数段縦続接続
し、各増幅回路ユニットのリセット信号端子間に遅延回
路を設け、１段目の増幅回路ユニットのリセット信号端
子を全増幅回路ユニットのリセット信号端子としたこと
を特徴とする増幅回路であり、請求項４，５記載の発明
の増幅回路ユニットが有する高速応答の作用に加え、請
求項３記載の発明の増幅回路ユニットが有する入力ダイ
ナミックレンジ確保の作用を有する。
【００１３】請求項７に記載の発明は、請求項１、２、
４、５のいずれかに記載の増幅回路ユニットの出力側
に、ヒステリシス特性を有する比較器を接続したことを
特徴とする増幅回路ユニットであり、同符号連続期間や
無信号入力期間において出力が不確定とならないという
作用を有し、かつ請求項１、２、４、５に記載の増幅回
路ユニットと同様の作用を有する。
４、５のいずれかに記載の増幅回路ユニットの出力側
に、ヒステリシス特性を有する比較器を接続したことを
特徴とする増幅回路ユニットであり、同符号連続期間や
無信号入力期間において出力が不確定とならないという
作用を有し、かつ請求項１、２、４、５に記載の増幅回
路ユニットと同様の作用を有する。
【００１４】請求項８に記載の発明は、請求項３又は６
のいずれかに記載の増幅回路の出力側に、ヒステリシス
特性を有する比較器を接続したことを特徴とする増幅回
路であり、同符号連続期間や無信号入力期間において出
力が不確定とならないという作用を有し、かつ請求項３
又は６に記載の増幅回路と同様の作用を有する。
のいずれかに記載の増幅回路の出力側に、ヒステリシス
特性を有する比較器を接続したことを特徴とする増幅回
路であり、同符号連続期間や無信号入力期間において出
力が不確定とならないという作用を有し、かつ請求項３
又は６に記載の増幅回路と同様の作用を有する。
【００１５】以下、本発明に係る増幅回路ユニットおよ
びその増幅回路ユニットを用いた増幅回路の好適な実施
形態を図面に基づいて説明する。
びその増幅回路ユニットを用いた増幅回路の好適な実施
形態を図面に基づいて説明する。
【００１６】なお、以下の各実施の形態ではバイポーラ
トランジスタを用いた構成を例に説明するが、これに限
らず電界効果トランジスタを用いても構成でき、同様の
作用効果を得ることが出来る。
トランジスタを用いた構成を例に説明するが、これに限
らず電界効果トランジスタを用いても構成でき、同様の
作用効果を得ることが出来る。
【００１７】（第１実施形態）図１は本発明の第１実施
形態における基本増幅回路（増幅回路ユニット）Ａ１の
一構成例を示す回路図である。増幅回路ユニットＡ１
は、差動増幅回路Ａ１１、第１，第２のピーク検出回路
Ａ１２，Ａ１３、オフセット補償回路Ａ１４、出力バッ
ファ回路Ａ１５により大略構成されている。また、Ｖｄ
ｄは高電位電源端子、Ｖｓｓは低電位電源端子、ＩＮｅ
は正相入力端子、ＩＮｏは逆相入力端子、ＯＵＴｅは正
相出力端子、ＯＵＴｏは逆相出力端子である。
形態における基本増幅回路（増幅回路ユニット）Ａ１の
一構成例を示す回路図である。増幅回路ユニットＡ１
は、差動増幅回路Ａ１１、第１，第２のピーク検出回路
Ａ１２，Ａ１３、オフセット補償回路Ａ１４、出力バッ
ファ回路Ａ１５により大略構成されている。また、Ｖｄ
ｄは高電位電源端子、Ｖｓｓは低電位電源端子、ＩＮｅ
は正相入力端子、ＩＮｏは逆相入力端子、ＯＵＴｅは正
相出力端子、ＯＵＴｏは逆相出力端子である。
【００１８】差動増幅回路Ａ１１は、特性の揃った第１
のトランジスタＴａ１と第２のトランジスタＴａ２を有
する。それぞれのエミッタは、共通の第１の定電流源Ｉ
ａ１を介して低電位電源端子Ｖｓｓに接続される。それ
ぞれのコレクタは、第１の負荷抵抗Ｒａ１、第２の負荷
抵抗Ｒａ２を介して高電位電源端子Ｖｄｄに接続され
る。また、それぞれのベースは、前記正相入力端子ＩＮ
ｅ、逆相入力端子ＩＮｏに接続される。この差動増幅回
路Ａ１１は、第１のトランジスタＴａ１と第１の負荷抵
抗Ｒａ１の接続点、第２のトランジスタＴａ２と第２の
負荷抵抗Ｒａ２の接続点から増幅された逆相、正相の信
号をそれぞれ出力する。第１，第２の負荷抵抗はＲａ１
＝Ｒａ２である。
のトランジスタＴａ１と第２のトランジスタＴａ２を有
する。それぞれのエミッタは、共通の第１の定電流源Ｉ
ａ１を介して低電位電源端子Ｖｓｓに接続される。それ
ぞれのコレクタは、第１の負荷抵抗Ｒａ１、第２の負荷
抵抗Ｒａ２を介して高電位電源端子Ｖｄｄに接続され
る。また、それぞれのベースは、前記正相入力端子ＩＮ
ｅ、逆相入力端子ＩＮｏに接続される。この差動増幅回
路Ａ１１は、第１のトランジスタＴａ１と第１の負荷抵
抗Ｒａ１の接続点、第２のトランジスタＴａ２と第２の
負荷抵抗Ｒａ２の接続点から増幅された逆相、正相の信
号をそれぞれ出力する。第１，第２の負荷抵抗はＲａ１
＝Ｒａ２である。
【００１９】第１のピーク検出回路Ａ１２は、入力端子
が前記正相入力端子ＩＮｅに接続され、第２のピーク検
出回路Ａ１３は、入力端子が前記逆相入力端子ＩＮｏに
接続される。
が前記正相入力端子ＩＮｅに接続され、第２のピーク検
出回路Ａ１３は、入力端子が前記逆相入力端子ＩＮｏに
接続される。
【００２０】オフセット補償回路Ａ１４は、特性の揃っ
た第３のトランジスタＴａ３と第４のトランジスタＴａ
４を有する。それぞれのエミッタは、共通の第２の定電
流源Ｉａ２を介して低電位電源端子Ｖｓｓに接続され
る。それぞれのベースは、第１のピーク検出回路Ａ１２
と第２のピーク検出回路Ａ１３の出力端子に接続され
る。それぞれのコレクタは、差動増幅回路Ａ１１の第２
のトランジスタＴａ２と第２の負荷抵抗Ｒａ２の接続
点、第１のトランジスタＴａ１と第１の負荷抵抗Ｒａ１
の接続点に接続される。
た第３のトランジスタＴａ３と第４のトランジスタＴａ
４を有する。それぞれのエミッタは、共通の第２の定電
流源Ｉａ２を介して低電位電源端子Ｖｓｓに接続され
る。それぞれのベースは、第１のピーク検出回路Ａ１２
と第２のピーク検出回路Ａ１３の出力端子に接続され
る。それぞれのコレクタは、差動増幅回路Ａ１１の第２
のトランジスタＴａ２と第２の負荷抵抗Ｒａ２の接続
点、第１のトランジスタＴａ１と第１の負荷抵抗Ｒａ１
の接続点に接続される。
【００２１】出力バッファ回路Ａ１５は、トランジスタ
Ｔａ５のベースが差動増幅回路Ａ１１の第２のトランジ
スタＴａ２と第２の負荷抵抗Ｒａ２の接続点に接続され
る。コレクタは、高電位電源端子Ｖｄｄに接続され、エ
ミッタは第３の定電流源Ｉａ３を介して低電位電源端子
Ｖｓｓ、及び正相出力端子ＯＵＴｅに接続されている。
Ｔａ５のベースが差動増幅回路Ａ１１の第２のトランジ
スタＴａ２と第２の負荷抵抗Ｒａ２の接続点に接続され
る。コレクタは、高電位電源端子Ｖｄｄに接続され、エ
ミッタは第３の定電流源Ｉａ３を介して低電位電源端子
Ｖｓｓ、及び正相出力端子ＯＵＴｅに接続されている。
【００２２】出力バッファ回路Ａ１６は、トランジスタ
Ｔａ６のベースが差動増幅回路Ａ１１の第１のトランジ
スタＴａ１と第１の負荷抵抗Ｒａ１の接続点に接続され
る。コレクタは、高電位電源端子Ｖｄｄに接続し、エミ
ッタは第４の定電流源Ｉａ４を介して低電位電源端子Ｖ
ｓｓ、及び逆相出力端子ＯＵＴｏに接続される。
Ｔａ６のベースが差動増幅回路Ａ１１の第１のトランジ
スタＴａ１と第１の負荷抵抗Ｒａ１の接続点に接続され
る。コレクタは、高電位電源端子Ｖｄｄに接続し、エミ
ッタは第４の定電流源Ｉａ４を介して低電位電源端子Ｖ
ｓｓ、及び逆相出力端子ＯＵＴｏに接続される。
【００２３】図１に示した差動増幅回路Ａ１１におい
て、負荷抵抗Ｒａ１には定電流源Ｉａ１の半分の電流に
正相入力端子ＩＮｅに入力した電圧信号ａ１と逆相入力
端子ＩＮｏに入力した電圧信号ｂ１の差に比例した電流
ｉαが加算された電流が流れる。また、負荷抵抗Ｒａ２
には定電流源Ｉａ１の半分の電流に正相入力端子ＩＮｅ
に入力した電圧信号ａ１と逆相入力端子ＩＮｏに入力し
た電圧信号ｂ１の差に比例した電流ｉαが減算された電
流が流れる。
て、負荷抵抗Ｒａ１には定電流源Ｉａ１の半分の電流に
正相入力端子ＩＮｅに入力した電圧信号ａ１と逆相入力
端子ＩＮｏに入力した電圧信号ｂ１の差に比例した電流
ｉαが加算された電流が流れる。また、負荷抵抗Ｒａ２
には定電流源Ｉａ１の半分の電流に正相入力端子ＩＮｅ
に入力した電圧信号ａ１と逆相入力端子ＩＮｏに入力し
た電圧信号ｂ１の差に比例した電流ｉαが減算された電
流が流れる。
【００２４】よって、オフセット補償回路Ａ１４を接続
しない場合、図２（ａ）に示すような直流電位オフセッ
トを有する差動入力信号ａ１、ｂ１が正相入力端子ＩＮ
ｅと逆相入力端子ＩＮｏに入力された場合、差動増幅回
路Ａ１１の出力電圧信号ｅ１、ｆ１は図２（ｂ）に示す
ように直流電位オフセットを生じる。
しない場合、図２（ａ）に示すような直流電位オフセッ
トを有する差動入力信号ａ１、ｂ１が正相入力端子ＩＮ
ｅと逆相入力端子ＩＮｏに入力された場合、差動増幅回
路Ａ１１の出力電圧信号ｅ１、ｆ１は図２（ｂ）に示す
ように直流電位オフセットを生じる。
【００２５】図１に示したオフセット補償回路Ａ１４
は、負荷抵抗Ｒａ２に定電流源Ｉａ２の半分の電流にピ
ーク検出回路Ａ１２によって検出された電圧信号ａ１の
ピーク値ｃ１とピーク検出回路Ａ１３によって検出され
た電圧信号ｂ１のピーク値ｄ１の差に比例した電流ｉβ
を加算した電流を流し、負荷抵抗Ｒａ１に定電流源Ｉａ
２の半分の電流にピーク検出回路Ａ１２によって検出さ
れた電圧信号ａ１のピーク値ｃ１とピーク検出回路Ａ１
３によって検出された電圧信号ｂ１のピーク値ｄ１の差
に比例した電流ｉβが減算した電流を流す。これによ
り、前記差動増幅回路Ａ１１の出力信号ｅ１、ｆ１の直
流電位オフセットを補償することが可能となる。
は、負荷抵抗Ｒａ２に定電流源Ｉａ２の半分の電流にピ
ーク検出回路Ａ１２によって検出された電圧信号ａ１の
ピーク値ｃ１とピーク検出回路Ａ１３によって検出され
た電圧信号ｂ１のピーク値ｄ１の差に比例した電流ｉβ
を加算した電流を流し、負荷抵抗Ｒａ１に定電流源Ｉａ
２の半分の電流にピーク検出回路Ａ１２によって検出さ
れた電圧信号ａ１のピーク値ｃ１とピーク検出回路Ａ１
３によって検出された電圧信号ｂ１のピーク値ｄ１の差
に比例した電流ｉβが減算した電流を流す。これによ
り、前記差動増幅回路Ａ１１の出力信号ｅ１、ｆ１の直
流電位オフセットを補償することが可能となる。
【００２６】図３は、オフセット補償回路Ａ１４が接続
された構成における各部の電圧信号波形である。図３
（ａ）には直流電位オフセットを有する差動入力信号ａ
１、ｂ１と各々のピーク値を検出した電圧信号ｃ１、ｄ
１が示されている。図３（ｂ）にはオフセット補償回路
により直流電位オフセットの補償された出力信号ｅ１、
ｆ１が示されている。このように、第１実施形態によれ
ば、差動入力信号の直流電位オフセットに起因した差動
出力信号の直流電位オフセットを補償でき、且つフィー
ドフォワード型の回路構成であることから、データ入力
開始時の高速応答特性が実現できる効果を有する。図４
は、第１実施形態における図１記載の回路構成をブロッ
ク図化したものである。
された構成における各部の電圧信号波形である。図３
（ａ）には直流電位オフセットを有する差動入力信号ａ
１、ｂ１と各々のピーク値を検出した電圧信号ｃ１、ｄ
１が示されている。図３（ｂ）にはオフセット補償回路
により直流電位オフセットの補償された出力信号ｅ１、
ｆ１が示されている。このように、第１実施形態によれ
ば、差動入力信号の直流電位オフセットに起因した差動
出力信号の直流電位オフセットを補償でき、且つフィー
ドフォワード型の回路構成であることから、データ入力
開始時の高速応答特性が実現できる効果を有する。図４
は、第１実施形態における図１記載の回路構成をブロッ
ク図化したものである。
【００２７】（第２実施形態）第１実施形態で説明した
増幅回路ユニットＡ１は、差動入力信号の直流電位オフ
セットに起因した差動出力信号の直流電位オフセットを
補償することが可能であるが、フィードフォワード型の
構成としているため、集積回路製造時の素子バラツキに
起因する差動出力信号の直流電位オフセットまでは補償
することができない。
増幅回路ユニットＡ１は、差動入力信号の直流電位オフ
セットに起因した差動出力信号の直流電位オフセットを
補償することが可能であるが、フィードフォワード型の
構成としているため、集積回路製造時の素子バラツキに
起因する差動出力信号の直流電位オフセットまでは補償
することができない。
【００２８】図５は上記課題を解決するための第２実施
形態における増幅回路の回路図である。図５における増
幅回路は、本発明の第１実施形態（図１）の増幅回路ユ
ニットＡ１と同様の構成の増幅回路ユニットＡ１〜Ａｎ
をｎ段縦続接続した構成である。
形態における増幅回路の回路図である。図５における増
幅回路は、本発明の第１実施形態（図１）の増幅回路ユ
ニットＡ１と同様の構成の増幅回路ユニットＡ１〜Ａｎ
をｎ段縦続接続した構成である。
【００２９】本発明の第２実施形態では、第１実施形態
と同様の効果に加えて、前段の増幅回路ユニットの集積
回路製造時の素子バラツキに起因する差動出力信号の直
流電位オフセットを縦続接続された次段の回路で補償す
ることができるようになり、最小受信感度を改善して広
い入力ダイナミックレンジを実現できるという効果を有
する。また、縦続接続したことにより、一段当たりの所
要利得を減らす事が可能になり、更に、各段の基本増幅
回路の要求精度を大幅に緩和することが可能となる。
と同様の効果に加えて、前段の増幅回路ユニットの集積
回路製造時の素子バラツキに起因する差動出力信号の直
流電位オフセットを縦続接続された次段の回路で補償す
ることができるようになり、最小受信感度を改善して広
い入力ダイナミックレンジを実現できるという効果を有
する。また、縦続接続したことにより、一段当たりの所
要利得を減らす事が可能になり、更に、各段の基本増幅
回路の要求精度を大幅に緩和することが可能となる。
【００３０】（第３実施形態）図６は第２実施形態（図
１）の増幅回路ユニットＡ１を用いた光受信回路の一構
成例を示す回路図である。受光素子ＰＤ（フォトダイオ
ード）は光信号ｈνを電流信号Ｉｉｎに変換し、この電
流信号Ｉｉｎを差動出力型前置増幅回路１へ出力する。
１）の増幅回路ユニットＡ１を用いた光受信回路の一構
成例を示す回路図である。受光素子ＰＤ（フォトダイオ
ード）は光信号ｈνを電流信号Ｉｉｎに変換し、この電
流信号Ｉｉｎを差動出力型前置増幅回路１へ出力する。
【００３１】差動出力型前置増幅回路１は、電流信号Ｉ
ｉｎを正相、逆相の電圧信号に変換し増幅する。差動出
力型前置増幅回路１の出力端は増幅回路ユニットＡ１の
入力端子ＩＮｅ、ＩＮｏに接続され、増幅回路ユニット
Ａ１の出力端子ＯＵＴｅ、ＯＵＴｏは比較器２の入力端
に接続される。比較器２は増幅回路ユニットＡ１により
増幅され出力された直流電位が等しく互いに逆相の関係
にある電圧信号の電圧値を比較し、論理の識別が可能な
パルス信号データ列を出力する。
ｉｎを正相、逆相の電圧信号に変換し増幅する。差動出
力型前置増幅回路１の出力端は増幅回路ユニットＡ１の
入力端子ＩＮｅ、ＩＮｏに接続され、増幅回路ユニット
Ａ１の出力端子ＯＵＴｅ、ＯＵＴｏは比較器２の入力端
に接続される。比較器２は増幅回路ユニットＡ１により
増幅され出力された直流電位が等しく互いに逆相の関係
にある電圧信号の電圧値を比較し、論理の識別が可能な
パルス信号データ列を出力する。
【００３２】図７は、図６に示した光受信回路におけ
る、増幅回路ユニットＡ１の各部の信号波形と比較器２
の出力信号波形ｇを示す図である。差動増幅回路Ａ１１
は信号波形ａ１、ｂ１を入力として出力信号ｅ１、ｆ１
を出力する。入力信号波形ａ１、ｂ１のピーク値Ｖａ１
ｐ、Ｖｂ１ｐがピーク検出回路Ａ１２、Ａ１３よって検
出・保持され、オフセット補償回路Ａ１４へ出力され
る。ピーク検出回路Ａ１２、Ａ１３の出力波形がｃ１、
ｄ１である。
る、増幅回路ユニットＡ１の各部の信号波形と比較器２
の出力信号波形ｇを示す図である。差動増幅回路Ａ１１
は信号波形ａ１、ｂ１を入力として出力信号ｅ１、ｆ１
を出力する。入力信号波形ａ１、ｂ１のピーク値Ｖａ１
ｐ、Ｖｂ１ｐがピーク検出回路Ａ１２、Ａ１３よって検
出・保持され、オフセット補償回路Ａ１４へ出力され
る。ピーク検出回路Ａ１２、Ａ１３の出力波形がｃ１、
ｄ１である。
【００３３】オフセット補償回路Ａ１４は、ピーク検出
回路Ａ１２、Ａ１３の出力ｃ１、ｄ１の差を基に、差動
入力信号ａ１、ｂ１の直流電位オフセットに起因して生
じる差動出力信号ｅ１、ｆ１の直流電位オフセットを補
償するように働き、差動出力信号ｅ１、ｆ１の直流電位
をほぼ同電位とする。差動出力信号ｅ１、ｆ１は、さら
にバッファリングされた後、比較器２によって電圧値を
比較され、論理の識別が可能なパルス信号データ列波形
ｇとなる。信号波形ｇに示したＶＨは、２値レベル論理
「０／１」の「１」に相当し、ＶＬは、論理「０」に相
当する。
回路Ａ１２、Ａ１３の出力ｃ１、ｄ１の差を基に、差動
入力信号ａ１、ｂ１の直流電位オフセットに起因して生
じる差動出力信号ｅ１、ｆ１の直流電位オフセットを補
償するように働き、差動出力信号ｅ１、ｆ１の直流電位
をほぼ同電位とする。差動出力信号ｅ１、ｆ１は、さら
にバッファリングされた後、比較器２によって電圧値を
比較され、論理の識別が可能なパルス信号データ列波形
ｇとなる。信号波形ｇに示したＶＨは、２値レベル論理
「０／１」の「１」に相当し、ＶＬは、論理「０」に相
当する。
【００３４】図８は図６の光受信回路において、レベル
の大きいバースト信号の後に短い間隔を空けてレベルの
小さいバースト信号が入力された場合の各部の信号波形
を示した波形図である。ピーク検出回路Ａ１２がレベル
の大きいバースト信号のピーク値を保持しているため、
その直後に来るレベルの小さいバースト信号を再生でき
ず、データが消失してしまうという問題が発生すること
を示している。
の大きいバースト信号の後に短い間隔を空けてレベルの
小さいバースト信号が入力された場合の各部の信号波形
を示した波形図である。ピーク検出回路Ａ１２がレベル
の大きいバースト信号のピーク値を保持しているため、
その直後に来るレベルの小さいバースト信号を再生でき
ず、データが消失してしまうという問題が発生すること
を示している。
【００３５】図９は前記課題を解決するための本発明の
第３実施形態における増幅回路ユニットＢ１の回路図で
ある。増幅回路ユニットＢ１は、前記増幅回路ユニット
Ａ１のピーク検出回路Ａ１２とＡ１３の外部に共通のリ
セット信号端子Ｖｒｅｓｅｔを有しする。なお、図中に
おいては、増幅回路ユニットＢ１の各構成部は、Ｂで記
載した（ピーク検出回路Ｂ１２，Ｂ１３等）。そして、
このリセット端子Ｖｒｅｓｅｔに印加される信号によっ
て、ピーク検出回路Ｂ１２の入力信号と出力信号とがほ
ぼ同電位になり、ピーク検出回路Ｂ１３の入力信号と出
力信号もほぼ同電位にできる。
第３実施形態における増幅回路ユニットＢ１の回路図で
ある。増幅回路ユニットＢ１は、前記増幅回路ユニット
Ａ１のピーク検出回路Ａ１２とＡ１３の外部に共通のリ
セット信号端子Ｖｒｅｓｅｔを有しする。なお、図中に
おいては、増幅回路ユニットＢ１の各構成部は、Ｂで記
載した（ピーク検出回路Ｂ１２，Ｂ１３等）。そして、
このリセット端子Ｖｒｅｓｅｔに印加される信号によっ
て、ピーク検出回路Ｂ１２の入力信号と出力信号とがほ
ぼ同電位になり、ピーク検出回路Ｂ１３の入力信号と出
力信号もほぼ同電位にできる。
【００３６】図１０は図９に示した本発明の第３実施形
態における増幅回路ユニットＢ１を用いた光受信回路の
一構成例を示す回路図である。図１１は、図１０に示し
た光受信回路において、レベルの大きいバースト信号の
後に短い間隔を空けてレベルの小さいバースト信号が入
力された場合の増幅回路ユニットＢ１の各部の信号波形
と比較器２の出力信号波形ｏを示す図である。
態における増幅回路ユニットＢ１を用いた光受信回路の
一構成例を示す回路図である。図１１は、図１０に示し
た光受信回路において、レベルの大きいバースト信号の
後に短い間隔を空けてレベルの小さいバースト信号が入
力された場合の増幅回路ユニットＢ１の各部の信号波形
と比較器２の出力信号波形ｏを示す図である。
【００３７】差動増幅回路Ｂ１１は、信号波形ｈ１、ｉ
１を入力として出力信号ｌ１、ｐ１を出力する。入力信
号波形ｈ１、ｉ１のピーク値がピーク検出回路Ｂ１２、
Ｂ１３よって検出・保持され、オフセット補償回路Ｂ１
４へ出力される。ピーク検出回路Ｂ１２、Ｂ１３の出力
波形はｊ１、ｋ１である。ピーク検出回路Ｂ１３におい
て、まず、レベルの大きい前バースト信号のピーク値Ｖ
ｉ１ｐ１が検出・保持されるが、バースト信号間の無信
号入力期間において、リセット端子Ｖｒｅｓｅｔにリセ
ット信号ｒ１を入力しピーク検出回路Ｂ１３の入力信号
電圧と出力信号電圧を等しくすることで、レベルの小さ
い次バースト信号のピーク値Ｖｉ１ｐ２が正確に検出・
保持することが可能となる。
１を入力として出力信号ｌ１、ｐ１を出力する。入力信
号波形ｈ１、ｉ１のピーク値がピーク検出回路Ｂ１２、
Ｂ１３よって検出・保持され、オフセット補償回路Ｂ１
４へ出力される。ピーク検出回路Ｂ１２、Ｂ１３の出力
波形はｊ１、ｋ１である。ピーク検出回路Ｂ１３におい
て、まず、レベルの大きい前バースト信号のピーク値Ｖ
ｉ１ｐ１が検出・保持されるが、バースト信号間の無信
号入力期間において、リセット端子Ｖｒｅｓｅｔにリセ
ット信号ｒ１を入力しピーク検出回路Ｂ１３の入力信号
電圧と出力信号電圧を等しくすることで、レベルの小さ
い次バースト信号のピーク値Ｖｉ１ｐ２が正確に検出・
保持することが可能となる。
【００３８】図１１上では入力信号波形ｈ１のピーク値
は前バーストと次バーストでは変化していないが、電源
電圧変動や光送出部におけるバイアス光が変動すること
も考えられるため、ピーク検出回路Ｂ１２は、ピーク検
出回路Ｂ１３と同様に、入力信号電圧と出力信号電圧を
等しくする必要がある。オフセット補償回路Ｂ１４はこ
のｊ１、ｋ１の差を基に、差動入力信号ｈ１、ｉ１の直
流電位オフセットに起因して生じる差動出力信号ｌ１、
ｐ１の直流電位オフセットを補償するように働き、差動
出力信号ｌ１、ｐ１の直流電位をほぼ同電位とする。差
動出力信号ｌ１、ｐ１は、さらにバッファリングされた
後、比較器２によって電圧値を比較され、論理の識別が
可能なパルス信号データ列波形ｏとなる。
は前バーストと次バーストでは変化していないが、電源
電圧変動や光送出部におけるバイアス光が変動すること
も考えられるため、ピーク検出回路Ｂ１２は、ピーク検
出回路Ｂ１３と同様に、入力信号電圧と出力信号電圧を
等しくする必要がある。オフセット補償回路Ｂ１４はこ
のｊ１、ｋ１の差を基に、差動入力信号ｈ１、ｉ１の直
流電位オフセットに起因して生じる差動出力信号ｌ１、
ｐ１の直流電位オフセットを補償するように働き、差動
出力信号ｌ１、ｐ１の直流電位をほぼ同電位とする。差
動出力信号ｌ１、ｐ１は、さらにバッファリングされた
後、比較器２によって電圧値を比較され、論理の識別が
可能なパルス信号データ列波形ｏとなる。
【００３９】各バースト期間において作動出力信号ｌ１
とｐ１の直流レベルは等しく、レベルの大きいバースト
信号の後に短い間隔を空けて入力されるレベルの小さい
バースト信号を再生することが可能となっている。この
第３実施形態が第１実施形態同様の効果を有しているこ
とはいうまでもない。
とｐ１の直流レベルは等しく、レベルの大きいバースト
信号の後に短い間隔を空けて入力されるレベルの小さい
バースト信号を再生することが可能となっている。この
第３実施形態が第１実施形態同様の効果を有しているこ
とはいうまでもない。
【００４０】（第４実施形態）図１２は本発明の第４実
施形態における増幅回路の回路図である。図１２におけ
る増幅回路は図９記載の本発明の第３実施形態の増幅回
路ユニットＢ１と同様の構成の増幅回路ユニットＢ１〜
Ｂｎがｎ段縦続接続された構成である。
施形態における増幅回路の回路図である。図１２におけ
る増幅回路は図９記載の本発明の第３実施形態の増幅回
路ユニットＢ１と同様の構成の増幅回路ユニットＢ１〜
Ｂｎがｎ段縦続接続された構成である。
【００４１】各増幅回路ユニットのリセット信号端子間
には、遅延回路Ｄ１〜Ｄｎ−１が付加され、１段目の増
幅回路ユニットＢ１のリセット信号端子を全体のリセッ
ト信号端子Ｖｒｅｓｅｔとしている。ここで、全段を同
時にリセットすると、各段の回路の出力が同時に変化す
るため、２段目以降の回路では前段出力の応答特性の影
響を受け、正しくリセットが行われない可能性がある。
には、遅延回路Ｄ１〜Ｄｎ−１が付加され、１段目の増
幅回路ユニットＢ１のリセット信号端子を全体のリセッ
ト信号端子Ｖｒｅｓｅｔとしている。ここで、全段を同
時にリセットすると、各段の回路の出力が同時に変化す
るため、２段目以降の回路では前段出力の応答特性の影
響を受け、正しくリセットが行われない可能性がある。
【００４２】そのため、遅延回路Ｄ１〜Ｄｎ−１を挿入
することにより、初段から順次リセット動作を施し、各
段が正しく初期状態にリセットできるよう構成したもの
である。この第４実施形態における図１２に示した多段
接続増幅回路では、図５記載の本発明の第２実施形態と
同様の効果を有し、かつ図９記載の第３実施形態と同様
の効果を有する。
することにより、初段から順次リセット動作を施し、各
段が正しく初期状態にリセットできるよう構成したもの
である。この第４実施形態における図１２に示した多段
接続増幅回路では、図５記載の本発明の第２実施形態と
同様の効果を有し、かつ図９記載の第３実施形態と同様
の効果を有する。
【００４３】（第５実施形態）図６に示した光受信回路
では図７に示した出力信号ｇにおいて、信号未受信期間
に出力が不確定となることがわかる。又、図１０に示し
た光受信回路では図１１に示した出力信号ｏにおいて、
信号未受信期間とリセット後の無信号入力期間に出力が
不確定となることがわかる。これらの不確定出力は後段
に接続される回路に悪影響を及ぼすことが考えられる。
又、図１４に示すようにデータ期間においても同符号
（図示の例ではＬレベル信号）が連続した場合には、ピ
ーク値をホールドしているキャパシタの電荷が放電され
て出力が不確定となる時期が生じ、データに誤りが発生
することが考えられる。これらの現象は図５、図１２記
載の多段接続増幅回路を用いた場合でも同様に生じる。
では図７に示した出力信号ｇにおいて、信号未受信期間
に出力が不確定となることがわかる。又、図１０に示し
た光受信回路では図１１に示した出力信号ｏにおいて、
信号未受信期間とリセット後の無信号入力期間に出力が
不確定となることがわかる。これらの不確定出力は後段
に接続される回路に悪影響を及ぼすことが考えられる。
又、図１４に示すようにデータ期間においても同符号
（図示の例ではＬレベル信号）が連続した場合には、ピ
ーク値をホールドしているキャパシタの電荷が放電され
て出力が不確定となる時期が生じ、データに誤りが発生
することが考えられる。これらの現象は図５、図１２記
載の多段接続増幅回路を用いた場合でも同様に生じる。
【００４４】第５実施形態は、これらの不具合を解消す
るための構成を付加してなる。この第５実施形態は図１
記載の第１実施形態、図５記載の第２実施形態、図９記
載の第３実施形態、図１２記載の第４実施形態の出力端
（出力端子ＯＵＴｅ、ＯＵＴｏ前段、例えば比較器２）
に図１３に示す入出力特性を持った比較器を接続して構
成される。
るための構成を付加してなる。この第５実施形態は図１
記載の第１実施形態、図５記載の第２実施形態、図９記
載の第３実施形態、図１２記載の第４実施形態の出力端
（出力端子ＯＵＴｅ、ＯＵＴｏ前段、例えば比較器２）
に図１３に示す入出力特性を持った比較器を接続して構
成される。
【００４５】図１５は図１０に示した光受信回路の比較
器２に図１３に示したヒステリシス特性を持たせた場合
の信号波形ｌ１、ｐ１と比較器２の出力信号波形ｏを示
したものである。時間ｔ１は図１３の状態ａ又は状態
ｄ、時間ｔ２は状態ｄ、時間ｔ３は状態ａ、時間ｔ４は
状態ｂ、時間ｔ５は状態ｄに相当し、出力信号波形ｏ
は、信号未受信期間はＨレベル又はＬレベルに固定さ
れ、無信号期間はリセット後もＬレベルに固定されると
いう効果を有する。
器２に図１３に示したヒステリシス特性を持たせた場合
の信号波形ｌ１、ｐ１と比較器２の出力信号波形ｏを示
したものである。時間ｔ１は図１３の状態ａ又は状態
ｄ、時間ｔ２は状態ｄ、時間ｔ３は状態ａ、時間ｔ４は
状態ｂ、時間ｔ５は状態ｄに相当し、出力信号波形ｏ
は、信号未受信期間はＨレベル又はＬレベルに固定さ
れ、無信号期間はリセット後もＬレベルに固定されると
いう効果を有する。
【００４６】図１６は図６又は図１０に示した光受信回
路にの比較器２に図１３に示したヒステリシス特性を持
たせた場合のＬレベル信号連続時の信号波形ｌ１、ｐ１
と比較器２の出力信号波形ｏを示したものである。時間
ｔ１は図１３の状態ａ又は状態ｄ、時間ｔ２は状態ｄ、
時間ｔ３は状態ａ、時間ｔ４は状態ｂ、時間ｔ５は状態
ｄに相当し、出力信号波形ｏは、Ｌレベル信号連続時に
おいてもＬレベルに固定され、データに誤りが発生しな
いという効果を有する。
路にの比較器２に図１３に示したヒステリシス特性を持
たせた場合のＬレベル信号連続時の信号波形ｌ１、ｐ１
と比較器２の出力信号波形ｏを示したものである。時間
ｔ１は図１３の状態ａ又は状態ｄ、時間ｔ２は状態ｄ、
時間ｔ３は状態ａ、時間ｔ４は状態ｂ、時間ｔ５は状態
ｄに相当し、出力信号波形ｏは、Ｌレベル信号連続時に
おいてもＬレベルに固定され、データに誤りが発生しな
いという効果を有する。
【００４７】
【発明の効果】以上説明したように、本発明の請求項
１，２記載の増幅回路ユニットによれば、差動入力信号
の直流電位オフセットに起因した差動出力信号の直流電
位オフセットを補償でき、且つデータ入力開始時の高速
応答特性を実現できる効果が得られる。
１，２記載の増幅回路ユニットによれば、差動入力信号
の直流電位オフセットに起因した差動出力信号の直流電
位オフセットを補償でき、且つデータ入力開始時の高速
応答特性を実現できる効果が得られる。
【００４８】請求項３記載の増幅回路は、増幅回路ユニ
ットを複数段縦続接続して構成され、各段の増幅回路ユ
ニットにおける集積回路製造時の素子バラツキの発生に
起因する出力オフセット電圧を、次段の増幅回路ユニッ
トで補償することにより、最小受信感度を改善して広い
入力ダイナミックレンジを実現できる効果を得ることが
出来る。
ットを複数段縦続接続して構成され、各段の増幅回路ユ
ニットにおける集積回路製造時の素子バラツキの発生に
起因する出力オフセット電圧を、次段の増幅回路ユニッ
トで補償することにより、最小受信感度を改善して広い
入力ダイナミックレンジを実現できる効果を得ることが
出来る。
【００４９】請求項４、５に記載の増幅回路ユニット
は、上記増幅回路ユニットの構成に加えてピーク検出回
路をリセット可能とし、正相、及び逆相側それぞれで入
力電位と出力電位とを略同電位にリセット可能に構成し
たため、上記増幅回路の効果に加えて、レベルの大きい
バースト信号の直後にレベルの小さいバースト信号が入
力される場合においてもデータ入力開始時の高速応答が
可能となる効果を有する。
は、上記増幅回路ユニットの構成に加えてピーク検出回
路をリセット可能とし、正相、及び逆相側それぞれで入
力電位と出力電位とを略同電位にリセット可能に構成し
たため、上記増幅回路の効果に加えて、レベルの大きい
バースト信号の直後にレベルの小さいバースト信号が入
力される場合においてもデータ入力開始時の高速応答が
可能となる効果を有する。
【００５０】請求項６に記載の増幅回路ユニットによれ
ば、上記増幅回路ユニットを複数段縦続接続し、各増幅
回路ユニットのリセット信号端子間に遅延回路を設け、
１段目の増幅回路ユニットのリセット信号端子を全増幅
回路ユニットのリセット信号端子とした構成であり、増
幅回路ユニットが有する高速応答の作用に加えて、入力
ダイナミックレンジを確保できる効果を併せて有する。
ば、上記増幅回路ユニットを複数段縦続接続し、各増幅
回路ユニットのリセット信号端子間に遅延回路を設け、
１段目の増幅回路ユニットのリセット信号端子を全増幅
回路ユニットのリセット信号端子とした構成であり、増
幅回路ユニットが有する高速応答の作用に加えて、入力
ダイナミックレンジを確保できる効果を併せて有する。
【００５１】請求項７に記載の増幅回路ユニットによれ
ば、上記増幅回路ユニットの効果に加えて増幅回路ユニ
ットの出力側に、ヒステリシス特性を有する比較器を接
続した構成であり、同符号連続期間や無信号入力期間が
生じても出力が不確定とならない効果を有する。また、
請求項８に記載の増幅回路によれば、上記増幅回路の効
果に加えて、同符号連続期間や無信号入力期間において
出力が不確定とならない効果を有する。
ば、上記増幅回路ユニットの効果に加えて増幅回路ユニ
ットの出力側に、ヒステリシス特性を有する比較器を接
続した構成であり、同符号連続期間や無信号入力期間が
生じても出力が不確定とならない効果を有する。また、
請求項８に記載の増幅回路によれば、上記増幅回路の効
果に加えて、同符号連続期間や無信号入力期間において
出力が不確定とならない効果を有する。
【図１】本発明の第１実施形態における増幅回路ユニッ
トの一構成例を示す回路図
トの一構成例を示す回路図
【図２】図１に示した第１実施形態における増幅回路ユ
ニットの動作を説明するための、オフセット補償回路の
ない場合の差動増幅回路の入出力信号波形を示す波形図
ニットの動作を説明するための、オフセット補償回路の
ない場合の差動増幅回路の入出力信号波形を示す波形図
【図３】図１に示した第１実施形態における増幅回路ユ
ニットの動作を説明するための、オフセット補償回路の
ある場合の差動増幅回路の入出力信号波形を示す波形図
ニットの動作を説明するための、オフセット補償回路の
ある場合の差動増幅回路の入出力信号波形を示す波形図
【図４】本発明の第１実施形態における増幅回路ユニッ
トの構成ブロックを示す回路図
トの構成ブロックを示す回路図
【図５】本発明の第２実施形態における増幅回路を示す
回路図
回路図
【図６】図１に示した第１実施形態における増幅回路ユ
ニットを用いた光受信回路の一構成例を示す回路図
ニットを用いた光受信回路の一構成例を示す回路図
【図７】図６に示した第１実施形態における増幅回路ユ
ニットを用いた光受信回路の各部の信号波形を示す波形
図
ニットを用いた光受信回路の各部の信号波形を示す波形
図
【図８】図７に示した第１実施形態における増幅回路ユ
ニットを用いた光受信回路において、入力信号レベルが
瞬時に小さくなった場合の問題点を説明するための説明
図
ニットを用いた光受信回路において、入力信号レベルが
瞬時に小さくなった場合の問題点を説明するための説明
図
【図９】本発明の第３実施形態における増幅回路ユニッ
トを示す回路図
トを示す回路図
【図１０】図９に示した第３実施形態における増幅回路
ユニットを用いた光受信回路の一構成例を示す回路図
ユニットを用いた光受信回路の一構成例を示す回路図
【図１１】図１０に示した第３実施形態における増幅回
路ユニットを用いた光受信回路の各部の信号波形を示す
波形図
路ユニットを用いた光受信回路の各部の信号波形を示す
波形図
【図１２】本発明の第４実施形態における増幅回路を示
す回路図
す回路図
【図１３】本発明の第５実施形態における増幅回路に用
いられる比較器の入出力特性を示す図
いられる比較器の入出力特性を示す図
【図１４】図１に示した第１実施形態における増幅回路
ユニットを用いた光受信回路及び図９に示した第３実施
形態における増幅回路ユニットを用いた光受信回路にお
いて同符号が入力された場合の問題点を説明するための
説明図
ユニットを用いた光受信回路及び図９に示した第３実施
形態における増幅回路ユニットを用いた光受信回路にお
いて同符号が入力された場合の問題点を説明するための
説明図
【図１５】図１０に示した光受信器の比較器に図１３に
示した入出力特性を持たせた場合の動作を説明するため
の波形図
示した入出力特性を持たせた場合の動作を説明するため
の波形図
【図１６】図６、図１０に示した光受信器の比較器に図
１３に示した入出力特性を持たせた場合の、同符号入力
時の動作を説明するための波形図
１３に示した入出力特性を持たせた場合の、同符号入力
時の動作を説明するための波形図
【図１７】従来の増幅回路ユニットを示す回路図
【符号の説明】 １ 差動出力型前置増幅回路 ２ 比較器 ＰＤ 受光素子（フォトダイオード） Ｖｄｄ 高電位電源端子 Ｖｓｓ 低電位電源端子 ＩＮｅ 正相入力端子 ＩＮｏ 正相入力端子 ＯＵＴｅ 正相出力端子 ＯＵＴｏ 逆相出力端子 Ｖｒｅｓｅｔ リセット入力端子 Ａ１〜Ａｎ、Ｂ１〜Ｂｎ、Ｃ１ 増幅回路ユニット Ａ１１〜Ａｎ１、Ｂ１１〜Ｂｎ１、Ｃ１１ 差動増幅
回路 Ａ１２〜Ａｎ２、Ｂ１２〜Ｂｎ２、Ｃ１２ ピーク検
出回路 Ａ１３〜Ａｎ３、Ｂ１３〜Ｂｎ３、Ｃ１３ ピーク検
出回路 Ｄ１〜Ｄｎ−１ 遅延回路 Ｒａ１、Ｒａ２、Ｒｃ１、Ｒｃ２ 負荷抵抗 Ｉａ１〜Ｉａ４、Ｉｃ１〜Ｉｃ４ 定電流源 Ｔａ１〜Ｔａ６、Ｔｃ１〜Ｔｃ６ トランジスタ
回路 Ａ１２〜Ａｎ２、Ｂ１２〜Ｂｎ２、Ｃ１２ ピーク検
出回路 Ａ１３〜Ａｎ３、Ｂ１３〜Ｂｎ３、Ｃ１３ ピーク検
出回路 Ｄ１〜Ｄｎ−１ 遅延回路 Ｒａ１、Ｒａ２、Ｒｃ１、Ｒｃ２ 負荷抵抗 Ｉａ１〜Ｉａ４、Ｉｃ１〜Ｉｃ４ 定電流源 Ｔａ１〜Ｔａ６、Ｔｃ１〜Ｔｃ６ トランジスタ
Claims (8)
- 【請求項１】 正相、逆相の信号が入力され増幅する差
動増幅回路と、 前記差動増幅回路に入力される正相、逆相の入力信号の
ピーク値をそれぞれ検出するピーク検出回路と、 前記ピーク検出回路で検出されたピーク値に基づき前記
差動増幅回路の差動出力に生じる直流電位のオフセット
を補償するオフセット補償回路と、 を備えたことを特徴とする増幅回路ユニット。 - 【請求項２】 特性の揃った第１のトランジスタと第２
のトランジスタのそれぞれのエミッタ又はソースを共通
の第１の定電流源に接続し、それぞれのコレクタ又はド
レインに第１の負荷、第２の負荷を直接、又はカスコー
ド接続したトランジスタを介して接続した基本構造を有
し、前記第１のトランジスタ、第２のトランジスタのそ
れぞれのベース又はゲートに正相、逆相信号を入力し、
前記第１のトランジスタのコレクタ又はドレイン端子、
前記第２のトランジスタのコレクタ又はドレイン端子よ
り増幅された正相、逆相信号を出力する差動増幅回路
と、 前記差動増幅回路の正相、逆相の入力信号のそれぞれの
ピーク値を検出する第１のピーク検出回路及び第２のピ
ーク検出回路と、 特性の揃った第３のトランジスタと第４のトランジスタ
のそれぞれのエミッタ又はソースを共通とする第２の定
電流源に接続し、それぞれのベース又はゲートを前記第
１のピーク検出回路と第２のピーク検出回路の出力端子
に接続し、それぞれのコレクタ又はドレインを前記差動
増幅回路の第２のトランジスタのコレクタ又はドレイン
端子、前記第１のトランジスタのコレクタ又はドレイン
端子に接続したオフセット補償回路と、 を備えたことを特徴とする増幅回路ユニット。 - 【請求項３】 前記請求項１又は２に記載の前記増幅回
路ユニットを複数段縦続接続してなることを特徴とする
増幅回路。 - 【請求項４】 正相、逆相の信号が入力され増幅する差
動増幅回路と、 前記差動増幅回路に入力される正相、逆相の入力信号の
ピーク値をそれぞれ検出するピーク検出回路と、 前記ピーク検出回路で検出されたピーク値に基づき前記
差動増幅回路の差動出力に生じる直流電位のオフセット
を補償するオフセット補償回路と、 前記ピーク検出回路は、リセット信号端子を有し、リセ
ット信号の印加に基づき、前記正相、及び逆相側それぞ
れで入力電位と出力電位とを略同電位にリセット可能に
構成したことを特徴とする増幅回路ユニット。 - 【請求項５】 特性の揃った第１のトランジスタと第２
のトランジスタのそれぞれのエミッタ又はソースを共通
の第１の定電流源に接続し、それぞれのコレクタ又はド
レインに第１の負荷、第２の負荷を直接、又はカスコー
ド接続したトランジスタを介して接続した基本構造を有
し、前記第１のトランジスタ、第２のトランジスタのそ
れぞれのベース又はゲートに正相、逆相信号を入力し、
前記第１のトランジスタのコレクタ又はドレイン端子、
前記第２のトランジスタのコレクタ又はドレイン端子よ
り増幅された正相、逆相信号を出力する差動増幅回路
と、前記差動増幅回路の正相、逆相の入力信号のそれぞ
れのピーク値を検出する第１のピーク検出回路と第２の
ピーク検出回路と、 特性の揃った第３のトランジスタと第４のトランジスタ
のそれぞれのエミッタ又はソースを共通にする第２の定
電流源に接続し、それぞれのベース又はゲートを前記第
１のピーク検出回路と第２のピーク検出回路の出力端子
に接続し、それぞれのコレクタ又はドレインを前記差動
増幅回路の前記第２のトランジスタのコレクタ又はドレ
イン端子、前記第１のトランジスタのコレクタ又はドレ
イン端子に接続したオフセット補償回路とを備え、 前記第１、第２のピーク検出回路は、その外部にリセッ
ト信号端子を有し、このリセット端子に印加される信号
によって、第１のピーク検出回路の入力電位と出力電
位、第２のピーク検出回路の入力電位と出力電位とが略
同電位となるように構成したことを特徴とする増幅回路
ユニット。 - 【請求項６】 請求項４、または５に記載された増幅回
路ユニットを複数段縦続接続し、各増幅回路ユニットの
リセット信号端子間に遅延回路を設け、１段目の増幅回
路ユニットのリセット信号端子を全増幅回路ユニットの
リセット信号端子としたことを特徴とする増幅回路。 - 【請求項７】 請求項１、２、４、５のいずれかに記載
の増幅回路ユニットの出力側に、ヒステリシス特性を有
する比較器を接続したことを特徴とする増幅回路ユニッ
ト。 - 【請求項８】 請求項３又は６のいずれかに記載の増幅
回路の出力側に、ヒステリシス特性を有する比較器を接
続したことを特徴とする増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11143769A JP2000332558A (ja) | 1999-05-24 | 1999-05-24 | 増幅回路ユニットおよび増幅回路 |
| EP00111187A EP1056196A3 (en) | 1999-05-24 | 2000-05-24 | Amplifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11143769A JP2000332558A (ja) | 1999-05-24 | 1999-05-24 | 増幅回路ユニットおよび増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000332558A true JP2000332558A (ja) | 2000-11-30 |
Family
ID=15346605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11143769A Pending JP2000332558A (ja) | 1999-05-24 | 1999-05-24 | 増幅回路ユニットおよび増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP1056196A3 (ja) |
| JP (1) | JP2000332558A (ja) |
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| US7126419B2 (en) | 2002-03-12 | 2006-10-24 | Oki Electric Industry Co., Ltd. | Analog summing and differencing circuit, optical receiving circuit, optical transmitting circuit, automatic gain control amplifier, automatic frequency compensation amplifier, and limiting amplifier |
| JP2006311210A (ja) * | 2005-04-28 | 2006-11-09 | Nippon Telegr & Teleph Corp <Ntt> | リミッタアンプ回路 |
| JP2009038556A (ja) * | 2007-08-01 | 2009-02-19 | Ntt Electornics Corp | リミッタアンプ回路 |
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| DE69721610T2 (de) * | 1996-02-23 | 2004-03-25 | Matsushita Electric Industrial Co., Ltd., Kadoma | Burstsignal-Verstärker und optische Empfangsschaltungsanordnung |
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-
1999
- 1999-05-24 JP JP11143769A patent/JP2000332558A/ja active Pending
-
2000
- 2000-05-24 EP EP00111187A patent/EP1056196A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| EP1056196A2 (en) | 2000-11-29 |
| EP1056196A3 (en) | 2003-08-06 |
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