CN115333556B - 一种基于mipi协议的高速收发*** - Google Patents

Abstract

本发明提供了一种基于MIPI协议的高速接收模块及车载视频传输芯片，所述高速接收模块，包括：由第一放大器和第二放大器组成的第二集放大器；来自所述第一级放大器第一输出端的信号从所述第一放大器的正输入端输入以及从第二放大器的负输入输入；来自第一级放大器第二输出端的信号从第一放大器的负输入端输入以及从第二放大器的正输入输入；从第一放大器输出第一信号和从第二放大器输出第二信号；从反相结构第一输入端输入的第一信号与从第二输入端输入的第二信号进行反相器交叉处理，得到差分信号，并将一路正向信号或者反向信号从输出端OUT输出。本发明明显优化了时钟抖动值，提高产品良率。

Description

一种基于MIPI协议的高速收发***

技术领域

本申请的实施例涉及车载视频传输芯片技术领域，尤其涉及一种基于MIPI（移动产业处理器接口）协议的高速接收模块及车载视频传输芯片。

背景技术

在车载视频数据高速传输过程中，随着视频数据精度的不断提高、像素量的不断增大以及视频传输速率不断提高，对接收模块性能也提出了更高的要求，根据MIPI协议定义的技术指标，接收模块收到的高速串行信号输入信号共模电压VCM范围是70mV~330mV，振幅VID范围是140mV~260mV，接收模块需要在输入信号速度2.5Gbps情况下，将输入信号转化为高低电平分别为1.1V和0V的输出信号，并经过串转并转换为8路并行信号输出到数字模块进行处理。

现有的高速接收模块通过工艺角以及蒙特卡洛验证发现jitter（时钟抖动）值过大，影响产品良率。

发明内容

为了解决上述技术问题，本申请提供了一种基于MIPI协议的高速收发***，通过采用差分设计，明显优化高速接收模块jitter值，使得高速接收模块在最差情况下进行蒙特卡洛验证jitter值小于0.1UI（一个UI代表一个比特位宽度），明显提升产品良率。

在本申请的第一方面，提供了一种基于MIPI协议的高速接收模块，包括：

第一级放大器，用于将从正输入端INP和负输入端INN输入的输入信号进行小幅增益放大，并将输入信号的共模电压由低电压转换为高电压；其中，输入信号来自高速发送模块；

第二级放大器，包括第一放大器SEC_AMP1和第二放大器SEC_AMP2；来自所述第一级放大器第一输出端的信号从所述第一放大器SEC_AMP1的正输入端输入以及从所述第二放大器SEC_AMP2的负输入输入；来自所述第一级放大器第二输出端的信号从所述第一放大器SEC_AMP1的负输入端输入以及从所述第二放大器SEC_AMP2的正输入输入；所述第一放大器SEC_AMP1和所述第二放大器SEC_AMP2对输入的信号进行较高增益放大，并从所述第一放大器SEC_AMP1输出第一信号和从所述第二放大器SEC_AMP2的输出第二信号；

反相结构，包括第一输入端和第二输入端；从所述第一输入端输入的第一信号与从所述第二输入端输入的第二信号进行反相器交叉处理，得到差分信号，并将差分信号的一路正向信号或者反向信号从输出端OUT输出。

可选的，所述反相结构包括交叉反相器和多路选择器MUX；

所述交叉反相器对输入的所述第一信号和所述第二信号进行反相器交叉处理，并将处理得到的两路差分信号输入所述多路选择器MUX；

所述多路选择器MUX按照预先设置参数选择一路正向信号或者反向信号从输出端OUT输出。

可选的，所述交叉反相器包括：

第一反相器，第一反相器的输入端为反相结构INV的第一输入端，与第一放大器SEC_AMP1的输出端连接；

第二反相器，第二反相器的输入端为反相结构INV的第二输入端，与第二放大器SEC_AMP1的输出端连接；

交叉耦合反相器，由第三反相器和第四反相器组成；第三反相器的输入端与第四反相器的输出端连接作为交叉耦合反相器的第一端；第三反相器的输出端与第四反相器的输入端连接作为交叉耦合反相器的第二端；交叉耦合反相器的第一端与第二反相器的输出端连接，第二段与第二一反相器的输出端连接；

第五反相器，输入端与交叉耦合反相器第二端连接，输出端与多路选择器MUX的一路输入端连接；

第六反相器，输入端与交叉耦合反相器第一端连接，输出端与多路选择器MUX的一路输入端连接。

可选的，所述高速发送模块包括触发单元、主通路单元和加重通路单元；

所述主通路单元的输入端和所述加重通路单元的输入端均与所述触发单元的输出端连接，以分别通过所述触发单元接收高速数据信号DIN，并分别对所述高速数据信号DIN进行优化处理；

所述主通路单元的输出端和所述加重通路单元的输出端连接以对优化处理后的所述高速数据信号DIN进行叠加补偿。

可选的，所述触发单元包括第一触发器DFF1；所述第一触发器DFF1的D引脚作为触发单元的输入端，用于接收所述高速数据信号DIN；所述第一触发器DFF1的CK引脚用于接收时钟信号HS_CLK；所述第一触发器DFF1的RB引脚连接第一供电电源VDD，以通过所述第一供电电源VDD为所述第一触发器DFF1提供电力支持；所述第一触发器DFF1的Q引脚作为所述触发单元的输出端连接所述主通路单元和所述加重通路单元的输入端。

可选的，所述主通路单元包括第一信号转化分单元S_TO_D1、第一信号优化分单元D_BUF1、主信号逻辑变换分单元REG_BUF、高速输出驱动分单元HS_DRIVER和第一逻辑与门AND1 ；

所述第一信号转化分单元S_TO_D1的输入端与所述触发单元的输出端连接，用于接收所述触发单元输出的单端信号DIN_IN，并将所述单端信号DIN_IN转化成主差分信号输出；

所述第一信号优化分单元D_BUF1的输入端与所述第一信号转化分单元S_TO_D1的输出端连接，用于接收所述主差分信号，并对所述主差分信号进行优化形成主优化信号后输出；

所述主信号逻辑变换分单元REG_BUF的输入端与第一信号优化分单元D_BUF1的输出端连接，用于接收所述主优化信号；所述主信号逻辑变换分单元REG_BUF的使能端与所述第一逻辑与门AND1的输出端连接，使得所述主信号逻辑变换分单元REG_BUF在所述第一逻辑与门AND1的控制作用下对所述主优化信号进行逻辑变换以调整发送模块输出的等效电阻；

所述高速输出驱动分单元HS_DRIVER的输入端与所述主信号逻辑变换分单元REG_BUF的输出端连接，用于接收所述主信号逻辑变换分单元REG_BUF输出的逻辑变换后的所述主优化信号，并在所述第一逻辑与门AND1的控制作用下改变发送模块输出的等效阻抗；所述高速输出驱动分单元HS_DRIVER的输出端连接所述加重通路单元的输出端。

可选的，所述加重通路单元包括第二触发器DFF2、第二信号转化分单元S_TO_D2、第二信号优化分单元D_BUF2、加重信号逻辑变换分单元REG_E_BUF、高速输出加重分单元HS_EMP和第二逻辑与门AND2；

所述第二触发器DFF2的输入端与所述触发单元的输出端连接，用于接收所述触发单元输出的单端信号DIN_IN，并将所述单端信号DIN_IN转化成加重信号DIN_EMP输出；

所述第二信号转化分单元S_TO_D2的输入端与所述第二触发器DFF2的输出端连接，用于接收所述加重信号DIN_EMP，并将所述加重信号DIN_EMP转化成加重差分信号输出；

所述第二信号优化分单元D_BUF2的输入端与所述第二信号转化分单元S_TO_D2的输出端连接，用于接收所述加重差分信号，并对所述加重差分信号进行优化形成加重优化信号后输出；

所述加重信号逻辑变换分单元REG_E_BUF输入端与第二信号优化分单元D_BUF2的输出端连接，用于接收所述加重优化信号；所述加重信号逻辑变换分单元REG_E_BUF的使能端与所述第二逻辑与门AND2的输出端连接，使得所述加重信号逻辑变换分单元REG_E_BUF在所述第二逻辑与门AND2的控制作用下对所述加重优化信号进行逻辑变换以调整发送模块输出的等效电阻；

所述高速输出加重分单元HS_EMP的输入端与所述加重信号逻辑变换分单元REG_E_BUF的输出端连接，用于接收所述加重信号逻辑变换分单元REG_E_BUF输出的逻辑变换后的所述加重优化信号，并在所述第二逻辑与门AND2的控制作用下改变发送模块输出的等效阻抗；所述高速输出加重分单元HS_EMP的输出端连接所述主通路单元的输出端。

在本申请的第二方面，提供了一种车载视频传输芯片，包括如第一方面所述的高速接收模块。

申请实施例通过在第二级放大器采用差分设计得到反向关系的第一信号和第二信号，这样当输入第二级放大器的信号有一定偏差，第一放大器输出的第一信号将存在正向的偏差抖动，第二放大器输出的第二信号将存在反向的偏差抖动，这样在经过反相结构的反相器交叉处理后，实现第一信号和第二信号间抖动误差的互补抵消，得到抖动较小的差分信号，有效优化高速接收模块jitter值，从而提升产品良率。

应当理解，发明内容部分中所描述的内容并非旨在限定本申请的实施例的关键或重要特征，亦非用于限制本申请的范围。本申请的其它特征将通过以下的描述变得容易理解。

附图说明

结合附图并参考以下详细说明，本申请各实施例的上述和其他特征、优点及方面将变得更加明显。在附图中，相同或相似的附图标记表示相同或相似的元素，其中：

图1为传统高速接收模块的电路结构图；

图2为本申请实施例提供的高速接收模块的电路结构图；

图3为本申请实施例提供的为交叉反相器的电路结构图；

图4为本申请实施例提供的第一放大器输出第一信号的眼图波形；

图5为本申请实施例提供的第二放大器输出第二信号的眼图波形；

图6为本申请实施例提供的交叉反相器输出信号的眼图波形；

图7为传统高速接收模块在所有工艺角TT、FF、SS下分别验证-40℃、45℃、130℃三个不同温度输出的眼图；

图8为本申请实施例提供的高速接收模块在所有工艺角TT、FF、SS下分别验证-40℃、45℃、130℃三个不同温度输出的眼图；

图9为传统高速接收模块的蒙特卡洛验证结果；

图10为本申请实施例提供的高速接收模块的蒙特卡洛验证结果；

图11为本申请实施例的高速发送模块的电路原理图；

图12为本申请实施例的高速输出驱动分单元HS_DRIVER、高速输出加重分单元HS_EMP与电阻片外R2组成的电阻网络等效电路图(DIN_IN=1,DIN_EMP=0)；

图13为本申请实施例的高速输出驱动分单元HS_DRIVER、高速输出加重分单元HS_EMP与片外电阻R2组成的电阻网络等效电路图(DIN_IN=1,DIN_EMP=1)；

图14为本申请实施例的DIN_IN、DIN_EMP、和VOD时序关系图；

图15为本申请实施例的未开启加重通路单元时，输入信号DIN为4.5Gbps的PRBS9信号时，对应的输出信号的波形及眼图；

图16为本申请实施例的开启加重通路单元后，输入信号DIN为4.5Gbps的PRBS9信号时，对应的输出信号的波形及眼图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的全部其他实施例，都属于本公开保护的范围。

另外，本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

如图1所示，传统高速接收模块的电路结构采用两级放大，第一级放大器PRE_AMP提供小幅增益放大，并将输入的共模电压由低电压转换为高电压，以保证第二级放大器SEC_AMP输入NMOS对管正常工作；第二级放大器SEC_AMP提供较高增益并输出到一个反相器，最后从反相器输出。由于器件失配、工艺误差等非理想因素导致最终输出的时钟抖动比较大。

本申请提供了一种基于MIPI协议的高速接收模块，如图2所示，包括：

第一级放大器PRE_AMP，为前置放大器，正输入端和负输入端分别为高速接收模块的正输入端INP和高速接收模块的负输入端INN；用于将从正输入端INP和负输入端INN输入的输入信号进行小幅增益放大，增益范围一般为8dB~10dB，并将输入信号的共模电压由低电压转换为高电压；其中，输入信号来自高速发送模块；根据MIPI协议指标共模电压低电压为70mV至330mV，振幅为正负70mV至正负130mV的信号；共模电压高电压为第一级放大器输出的信号，共模电压转化为0.9V左右，振幅正负200mV左右的信号。

第二级放大器SEC_AMP，包括第一放大器SEC_AMP1和第二放大器SEC_AMP2；来自第一级放大器PRE_AMP第一输出端的信号从第一放大器SEC_AMP1的正输入端输入第一放大器SEC_AMP1，以及从第二放大器SEC_AMP2的负输入输入第二放大器SEC_AMP2；来自第一级放大器PRE_AMP第二输出端的信号从第一放大器SEC_AMP1的负输入端输入第一放大器SEC_AMP1，以及从第二放大器SEC_AMP2的正输入输入第二放大器SEC_AMP2；第一放大器SEC_AMP1和第二放大器SEC_AMP2对输入的信号进行较高增益放大（第二级放大器增益为20dB以上，这样就能直接把输入振幅比较小的信号转化为0~VDD的数字信号），并从第一放大器SEC_AMP1输出第一信号和从第二放大器SEC_AMP2的输出第二信号，此时第一信号与第二信号为反向关系。

反相结构INV，包括第一输入端和第二输入端两个输入端，输出端为高速接收模块的输出端OUT；从第一输入端输入的第一信号与从第二输入端输入的第二信号进行反相器交叉处理，实现第一信号和第二信号抖动误差的互补抵消，得到抖动较小的差分信号，并将一路正向信号或者反向信号从输出端OUT输出。

本申请实施例通过在第二级放大器SEC_AMP采用差分设计得到反向关系的第一信号和第二信号，这样当输入第二级放大器的信号有一定偏差，第一放大器输出的第一信号将存在正向的偏差抖动，第二放大器输出的第二信号将存在反向的偏差抖动，这样在经过反相结构INV的反相器交叉处理后，实现第一信号和第二信号间抖动误差的互补抵消，得到抖动较小的差分信号，有效优化高速接收模块jitter值，从而提升产品良率。

在本实施例中，反相结构INV包括交叉反相器INV-C和多路选择器MUX，并以交叉反相器INV-C的两个输入端为反相结构INV的输入端，以多路选择器MUX的输出端为反相结构INV的输出端；交叉反相器INV-C对输入的第一信号和第二信号进行反相器交叉处理，并将处理得到的两路差分信号输入多路选择器MUX，多路选择器MUX按照预先设置参数（即通过数字控制）选择一路正向信号或者反向信号从输出端OUT输出；跟输入信号同相位的是正向信号，跟输入信号反相位的是反向信号。

如图3所示，在一些实施例中，交叉反相器INV-C包括六个反相器，具体结构如下：

第一反相器INV1，第一反相器的输入端为反相结构INV的第一输入端IP1，与第一放大器SEC_AMP1的输出端连接；

第二反相器INV2，第二反相器INV2的输入端为反相结构INV的第二输入端IN1，与第二放大器SEC_AMP1的输出端连接；

交叉耦合反相器，由第三反相器INV3和第四反相器INV4组成；第三反相器INV3的输入端与第四反相器INV4的输出端连接作为交叉耦合反相器的第一端；第三反相器INV3的输出端与第四反相器INV4的输入端连接作为交叉耦合反相器的第二端；交叉耦合反相器的第一端与第二反相器INV2的输出端连接，第二端与第一反相器INV1的输出端连接；

第五反相器INV5，输入端与交叉耦合反相器第二端连接，输出端与多路选择器MUX的一路输入端连接；

第六反相器INV6，输入端与交叉耦合反相器第一端连接，输出端与多路选择器MUX的一路输入端连接。

在本实施例中，从交叉反相器输入的第一信号和第二信号分别经过第一反相器和第二反相器反向后，再通过交叉耦合反相器优化输入差分信号的上升下降时间，然后分别经过第五反相器和第六反相器整形后输出，使输入的第一信号和第二信号间抖动误差互补抵消，达到对输入信号的波形眼图jitter值优化的目的。图4所示为第一放大器输出第一信号的眼图波形，图5所示为第二放大器输出第二信号的眼图波形，图6所示为交叉反相器输出信号的眼图波形；在VDD/2处的时钟抖动值，图4眼图交叉点偏向下，图5眼图交叉点偏向上，VDD/2处眼图的时钟抖动分别为15.22pS以及14.17pS；而图6为经过交叉反相器抵消之后的眼图波形，在VDD/2处的时钟抖动值只有1pS，优化非常明显。

下面以输入信号速率2.5Gbps，输入振幅正负50mV为例，在电源电压偏低（vdd=0.99V）情况下，分别对传统高速接收模块的电路结构和本申请提供的高速接收模块进行工艺角和蒙特卡洛验证。

工艺角验证：

图7所示为传统高速接收模块在所有工艺角TT、FF、SS下分别验证-40℃、45℃、130℃三个不同温度输出的眼图，jitter值最大达到22.4pS；

图8所示为本申请提供的高速接收模块在所有工艺角TT、FF、SS下分别验证-40℃、45℃、130℃三个不同温度输出的眼图，jitter值最大为3.9pS；

可见，工艺角验证得到的眼图表明，相较于传统高速接收模块的电路结构，本申请提供的高速接收模块jitter性能得到明显的优化。

蒙特卡洛验证：

图9所示为传统高速接收模块的蒙特卡洛验证结果，3sigma的jitter值为60.3pS；

图10所示为本申请提供的高速接收模块的蒙特卡洛验证结果，3sigma的jitter值为39.8pS,小于0.1UI；

可见，蒙特卡洛验证结果表明，相较于传统高速接收模块的电路结构，本申请提供的高速接收模块的jitter性能得到明显的优化。

综上所述，在工艺角和蒙特卡洛验证下，本申请提供的高速接收模块的jitter值得到明显优化，高速接收模块的性能得到了很大提高，从而有效提高产品的良率。

在本实施例中，为了更好的保证高速接收模块的性能，如图11所示，高速发送模块，包括触发单元10、主通路单元20和加重通路单元30；主通路单元20和加重通路单元30并联；主通路单元20和加重通路单元30的输入端同时与触发单元10的输出端连接，以分别通过触发单元10接收高速数据信号DIN，并分别对高速数据信号DIN进行优化处理；主通路单元20的输出端和加重通路单元30的输出端连接以对优化处理后的高速数据信号DIN进行叠加补偿；主通路单元20的输出端和加重通路单元30的输出端之间的两个连接节点通过片外电阻R2连接。

在本申请中，主通路单元20和加重通路单元30的输入端同时连接触发单元10的输出端，以保证主通路单元20和加重通路单元30的输入端获得的高速数据信号DIN相同；主通路单元20和加重通路单元30分别对获得的高速数据信号DIN进行优化处理，然后将优化处理后的高速数据信号DIN进行叠加，以补偿高速数据信号DIN在传输过程中的衰减，有利于优化受损信号的眼图质量。采用上述技术方案中的带预加重的高速发送模块，通过增加可修调的加重通路单元30，使用时可以根据实际情况，调节需要的加重幅度，以有效补偿高速数据信号DIN在传输过程中高频信号的衰减，使得接收终端能够获得比较好的信号波形。

在本发明的一些具体实施例中，触发单元10包括第一触发器DFF1，第一触发器DFF1为时钟上升沿触发的D类触发器；第一触发器DFF1的D引脚作为触发单元10的输入端，用于接收高速数据信号DIN；第一触发器DFF1的CK引脚用于接收时钟信号HS_CLK；第一触发器DFF1的RB引脚连接第一供电电源VDD，以通过第一供电电源VDD为第一触发器DFF1的正常运行提供电力支持；第一触发器DFF1的Q引脚作为触发单元10的输出端同时连接主通路单元20和加重通路单元30的输入端。在本申请中，当第一触发器DFF1的CK引脚接收的时钟信号的上升沿到来时，D引脚接收高速数据信号DIN将传递给Q引脚，并经Q引脚输出。

在本发明的一些具体实施例中，主通路单元20包括第一信号转化分单元S_TO_D1、第一信号优化分单元D_BUF1、主信号逻辑变换分单元REG_BUF、高速输出驱动分单元HS_DRIVER和第一逻辑与门AND1。

其中，

第一信号转化分单元S_TO_D1的输入端与第一触发器DFF1的Q引脚连接，用于接收第一触发器DFF1的Q引脚输出的单端信号DIN_IN，并将该单端信号DIN_IN转化成主差分信号输出；

第一信号优化分单元D_BUF1的输入端与第一信号转化分单元S_TO_D1的输出端连接，用于接收第一信号转化分单元S_TO_D1的输出端输出的主差分信号，并对该主差分信号进行优化形成主优化信号后输出；

主信号逻辑变换分单元REG_BUF的输入端与第一信号优化分单元D_BUF1的输出端连接，用于接收第一信号优化分单元D_BUF1的输出端输出的主优化信号；主信号逻辑变换分单元REG_BUF的使能端（即驱动使能信号引脚en）与第一逻辑与门AND1的输出端连接，使得主信号逻辑变换分单元REG_BUF在第一逻辑与门AND1的控制作用下对该主优化信号进行逻辑变换以调整发送模块输出的等效电阻（即主通路单元20输出的等效电阻）；第一逻辑与门AND1的输入端分别连接驱动使能信号en_driver和驱动寄存器信号reg_driver；

高速输出驱动分单元HS_DRIVER的输入端与主信号逻辑变换分单元REG_BUF的输出端连接，用于接收主信号逻辑变换分单元REG_BUF的输出端输出的逻辑变换后的主优化信号，并在驱动寄存器信号reg_driver的控制作用下改变发送模块输出的等效阻抗（即主通路单元20输出的等效阻抗）；高速输出驱动分单元HS_DRIVER的输出端连接加重通路单元30的输出端。

在本发明的一些具体实施例中，加重通路单元30包括第二触发器DFF2、第二信号转化分单元S_TO_D2、第二信号优化分单元D_BUF2、加重信号逻辑变换分单元REG_E_BUF、高速输出加重分单元HS_EMP和第二逻辑与门AND2。

其中，

第二触发器DFF2的输入端与触发单元10的输出端连接，用于接收触发单元10输出的单端信号DIN_IN，并将单端信号DIN_IN转化成加重信号DIN_EMP输出；

第二信号转化分单元S_TO_D2的输入端与第二触发器DFF2的输出端连接，用于接收加重信号DIN_EMP，并将加重信号DIN_EMP转化成加重差分信号输出；

第二信号优化分单元D_BUF2的输入端与第二信号转化分单元S_TO_D2的输出端连接，用于接收加重差分信号，并对加重差分信号进行优化形成加重优化信号后输出；

加重信号逻辑变换分单元REG_E_BUF输入端与第二信号优化分单元D_BUF2的输出端连接，用于接收加重优化信号；加重信号逻辑变换分单元REG_E_BUF的使能端与第二逻辑与门AND2的输出端连接，使得加重信号逻辑变换分单元REG_E_BUF在第二逻辑与门AND2的控制作用下对加重优化信号进行逻辑变换以调整发送模块输出的等效电阻；

高速输出加重分单元HS_EMP的输入端与加重信号逻辑变换分单元REG_E_BUF的输出端连接，用于接收加重信号逻辑变换分单元REG_E_BUF输出的逻辑变换后的加重优化信号，并在第二逻辑与门AND2的控制作用下改变发送模块输出的等效阻抗；高速输出加重分单元HS_EMP的输出端连接主通路单元20的输出端。

具体地，第二触发器DFF2的D引脚作为加重通路单元30的输入端连接第一触发器DFF1的Q引脚，以接收第一触发器DFF1的Q引脚输出的单端信号DIN_IN；第二触发器DFF2的CK引脚用于接收时钟信号HS_CLK；第二触发器DFF2的Q引脚连接第二信号转化分单元S_TO_D2的输入端，以将单端信号DIN_IN转换成加重信号DIN_EMP后传送至第二信号转化分单元S_TO_D2；第二信号转化分单元S_TO_D2的输出端的OP引脚连接第二信号优化分单元D_BUF2的输入端的IP引脚；第二信号转化分单元S_TO_D2的输出端的ON引脚连接第二信号优化分单元D_BUF2的输入端的IN引脚；第二信号优化分单元D_BUF2的输出端的OP引脚连接加重信号逻辑变换分单元REG_E_BUF的输入端的IP引脚；第二信号优化分单元D_BUF2的输出端的ON引脚连接加重信号逻辑变换分单元REG_E_BUF的输入端的IN引脚；加重信号逻辑变换分单元REG_E_BUF的使能端（即加重使能信号引脚en）与第二逻辑与门AND2的输出端连接；第二逻辑与门AND2的输入端分别连接加重使能信号en_emp和加重寄存器信号reg_emp； 高速输出加重分单元HS_EMP的输入端的IP引脚连接加重信号逻辑变换分单元REG_E_BUF的输出端的OP引脚，高速输出加重分单元HS_EMP的输入端的IN引脚连接加重信号逻辑变换分单元REG_E_BUF的输出端的ON引脚；高速输出加重分单元HS_EMP的输出端的OP引脚连接高速输出驱动分单元HS_DRIVER的输出端的ON引脚，高速输出加重分单元HS_EMP的输出端的ON引脚连接高速输出驱动分单元HS_DRIVER的输出端的OP引脚；高速输出加重分单元HS_EMP的输出端的OP引脚与高速输出驱动分单元HS_DRIVER的输出端的ON引脚之间形成节点ON_PAD，高速输出加重分单元HS_EMP的输出端的ON引脚连接高速输出驱动分单元HS_DRIVER的输出端的OP引脚之间形成节点OP_PAD，节点ON_PAD和节点OP_PAD之间通过片外电阻R2连接。

在本申请中，加重信号逻辑变换分单元REG_E_BUF的内部电路结构与主信号逻辑变换分单元REG_BUF的内部电路结构相同，高速输出加重分单元HS_EMP的内部电路结构与高速输出驱动分单元HS_DRIVER的内部电路结构相同，在此不再赘述。通过加重寄存器信号reg_emp分别控制高速输出加重分单元HS_EMP内的多组修调子单元UNIT工作与关断，实现控制加重幅度的效果。具体是，加重寄存器信号reg_emp经过加重信号逻辑变换分单元REG_E_BUF的输出端的OP0/1/2/3引脚和输出端的ON0/1/2/3引脚来控制高速输出加重分单元HS_EMP的分单元；假如加重信号逻辑变换分单元REG_E_BUF的使能端en0=0，则输出端的OP0=0，ON0=0，则控制对应的修调子单元UNIT关闭；假如加重信号逻辑变换分单元REG_E_BUF的使能端en0=1，输出端的OP0=1，ON0=0或者OP0=0，ON0=1，则控制对应的修调子单元UNIT导通。需要说明的是，当加重信号逻辑变换分单元REG_E_BUF的使能端en0=1时，则控制对应的修调子单元UNIT导通，输出端OP0与延迟后的输入的信号同相，ON0与延迟后的输入信号反向。

在本申请中，开启加重通路单元30后，假设主通路单元20输出的等效电阻为Rd，加重通路单元30输出的等效电阻为Re；当单端信号DIN_IN由低拉到高，主通路单元20的输入IP（即第一信号优化分单元D_BUF1的IP引脚）为高电平，输入IN（即第一信号优化分单元D_BUF1的IN引脚）为低电平，由于第一触发器DFF1在HS_CLK上升沿前还是保持DIN_IN之前的状态，因此加重通路单元30的IP_EMP（即第二信号优化分单元D_BUF2的IP引脚）为低电平，IN_EMP（即第二信号优化分单元D_BUF2的IN引脚）为高电平；此时，高速输出驱动分单元HS_DRIVER、高速输出加重分单元HS_EMP与片外电阻R2组成的电阻网络等效电路如图12所示，电流从VLDO流过Rd和Re组成的并联支路，再经片外电阻R2 ，流经Rd和Re组成的并联支路后接地（VSS）；片外电阻R2上的压降为Vh1=R2*VLDO*（1+Rd/Re）/[2Rd+R2*(1+Rd/Re)]。需要说明的是，当主通路单元20打开时，从输出节点P端到0.4VLDO的电阻为Rd；当加重通路单元30打开时，输出节点P到0.4VLDO的电阻为Re，因此节点P到0.4VLDO的等效电阻为Rd跟Re的并联；同理，输出节点N到VSS的电阻为Rd和Re的并联。

经过一个高速时钟周期后，HS_CLK上升沿，第一触发器DFF1输出跟随DIN_IN信号，加重通路单元30的IP_EMP拉低，IN_EMP拉高，高速输出加重分单元HS_EMP中对应的修调子单元UNIT的第一晶体管MN1和第四晶体管MN4关闭，第二晶体管MN2和第三晶体管MN3导通；此时，高速输出驱动分单元HS_DRIVER、高速输出加重分单元HS_EMP与片外电阻R2组成的电阻网络等效电路如图13所示，片外电阻R2上的压降为Vh2=R2*VLDO*（1-Rd/Re）/[2Rd+R2*(1+Rd/Re)]。输出|VOD|减小了R2*VLDO*（2Rd/Re）/[2Rd+R2*(1+Rd/Re)]。

同理，当单端信号DIN_IN由高拉到低，片外电阻R2上的压降分别为-Vh1和-Vh2，单端信号DIN_IN、加重信号DIN_EMP与信号VOD时序图如图14。通过增加加重功能，信号的高频部分得到加重，低频信号得到衰减；通过调整不同的加重幅度，可以有效地补偿片外信号传输线对信号高频部分的衰减，优化信号输出眼图。

当高速数据信号DIN为4.5Gbps的PRBS9信号时，在没有开启加重通路单元30的情况下，输出信号的波形以及眼图如图15所示，由于输出信号线上的损耗，输出信号波形的高频部分衰减严重，眼图jitter值为52pS。在开启加重通路单元30后，输出信号的波形以及眼图如图16所示，可以看出输出信号的波形得到明显优化，眼图质量也得到提升，眼图jitter值为3pS。

本申请实施例还提供了一种车载视频传输芯片，该车载视频传输芯片包括本申请上述实施例提供的高速接收模块。

本申请实施例的车载视频传输芯片通过上述实施例中的高速接收模块，能够明显优化时钟抖动值，有效提高产品良率。

以上描述仅为本申请的较佳实施例以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的申请范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离前述申请构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中申请的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (5)

1.一种基于MIPI协议的高速收发***，包括高速接收模块和高速发送模块，其特征在于，所述高速接收模块包括第一级放大器、第二级放大器和反相结构，

第一级放大器，用于将从正输入端INP和负输入端INN输入的输入信号进行小幅增益放大，并将输入信号的共模电压由低电压转换为高电压；其中，输入信号来自高速发送模块；

第二级放大器，包括第一放大器SEC_AMP1和第二放大器SEC_AMP2；来自所述第一级放大器第一输出端的信号从所述第一放大器SEC_AMP1的正输入端输入以及从所述第二放大器SEC_AMP2的负输入输入；来自所述第一级放大器第二输出端的信号从所述第一放大器SEC_AMP1的负输入端输入以及从所述第二放大器SEC_AMP2的正输入输入；所述第一放大器SEC_AMP1和所述第二放大器SEC_AMP2对输入的信号进行较高增益放大，并从所述第一放大器SEC_AMP1输出第一信号和从所述第二放大器SEC_AMP2输出第二信号；

反相结构，包括第一输入端和第二输入端；从所述第一输入端输入的第一信号与从所述第二输入端输入的第二信号进行反相器交叉处理，得到差分信号，并将差分信号的一路正向信号或者反向信号从输出端OUT输出；

所述高速发送模块包括触发单元、主通路单元和加重通路单元；

所述主通路单元的输入端和所述加重通路单元的输入端均与所述触发单元的输出端连接，以分别通过所述触发单元接收高速数据信号DIN，并分别对所述高速数据信号DIN进行优化处理；

所述主通路单元的输出端和所述加重通路单元的输出端连接以对优化处理后的所述高速数据信号DIN进行叠加补偿；

所述主通路单元包括第一信号转化分单元S_TO_D1、第一信号优化分单元D_BUF1、主信号逻辑变换分单元REG_BUF、高速输出驱动分单元HS_DRIVER和第一逻辑与门AND1；

所述第一信号转化分单元S_TO_D1的输入端与所述触发单元的输出端连接，用于接收所述触发单元输出的单端信号DIN_IN，并将所述单端信号DIN_IN转化成主差分信号输出；

所述第一信号优化分单元D_BUF1的输入端与所述第一信号转化分单元S_TO_D1的输出端连接，用于接收所述主差分信号，并对所述主差分信号进行优化形成主优化信号后输出；

所述主信号逻辑变换分单元REG_BUF的输入端与第一信号优化分单元D_BUF1的输出端连接，用于接收所述主优化信号；所述主信号逻辑变换分单元REG_BUF的使能端与所述第一逻辑与门AND1的输出端连接，使得所述主信号逻辑变换分单元REG_BUF在所述第一逻辑与门AND1的控制作用下对所述主优化信号进行逻辑变换以调整发送模块输出的等效电阻；

所述高速输出驱动分单元HS_DRIVER的输入端与所述主信号逻辑变换分单元REG_BUF的输出端连接，用于接收所述主信号逻辑变换分单元REG_BUF输出的逻辑变换后的所述主优化信号，并在所述第一逻辑与门AND1的控制作用下改变发送模块输出的等效阻抗；所述高速输出驱动分单元HS_DRIVER的输出端连接所述加重通路单元的输出端。

2.根据权利要求1所述的高速收发***，其特征在于，所述反相结构包括交叉反相器和多路选择器MUX；

所述交叉反相器对输入的所述第一信号和所述第二信号进行反相器交叉处理，并将处理得到的两路差分信号输入所述多路选择器MUX；

所述多路选择器MUX按照预先设置参数选择一路正向信号或者反向信号从输出端OUT输出。

3.根据权利要求2所述的高速收发***，其特征在于，所述交叉反相器包括：

第一反相器，第一反相器的输入端为反相结构的第一输入端，与第一放大器SEC_AMP1的输出端连接；

第二反相器，第二反相器的输入端为反相结构的第二输入端，与第二放大器SEC_AMP1的输出端连接；

交叉耦合反相器，由第三反相器和第四反相器组成；第三反相器的输入端与第四反相器的输出端连接作为交叉耦合反相器的第一端；第三反相器的输出端与第四反相器的输入端连接作为交叉耦合反相器的第二端；交叉耦合反相器的第一端与第二反相器的输出端连接，第二端与第一反相器的输出端连接；

第五反相器，输入端与交叉耦合反相器第二端连接，输出端与多路选择器MUX的一路输入端连接；

第六反相器，输入端与交叉耦合反相器第一端连接，输出端与多路选择器MUX的一路输入端连接。

4.根据权利要求1所述的高速收发***，其特征在于，所述触发单元包括第一触发器DFF1；所述第一触发器DFF1的D引脚作为触发单元的输入端，用于接收所述高速数据信号DIN；所述第一触发器DFF1的CK引脚用于接收时钟信号HS_CLK；所述第一触发器DFF1的RB引脚连接第一供电电源VDD，以通过所述第一供电电源VDD为所述第一触发器DFF1提供电力支持；所述第一触发器DFF1的Q引脚作为所述触发单元的输出端连接所述主通路单元和所述加重通路单元的输入端。

5.根据权利要求1所述的高速收发***，其特征在于，所述加重通路单元包括第二触发器DFF2、第二信号转化分单元S_TO_D2、第二信号优化分单元D_BUF2、加重信号逻辑变换分单元REG_E_BUF、高速输出加重分单元HS_EMP和第二逻辑与门AND2；

所述第二触发器DFF2的输入端与所述触发单元的输出端连接，用于接收所述触发单元输出的单端信号DIN_IN，并将所述单端信号DIN_IN转化成加重信号DIN_EMP输出；

所述第二信号转化分单元S_TO_D2的输入端与所述第二触发器DFF2的输出端连接，用于接收所述加重信号DIN_EMP，并将所述加重信号DIN_EMP转化成加重差分信号输出；

所述第二信号优化分单元D_BUF2的输入端与所述第二信号转化分单元S_TO_D2的输出端连接，用于接收所述加重差分信号，并对所述加重差分信号进行优化形成加重优化信号后输出；

所述加重信号逻辑变换分单元REG_E_BUF输入端与第二信号优化分单元D_BUF2的输出端连接，用于接收所述加重优化信号；所述加重信号逻辑变换分单元REG_E_BUF的使能端与所述第二逻辑与门AND2的输出端连接，使得所述加重信号逻辑变换分单元REG_E_BUF在所述第二逻辑与门AND2的控制作用下对所述加重优化信号进行逻辑变换以调整发送模块输出的等效电阻；

所述高速输出加重分单元HS_EMP的输入端与所述加重信号逻辑变换分单元REG_E_BUF的输出端连接，用于接收所述加重信号逻辑变换分单元REG_E_BUF输出的逻辑变换后的所述加重优化信号，并在所述第二逻辑与门AND2的控制作用下改变发送模块输出的等效阻抗；所述高速输出加重分单元HS_EMP的输出端连接所述主通路单元的输出端。