JP3735698B2 - 内部電圧発生回路 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、メモリなど半導体装置の内部電圧発生回路に関する。
【０００２】
【従来の技術】
半導体メモリ装置では、外部電源電圧の変動に対して回路をより安定に動作させるために内部電圧発生回路を使用する。図２のグラフに示すように、内部電圧ＶＩＮＴは、外部電源電圧Ｖｅｘｔが０〜Ｖｎｏ（ノーマル電圧区間の最低電圧）の区間では、外部電源電圧Ｖｅｘｔに比例して増加し、ノーマル電圧区間（Ｖｎｏ〜Ｖｓｍ）では、外部電源電圧Ｖｅｘｔに依らず一定レベルを保持し、外部電源電圧Ｖｅｘｔがノーマル電圧区間より高電圧（ストレス電圧区間）になると、外部電源電圧Ｖｅｘｔに比例して増加するようになる。
【０００３】
図１に示す内部電圧発生回路は、外部電源電圧Ｖｅｘｔが０〜Ｖｎｏまでは内部電圧発生回路の出力である内部電圧ＶＩＮＴが外部電源電圧Ｖｅｘｔに比例して増加する。メモリセルのワードラインに印加する電圧Ｖｗｌのレベルは、内部電圧ＶＩＮＴをアクセストランジスタによりＶｔだけ昇圧したレベルである。そして、外部電源電圧Ｖｅｘｔのレベルがノーマル電圧区間になると、ＰＭＯＳトランジスタ１０５及び１０６により２Ｖｔだけクランプされて一定なレベルを保持する。このとき、内部電圧ＶＩＮＴの昇圧電圧ＶＰＰも内部電圧ＶＩＮＴのレベルに対して差が一定になる。外部電源電圧Ｖｅｘｔのレベルがストレス電圧区間になると、外部電源電圧Ｖｅｘｔに比例して、内部電圧ＶＩＮＴと昇圧電圧ＶＰＰが一定の電圧差を保ちながら増加するようになる。
【０００４】
このストレス電圧区間で、半導体チップの信頼性を保障するために、チップにノーマル動作電圧Ｖｎｏより高電圧を印加してスクリーニングするためのバーンインテストを行う。このとき、ノーマル動作電圧Ｖｎｏより高電圧を発生させるための内部動作電源電圧を必要とする。
【０００５】
このように、半導体のチップ内部に二つの動作電圧領域が存在するので、図２のように、ノーマル電圧区間では、安定した電源供給のために内部にクランプ区間（ＶｎｏからＶｓｍまでの区間）を設定して動作させ、ストレス電圧区間では、外部電源電圧Ｖｅｘｔに比例して増加する内部電圧回路を使用する。このとき、内部電圧ＶＩＮＴのクランプ区間は、ノーマル電圧区間の設定により決まり、ストレス電圧区間は、チップ内部に適正ストレスが加わる電圧領域で内部電圧ＶＩＮＴと外部電源電圧Ｖｅｘｔとの適正領域で決定される。
【０００６】
また、ＮＭＯＳトランジスタをアクセストランジスタとして使用するメモリセルの構造、すなわち、ＤＲＡＭ構造では、ビットラインのデータと記憶ノードのデータとを相互伝達するためには、アクセストランジスタのゲートノードであるワードラインの電圧を十分に高める必要があるので、半導体のチップ内部に他の昇圧電圧ＶＰＰ（内部電圧ＶＩＮＴ＋１Ｖｔ）を使用する。この昇圧電圧ＶＰＰも電圧値に差があるだけで、内部電圧ＶＩＮＴと同様にノーマル電圧区間とストレス電圧区間とに区分できる。
【０００７】
【発明が解決しようとする課題】
二つの電圧領域が構成されているとき、ストレス電圧区間において、チップ内に適正ストレスが加えられる昇圧電圧ＶＰＰと内部電圧ＶＩＮＴのレベルが一つの外部電源電圧Ｖｅｘｔにより決まるために以下のような問題がある。すなわち、ノーマル動作モードとストレス動作モードとが区別されないためにストレス電圧区間でバーンインテストを行わない時にも、外部電源電圧Ｖｅｘｔの上昇により内部電圧ＶＩＮＴが上昇し、これにより、昇圧電圧ＶＰＰが上昇するために誤動作の原因となる。特に、このストレス電圧区間でノーマル動作を行う場合、上昇する昇圧電圧ＶＰＰがメモリセルにそのまま印加されるので、ストレスによりチップの寿命を短縮させるという短所がある。
【０００８】
よって本発明の目的は、誤動作を防止し、寿命を長くさせ得る内部電圧発生回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明では、ノーマル動作モードとストレス動作モードとを区分して動作する半導体メモリ装置の内部電圧発生回路とするものである。すなわち本発明の内部電圧発生回路は、外部電源電圧を基にノーマル電圧以上の電圧区間で定レベルの内部電圧を発生する内部電圧発生部と、前記ノーマル電圧より低い電圧区間では外部電源電圧の変化に伴う第１変化率で変化する電圧を内部電源電圧発生部の出力端子へ提供し、前記ノーマル電圧区間では外部電源電圧の変化に対し前記第１変化率よりも小さい第２変化率を持つ電圧を前記出力端子へ提供し、前記ノーマル電圧を越える電圧区間では、ノーマル動作モードとストレス動作モードを区別して、前記ノーマル動作モードの場合は前記外部電源電圧の変化に対し前記第２変化率を持つ電圧を前記出力端子へ提供し、前記ストレス動作モードの場合は前記外部電源電圧に伴う第３変化率で変化する電圧を前記出力端子へ提供するクランプ部と、を備え、
前記クランプ部は外部電源電圧をクランプするために、前記外部電源電圧と前記出力端子との間に直列接続される複数のトランジスタを備え、前記複数のトランジスタ中の一つのトランジスタが、チップ外部からゲートに供給される外部信号により、前記ノーマル動作モード及び前記ストレス動作モードに応じてオン、オフ制御されることを特徴とする。
【００１０】
また、外部電源電圧を降下させて定レベルの内部電圧を発生する内部電圧発生部と、その内部電圧の出力端子に接続してクランプ電源による電圧を提供するクランプ部と、を備えた半導体装置の内部電圧発生回路において、前記クランプ電源と前記クランプ部との間に設けられ、ノーマル電圧を越える電圧区間で動作モードを制御するチップ外部から供給される制御信号に従いオンオフし、前記クランプ部の動作を制御するＭＯＳトランジスタを設けたことを特徴とする。
【００１１】
【発明の実施の形態】
以下、本発明に従う実施形態を添付図面により説明する。本発明ではストレス電圧区間において、ノーマル動作モードとストレス動作モードとを区別して、ノーマル動作モードでは継続してクランプ動作区間の電圧を保持し、ストレス動作モードでは従来のように外部電源電圧Ｖｅｘｔに比例して内部電圧ＶＩＮＴと昇圧電圧ＶＰＰとの間に一定な電圧差を保持しつつ増加させる。
【００１２】
図３は、本発明の内部電圧発生回路の具体的な回路図である。
【００１３】
この回路は、基準電圧ＶＲＥＦ及び出力電圧ＶＩＮＴのレベルを抵抗１０３と抵抗１０４とにより分圧した分圧電圧を入力とする差動増幅器１０１と、この差動増幅器１０１の出力を入力とするゲートを有するＰＭＯＳトランジスタ１０２とを内部電圧発生部として備え、そして、外部電源電圧ＶｅｘｔからＰＭＯＳトランジスタ１０２のしきい電圧Ｖｔだけ減少した内部電圧ＶＩＮＴのクランプを制御するクランプ部３００が設けられている。
【００１４】
クランプ部３００は、外部電源電圧Ｖｅｘｔ端子（クランプ電源）と内部電圧ＶＩＮＴ端子との間に直列接続されるＰＭＯＳトランジスタ３０１、３０２、３０３からなり、トランジスタ３０１は信号ＰＢＩＢ（反転）により制御される。信号ＰＢＩＢはチップ外部から特定なタイミングで入力される信号であり、ノーマル動作モード時は論理“ハイ”レベルになり、ＰＭＯＳトランジスタ３０１をオフして、外部電源電圧Ｖｅｘｔが増加しても内部電圧ＶＩＮＴを一定に保持し、ストレス動作モード時は論理“ロウ”レベルになり、ＰＭＯＳトランジスタ３０１をオンして、外部電源電圧Ｖｅｘｔと内部電圧ＶＩＮＴ間に２Ｖｔ以上の差を生じさせ、外部電源電圧Ｖｅｘｔに比例して内部電圧ＶＩＮＴが増加するようにする。例えば、信号ＰＢＩＢは、チップのテストモードで発生し、テスト動作のためのＷＣＢＲタイミングと特定ピンに高電圧、例えば、ＶＩＮＴ＋ΔＶを加えると発生する信号を組み合わせて生成される。
【００１５】
このような構成により、図４に示すように、外部電源電圧Ｖｅｘｔのストレス電圧区間では、外部電源電圧Ｖｅｘｔが増加するにつれて内部電圧ＶＩＮＴと昇圧電圧ＶＰＰが上昇するストレス動作モードＡと、外部電源電圧Ｖｅｘｔの増加に無関係に、内部電圧ＶＩＮＴと昇圧電圧ＶＰＰの電圧レベルがクランプ区間と同様に保持されるノーマル動作モードＢとに区分され、内部電圧ＶＩＮＴと昇圧電圧ＶＰＰを印加するようになる。
【００１６】
【発明の効果】
以上のように本発明は、ストレス電圧区間でモードを区別して内部電圧及び昇圧電圧を発生するので、チップの誤動作の防止及び従来よりチップの寿命が長くなる。
【図面の簡単な説明】
【図１】従来の内部電圧発生回路の回路図。
【図２】図１に示す回路の外部電源電圧の変化に対する内部電圧の変化を示すグラフ。
【図３】本発明の実施形態の内部電圧発生回路の回路図。
【図４】図３に示す回路の外部電源電圧の変化に対する内部電圧の変化を示すグラフ。
【符号の説明】
３００ クランプ部
３０１ スイッチ
３０２、３０３ クランプトランジスタ
ＰＢＩＢ モード選択信号

Claims (7)

  1. 外部電源電圧を基にノーマル電圧以上の電圧区間で定レベルの内部電圧を発生する内部電圧発生部と、
    前記ノーマル電圧より低い電圧区間では外部電源電圧の変化に伴う第１変化率で変化する電圧を内部電源電圧発生部の出力端子へ提供し、前記ノーマル電圧区間では外部電源電圧の変化に対し前記第１変化率よりも小さい第２変化率を持つ電圧を前記出力端子へ提供し、前記ノーマル電圧を越える電圧区間では、ノーマル動作モードとストレス動作モードを区別して、前記ノーマル動作モードの場合は前記外部電源電圧の変化に対し前記第２変化率を持つ電圧を前記出力端子へ提供し、前記ストレス動作モードの場合は前記外部電源電圧に伴う第３変化率で変化する電圧を前記出力端子へ提供するクランプ部と、を備え、
    前記クランプ部は外部電源電圧をクランプするために、前記外部電源電圧と前記出力端子との間に直列接続される複数のトランジスタを備え、前記複数のトランジスタ中の一つのトランジスタが、チップ外部からゲートに供給される外部信号により、前記ノーマル動作モード及び前記ストレス動作モードに応じてオン、オフ制御されることを特徴とする内部電圧発生回路。
  2. 前記内部電圧発生部は、内部電圧の分圧電圧と基準電圧とを差動入力とする差動増幅器と、この差動増幅器の出力に制御され、前記外部電源電圧をしきい電圧分降下させて出力端子へ出力するトランジスタと、を備える請求項１記載の内部電圧発生回路。
  3. 前記内部電圧を供給するトランジスタは、ＰＭＯＳトランジスタである請求項２記載の内部電圧発生回路。
  4. 前記第１変化率と前記第３変化率は、同じ変化率とする請求項１記載の内部電圧発生回路。
  5. 前記第２変化率は、０に近い変化率である請求項１記載の内部電圧発生回路。
  6. 外部電源電圧を降下させて定レベルの内部電圧を発生する内部電圧発生部と、その内部電圧の出力端子に接続してクランプ電源による電圧を提供するクランプ部と、を備えた半導体装置の内部電圧発生回路において、
    前記クランプ電源と前記クランプ部との間に設けられ、ノーマル電圧を越える電圧区間で動作モードを制御するチップ外部から供給される制御信号に従いオンオフし、前記クランプ部の動作を制御するＭＯＳトランジスタを設けたことを特徴とする内部電圧発生回路。
  7. 前記制御信号が、チップのテストモードで発生し、テスト動作のためのＷＣＢＲタイミングと特定ピンに前記内部電圧より高い電圧を加えることによって生成される信号であることを特徴とする請求項１乃至請求項６のいずれか１項に記載の内部電圧発生回路。
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