KR20010081423A - 반도체 메모리 장치의 액티브 내부 전원전압 발생회로 - Google Patents

반도체 메모리 장치의 액티브 내부 전원전압 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 액티브 내부 전원전압 발생회로를 공개한다. 그 회로는 외부 전원전압과 접지전압사이에 연결되어 액티브 내부 전원전압과 기준전압을 비교하여 액티브 내부 전원전압의 레벨이 높은 경우에 출력 노드의 전압을 상승하고, 액티브 내부 전원전압의 레벨이 낮은 경우에는 출력 노드의 전압을 하강하는 차동 증폭기, 외부 전원전압과 출력 노드사이에 연결되어 출력 노드의 전압이 낮아지게 되면 출력 노드의 전압을 소정 레벨 상승하기 위한 클램핑 회로, 및 외부 전원전압과 액티브 내부 전원전압 발생 단자사이에 연결되고 출력 노드의 전압에 응답하여 액티브 내부 전원전압을 발생하기 위한 드라이버로 구성되어 있다. 따라서, 높은 외부 전원전압이 인가되는 경우에 액티브 내부 전원전압의 레벨이 떨어지게 되면 드라이버의 게이트 전압을 접지전압 레벨보다 소정 전압 상승함으로써 액티브 내부 전원전압의 레벨이 필요 이상으로 증가하는 것을 방지하여 안정된 액티브 내부 전원전압을 발생할 수 있다.

Description

반도체 메모리 장치의 액티브 내부 전원전압 발생회로{active internal power supply generator of a semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 액티브시에 메모리 셀 어레이로 공급되는 내부 전원전압을 발생하기 위한 반도체 메모리 장치의 액티브내부 전원전압 발생회로에 관한 것이다.
반도체 메모리 장치의 내부 전원전압 발생회로는 스탠바이 내부 전원전압 발생회로와 액티브 내부 전원전압 발생회로로 구성되어 있다. 스탠바이 내부 전원전압 발생회로는 스탠바이 및 액티브시에 항상 동작하는 반면에 액티브 내부 전원전압 발생회로는 액티브시에만 동작하도록 구성되어 있다.
반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 액티브 내부 전원전압이 공급되는 라인에 메모리 셀 어레이의 복수개의 비트 라인이 연결되어 있어서 액티브시에 비트 라인의 캐패시턴스에 의해서 많은 양의 전하가 소모되어 액티브 내부 전원전압의 레벨이 낮아지게 되면 액티브 내부 전원전압의 레벨의 높이고, 목표 레벨까지 올라가게 되면 동작을 중지하게 된다.
즉, 종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 액티브시에 액티브 내부 전원전압의 레벨을 목표 레벨로 유지하기 위하여 동작한다.
종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 차동 증폭기와 드라이버로 구성되어 있다. 차동 증폭기는 목표 레벨과 액티브 내부 전원전압의 레벨을 비교하여 목표 레벨보다 액티브 내부 전원전압의 레벨이 높으면 드라이버를 오프하고, 목표 레벨보다 액티브 내부 전원전압의 레벨의 낮으면 드라이버를 온하여 액티브 내부 전원전압 발생 라인으로 전하를 공급하게 된다.
그런데, 종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 높은 외부 전원전압이 인가되는 경우에는 드라이버를 통하여 액티브 내부 전원전압 발생 라인으로 목표 레벨이상의 전하가 공급되어 액티브 내부 전원전압의 레벨을필요 이상으로 올리게 된다는 문제점이 있었다.
본 발명의 목적은 높은 외부 전원전압이 인가되는 경우에 구동회로를 통하여 흐르는 전류를 제한함으로써 안정된 액티브 내부 전원전압을 발생할 수 있는 반도체 메모리 장치의 액티브 내부 전원전압 발생회로를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 외부 전원전압과 접지전압사이에 연결되어 액티브 내부 전원전압과 기준전압을 비교하여 상기 액티브 내부 전원전압의 레벨이 높은 경우에 출력 노드의 전압을 상승하고, 상기 액티브 내부 전원전압의 레벨이 낮은 경우에는 상기 출력 노드의 전압을 하강하는 차동 증폭 수단, 상기 외부 전원전압과 상기 출력 노드사이에 연결되어 상기 출력 노드의 전압이 낮아지게 되면 상기 출력 노드의 전압을 소정 레벨 상승하기 위한 클램핑 수단, 및 상기 외부 전원전압과 액티브 내부 전원전압 발생 단자사이에 연결되고 상기 출력 노드의 전압에 응답하여 상기 액티브 내부 전원전압을 발생하기 위한 드라이버를 구비한 것을 특징으로 한다.
도1은 종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로의 실시예의 회로도이다.
도2는 도1에 나타낸 액티브 내부 전원전압 발생회로의 노드(A)의 전압과 액티브 내부 전원전압(AIVC)의 변화를 나타내는 그래프이다.
도3은 종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로의 다른 실시예의 회로도이다.
도4는 본 발명의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로의 실시예의 회로도이다.
도5는 도4에 나타낸 액티브 내부 전원전압 발생회로의 노드(A)의 전압과 액티브 내부 전원전압(AIVC)의 변화를 나타내는 그래프이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로를 설명하기 전에 종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로를 설명하면 다음과 같다.
도1은 종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로의 실시예의 회로도로서, PMOS트랜지스터들(P1, P2)과 NMOS트랜지스터들(N1, N2, N3)로 구성된 차동 증폭기(10)와 PMOS트랜지스터(P3)로 구성된 드라이버(12)로 구성되어 있다.
도1에 나타낸 회로의 동작을 설명하면 다음과 같다.
차동 증폭기(10)는 NMOS트랜지스터(N3)로 인가되는 "하이"레벨의 액티브 신호(PR)에 응답하여 인에이블되고 액티브 내부 전원전압(AIVC)과 기준전압(VREFA)을 비교하여 액티브 내부 전원전압(AIVC)의 레벨이 기준전압(VREFA)의 레벨보다 높으면 NMOS트랜지스터(N1)가 온되고 PMOS트랜지스터(P2)가 온되어 출력신호(A)의 레벨을 높인다. 그러면, PMOS트랜지스터(P3)가 오프되어 액티브 내부 전원전압(AIVC) 발생 라인으로의 전하 공급을 중단하게 된다.
반대로, 차동 증폭기(10)는 액티브 내부 전원전압(AIVC)과 기준전압(VREFA)을 비교하여 액티브 내부 전원전압(AIVC)의 레벨이 기준전압(VREFA)의 레벨보다 낮으면 NMOS트랜지스터(N2)가 온되어 출력신호(A)의 레벨을 낮춘다. 그러면, PMOS트랜지스터(P3)가 온되어 액티브 내부 전원전압(AIVC) 발생 라인으로 전하를 공급하게 된다.
종래의 액티브 내부 전원전압 발생회로는 상술한 바와 같은 동작을 반복적으로 수행함에 의해서 액티브 내부 전원전압(AIVC)의 레벨을 목표 레벨로 맞추게 된다.
그런데, 도1에 나타낸 종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 높은 외부 전원전압(EVCC)이 인가되는 경우에 PMOS트랜지스터(P3)의 구동 능력이 커지게 된다. 이 경우에는 PMOS트랜지스터(P3)의 게이트와 소스사이의전압 차이(Vgs)가 커짐으로 인해서 드레인과 소스사이에 흐르는 전류(Ids)가 증가하게 되어, 액티브 내부 전원전압(AIVC)의 레벨이 필요 이상으로 올라가게 되는 오버-슈팅(over-shooting)이 발생하게 된다는 문제점이 있었다.
즉, 도1에 나타낸 액티브 내부 전원전압 발생회로가 낮은 외부 전원전압(EVCC)이 인가되는 경우에 안정된 액티브 내부 전원전압(AIVC)을 발생하도록 설계되어 있기 때문에, 높은 외부 전원전압(EVCC)이 인가되는 경우에는 PMOS트랜지스터(P3)의 게이트와 소스사이의 전압 차이(Vgs)가 커져 드레인과 소스사이에 흐르는 전류(Ids)가 필요 이상으로 증가하게 된다.
도2는 높은 외부 전원전압(EVCC)이 인가되는 경우의 도1에 나타낸 반도체 메모리 장치의 액티브 내부 전원전압 발생회로의 노드(A) 및 액티브 내부 전원전압(AIVC) 레벨의 변화를 나타내는 그래프이다.
도4에 나타낸 그래프로부터, 도1에 나타낸 종래의 액티브 내부 전원전압 발생회로는 액티브 내부 전원전압(AIVC)의 레벨이 떨어지게 됨에 따라 노드(A)의 게이트 전압 레벨이 낮아지게 되어 액티브 내부 전원전압(AIVC)의 레벨을 상승하게 될 때, 액티브 내부 전원전압(AIVC)의 레벨을 필요이상으로 상승하는 것을 알 수 있다.
도3은 종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로의 다른 실시예의 회로도로서, 도1에 나타낸 차동 증폭기(10)와 드라이버(12)사이에 인버터들(I1, I2), PMOS트랜지스터들(P4, P5, P7, P7), 및 NMOS트랜지스터들(N4, N5, N6, N7)로 구성된 액티브 내부 전원전압 제어회로(50)를 추가하여 구성되어 있다.
도3에 나타낸 회로의 동작을 설명하면 다음과 같다.
차동 증폭기(10)와 드라이버(12)의 동작은 도1에 나타낸 동작 설명을 참고로 하면 쉽게 이해될 것이다.
액티브 내부 전원전압 제어회로(50)는 높은 외부 전원전압(EVCC)이 인가되는 경우의 PMOS트랜지스터(P3)의 소스와 게이트사이의 전압 차이(Vgs)가 낮은 외부 전원전압(EVCC)이 인가되는 경우의 PMOS트랜지스터(P3)의 소스와 게이트사이의 전압 차이(Vgs)와 동일하게 하기 위하여 동작한다.
즉, 액티브 내부 전원전압 제어회로(50)는 높은 외부 전원전압(EVCC)이 인가되는 경우에 차동 증폭기(10)의 출력신호가 "로우"레벨이 되면 노드(A)의 레벨을 상승하게 된다.
도3에 나타낸 종래의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 트랜지스터들의 크기를 적절하게 조절함에 의해서 높은 외부 전원전압이 인가될 때의 PMOS트랜지스터(P3)의 게이트와 소스사이의 전압 차이(Vgs)가 낮은 외부 전원전압이 인가될 때의 PMOS트랜지스터(P3)의 게이트와 소스사이의 전압 차이(Vgs)와 동일하도록 설계되어야 한다.
그런데, 도3에 나타낸 회로는 그 구성이 복잡하고 설계시에 액티브 내부 전원전압 발생회로의 트랜지스터들의 크기를 최적화하는 것이 어렵고 트랜지스터들의 크기를 최적화하여 설계하였다고 하더라도 공정상에서 그 값이 변화되게 됨으로써 안정된 액티브 내부 전원전압을 발생하기가 어렵다는 문제점이 있다.
도3에 나타낸 회로는 국내 특허 공개번호 제99-38108호에 공개되어 있다.
도4는 본 발명의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로의 실시예의 회로도로서, 차동 증폭기(10)와 드라이버(12)사이의 노드(A)와 외부 전원전압(EVCC)사이에 연결된 PMOS트랜지스터(P10)로 구성된 클램핑 수단(100)으로 구성되어 있다.
도4에 나타낸 회로의 동작을 설명하면 다음과 같다.
높은 레벨의 외부 전원전압(EVCC)이 인가되는 경우에 액티브 내부 전원전압(AIVC)의 레벨이 기준전압(VREFA)보다 작으면 차동 증폭기(10)의 NMOS트랜지스터(N2)가 온되어 "로우"레벨의 신호를 발생한다. 그러면, 클램핑 수단(100)이 온되어 "로우"레벨의 차동 증폭기(10)의 출력신호에 응답하여 노드(A)의 전압 레벨을 상승하게 된다. PMOS트랜지스터(P3)는 노드(A)의 레벨에 응답하여 액티브 내부 전원전압(AIVC) 발생 라인으로 전하를 공급하게 된다. 그런데, 노드(A)의 레벨이 PMOS트랜지스터(P10)의 문턱전압만큼 상승되기 때문에 PMOS트랜지스터(P3)를 통하여 흐르는 전류가 감소된다.
본 발명의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 높은 외부 전원전압(EVCC)이 인가되면 클램핑 수단이 노드(A)의 전압을 클램핑하여 접지전압 레벨보다 상승하게 됨으로써 PMOS트랜지스터(P3)를 통하여 흐르는 전류가 제한되게 된다. 즉, PMOS트랜지스터(P3)의 노드(A)의 레벨이 낮아지게 될 때 PMOS트랜지스터(P10)의 게이트와 소스사이의 전압 차이(Vgs)가 증가하여 PMOS트랜지스터(P10)가 온되어 소스로부터 외부 전원전압(EVCC)이 공급되게 됨으로써 노드(A)의 레벨이 PMOS트랜지스터(P10)의 문턱전압이하로 낮아지지는 않게 된다. 따라서, PMOS트랜지스터(P3)의 소스로부터 액티브 내부 전원전압(AIVC) 발생 라인으로 공급되는 전류(Ids)가 제한되게 된다.
도5는 높은 외부 전원전압(EVCC)이 인가될 때 도4에 나타낸 반도체 메모리 장치의 액티브 내부 전원전압 발생회로의 노드(A) 및 액티브 내부 전원전압(AIVC) 레벨의 변화를 나타내는 그래프이다.
도5에 나타낸 그래프로부터 알 수 있듯이, 본 발명의 액티브 내부 전원전압 발생회로는 액티브 내부 전원전압(AIVC)의 레벨이 떨어지더라도 노드(A)의 게이트 전압 레벨이 도2의 그래프에 나타낸 노드(A)의 전압 레벨보다 높아지게 되어 액티브 내부 전원전압(AIVC)의 레벨이 상승하게 될 때, 액티브 내부 전원전압(AIVC)의 레벨을 안정적으로 상승하게 된다.
본 발명의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 높은 외부 전원전압(EVCC)이 인가되는 경우에 액티브 내부 전원전압(AIVC)의 레벨이 떨어지게 되면 드라이버인 PMOS트랜지스터의 게이트 전압을 접지전압 레벨보다 소정 전압 상승함으로써 액티브 내부 전원전압(AIVC)의 레벨이 필요 이상으로 증가하는 것을 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 액티브 내부 전원전압 발생회로는 높은 외부 전원전압(EVCC)이 인가되는 경우에도 안정된 액티브 내부 전원전압을 유지할 수 있다.

Claims (3)

  1. 외부 전원전압과 접지전압사이에 연결되어 액티브 내부 전원전압과 기준전압을 비교하여 상기 액티브 내부 전원전압의 레벨이 높은 경우에 출력 노드의 전압을 상승하고, 상기 액티브 내부 전원전압의 레벨이 낮은 경우에는 상기 출력 노드의 전압을 하강하는 차동 증폭 수단;
    상기 외부 전원전압과 상기 출력 노드사이에 연결되어 상기 출력 노드의 전압이 낮아지게 되면 상기 출력 노드의 전압을 소정 레벨 상승하기 위한 클램핑 수단; 및
    상기 외부 전원전압과 액티브 내부 전원전압 발생 단자사이에 연결되고 상기 출력 노드의 전압에 응답하여 상기 액티브 내부 전원전압을 발생하기 위한 드라이버를 구비한 것을 특징으로 하는 반도체 메모리 장치의 액티브 내부 전원전압 발생회로.
  2. 제1항에 있어서, 상기 클램핑 수단은
    상기 외부 전원전압이 인가되는 소스와 상기 출력 노드에 연결된 게이트와 드레인을 가진 제1PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 액티브 내부 전원전압 발생회로.
  3. 제1항에 있어서, 상기 드라이버는
    상기 외부 전원전압이 인가되는 소스와 상기 출력 노드에 연결된 게이트와 상기 액티브 내부 전원전압 발생 단자에 연결된 드레인을 가진 제2PMOS트랜지스터를 구비한 것을 특징으로 하는 반도체 메모리 장치의 액티브 내부 전원전압 발생회로.
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