JP3995219B2 - ダイオードを内蔵した絶縁ゲートバイポーラトランジスタとその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明はダイオードを内蔵した絶縁ゲートバイポーラトランジスタおよびその製造方法に関し、特に急速回復ダイオード(FRD:FAST RECOVERY DIODE)を内蔵した電力用素子としての絶縁ゲートバイポーラトランジスタおよびその製造方法に関する。
【0002】
【従来の技術】
絶縁ゲートバイポーラトランジスタ(IGBT:INSULATED GATE BIPOLAR TRANSISTOR)の開発以前に使われてきたMOSトランジスタおよびバイポーラトランジスタは、その基板が高濃度のn型不純物によってドーピングされているので、ダイオードのカソードを形成することができ、ダイオードを内蔵することが可能であった。
【0003】
しかし、絶縁ゲートバイポーラトランジスタの開発により、基板は高濃度のp不純物によってドーピングされ、カソード電極の形成が困難になり、ダイオードを内蔵することができなくなっていた。
【0004】
既存のインバータ用の絶縁ゲートバイポーラトランジスタにおいては、フリーホイーリング(FREE WHEELING) 用としての急速回復ダイオードが必要になってきたが、これは絶縁ゲートバイポーラトランジスタに内蔵できないため、絶縁ゲートバイポーラトランジスタと並列に接続して使用されている。
【0005】
このようにダイオードを並列に接続した場合、第1に、絶縁ゲートバイポーラトランジスタが占める面積が必要以上に拡大され、第2に絶縁ゲートバイポーラトランジスタと急速回復ダイオードのチップ間のボンディング用のワイヤによって、不必要な浮遊インダクタンス(STRAY INDUCTANCE) が発生する。
【0006】
【発明が解決しようとする課題】
本発明の目的はダイオードを内蔵した絶縁ゲートバイポーラトランジスタを提供することである。
【0007】
本発明の他の目的は前記トランジスタを製造するにおいて最適な製造方法を提供することである。
【0008】
【課題を解決するための手段】
前記目的を達成するための本発明の絶縁ゲートバイポーラトランジスタは、対向する第1面と第2面とを有する半導体基板の前記第1面に第1導電型のカソードと第2導電型のコレクタとが選択的に形成された第1半導体層と、前記第1半導体層上に形成され、前記第2面まで達する第1導電型の第2半導体層と、前記第2面の前記第2半導体層内で前記カソードと対向する位置に形成されたアノードと、前記第2面の前記第2半導体層内で前記コレクタと対向する位置に前記アノードから離隔して形成された第2導電型のベースと、前記第2面の前記ベース内に形成されたエミッタと、前記第2面に近接して配置され、電圧が印加されることにより前記エミッタと前記第2半導体層とを電気的に接続する絶縁ゲート電極とを備え、前記アノードと前記カソードとにより内蔵ダイオードを形成したことを特徴とする。
【0009】
前記絶縁ゲートバイポーラトランジスタは、前記第1面の前記第1半導体層に形成され、前記カソードと前記コレクタとを共通に接続するカソード・コレクタ電極と、前記第2面上に形成され、前記アノードと前記エミッタとを共通に接続するアノード・エミッタ電極とをさらに有することが望ましい。また、より望ましくは前記第1半導体層の前記カソードは前記第2半導体層より高い不純物濃度を有することが望ましい。また、より望ましくは前記第1半導体層と前記第2半導体層との間に、前記第2半導体層の不純物濃度よりも高い不純物濃度の第1導電型の第3半導体層を設けることが望ましい。
【0010】
前記他の目的を達成するための本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法は、第1導電型の半導体基板に第2導電型の不純物を選択的にイオン注入して第2導電型のコレクタと、イオン注入されていない領域にカソードとを形成する第1段階と、前記コレクタが形成されている前記半導体基板上に第1導電型のエピタキシャル層を形成する第2段階と、前記エピタキシャル層上の選択された領域に絶縁ゲート電極を形成する第3段階と、前記絶縁ゲート電極をマスクとして前記エピタキシャル層に第2導電型の不純物を選択的にイオン注入することにより、前記コレクタに対向する位置に第2導電型のベースを、前記カソードに対向する位置に第2導電型のアノードを、それぞれ互いに離隔させて形成する第4段階と、前記第2導電型の前記ベース内に第1導電型のエミッタを形成する第5段階と、前記第2導電型の前記コレクタが露出するまで前記第1導電型の半導体基板の裏面を研磨する第6段階とを有する。
【0011】
この製造方法において、前記第1段階後に、第1導電型の前記エピタキシャル層より高不純物濃度の第1導電型の不純物層を形成する段階を有することが望ましい。また、前記エミッタと前記アノードとを共通に接続するエミッタ・アノード電極を形成する段階と、研磨された前記半導体基板の裏面に形成され、前記コレクタと前記カソードとを共通に接続するコレクタ・カソード電極を形成する段階とをさらに有することが望ましい。
【0012】
したがって、本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタおよびその製造方法によれば、急速回復ダイオードを絶縁ゲートバイポーラトランジスタに内蔵することによって、全体的に組み立てられたトランジスタの大きさを減少することができ、浮遊インダクタンスによるノイズの発生を防止できる。
【0013】
【発明の実施の形態】
以下、添付の図面に基づいて本発明による望ましい実施の形態をより詳細に説明する。
【0014】
図1は本発明の方法によって製造されたダイオードを内蔵した絶縁ゲートバイポーラトランジスタを示す断面図である。
【0015】
第1導電型(n+ ) のカソード100と、第2導電型(p+ )のコレクタ102が第1半導体層に選択的に形成されており、第1半導体層上には第1導電型(n- )の第2半導体層104が形成されている。アノード106は第2半導体層104内に第1導電型のカソード100と対向する位置に形成されていて、第2導電型のベースとして用いられるウェル108は第2半導体層104内に前記第2導電型のコレクタ102と対向する位置に形成されている。エミッタ110は第2導電型のウェル108内に形成されている。
【0016】
また、コレクタ・カソード電極112はカソード100とコレクタ102を同時に接続するように形成されており、エミッタ・アノード電極114はウェル108およびアノード106を同時に接続するように形成されている。コレクタ・カソード電極112は外部端子120と連結されており、エミッタ・アノード電極114は外部端子122と連結されている。
【0017】
第1導電型のカソード100の不純物濃度は第2半導体層104の不純物濃度より高くされている。第1半導体層と第2半導体層104との間には、第2半導体層104の不純物濃度より高濃度の不純物濃度を有する第1導電型(n+ )の第3半導体層116が形成されている。
【0018】
図1において、カソード100とアノード106とが急速回復ダイオードを構成している。また、前記コレクタ102、ウェル108、およびエミッタ110が絶縁ゲートバイポーラトランジスタを構成している。なお、図1の斜線部分で示した膜118は絶縁ゲート電極である。
【0019】
次に、図2から図7までを参照して、本実施形態のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法をその工程に従って説明する。
【0020】
先ず、図2に示すように、第1導電型(n+ )の半導体基板10が用意される。
【0021】
次に、図3に示すように、その第1導電型の半導体基板10上に酸化シリコン膜が形成され、この酸化シリコン膜をフォトリソグラフィを利用したエッチングにより窓13を有するパターンの酸化シリコン膜12に加工する。窓13はコレクタが形成される領域を露出させる。この酸化シリコン膜12によって被覆された領域の一部がダイオードの後述するカソード32として用いられる。このような窓13を有するパターンの酸化シリコン膜12を形成した後、基板の主面全面に不純物のドーパントである三臭化ホウ素(BBr3 )14を導入する。
【0022】
図4に示すように、ドーパント導入後の基板を摂氏1200度以上の温度で長時間加熱して不純物を拡散させ、第2導電型のコレクタ16を基板に10に選択的に形成する。この時、BBr3 の拡散工程では半導体基板10の厚みを勘案してこの基板の厚みの半分以上の深さにボロン(B)が拡散されるように拡散のための時間が決められている。
【0023】
なお、本実施形態における第1導電型はN型であり、第2導電型はP型である。
【0024】
図5において、第2導電型のコレクタ16が形成された基板10上に、第1導電型(N- )のエピタキシャル層20が形成される。このようにエピタキシャル層20が形成された基板に絶縁ゲートバイポーラトランジスタの基本的な要素が構成される。第1導電型のエピタキシャル層20は素子の特性に基づき、その厚みや濃度が調節される。
【0025】
また、第1導電型のエピタキシャル層20を形成する前に、第1導電型のエピタキシャル層20より高不純物濃度の第1導電型(N+ )の不純物層18を形成することもできる。
【0026】
図6に示すように、第1導電型のエピタキシャル層20上にウェルおよびアノードが形成される領域を露出させるパターンの絶縁ゲート電極22を形成した後、この加工された絶縁ゲート電極22をマスクとして第2導電型の不純物のイオンを注入する。このイオン注入により、第2導電型のウェル24および第2導電型のアノード26が形成される。
【0027】
ウェル24はコレクタ16と対向する位置に形成される。アノード26はカソード32に対向する位置に形成される。また、ウェル24およびコレクタ16を形成するためのイオン注入時のコレクタ16の接合深さはさらに深くされる。
【0028】
続いてウェル24内に選択的に不純物のイオンが注入されてエミッタ28が形成される。このエミッタ28が形成された主面の反対側の面である半導体基板10の裏面(すなわちコレクタ16側の面)をコレクタ16が露出するまで例えば研削法(GRINDING) により削る。それぞれ金属層を基板の上下面に形成することで露出したコレクタ16およびカソード32に共通に接続するコレクタ・カソード電極34と、エミッタ28およびアノード26に共通に接続するエミッタ・アノード電極30を図7に示すように形成する。
【0029】
続いて、コレクタ・カソード電極34は外部端子120と接続され、同様にエミッタ・アノード電極30は外部端子122と接続される。図7において、絶縁ゲートバイポーラトランジスタ構造はコレクタ16、ベースとなるウェル24、およびエミッタ28によって構成され、急速回復ダイオードはカソード32とアノード26とによって構成される。
【0030】
【発明の効果】
以上述べたように、本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタによれば、急速回復ダイオードと絶縁ゲートバイポーラトランジスタをワンチップ化することができ、同等の耐圧や寿命の調整が可能である。また、この絶縁ゲートバイポーラトランジスタでは熱特性の改善やインバータとして使用する際に、組み立て後の全体的な大きさを小さくできる。
【0031】
絶縁ゲートバイポーラトランジスタと急速回復ダイオードは交互に動作するので、絶縁ゲートバイポーラトランジスタが動作している間はダイオードの第1導電型の不純物層を一緒に使用することができ、コレクタ−エミッタ間の飽和電圧の減少を期待できる。
【0032】
本発明は上述の実施形態に限定されることなく、種々の変形例等が可能である。
【図面の簡単な説明】
【図1】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの一実施形態を示す断面図。
【図2】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、半導体基板を準備した工程を示す図。
【図3】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、不純物をイオン注入する工程を示す図。
【図4】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、コレクタの不純物を拡散させる工程を示す図。
【図5】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、エピタキシャル層を成長させる工程を示す図。
【図6】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、ウェルおよびアノードを形成する工程を示す図。
【図7】本発明のダイオードを内蔵した絶縁ゲートバイポーラトランジスタの製造方法の一実施形態をその工程順に説明するための工程断面図であって、外部端子の接続までの工程を示す図。
【符号の説明】
100…第1導電型(N+ )のカソード
102…第2導電型(P+ )のコレクタ
104…第1導電型(N- )の第2半導体層
110…エミッタ
108…ウェル
112…コレクタ・カソード電極
106…アノード
114…エミッタ・アノード電極
116…第3半導体層
12…酸化シリコン膜
13…窓
16…第2導電型のコレクタ
10…半導体基板
20…第1導電型(N- )のエピタキシャル層
Claims (7)
- 対向する第1面と第2面とを有する半導体基板の前記第1面に第1導電型のカソードと第2導電型のコレクタとが選択的に形成された第1半導体層と、
前記第1半導体層上に形成され、前記第2面まで達する第1導電型の第2半導体層と、
前記第2面の前記第2半導体層内で前記カソードと対向する位置に形成されたアノードと、
前記第2面の前記第2半導体層内で前記コレクタと対向する位置に前記アノードから離隔して形成された第2導電型のベースと、
前記第2面の前記ベース内に形成されたエミッタと、
前記第2面に近接して配置され、電圧が印加されることにより前記エミッタと前記第2半導体層とを電気的に接続する絶縁ゲート電極とを備え、
前記アノードと前記カソードとにより内蔵ダイオードを形成したことを特徴とする絶縁ゲートバイポーラトランジスタ。 - 請求項1記載の絶縁ゲートバイポーラトランジスタにおいて、
前記第1面の前記第1半導体層に形成され、前記カソードと前記コレクタとを共通に接続するカソード・コレクタ電極と、前記第2面上に形成され、前記アノードと前記エミッタとを共通に接続するアノード・エミッタ電極とを有することを特徴とする絶縁ゲートバイポーラトランジスタ。 - 請求項1記載の絶縁ゲートバイポーラトランジスタにおいて、
前記第1半導体層の前記カソードは前記第2半導体層より高い不純物濃度を有することを特徴とする絶縁ゲートバイポーラトランジスタ。 - 請求項1記載の絶縁ゲートバイポーラトランジスタにおいて、
前記第1半導体層と前記第2半導体層との間に、前記第2半導体層の不純物濃度よりも高い不純物濃度の第1導電型の第3半導体層を形成してなることを特徴とする絶縁ゲートバイポーラトランジスタ。 - 第1導電型の半導体基板に第2導電型の不純物を選択的にイオン注入して第2導電型のコレクタと、イオン注入されていない領域にカソードとを形成する第1段階と、
前記コレクタが形成されている前記半導体基板上に第1導電型のエピタキシャル層を形成する第2段階と、
前記エピタキシャル層上の選択された領域に絶縁ゲート電極を形成する第3段階と、
前記絶縁ゲート電極をマスクとして前記エピタキシャル層に第2導電型の不純物を選択的にイオン注入することにより、前記コレクタに対向する位置に第2導電型のベースを、前記カソードに対向する位置に第2導電型のアノードを、それぞれ互いに離隔させて形成する第4段階と、
前記第2導電型の前記ベース内に第1導電型のエミッタを形成する第5段階と、
前記第2導電型の前記コレクタが露出するまで前記第1導電型の半導体基板の裏面を研磨する第6段階とを有し、
前記アノードと前記カソードとにより内蔵ダイオードを形成することを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。 - 請求項5記載の絶縁ゲートバイポーラランジスタの製造方法において、
前記第1段階後に、第1導電型の前記エピタキシャル層より高不純物濃度の第1導電型の不純物層を形成する段階を有することを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。 - 請求項5または6記載の絶縁ゲートバイポーラトランジスタの製造方法において、
前記エミッタと前記アノードとを共通に接続するエミッタ・アノード電極を形成する段階と、
研磨された前記半導体基板の裏面に形成され、前記コレクタと前記カソードとを共通に接続するコレクタ・カソード電極を形成する段階とを有することを特徴とする絶縁ゲートバイポーラトランジスタの製造方法。
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