JPH0548111A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH0548111A JPH0548111A JP3225382A JP22538291A JPH0548111A JP H0548111 A JPH0548111 A JP H0548111A JP 3225382 A JP3225382 A JP 3225382A JP 22538291 A JP22538291 A JP 22538291A JP H0548111 A JPH0548111 A JP H0548111A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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Abstract
(57)【要約】
【目的】 オン電圧とタ−ンオフ時間のトレ−ドオフを
改善するために新規な構造のアノ−ド領域を備えた半導
体装置（ＩＧＢＴ）を提供する。 【構成】 半導体基板１にドレイン領域１２を形成し、
その上にアノ−ド領域１１を気相成長させる。そして、
このアノ−ド領域中にアノ−ド電極１９に接して高濃度
のＰ＋アノ−ド領域２１を設けてドレイン領域のキャリ
アライフタイムが長いままでもキャリアの注入量を少な
く押さえるようにする。
改善するために新規な構造のアノ−ド領域を備えた半導
体装置（ＩＧＢＴ）を提供する。 【構成】 半導体基板１にドレイン領域１２を形成し、
その上にアノ−ド領域１１を気相成長させる。そして、
このアノ−ド領域中にアノ−ド電極１９に接して高濃度
のＰ＋アノ−ド領域２１を設けてドレイン領域のキャリ
アライフタイムが長いままでもキャリアの注入量を少な
く押さえるようにする。
Description
【０００１】
【産業上の利用分野】本発明は、電力用半導体装置、と
くに１２００Ｖ以上の高耐圧ＩＧＢＴ（Insulated Gate
Bipolar Transistor ）に関するものである。
くに１２００Ｖ以上の高耐圧ＩＧＢＴ（Insulated Gate
Bipolar Transistor ）に関するものである。
【０００２】
【従来技術】ＩＧＢＴは、第１図に代表されるユニット
セル断面構造を有するトランジスタであり、上部にＭＯ
ＳＦＥＴ構造、下部にバイポーラトランジスタ構造部を
有する複合構造ととらえることができる。この構造およ
び基本動作は、特開昭５７−１２０３６９に詳述されて
いる。シリコン半導体基板に形成されたＮチャネルＩＧ
ＢＴの場合について図１０を参照して説明する。半導体
基板１は厚さ１５０μｍ程度、不純物濃度約１０20／ｃ
ｍ3 のＰ＋アノ−ド領域１１からなり、その第１の主面
上にＮ−型ドレイン領域１２が形成された半導体層が積
層されている。このＮ−型ドレイン領域１２中には、１
対のＰ型ベース領域１３が、さらに、このＰ型ベース領
域１３中には、Ｎ＋型ソース領域１４が通常の不純物拡
散法により形成されている。この半導体層表面には、薄
い酸化膜１５を介してポリシリコンのゲート電極１６が
配設されている。ソース領域１４とベース領域１３とを
この半導体層表面で短絡するように金属ソース電極１７
が設けられ、ポリシリコンゲート電極１６に接続して金
属ゲート電極１８が、Ｐ＋型アノード領域１１に接続し
て、すなわち、半導体基板１の第２の主面上に金属アノ
ード電極１９がそれぞれ設けられている。また、Ｐ−型
アノード領域１１とＮ−型ドレイン領域１２の間にＮ＋
型バッファ層を設けた構造も一般に使われている。
セル断面構造を有するトランジスタであり、上部にＭＯ
ＳＦＥＴ構造、下部にバイポーラトランジスタ構造部を
有する複合構造ととらえることができる。この構造およ
び基本動作は、特開昭５７−１２０３６９に詳述されて
いる。シリコン半導体基板に形成されたＮチャネルＩＧ
ＢＴの場合について図１０を参照して説明する。半導体
基板１は厚さ１５０μｍ程度、不純物濃度約１０20／ｃ
ｍ3 のＰ＋アノ−ド領域１１からなり、その第１の主面
上にＮ−型ドレイン領域１２が形成された半導体層が積
層されている。このＮ−型ドレイン領域１２中には、１
対のＰ型ベース領域１３が、さらに、このＰ型ベース領
域１３中には、Ｎ＋型ソース領域１４が通常の不純物拡
散法により形成されている。この半導体層表面には、薄
い酸化膜１５を介してポリシリコンのゲート電極１６が
配設されている。ソース領域１４とベース領域１３とを
この半導体層表面で短絡するように金属ソース電極１７
が設けられ、ポリシリコンゲート電極１６に接続して金
属ゲート電極１８が、Ｐ＋型アノード領域１１に接続し
て、すなわち、半導体基板１の第２の主面上に金属アノ
ード電極１９がそれぞれ設けられている。また、Ｐ−型
アノード領域１１とＮ−型ドレイン領域１２の間にＮ＋
型バッファ層を設けた構造も一般に使われている。
【０００３】次に、ＮチャネルＩＧＢＴの製造方法につ
いて説明すると、Ｐ−半導体基板１の第１の主面にＮ−
ドレイン領域１２を気相成長させて、Ｐ＋−Ｎ−ウェー
ハを形成する。その後前述したようにＮ−ドレイン領域
１２中にＰ型ベース領域１３を選択的に形成し、このＰ
型ベース領域１３中に２つのＮ型ソース領域１４を形成
していわゆる２重拡散型にする。前記Ｐ型ベース領域１
３及びＮ型ソース領域１４は、その端部をＮ−ドレイン
領域１２の表面に露出するが、各端部は絶縁層２２で被
覆され、この絶縁層２２内の各ベース領域１３間の上に
ゲ−ト酸化膜１５を介してポリシリコンからなるゲート
電極１６を形成する。このゲート電極１６上の絶縁層２
２を部分的に除去してできる露出部にアルミニウムなど
の金属を堆積して金属ゲート電極１８を形成する。また
選択的に被覆した前記絶縁層２２間に露出した前記Ｐ型
ベース領域１３及びＮ型ソース領域１４には、金属ソー
ス電極１７が接続される。一方、アノ−ド領域１１とな
るＰ＋型半導体基板１の第２の主面には、金属アノード
電極１９が形成される。
いて説明すると、Ｐ−半導体基板１の第１の主面にＮ−
ドレイン領域１２を気相成長させて、Ｐ＋−Ｎ−ウェー
ハを形成する。その後前述したようにＮ−ドレイン領域
１２中にＰ型ベース領域１３を選択的に形成し、このＰ
型ベース領域１３中に２つのＮ型ソース領域１４を形成
していわゆる２重拡散型にする。前記Ｐ型ベース領域１
３及びＮ型ソース領域１４は、その端部をＮ−ドレイン
領域１２の表面に露出するが、各端部は絶縁層２２で被
覆され、この絶縁層２２内の各ベース領域１３間の上に
ゲ−ト酸化膜１５を介してポリシリコンからなるゲート
電極１６を形成する。このゲート電極１６上の絶縁層２
２を部分的に除去してできる露出部にアルミニウムなど
の金属を堆積して金属ゲート電極１８を形成する。また
選択的に被覆した前記絶縁層２２間に露出した前記Ｐ型
ベース領域１３及びＮ型ソース領域１４には、金属ソー
ス電極１７が接続される。一方、アノ−ド領域１１とな
るＰ＋型半導体基板１の第２の主面には、金属アノード
電極１９が形成される。
【０００４】ウェ−ハにＮ＋バッファ層が形成される場
合は、前述のように、Ｐ−半導体基板１の第１の主面に
Ｎ−ドレイン領域１２を気相成長させる工程の前にＮ＋
バッファ相を形成する事によって、Ｐ＋−Ｎ＋−Ｎ−ウ
ェ−ハを形成する。このように形成した半導体装置は、
ソース電極１７を接地し、アノード電極１９に正電圧が
印加される状態で、ゲート電極１６を負電位に保つと、
阻止状態になる。ゲート電極１６に正電位を印加すれ
ば、一般のＭＯＳＦＥＴと同様にＰベース領域１３の表
面に反転チャネル層が形成され、ソース領域１４からチ
ャネルを通してドレイン領域１２の表面部分に電子が流
入し、電子の蓄積層が形成される。電子は更にソース−
アノード間に印加されている電圧によってドレイン領域
１２中をアノード電極１９側へ走行していき、Ｐ−アノ
ード領域１１とＮ−ドレイン領域１２もしくはＮ＋バッ
ファ層の間を順バイアス状態に至らしめる。これにより
Ｐ＋アノード領域１１からＮ−ドレイン領域１２へホー
ルの注入が生じ、Ｎ−ドレイン領域１２中の伝導度が変
調されると共に素子は通電状態となる。この状態でゲー
ト電極１８を零もしくは負電位に戻せばチャネルが閉
じ、再び阻止状態に戻る。
合は、前述のように、Ｐ−半導体基板１の第１の主面に
Ｎ−ドレイン領域１２を気相成長させる工程の前にＮ＋
バッファ相を形成する事によって、Ｐ＋−Ｎ＋−Ｎ−ウ
ェ−ハを形成する。このように形成した半導体装置は、
ソース電極１７を接地し、アノード電極１９に正電圧が
印加される状態で、ゲート電極１６を負電位に保つと、
阻止状態になる。ゲート電極１６に正電位を印加すれ
ば、一般のＭＯＳＦＥＴと同様にＰベース領域１３の表
面に反転チャネル層が形成され、ソース領域１４からチ
ャネルを通してドレイン領域１２の表面部分に電子が流
入し、電子の蓄積層が形成される。電子は更にソース−
アノード間に印加されている電圧によってドレイン領域
１２中をアノード電極１９側へ走行していき、Ｐ−アノ
ード領域１１とＮ−ドレイン領域１２もしくはＮ＋バッ
ファ層の間を順バイアス状態に至らしめる。これにより
Ｐ＋アノード領域１１からＮ−ドレイン領域１２へホー
ルの注入が生じ、Ｎ−ドレイン領域１２中の伝導度が変
調されると共に素子は通電状態となる。この状態でゲー
ト電極１８を零もしくは負電位に戻せばチャネルが閉
じ、再び阻止状態に戻る。
【０００５】一般のＭＯＳＦＥＴではドレイン領域に電
子しか注入されないため、このドレイン領域の不純物濃
度が低い場合や、この領域のＮ−層が厚い場合には、ド
レイン領域が電子の流れにとって、極めて大きな抵抗と
なり、これがＭＯＳＦＥＴのオン抵抗最大成分であっ
た。一方、ＩＧＢＴでは、前記ドレイン領域が伝導度変
調されるのでその抵抗成分は極めて小さくなり、このド
レイン領域の不純物濃度が低く、かつ、Ｎ＋層が厚い場
合でもオン抵抗の小さい半導体装置となる。
子しか注入されないため、このドレイン領域の不純物濃
度が低い場合や、この領域のＮ−層が厚い場合には、ド
レイン領域が電子の流れにとって、極めて大きな抵抗と
なり、これがＭＯＳＦＥＴのオン抵抗最大成分であっ
た。一方、ＩＧＢＴでは、前記ドレイン領域が伝導度変
調されるのでその抵抗成分は極めて小さくなり、このド
レイン領域の不純物濃度が低く、かつ、Ｎ＋層が厚い場
合でもオン抵抗の小さい半導体装置となる。
【０００６】
【発明が解決しようとする課題】前記ＩＧＢＴは、アノ
ード領域からドレイン領域に注入した少数キャリア（正
孔）の一部は、過剰少数キャリアとしてドレイン領域中
に蓄積されてしまう。従って、このＩＧＢＴをオフする
ためにゲート印加電圧を零にしてチャネルを閉じて電子
の流れを止めても、蓄積された少数キャリア（正孔）が
排出されるまで、このＩＧＢＴはオフ状態にならない。
更に、このＩＧＢＴではオフ時にドレイン領域に存在す
る電子がアノード領域を通過する際にアノード領域から
新たなホールの注入を誘起し、結果的にはターンオフ時
間が極めて長くなる。そのためＩＧＢＴでは一般的なＭ
ＯＳＦＥＴと比べて約１０倍の電流を流すことができる
が、ターンオフ時間は、逆に１０倍以上長くなる欠点を
持っている。このようなＩＧＢＴをインバータなどのス
イッチング用途へ応用する場合、長いターンオフ時間
は、スイッチング周波数を高めることができないため
に、その応用範囲が極めて限られてくる。
ード領域からドレイン領域に注入した少数キャリア（正
孔）の一部は、過剰少数キャリアとしてドレイン領域中
に蓄積されてしまう。従って、このＩＧＢＴをオフする
ためにゲート印加電圧を零にしてチャネルを閉じて電子
の流れを止めても、蓄積された少数キャリア（正孔）が
排出されるまで、このＩＧＢＴはオフ状態にならない。
更に、このＩＧＢＴではオフ時にドレイン領域に存在す
る電子がアノード領域を通過する際にアノード領域から
新たなホールの注入を誘起し、結果的にはターンオフ時
間が極めて長くなる。そのためＩＧＢＴでは一般的なＭ
ＯＳＦＥＴと比べて約１０倍の電流を流すことができる
が、ターンオフ時間は、逆に１０倍以上長くなる欠点を
持っている。このようなＩＧＢＴをインバータなどのス
イッチング用途へ応用する場合、長いターンオフ時間
は、スイッチング周波数を高めることができないため
に、その応用範囲が極めて限られてくる。
【０００７】前記ＩＧＢＴのターンオフ時間を改善する
方法としては、キャリアライフタイムを短くする方法が
知られている。例えば、Ａｕ、Ｐｔ等の重金属を拡散す
る方法もしくは中性子線、ガンマ線、電子線などの放射
線等を照射する方法を使用してキャリアライフタイムを
小さくできる。しかし、ターンオフ時間は改善される
が、同時に導電度変調度合いをも低下させる結果とな
り、このＩＧＢＴの最大の利点である低オン抵抗特性が
悪化する。また、別の方法としてアノードからの正孔の
注入を抑えるため、Ｐ＋アノード領域の不純物濃度を下
げたり、Ｎ＋バッファ層の不純物濃度を上げるなどの手
法も考えられる。しかし、Ｐ＋アノード領域の不純物濃
度を下げると金属電極との接合抵抗が大きくなり、ばら
つきも大きくなるために素子のオン抵抗を悪化させてし
まう。またＮ＋バッファ層については現状の気相成長法
では濃度を上げると制御性が下がるので安定して作るこ
とは難しい。また、ＩＧＢＴ製造工程での熱履歴で、バ
ッファ層の不純物は、Ｎ−ドレイン層に拡散して最終的
にはその不純物濃度が下がり、その層厚も厚くなってし
まうので期待される結果は得られない。さらに、１２０
０Ｖ以上の高耐圧になるとその不純物濃度が５×１０13
／ｃｍ３程度の非常に低濃度で、しかも、１００μｍ以
上の膜厚のＮ−ドレイン領域が必要となり、このような
条件では現状の気相成長法では安定的に製造することは
難しい。また、低濃度のＮ−半導体基板の一方の主面に
二重拡散型ＤＭＯＳ構造を形成して、もう一方の主面に
Ｐ＋アノード領域をイオン注入で形成する図５のような
構造が、特開平２−７５６９号公報に開示されている
が、この構造はＰ＋アノード領域が１μｍ程度の非常に
浅い結合になるため、表面状態の影響を受け易くなり、
安定した素子特性を得ることが出来ない。
方法としては、キャリアライフタイムを短くする方法が
知られている。例えば、Ａｕ、Ｐｔ等の重金属を拡散す
る方法もしくは中性子線、ガンマ線、電子線などの放射
線等を照射する方法を使用してキャリアライフタイムを
小さくできる。しかし、ターンオフ時間は改善される
が、同時に導電度変調度合いをも低下させる結果とな
り、このＩＧＢＴの最大の利点である低オン抵抗特性が
悪化する。また、別の方法としてアノードからの正孔の
注入を抑えるため、Ｐ＋アノード領域の不純物濃度を下
げたり、Ｎ＋バッファ層の不純物濃度を上げるなどの手
法も考えられる。しかし、Ｐ＋アノード領域の不純物濃
度を下げると金属電極との接合抵抗が大きくなり、ばら
つきも大きくなるために素子のオン抵抗を悪化させてし
まう。またＮ＋バッファ層については現状の気相成長法
では濃度を上げると制御性が下がるので安定して作るこ
とは難しい。また、ＩＧＢＴ製造工程での熱履歴で、バ
ッファ層の不純物は、Ｎ−ドレイン層に拡散して最終的
にはその不純物濃度が下がり、その層厚も厚くなってし
まうので期待される結果は得られない。さらに、１２０
０Ｖ以上の高耐圧になるとその不純物濃度が５×１０13
／ｃｍ３程度の非常に低濃度で、しかも、１００μｍ以
上の膜厚のＮ−ドレイン領域が必要となり、このような
条件では現状の気相成長法では安定的に製造することは
難しい。また、低濃度のＮ−半導体基板の一方の主面に
二重拡散型ＤＭＯＳ構造を形成して、もう一方の主面に
Ｐ＋アノード領域をイオン注入で形成する図５のような
構造が、特開平２−７５６９号公報に開示されている
が、この構造はＰ＋アノード領域が１μｍ程度の非常に
浅い結合になるため、表面状態の影響を受け易くなり、
安定した素子特性を得ることが出来ない。
【０００８】本発明は、オン電圧とターンオフ時間のト
レードオフを改善でき、安定した素子特性が得られる新
規な構造の高耐圧の半導体装置を提供することを目的と
している。
レードオフを改善でき、安定した素子特性が得られる新
規な構造の高耐圧の半導体装置を提供することを目的と
している。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、この半導体基板に形成された第１導電型
のドレイン領域と、このドレイン領域内に形成され、そ
の端部が前記半導体基板の第１の主面に隣接している第
２導電型のベース領域と、このベース領域内に形成さ
れ、その端部が、前記ベ−ス領域の端部より内側にあ
り、かつ、前記半導体基板の第１の主面に隣接している
第１導電型のソース領域と、前記半導体基板の第１の主
面上に前記ソース領域と前記ドレイン領域に跨がるよう
にゲ−ト酸化膜を介して形成されたゲート電極と、前記
半導体基板の第２の主面上に形成された第２導電型の低
濃度アノード領域と、前記低濃度アノード領域内に形成
され、その端部が前記低濃度アノ−ド領域の表面に隣接
する複数の第２導電型の高濃度アノ−ド領域とを備えて
いることを特徴としている。前記半導体基板と前記低濃
度アノード領域との間には、第１導電型のバッファ層を
形成することが可能である。前記低濃度アノ−ド領域の
表面には破砕層を形成することもできる。また、前記低
濃度アノ−ド領域の不純物濃度が１×１０16／ｃｍ３か
ら１×１０18／ｃｍ３の範囲にすることが適当である。
半導体基板と、この半導体基板に形成された第１導電型
のドレイン領域と、このドレイン領域内に形成され、そ
の端部が前記半導体基板の第１の主面に隣接している第
２導電型のベース領域と、このベース領域内に形成さ
れ、その端部が、前記ベ−ス領域の端部より内側にあ
り、かつ、前記半導体基板の第１の主面に隣接している
第１導電型のソース領域と、前記半導体基板の第１の主
面上に前記ソース領域と前記ドレイン領域に跨がるよう
にゲ−ト酸化膜を介して形成されたゲート電極と、前記
半導体基板の第２の主面上に形成された第２導電型の低
濃度アノード領域と、前記低濃度アノード領域内に形成
され、その端部が前記低濃度アノ−ド領域の表面に隣接
する複数の第２導電型の高濃度アノ−ド領域とを備えて
いることを特徴としている。前記半導体基板と前記低濃
度アノード領域との間には、第１導電型のバッファ層を
形成することが可能である。前記低濃度アノ−ド領域の
表面には破砕層を形成することもできる。また、前記低
濃度アノ−ド領域の不純物濃度が１×１０16／ｃｍ３か
ら１×１０18／ｃｍ３の範囲にすることが適当である。
【００１０】また、本発明の半導体装置の製造方法は、
半導体基板に第１導電型のドレイン領域を形成する工程
と、前記ドレイン領域内にその端部が前記半導体基板の
第１の主面に隣接している第２導電型のベース領域を形
成する工程と、前記ベース領域内に、その端部が、前記
ベ−ス領域の端部より内側にあり、かつ、前記半導体基
板の第１の主面に隣接している第１導電型のソース領域
を形成する工程と、前記半導体基板の第１の主面上に、
前記ソース領域と前記ドレイン領域に跨がるようにゲ−
ト酸化膜を介してゲート電極を形成する工程と、前記半
導体基板の第２の主面上に第２導電型の低濃度アノード
領域を気相成長により形成する工程と、前記低濃度アノ
ード領域内に、その端部が前記低濃度アノ−ド領域の表
面に隣接する複数の第２導電型の高濃度アノ−ド領域を
形成する工程とを備えていることを第１の特徴としてい
る。また、半導体基板に第１導電型のドレイン領域を形
成する工程と、前記ドレイン領域内に、その端部が前記
半導体基板の第１の主面に隣接している第２導電型のベ
ース領域を形成する工程と、前記ベース領域内に、その
端部が、前記ベ−ス領域の端部より内側にあり、かつ、
前記半導体基板の第１の主面に隣接している第１導電型
のソース領域を形成する工程と、前記半導体基板の第１
の主面上に、前記ソース領域と前記ドレイン領域に跨が
るようにゲ−ト酸化膜を介してゲート電極を形成する工
程と、前記半導体基板にその第２の主面から不純物を拡
散して第２導電型の低濃度アノード領域を形成する工程
と、前記低濃度アノード領域内に、その端部が前記低濃
度アノ−ド領域の表面に隣接する複数の第２導電型の高
濃度アノ−ド領域を形成する工程とを備えていることを
第２の特徴としている。さらに、第１導電型の半導体基
板と第２導電型の半導体基板とを接合して第１導電型の
ドレイン領域とこの領域に接する第２導電型の低濃度ア
ノ−ド領域を形成する工程と、前記ドレイン領域内に、
その端部が前記ドレイン領域の表面に隣接している第２
導電型のベース領域を形成する工程と、前記ベース領域
内に、その端部が、前記ベ−ス領域の端部より内側にあ
り、かつ、前記第ドレイン領域の表面に隣接している第
１導電型のソース領域を形成する工程と、前記第１導電
型の半導体基板の表面上に、前記ソース領域と前記ドレ
イン領域に跨がるようにゲ−ト酸化膜を介してゲート電
極を形成する工程と、前記低濃度アノード領域内に、そ
の端部が前記低濃度アノ−ド領域の表面に隣接する複数
の第２導電型の高濃度アノ−ド領域を形成する工程とを
備えていることを第３の特徴としている。
半導体基板に第１導電型のドレイン領域を形成する工程
と、前記ドレイン領域内にその端部が前記半導体基板の
第１の主面に隣接している第２導電型のベース領域を形
成する工程と、前記ベース領域内に、その端部が、前記
ベ−ス領域の端部より内側にあり、かつ、前記半導体基
板の第１の主面に隣接している第１導電型のソース領域
を形成する工程と、前記半導体基板の第１の主面上に、
前記ソース領域と前記ドレイン領域に跨がるようにゲ−
ト酸化膜を介してゲート電極を形成する工程と、前記半
導体基板の第２の主面上に第２導電型の低濃度アノード
領域を気相成長により形成する工程と、前記低濃度アノ
ード領域内に、その端部が前記低濃度アノ−ド領域の表
面に隣接する複数の第２導電型の高濃度アノ−ド領域を
形成する工程とを備えていることを第１の特徴としてい
る。また、半導体基板に第１導電型のドレイン領域を形
成する工程と、前記ドレイン領域内に、その端部が前記
半導体基板の第１の主面に隣接している第２導電型のベ
ース領域を形成する工程と、前記ベース領域内に、その
端部が、前記ベ−ス領域の端部より内側にあり、かつ、
前記半導体基板の第１の主面に隣接している第１導電型
のソース領域を形成する工程と、前記半導体基板の第１
の主面上に、前記ソース領域と前記ドレイン領域に跨が
るようにゲ−ト酸化膜を介してゲート電極を形成する工
程と、前記半導体基板にその第２の主面から不純物を拡
散して第２導電型の低濃度アノード領域を形成する工程
と、前記低濃度アノード領域内に、その端部が前記低濃
度アノ−ド領域の表面に隣接する複数の第２導電型の高
濃度アノ−ド領域を形成する工程とを備えていることを
第２の特徴としている。さらに、第１導電型の半導体基
板と第２導電型の半導体基板とを接合して第１導電型の
ドレイン領域とこの領域に接する第２導電型の低濃度ア
ノ−ド領域を形成する工程と、前記ドレイン領域内に、
その端部が前記ドレイン領域の表面に隣接している第２
導電型のベース領域を形成する工程と、前記ベース領域
内に、その端部が、前記ベ−ス領域の端部より内側にあ
り、かつ、前記第ドレイン領域の表面に隣接している第
１導電型のソース領域を形成する工程と、前記第１導電
型の半導体基板の表面上に、前記ソース領域と前記ドレ
イン領域に跨がるようにゲ−ト酸化膜を介してゲート電
極を形成する工程と、前記低濃度アノード領域内に、そ
の端部が前記低濃度アノ−ド領域の表面に隣接する複数
の第２導電型の高濃度アノ−ド領域を形成する工程とを
備えていることを第３の特徴としている。
【００１１】
【作用】ウェ−ハの一方の主面に、不純物濃度が比較的
低く、かつ、厚いＰ型アノード領域とその表面に薄いＰ
＋型高濃度アノード領域を部分的に形成することで、ア
ノード領域からドレイン領域への正孔の注入量を適正化
し、ライフタイムコントロールを必要とせず、低オン電
圧と高速スイッチング特性が安定して得られる。また、
現在の気相成長法では量産が困難な不純物濃度が低く、
層厚のあるドレイン領域に半導体基板を用いるので、ド
レイン領域の不純物濃度やその厚さを自由に設計するこ
とができる。
低く、かつ、厚いＰ型アノード領域とその表面に薄いＰ
＋型高濃度アノード領域を部分的に形成することで、ア
ノード領域からドレイン領域への正孔の注入量を適正化
し、ライフタイムコントロールを必要とせず、低オン電
圧と高速スイッチング特性が安定して得られる。また、
現在の気相成長法では量産が困難な不純物濃度が低く、
層厚のあるドレイン領域に半導体基板を用いるので、ド
レイン領域の不純物濃度やその厚さを自由に設計するこ
とができる。
【００１２】
【実施例】図１〜図９を参照して本発明の実施例を説明
する。図１は、本発明に係るＮチャネル型のＩＧＢＴ素
子の１ユニットを示す断面図である。ウェ−ハは、Ｎ−
シリコン半導体基板１からなるＮ−ドレイン領域１２と
気相成長法により形成した半導体層からなるＰ型アノ−
ド領域１１から構成されている。ウェ−ハの厚さは２５
０〜３００μｍ程度であり、そのうち、Ｐアノ−ド領域
１１は、約１０〜５０μｍの厚さがある。Ｎ−型ドレイ
ン領域１２中には、前記半導体基板１の第１の主面２に
隣接して１対のＰ型ベース領域１３が、さらに、このＰ
型ベース領域１３中には、やはり、前記第１の主面２に
隣接してＮ＋型ソース領域１４が、通常の不純物拡散法
により形成されている。この第１の主面２上には、薄い
酸化膜１５を介してポリシリコンのゲート電極１６が配
設されている。このゲ−ト電極１６は、１対のソース領
域１４とベース領域１３との間を跨ぐように配置されて
いる。このソ−ス領域１４とベ−ス領域１３とを短絡す
るように金属ソース電極１７が、第１の主面２上に設け
られ、ポリシリコンゲート電極１６に接続して金属ゲー
ト電極１８が、そしてＰ＋型アノード領域１１に接続し
て、金属アノード電極１９がそれぞれ設けられている。
第１の主面２上のゲ−ト酸化膜１５は、ＳｉＯ２などの
絶縁膜２２によって被覆されている。一方、半導体基板
１の第２の主面３には、不純物濃度が１×１０16〜１×
１０17程度のＰ型アノ−ド領域１１の気相成長層が形成
されている。そして、この気相成長層の露出している表
面に隣接して複数のＰ＋高濃度アノ−ド領域２１が形成
されている。この領域の不純物濃度は大体１×１０18〜
１×１０20／ｃｍ３の範囲から選ばれ、その厚さは、２
〜５μｍが適当である。Ｎ−ドレイン領域はその不純物
濃度が１×１０13〜１×１０14／ｃｍ３程度である。本
発明では、Ｐ型アノード領域１１の不純物濃度を低くコ
ントロールしておき、その表面に高濃度アノ−ド領域２
１を形成することで金属電極１９との良好な接合を得る
ことができる。また、Ｎ−ドレイン領域１２のキャリア
ライフタイムが長いままでも、正孔の注入量を少なく抑
えられているために良好な高速スイッチング特性を得ら
れる。また、Ｎ−ドレイン領域のキャリアライフタイム
が長く、再接合中心が少ないため、Ｐ型アノード領域１
１から注入された正孔は、効率良く導電度変調に寄与す
るためにオン電圧も低くなり、低オン電圧特性と高速ス
イッチング性を兼ね備えたＩＧＢＴを提供することがで
きる。
する。図１は、本発明に係るＮチャネル型のＩＧＢＴ素
子の１ユニットを示す断面図である。ウェ−ハは、Ｎ−
シリコン半導体基板１からなるＮ−ドレイン領域１２と
気相成長法により形成した半導体層からなるＰ型アノ−
ド領域１１から構成されている。ウェ−ハの厚さは２５
０〜３００μｍ程度であり、そのうち、Ｐアノ−ド領域
１１は、約１０〜５０μｍの厚さがある。Ｎ−型ドレイ
ン領域１２中には、前記半導体基板１の第１の主面２に
隣接して１対のＰ型ベース領域１３が、さらに、このＰ
型ベース領域１３中には、やはり、前記第１の主面２に
隣接してＮ＋型ソース領域１４が、通常の不純物拡散法
により形成されている。この第１の主面２上には、薄い
酸化膜１５を介してポリシリコンのゲート電極１６が配
設されている。このゲ−ト電極１６は、１対のソース領
域１４とベース領域１３との間を跨ぐように配置されて
いる。このソ−ス領域１４とベ−ス領域１３とを短絡す
るように金属ソース電極１７が、第１の主面２上に設け
られ、ポリシリコンゲート電極１６に接続して金属ゲー
ト電極１８が、そしてＰ＋型アノード領域１１に接続し
て、金属アノード電極１９がそれぞれ設けられている。
第１の主面２上のゲ−ト酸化膜１５は、ＳｉＯ２などの
絶縁膜２２によって被覆されている。一方、半導体基板
１の第２の主面３には、不純物濃度が１×１０16〜１×
１０17程度のＰ型アノ−ド領域１１の気相成長層が形成
されている。そして、この気相成長層の露出している表
面に隣接して複数のＰ＋高濃度アノ−ド領域２１が形成
されている。この領域の不純物濃度は大体１×１０18〜
１×１０20／ｃｍ３の範囲から選ばれ、その厚さは、２
〜５μｍが適当である。Ｎ−ドレイン領域はその不純物
濃度が１×１０13〜１×１０14／ｃｍ３程度である。本
発明では、Ｐ型アノード領域１１の不純物濃度を低くコ
ントロールしておき、その表面に高濃度アノ−ド領域２
１を形成することで金属電極１９との良好な接合を得る
ことができる。また、Ｎ−ドレイン領域１２のキャリア
ライフタイムが長いままでも、正孔の注入量を少なく抑
えられているために良好な高速スイッチング特性を得ら
れる。また、Ｎ−ドレイン領域のキャリアライフタイム
が長く、再接合中心が少ないため、Ｐ型アノード領域１
１から注入された正孔は、効率良く導電度変調に寄与す
るためにオン電圧も低くなり、低オン電圧特性と高速ス
イッチング性を兼ね備えたＩＧＢＴを提供することがで
きる。
【００１３】図２〜図３を参照して本発明の前記ＩＧＢ
Ｔの製造方法を説明する。まずリン等の不純物をドーピ
ングし、ドレイン領域１２となるＮ−型半導体基板１の
第２の主面に１×１０16〜１×１０17／ｃｍ３程度の比
較的低濃度のボロンをドーピングしたＰ型アノード領域
１１を気相成長法により約１０〜５０μｍ堆積する。次
に、Ｎ−ドレイン領域１２の厚さを調整するために、半
導体基板１の第１の主面２を鏡面研磨して、半導体基板
と気相成長層からなるウェ−ハを形成する（図２）。そ
の後、第１の主面２のＮ−ドレイン領域１２上全面に酸
化膜を形成し、この酸化膜上にポリシリコン層を形成す
る。これらの酸化膜、ポリシリコン層をパターニングし
て、ゲート酸化膜１５、ゲート電極１６を形成し、この
ゲート電極１６をマスクにしてボロン等の不純物をイオ
ン注入し、かつ拡散することによってＰ型ベース領域１
３を選択的に形成する。さらにＰ型ベース領域１３内に
ゲート電極及び選択的に形成した、例えば、レジストや
熱酸化膜などの絶縁膜をマスクにして砒素、リン等の不
純物をイオン注入注入してＮ＋拡散層からなるソース領
域１４を形成する。次にウェ−ハ全面に絶縁膜２２を形
成する。ついで、Ｐ型アノード領域１１側の絶縁膜２２
を選択的に除去し、露出されたＰ型アノ−ド領域１１へ
ボロン等の不純物をイオン注入して１×１０18／ｃｍ３
程度以上の高濃度のＰ＋アノード領域２１を低濃度のＰ
型アノード領域１１中に選択的に形成する。次に反対側
の第１の主面２の絶縁膜２２を選択的に除去し、Ａｌ等
の金属を全面に形成した後パターニングし、金属ゲート
電極１８および金属ソ−ス電極１７を形成する（図
３）。また、アノード領域側にはＡｕ等の金属膜を形成
し、アノード電極１９とする（図１）。この後、所定の
大きさにセパレーションし、チップが完成する。
Ｔの製造方法を説明する。まずリン等の不純物をドーピ
ングし、ドレイン領域１２となるＮ−型半導体基板１の
第２の主面に１×１０16〜１×１０17／ｃｍ３程度の比
較的低濃度のボロンをドーピングしたＰ型アノード領域
１１を気相成長法により約１０〜５０μｍ堆積する。次
に、Ｎ−ドレイン領域１２の厚さを調整するために、半
導体基板１の第１の主面２を鏡面研磨して、半導体基板
と気相成長層からなるウェ−ハを形成する（図２）。そ
の後、第１の主面２のＮ−ドレイン領域１２上全面に酸
化膜を形成し、この酸化膜上にポリシリコン層を形成す
る。これらの酸化膜、ポリシリコン層をパターニングし
て、ゲート酸化膜１５、ゲート電極１６を形成し、この
ゲート電極１６をマスクにしてボロン等の不純物をイオ
ン注入し、かつ拡散することによってＰ型ベース領域１
３を選択的に形成する。さらにＰ型ベース領域１３内に
ゲート電極及び選択的に形成した、例えば、レジストや
熱酸化膜などの絶縁膜をマスクにして砒素、リン等の不
純物をイオン注入注入してＮ＋拡散層からなるソース領
域１４を形成する。次にウェ−ハ全面に絶縁膜２２を形
成する。ついで、Ｐ型アノード領域１１側の絶縁膜２２
を選択的に除去し、露出されたＰ型アノ−ド領域１１へ
ボロン等の不純物をイオン注入して１×１０18／ｃｍ３
程度以上の高濃度のＰ＋アノード領域２１を低濃度のＰ
型アノード領域１１中に選択的に形成する。次に反対側
の第１の主面２の絶縁膜２２を選択的に除去し、Ａｌ等
の金属を全面に形成した後パターニングし、金属ゲート
電極１８および金属ソ−ス電極１７を形成する（図
３）。また、アノード領域側にはＡｕ等の金属膜を形成
し、アノード電極１９とする（図１）。この後、所定の
大きさにセパレーションし、チップが完成する。
【００１４】このように、従来は、ドレイン領域を気相
成長法で形成していたので、現在の気相成長法では量産
が不可能なほど低い不純物濃度であり、かつ、厚いドレ
イン領域を有する高耐圧のＩＧＢＴを形成することは不
可能であった。本発明では、ドレイン領域をシリコン単
結晶より切り出した半導体基板で形成するので、不純物
濃度や領域の厚さを自由に設計でき、１４００Ｖに達す
る高耐圧のものが得られる。さらにウェーハコストも気
相成長法では成長させる厚さに比例して上昇するが、本
発明では、あまり厚くする必要のないアノ−ド領域に気
相成長法を適用するために、例えば、ドレイン領域に１
００μｍ程度の厚さが必要な１２００Ｖ系は、従来に比
べて２分の１以下のコストで実現できる。
成長法で形成していたので、現在の気相成長法では量産
が不可能なほど低い不純物濃度であり、かつ、厚いドレ
イン領域を有する高耐圧のＩＧＢＴを形成することは不
可能であった。本発明では、ドレイン領域をシリコン単
結晶より切り出した半導体基板で形成するので、不純物
濃度や領域の厚さを自由に設計でき、１４００Ｖに達す
る高耐圧のものが得られる。さらにウェーハコストも気
相成長法では成長させる厚さに比例して上昇するが、本
発明では、あまり厚くする必要のないアノ−ド領域に気
相成長法を適用するために、例えば、ドレイン領域に１
００μｍ程度の厚さが必要な１２００Ｖ系は、従来に比
べて２分の１以下のコストで実現できる。
【００１５】図４を参照して本発明の他の実施例を説明
する。図は、ドレイン領域１２とアノ−ド領域１１との
間にＮ＋バッファ層２０が形成されているＩＧＢＴの１
ユニットを示す断面図である。Ｎ−ドレイン領域１２
は、前の実施例と同様に、Ｎ−型シリコン半導体基板１
から構成されている。そして、Ｎ＋バッファ層２０およ
びＰ型アノ−ド領域１１は、気相成長法により、順次Ｎ
−ドレイン領域１２上に形成される。このバッファ層２
０が存在すると、この素子のタ−ンオフ時間が改善され
るので、より高速性が要求される素子には適している。
また、Ｐ型アノ−ド領域１１の不純物濃度を多少上げて
も素子の特性には、格別の変化は認められないので、製
造上でも有利になる。このバッファ層２０は、実施例で
は気相成長法を用いたが、他の方法でも形成することが
できる。すなわち、先のＮ−型シリコン半導体基板１の
ベ−ス領域１３やソ−ス領域１４が形成されていない方
の主面に、不純物をイオン注入し、熱処理拡散を行っ
て、このＮ＋バッファ層２０を形成する。
する。図は、ドレイン領域１２とアノ−ド領域１１との
間にＮ＋バッファ層２０が形成されているＩＧＢＴの１
ユニットを示す断面図である。Ｎ−ドレイン領域１２
は、前の実施例と同様に、Ｎ−型シリコン半導体基板１
から構成されている。そして、Ｎ＋バッファ層２０およ
びＰ型アノ−ド領域１１は、気相成長法により、順次Ｎ
−ドレイン領域１２上に形成される。このバッファ層２
０が存在すると、この素子のタ−ンオフ時間が改善され
るので、より高速性が要求される素子には適している。
また、Ｐ型アノ−ド領域１１の不純物濃度を多少上げて
も素子の特性には、格別の変化は認められないので、製
造上でも有利になる。このバッファ層２０は、実施例で
は気相成長法を用いたが、他の方法でも形成することが
できる。すなわち、先のＮ−型シリコン半導体基板１の
ベ−ス領域１３やソ−ス領域１４が形成されていない方
の主面に、不純物をイオン注入し、熱処理拡散を行っ
て、このＮ＋バッファ層２０を形成する。
【００１６】図５を参照して本発明の他の実施例を説明
する。この実施例は、その製造方法に特徴がある。ま
ず、図に示すようにウェ−ハとしてＮ−型シリコン半導
体基板１を用意する。ウェ−ハの一方の主面からウェ−
ハ内に、例えば、ボロンをイオン注入し、約１１００℃
で１０時間程度熱拡散処理して前記一方の主面からの深
さが約１０μｍで不純物濃度が１０16／ｃｍ３程度のＰ
型アノ−ド領域１１を形成する。他の領域はＮ−ドレイ
ン領域１２となる。この一方の主面からさらに、イオン
注入を選択的に行って、Ｐ型アノ−ド領域１１の表面領
域に不純物濃度が１０18／ｃｍ３程度以上の高濃度アノ
−ド領域２１を複数形成する。Ｎ−ドレイン領域１２に
はウェ−ハの他の主面に隣接してＰ型ベ−ス領域１３お
よびＮ＋ソ−ス領域１４が形成されており、他の主面上
には、ゲ−ト酸化膜１５を介してポリシリコンゲ−ト電
極１６が形成されているように、図１のＩＧＢＴと同様
の構造を有している。気相成長法を利用しないので、１
２００Ｖ以上の高耐圧のＩＧＢＴを容易にしかも安定的
に製造することができる。アノ−ド側の電極には、例え
ばＡｕなどを用いる。
する。この実施例は、その製造方法に特徴がある。ま
ず、図に示すようにウェ−ハとしてＮ−型シリコン半導
体基板１を用意する。ウェ−ハの一方の主面からウェ−
ハ内に、例えば、ボロンをイオン注入し、約１１００℃
で１０時間程度熱拡散処理して前記一方の主面からの深
さが約１０μｍで不純物濃度が１０16／ｃｍ３程度のＰ
型アノ−ド領域１１を形成する。他の領域はＮ−ドレイ
ン領域１２となる。この一方の主面からさらに、イオン
注入を選択的に行って、Ｐ型アノ−ド領域１１の表面領
域に不純物濃度が１０18／ｃｍ３程度以上の高濃度アノ
−ド領域２１を複数形成する。Ｎ−ドレイン領域１２に
はウェ−ハの他の主面に隣接してＰ型ベ−ス領域１３お
よびＮ＋ソ−ス領域１４が形成されており、他の主面上
には、ゲ−ト酸化膜１５を介してポリシリコンゲ−ト電
極１６が形成されているように、図１のＩＧＢＴと同様
の構造を有している。気相成長法を利用しないので、１
２００Ｖ以上の高耐圧のＩＧＢＴを容易にしかも安定的
に製造することができる。アノ−ド側の電極には、例え
ばＡｕなどを用いる。
【００１７】ついで、図６を参照して本発明の他の実施
例を説明する。図は、半導体基板の断面図を示してい
る。この実施例ではＮ−型半導体基板２３とＰ型半導体
基板２４とを張り合わせることによってウェ−ハを形成
することに特徴がある。Ｐ型シリコン基板２４とＮ型シ
リコン基板２３のいずれか１つの面もしくは両方の面を
鏡面研磨して鏡面を形成する。両半導体基板の鏡面同志
を重ね合わせ、約１１００℃で約１時間熱処理して両者
を接合する。この接合により両者の結晶格子はほぼ一致
する。Ｎ型半導体基板２３を約２００〜２５０μｍにな
るまで鏡面研磨してＮ−ドレイン領域１２とし、続い
て、Ｐ型半導体基板２４を鏡面研磨して厚さ５０μｍ程
度のＰ型アノ−ド領域１１を形成する。ＩＧＢＴとして
の他の構成は前記実施例と同じである。気相成長法を用
いないので製造工程が簡単になる上、各領域の不純物濃
度のコントロ−ルが容易になる。
例を説明する。図は、半導体基板の断面図を示してい
る。この実施例ではＮ−型半導体基板２３とＰ型半導体
基板２４とを張り合わせることによってウェ−ハを形成
することに特徴がある。Ｐ型シリコン基板２４とＮ型シ
リコン基板２３のいずれか１つの面もしくは両方の面を
鏡面研磨して鏡面を形成する。両半導体基板の鏡面同志
を重ね合わせ、約１１００℃で約１時間熱処理して両者
を接合する。この接合により両者の結晶格子はほぼ一致
する。Ｎ型半導体基板２３を約２００〜２５０μｍにな
るまで鏡面研磨してＮ−ドレイン領域１２とし、続い
て、Ｐ型半導体基板２４を鏡面研磨して厚さ５０μｍ程
度のＰ型アノ−ド領域１１を形成する。ＩＧＢＴとして
の他の構成は前記実施例と同じである。気相成長法を用
いないので製造工程が簡単になる上、各領域の不純物濃
度のコントロ−ルが容易になる。
【００１８】ついで、図７を参照して本発明の他の実施
例を説明する。この実施例では、ウェ−ハ表面に破砕層
を形成してアノ−ド電極とＰ型アノ−ド領域との密着性
を向上させたことに特徴を有している。図は、本発明の
実施例の要部断面図である。Ｐ型アノ−ド領域１１の一
方の主面には、Ｎ−ドレイン領域１２が形成されてお
り、他方の主面には金属アノ−ド電極１９が形成されて
いる。また、Ｐ型アノ−ド領域１１内には、他方の主面
に隣接して高不純物濃度のＰ＋アノ−ド領域２１が形成
されているが、この他方の主面の最表面には、厚さが約
１μｍ程度の破砕層２５が形成されている。Ｐ型アノ−
ド領域１１表面を砥石粒によってホ−ニングし、表面に
凹凸をつける。この破砕層２５の存在によって金属アノ
−ド電極１９はアノ−ド領域１１および高濃度アノ−ド
領域２１に密着するので接触抵抗を小さくすることがで
き、素子特性を安定化することができる。この破砕層の
有無に関係なくアノ−ド電極の材料としては、Ｔｉ、Ａ
ｌ、Ａｕ、Ｐｔ、Ｗ、Ｍｏ等を用いる。Ａｌなどを電極
とするときは、電極膜を熱処理して安定化する。
例を説明する。この実施例では、ウェ−ハ表面に破砕層
を形成してアノ−ド電極とＰ型アノ−ド領域との密着性
を向上させたことに特徴を有している。図は、本発明の
実施例の要部断面図である。Ｐ型アノ−ド領域１１の一
方の主面には、Ｎ−ドレイン領域１２が形成されてお
り、他方の主面には金属アノ−ド電極１９が形成されて
いる。また、Ｐ型アノ−ド領域１１内には、他方の主面
に隣接して高不純物濃度のＰ＋アノ−ド領域２１が形成
されているが、この他方の主面の最表面には、厚さが約
１μｍ程度の破砕層２５が形成されている。Ｐ型アノ−
ド領域１１表面を砥石粒によってホ−ニングし、表面に
凹凸をつける。この破砕層２５の存在によって金属アノ
−ド電極１９はアノ−ド領域１１および高濃度アノ−ド
領域２１に密着するので接触抵抗を小さくすることがで
き、素子特性を安定化することができる。この破砕層の
有無に関係なくアノ−ド電極の材料としては、Ｔｉ、Ａ
ｌ、Ａｕ、Ｐｔ、Ｗ、Ｍｏ等を用いる。Ａｌなどを電極
とするときは、電極膜を熱処理して安定化する。
【００１９】つぎに、図８を参照して本発明における低
濃度アノ−ド領域の不純物濃度の影響について説明す
る。図は、低濃度アノ−ド領域（図１における１１）の
不純物濃度を変化させたときのオン電圧とタ−ンオフタ
イムとの関係をしめす特性図である。図のように、低濃
度アノ−ド領域の不純物濃度を５×１０15〜５×１０18
程度の範囲で変化させる。低濃度アノ−ド領域の不純物
濃度が下がると、タ−ンオフタイムは早くなるが、オン
電圧は高くなる。逆に不純物濃度が上がると、オン電圧
は下がるが、タ−ンオフタイムは長くなってしまう。通
常のインバ−タの使用周波数は、数ｋ〜数１０ｋＨｚで
あり、素子の発熱を抑えるために、タ−ンオフタイム
は、１μｓ以下であることが求められる。また、オン電
圧も同様であり、４Ｖ以下が望ましい。したがって、低
濃度アノ−ド領域の不純物濃度は、１×１０16〜１×１
０17／ｃｍ３が適している。この範囲で不純物濃度を変
えることにより、オン電圧とタ−ンオフタイムをコント
ロ−ルすることができる。
濃度アノ−ド領域の不純物濃度の影響について説明す
る。図は、低濃度アノ−ド領域（図１における１１）の
不純物濃度を変化させたときのオン電圧とタ−ンオフタ
イムとの関係をしめす特性図である。図のように、低濃
度アノ−ド領域の不純物濃度を５×１０15〜５×１０18
程度の範囲で変化させる。低濃度アノ−ド領域の不純物
濃度が下がると、タ−ンオフタイムは早くなるが、オン
電圧は高くなる。逆に不純物濃度が上がると、オン電圧
は下がるが、タ−ンオフタイムは長くなってしまう。通
常のインバ−タの使用周波数は、数ｋ〜数１０ｋＨｚで
あり、素子の発熱を抑えるために、タ−ンオフタイム
は、１μｓ以下であることが求められる。また、オン電
圧も同様であり、４Ｖ以下が望ましい。したがって、低
濃度アノ−ド領域の不純物濃度は、１×１０16〜１×１
０17／ｃｍ３が適している。この範囲で不純物濃度を変
えることにより、オン電圧とタ−ンオフタイムをコント
ロ−ルすることができる。
【００２０】つぎに、図９を参照して本発明における高
濃度アノ−ド領域の影響について説明する。図は、高濃
度アノ−ド領域（図１における２１）と低濃度アノ−ド
領域（図１における１１）との面積比を変化させたとき
のオン電圧とタ−ンオフタイムとの関係を示す特性図で
ある。図において、本発明の特性曲線のＡ点は高濃度ア
ノ−ド領域が無い場合（即ち、この面積比は０／１）、
Ｂ点は両領域の面積比が１／１の場合、そして、Ｃ点は
低濃度アノ−ド領域が無い場合（この面積比は１／０）
の特性を示している。この時の低濃度アノ−ド領域の不
純物濃度は、５×１０16／ｃｍ３と一定にしている。高
濃度アノ−ド領域が少ないと、オン電圧は高くなり、特
性のばらつきも大きくなる。逆に、高濃度アノ−ド領域
が全面に形成されていているとタ−ンオフタイムが長く
なり、高周波対応ができなくなる０．４μｓ程度にな
る。これら実施例では、Ｎチャネル型ＩＧＢＴについて
本発明を説明したが、Ｐチャネル型ＩＧＢＴに本発明を
適用することが出来ることは勿論である。ウェーハコス
トは、気相成長法では成長させる厚さに比例して上昇す
るが、本発明では、気相成長層をあまり厚くする必要が
ないために１００μｍ程度の厚さが必要な１２００Ｖ系
では、２分の１以下のコストで実現できる。
濃度アノ−ド領域の影響について説明する。図は、高濃
度アノ−ド領域（図１における２１）と低濃度アノ−ド
領域（図１における１１）との面積比を変化させたとき
のオン電圧とタ−ンオフタイムとの関係を示す特性図で
ある。図において、本発明の特性曲線のＡ点は高濃度ア
ノ−ド領域が無い場合（即ち、この面積比は０／１）、
Ｂ点は両領域の面積比が１／１の場合、そして、Ｃ点は
低濃度アノ−ド領域が無い場合（この面積比は１／０）
の特性を示している。この時の低濃度アノ−ド領域の不
純物濃度は、５×１０16／ｃｍ３と一定にしている。高
濃度アノ−ド領域が少ないと、オン電圧は高くなり、特
性のばらつきも大きくなる。逆に、高濃度アノ−ド領域
が全面に形成されていているとタ−ンオフタイムが長く
なり、高周波対応ができなくなる０．４μｓ程度にな
る。これら実施例では、Ｎチャネル型ＩＧＢＴについて
本発明を説明したが、Ｐチャネル型ＩＧＢＴに本発明を
適用することが出来ることは勿論である。ウェーハコス
トは、気相成長法では成長させる厚さに比例して上昇す
るが、本発明では、気相成長層をあまり厚くする必要が
ないために１００μｍ程度の厚さが必要な１２００Ｖ系
では、２分の１以下のコストで実現できる。
【００２１】
【発明の効果】本発明では、アノード領域の濃度を低く
コントロールしておき、表面に高濃度層を形成すること
で、金属電極との良好な接合を得ることができ、かつド
レイン領域のキャリアライフタイムが長いままでも、キ
ャリアの注入量は少なく抑えられているため、高速スイ
ッチング特性を得られる。また、ドレイン領域のキャリ
アライフタイムが長く、再接合中心が少ないため、アノ
ード領域から注入されたキャリアは効率良く導電度変調
に寄与するために、オン電圧も低くなり、低オン電圧特
性と高速スイッチング性を兼ね備えた半導体装置（ＩＧ
ＢＴ）を提供することができる。また、現在の気相成長
法では量産不可能な低不純物濃度で厚いドレイン領域が
必要な高耐圧のＩＧＢＴについては、そのドレイン領域
をシリコン単結晶より切り出したウェーハで形成するの
で、ウェ−ハの不純物濃度や厚さが自由に設定できる。
コントロールしておき、表面に高濃度層を形成すること
で、金属電極との良好な接合を得ることができ、かつド
レイン領域のキャリアライフタイムが長いままでも、キ
ャリアの注入量は少なく抑えられているため、高速スイ
ッチング特性を得られる。また、ドレイン領域のキャリ
アライフタイムが長く、再接合中心が少ないため、アノ
ード領域から注入されたキャリアは効率良く導電度変調
に寄与するために、オン電圧も低くなり、低オン電圧特
性と高速スイッチング性を兼ね備えた半導体装置（ＩＧ
ＢＴ）を提供することができる。また、現在の気相成長
法では量産不可能な低不純物濃度で厚いドレイン領域が
必要な高耐圧のＩＧＢＴについては、そのドレイン領域
をシリコン単結晶より切り出したウェーハで形成するの
で、ウェ−ハの不純物濃度や厚さが自由に設定できる。
【図１】本発明の半導体装置（ＩＧＢＴ）の断面図。
【図２】本発明の半導体装置（ＩＧＢＴ）の製造工程の
断面図。
断面図。
【図３】本発明の半導体装置（ＩＧＢＴ）の製造工程の
断面図。
断面図。
【図４】本発明の半導体装置（ＩＧＢＴ）の断面図。
【図５】本発明の半導体装置（ＩＧＢＴ）の断面図。
【図６】本発明の半導体装置（ＩＧＢＴ）の製造工程の
断面図。
断面図。
【図７】本発明の半導体装置（ＩＧＢＴ）の要部断面
図。
図。
【図８】本発明のオン電圧−タ−ンオフタイム特性図。
【図９】本発明のオン電圧−タ−ンオフタイム特性図。
【図１０】従来の半導体装置（ＩＧＢＴ）の断面図。
１ 半導体基板 １１ Ｐ型アノード領域 １２ Ｎ−型ドレイン領域 １３ Ｐ型ベース領域 １４ Ｎ＋型ソース領域 １５ ゲート酸化膜 １６ ポリシリコンゲート電極 １７ 金属ソース電極 １８ 金属ゲート電極 １９ 金属アノード電極 ２０ Ｎ＋バッファ層 ２１ Ｐ＋高濃度アノ−ド領域 ２２ 絶縁膜 ２３ Ｎ型シリコン基板 ２４ Ｐ型シリコン基板 ２５ 破砕層
Claims (7)
- 【請求項１】 半導体基板と、 前記半導体基板に形成された第１導電型のドレイン領域
と、 前記ドレイン領域内に形成され、その端部が前記半導体
基板の第１の主面に隣接している第２導電型のベース領
域と、 前記ベース領域内に形成され、その端部が、前記ベ−ス
領域の端部より内側にあり、かつ、前記半導体基板の第
１の主面に隣接している第１導電型のソース領域と、 前記半導体基板の第１の主面上に前記ソース領域と前記
ドレイン領域に跨がるようにゲ−ト酸化膜を介して形成
されたゲート電極と、 前記半導体基板の第２の主面上に形成された第２導電型
の低濃度アノード領域と、 前記低濃度アノード領域内に形成され、その端部が前記
低濃度アノ−ド領域の表面に隣接する複数の第２導電型
の高濃度アノ−ド領域とを備えていることを特徴とする
半導体装置。 - 【請求項２】 前記半導体基板と前記低濃度アノード領
域との間には第１導電型のバッファ層が形成されている
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記低濃度アノ−ド領域の表面には破砕
層が形成されていることを特徴とする請求項１もしくは
請求項２に記載の半導体装置。 - 【請求項４】 前記低濃度アノ−ド領域の不純物濃度が
１×１０16／ｃｍ３から１×１０18／ｃｍ３の範囲にあ
ることを特徴とする請求項１もしくは請求項２に記載の
半導体装置。 - 【請求項５】 半導体基板に第１導電型のドレイン領域
を形成する工程と、 前記ドレイン領域内に、その端部が前記半導体基板の第
１の主面に隣接している第２導電型のベース領域を形成
する工程と、 前記ベース領域内に、その端部が、前記ベ−ス領域の端
部より内側にあり、かつ、前記半導体基板の第１の主面
に隣接している第１導電型のソース領域を形成する工程
と、 前記半導体基板の第１の主面上に、前記ソース領域と前
記ドレイン領域に跨がるようにゲ−ト酸化膜を介してゲ
ート電極を形成する工程と、 前記半導体基板の第２の主面上に第２導電型の低濃度ア
ノード領域を気相成長により形成する工程と、 前記低濃度アノード領域内に、その端部が前記低濃度ア
ノ−ド領域の表面に隣接する複数の第２導電型の高濃度
アノ−ド領域を形成する工程とを備えていることを特徴
とする半導体装置の製造方法。 - 【請求項６】 半導体基板に第１導電型のドレイン領域
を形成する工程と、 前記ドレイン領域内に、その端部が前記半導体基板の第
１の主面に隣接している第２導電型のベース領域を形成
する工程と、 前記ベース領域内に、その端部が、前記ベ−ス領域の端
部より内側にあり、かつ、前記半導体基板の第１の主面
に隣接している第１導電型のソース領域を形成する工程
と、 前記半導体基板の第１の主面上に、前記ソース領域と前
記ドレイン領域に跨がるようにゲ−ト酸化膜を介してゲ
ート電極を形成する工程と、 前記半導体基板にその第２の主面から不純物を拡散して
第２導電型の低濃度アノード領域を形成する工程と、 前記低濃度アノード領域内に、その端部が前記低濃度ア
ノ−ド領域の表面に隣接する複数の第２導電型の高濃度
アノ−ド領域を形成する工程とを備えていることを特徴
とする半導体装置の製造方法。 - 【請求項７】 第１導電型の半導体基板と第２導電型の
半導体基板とを接合して第１導電型のドレイン領域とこ
の領域に接する第２導電型の低濃度アノ−ド領域を形成
する工程と、 前記ドレイン領域内に、その端部が前記ドレイン領域の
表面に隣接している第２導電型のベース領域を形成する
工程と、 前記ベース領域内に、その端部が、前記ベ−ス領域の端
部より内側にあり、かつ、前記第ドレイン領域の表面に
隣接している第１導電型のソース領域を形成する工程
と、 前記第１導電型の半導体基板の表面上に、前記ソース領
域と前記ドレイン領域に跨がるようにゲ−ト酸化膜を介
してゲート電極を形成する工程と、 前記低濃度アノード領域内に、その端部が前記低濃度ア
ノ−ド領域の表面に隣接する複数の第２導電型の高濃度
アノ−ド領域を形成する工程とを備えていることを特徴
とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225382A JPH0548111A (ja) | 1991-08-12 | 1991-08-12 | 半導体装置およびその製造方法 |
| KR1019920014384A KR950014279B1 (ko) | 1991-08-12 | 1992-08-11 | 반도체 장치 및 그 제조 방법 |
| US07/928,066 US5331184A (en) | 1991-08-12 | 1992-08-11 | Insulated gate bipolar transistor having high breakdown voltage |
| EP92113743A EP0528349B1 (en) | 1991-08-12 | 1992-08-12 | Insulated gate bipolar transistor having high breakdown voltage |
| DE69217427T DE69217427T2 (de) | 1991-08-12 | 1992-08-12 | Bipolartransistor mit isoliertem Gate mit einer hohen Durchbruchspannung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3225382A JPH0548111A (ja) | 1991-08-12 | 1991-08-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548111A true JPH0548111A (ja) | 1993-02-26 |
Family
ID=16828483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3225382A Pending JPH0548111A (ja) | 1991-08-12 | 1991-08-12 | 半導体装置およびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5331184A (ja) |
| EP (1) | EP0528349B1 (ja) |
| JP (1) | JPH0548111A (ja) |
| KR (1) | KR950014279B1 (ja) |
| DE (1) | DE69217427T2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5729031A (en) * | 1996-01-16 | 1998-03-17 | Mitsubishi Denki Kabushiki Kaisha | High breakdown voltage semiconductor device |
| US5751023A (en) * | 1996-05-16 | 1998-05-12 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device and method of manufacturing the same |
| KR100391560B1 (ko) * | 2000-05-15 | 2003-07-12 | 가부시끼가이샤 도시바 | 반도체장치 |
| JP2006210606A (ja) * | 2005-01-27 | 2006-08-10 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| JP2007166125A (ja) * | 2005-12-12 | 2007-06-28 | Megachips Lsi Solutions Inc | 記憶システム |
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|---|---|---|---|---|
| DE4313170A1 (de) * | 1993-04-22 | 1994-10-27 | Abb Management Ag | Leistungshalbleiterbauelement |
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| KR970054363A (ko) * | 1995-12-30 | 1997-07-31 | 김광호 | 다이오드를 내장한 절연게이트 바이폴라 트랜지스터 및 그 제조방법 |
| WO1997047044A1 (en) * | 1996-06-06 | 1997-12-11 | The Board Of Trustees Of The University Of Illinois | Insulated gate bipolar transistor with reduced losses |
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| IT1402879B1 (it) * | 2010-11-19 | 2013-09-27 | St Microelectronics Srl | Dispositivo igbt con regioni di emettitore sepolte |
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1991
- 1991-08-12 JP JP3225382A patent/JPH0548111A/ja active Pending
-
1992
- 1992-08-11 US US07/928,066 patent/US5331184A/en not_active Expired - Lifetime
- 1992-08-11 KR KR1019920014384A patent/KR950014279B1/ko not_active IP Right Cessation
- 1992-08-12 DE DE69217427T patent/DE69217427T2/de not_active Expired - Lifetime
- 1992-08-12 EP EP92113743A patent/EP0528349B1/en not_active Expired - Lifetime
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| DE69217427D1 (de) | 1997-03-27 |
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