JPH06310725A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 飽和電圧を下げることなく、短絡耐量を向上
できるＩＧＢＴを提供する。 【構成】 層間絶縁膜３２の下に、ｐ+拡散層２２、ｎ+
型エミッタ領域２３及び多結晶シリコンゲート電極４１
に対応してＴｉ層５３を形成する。ｐ+拡散層２２及び
エミッタ領域２３に対応するＴｉ層５３はエミッタ補助
電極層を構成し、未反応の純Ｔｉ層５３ａとチタンシリ
サイド層５３ｂの２層でなる。チタンシリサイド層５３
ｂにより、ｐ+拡散層２２及びエミッタ領域２３とエミ
ッタ電極５１との間で良好なオーミックコンタクトを得
る。Ｔｉは高融点金属であり、低抵抗かつ均一である。
エミッタバイパス率が１００％になるため飽和電圧が低
下し、負荷短絡時にも均一に電流が流れるため弱点部分
がなく短絡耐量が向上する。ゲート電極４１に対応する
Ｔｉ層５３は未反応の純Ｔｉ層５３ａとチタンポリサイ
ド層５３ｃの２層でなり、ゲート電極４１の抵抗を下げ
る役目をする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば二重拡散構造
を持つ絶縁ゲート型バイポーラトランジスタ、パワーＭ
ＯＳＦＥＴ等の半導体装置およびその製造方法に関す
る。

【０００２】

【従来の技術】図４（ａ）は、例えば従来の半導体装置
である絶縁ゲート型バイポーラトランジスタ（以下、
「ＩＧＢＴ」という）の断面構成図を示している。図に
おいて、１１はｐ+型単結晶シリコン基板、１２はｎ+型
単結晶シリコンエピタキシャル層、１３はｎ-型単結晶
シリコンエピタキシャル層である。また、２１はｐ型ベ
ース領域、２２はｐ+型ホールバイパス層（以下、「ｐ+
拡散層」という）、２３はｎ+型エミッタ領域である。
さらに、３１はゲート酸化膜、４１は多結晶シリコンゲ
ート電極、３２は層間絶縁膜、５１はエミッタ電極、５
２はコレクタ電極である。図４（ｂ）は、エミッタ電極
５１を形成する前のＩＧＢＴの平面図である。

【０００３】図５は、ＩＧＢＴの製造方法を示す工程断
面図である。この図５において、図３と対応する部分に
は同一符号を付して示している。まず、図５（ａ）に示
すように、ｐ+型単結晶シリコン基板１１上にエピタキ
シャル成長法により全面にｎ+型単結晶シリコンエピタ
キシャル層１２、さらにはｎ-型単結晶シリコンエピタ
キシャル層１３を連続形成する。続いて通常のＤＭＯＳ
を製造するのと同様にして、ゲート酸化膜３１、多結晶
シリコンゲート電極４１、ｐ型ベース領域２１、ｐ+拡
散層２２を形成する。

【０００４】次に、図５（ｂ）に示すように、フォトレ
ジスト６１をマスクにしてイオン打ち込み法により、高
濃度のｎ型不純物を注入する。注入されたｎ型不純物は
ｎ+型エミッタ領域２３を形成すると共に、多結晶シリ
コンゲート電極４１中にも注入されることで、その電気
抵抗を低下させる役目も果たしている。次に、図５
（ｃ）に示すように、多結晶シリコンゲート電極４１上
に層間絶縁膜３２を被着し、写真製版技術、エッチング
技術を用いてコンタクト開孔を設ける。最後に、図４
（ａ）に示すように、エミッタ電極５１、コレクタ電極
５２を設けて、ＩＧＢＴを製造する。

【０００５】

【発明が解決しようとする課題】従来のＩＧＢＴは以上
のように構成されているので、以下のような問題点があ
った。即ち、図４（ｂ）からもわかるように、従来のＩ
ＧＢＴは、ｎ+型エミッタ領域２３を形成し、その後層
間絶縁膜３２のコンタクト開孔を設けるため、エミッタ
領域５１とｎ+型エミッタ領域２３が接触するにはコン
タクト開孔よりはみ出してｎ+型エミッタ領域２３を形
成しなければならず、ｎ+型エミッタ領域２３の幅Ｌ４
が比較的大きくなり、ｎ+型エミッタ領域２３の直下の
ピンチ抵抗Ｒｂが大きくなる。

【０００６】ＩＧＢＴの動作を考えたとき、ｎ+型エミ
ッタ領域２３の直下にも電流が流れるため、ｎ+型エミ
ッタ領域２３とｐ型ベース領域２１との間に電圧差が生
じる。通常の使用の場合は問題とならないが、負荷が短
絡した場合には、ＩＧＢＴ全体に大電流が流れ、ピンチ
抵抗Ｒｂによりｎ+型エミッタ領域２３とｐ型ベース領
域２１との間に大きな電圧差が生じ、これら２つの領域
２３，２１とｎ-型単結晶シリコンエピタキシャル層１
３とで構成されるＮＰＮトランジスタがオン状態とな
り、結果的に上記ＮＰＮトランジスタとｐ+型単結晶シ
リコン基板１１で構成されるＮＰＮＰサイリスタがラッ
チアップし、ゲート電圧による制御が不可能となり、オ
ン状態のままになる。

【０００７】このように、負荷短絡時は、コレクタ電極
５２とエミッタ電極５１間が高電圧差のまま大電流が流
れ、ＮＰＮＰサイリスタがラッチアップしてさらに大電
流が流れ続け、素子が破壊する。すなわち、ピンチ抵抗
Ｒｂが小さい程、換言すればｎ+型エミッタ領域２３の
幅Ｌ４が小さい程ラッチアップしにくくなり、負荷短絡
時の素子破壊までの時間（以下、「短絡耐量」という）
は長くなる。しかし、従来のＩＧＢＴは、上述したよう
にｎ+型エミッタ領域２３の幅Ｌ４が比較的大きいの
で、短絡耐量は短くなる。

【０００８】そこで従来、短絡耐量を長くするために、
ｎ+型エミッタ領域２３の幅を小さくした改良型のＩＧ
ＢＴが提案されている。図６（ａ），（ｂ）は、エミッ
タ電極５１の形成前の改良型ＩＧＢＴの平面図を示して
いる。図６（ａ）の例では、ｎ+型エミッタ領域２３の
幅Ｌ５は小さくされ、凸部２３ａでもってエミッタ電極
５１と接触するようなパターンに形成される。また、図
６（ｂ）の例では、ｎ+型エミッタ領域２３の幅Ｌ６は
小さくされ、はしご状部２３ｂでもってエミッタ電極５
１と接触するようなパターンに形成される。

【０００９】図６（ａ），（ｂ）の例では、幅Ｌ５，Ｌ
６は、それぞれマスク合わせの重ね合わせ精度限界とフ
ォトレジストパターニング限界と、酸化膜エッチング加
工限界とを合わせた寸法まで小さくすることが可能であ
る。しかし、この改良型のＩＧＢＴにおいても、以下の
ような問題点があった。すなわち、図７（ａ）に示すよ
うに、はしご状ｎ+型エミッタ領域２３の繰り返し長さ
をそれぞれＬｎ，Ｌｐとして、エミッタバイパス率をＬ
ｎ／（Ｌｎ＋Ｌｐ）と仮定する。図７（ｂ）は、エミッ
タバイパス率と短絡耐量（実線ａに図示）、ＩＧＢＴオ
ン時の飽和電圧（破線ｂに図示）との関係を示してい
る。飽和電圧と短絡耐量とはトレードオフ関係にあり、
エミッタバイパス率を上げれば飽和電圧は下がり有利に
なるが短絡耐量は劣化する。これはエミッタバイパスが
短絡耐量を低下させることを意味し、つまりエミッタバ
イパス部分が弱いということを示している。

【００１０】この発明はこのような問題点を解決するた
めになされたもので、飽和電圧を下げることなく、短絡
耐量を向上できる二重拡散構造を持つＩＧＢＴ、パワー
ＭＯＳＦＥＴおよびその製造方法を提供することを目的
とする。

【００１１】

【課題を解決するための手段】請求項第１項の発明に係
る半導体装置は、エミッタ電極とベース領域、ホールバ
イパス領域の間およびエミッタ電極とエミッタ領域との
間に、少なくとも高融点金属を使用して形成されると共
にシリサイド層を有してなるエミッタ補助電極層を設
け、エミッタ補助電極層を介してエミッタ領域をエミッ
タ電極に電気的に接続すると共にベース領域またはホー
ルバイパス領域をエミッタ電極に電気的に接続したもの
である。

【００１２】請求項第２項の発明に係る半導体装置は、
ソース電極とベース領域、ホールバイパス領域の間およ
びソース電極とソース領域との間に、少なくとも高融点
金属を使用して形成されると共にシリサイド層を有して
なるソース補助電極層を設け、ソース補助電極層を介し
てソース領域をソース電極に電気的に接続すると共にベ
ース領域またはホールバイパス領域をソース電極に電気
的に接続したものである。

【００１３】請求項第３項の発明に係る半導体装置の製
造方法は、ゲート電極となる多結晶シリコン電極層を形
成する工程と、第１の導電型のベース領域を形成する工
程と、第１の導電型のホールバイパス領域を形成する工
程と、全面に少なくとも高融点金属層を使用して形成さ
れるエミッタ補助電極層を被着する工程と、エミッタ補
助電極層をフォトレジストをマスクにしてパターニング
する工程と、フォトレジストをマスクにしてベース領域
およびホールバイパス領域に不純物を注入して第２の導
電型のエミッタ領域をセルフアライン法によって形成す
る工程と、アニールにより不純物を活性化すると共に、
エミッタ補助電極層にシリサイド層やポリサイド層を形
成する工程と、層間絶縁膜を被着する工程とを含むもの
である。

【００１４】請求項第４項の発明に係る半導体装置の製
造方法は、ゲート電極となる多結晶シリコン電極層を形
成する工程と、第１の導電型のベース領域を形成する工
程と、第１の導電型のホールバイパス領域を形成する工
程と、全面に少なくとも高融点金属層を使用して形成さ
れるソース補助電極層を被着する工程と、ソース補助電
極層をフォトレジストをマスクにしてパターニングする
工程と、フォトレジストをマスクにしてベース領域およ
びホールバイパス領域に不純物を注入して第２の導電型
のソース領域をセルフアライン法によって形成する工程
と、アニールにより不純物を活性化すると共に、ソース
補助電極層にシリサイド層やポリサイド層を形成する工
程と、層間絶縁膜を被着する工程とを含むものである。

【００１５】

【作用】請求項第１項の発明においては、エミッタ電極
とベース領域、ホールバイパス領域の間およびエミッタ
電極とエミッタ領域の間に、低抵抗かつ均一な高融点金
属を使用して形成されると共にシリサイド層を有してな
るエミッタ補助電極層を設けているため、ホールバイパ
ス領域およびエミッタ領域とエミッタ電極間で良好なオ
ーミックコンタクトが得られる。エミッタバイパス率が
１００％になることから飽和電圧が低下する。負荷短絡
時にも均一に電流が流れるため弱点部分がなく、短絡耐
量が向上する。

【００１６】請求項第２項の発明においては、ソース電
極とベース領域、ホールバイパス領域の間およびソース
電極とソース領域の間に、低抵抗かつ均一な高融点金属
を使用して形成されると共にシリサイド層を有してなる
ソース補助電極層を設けているため、ホールバイパス領
域およびソース領域とソース電極間で良好なオーミック
コンタクトが得られる。ソースバイパス率が１００％に
なることから飽和電圧が低下する。負荷短絡時にも均一
に電流が流れるため弱点部分がなく、短絡耐量が向上す
る。

【００１７】請求項第３項の発明においては、エミッタ
領域をセルフアライン法によって形成するため、その幅
をコンタクト開孔の大きさの影響を受けることなく可能
な限り小さくでき、チップサイズの縮小化が可能とな
る。

【００１８】請求項第４項の発明においては、ソース領
域をセルフアライン法によって形成するため、その幅を
コンタクト開孔の大きさの影響を受けることなく可能な
限り小さくでき、チップサイズの縮小化が可能となる。

【００１９】

【実施例】実施例１．以下、図１を参照しながら、この
発明に係る半導体装置の一実施例を、二重構造のＩＧＢ
Ｔに適用した場合を例にとり説明する。この図１におい
て、図４と対応する部分には同一符号を付し、その詳細
説明は省略する。図において、５３は、層間絶縁膜３２
の下に、ｐ+拡散層２２、ｎ+型エミッタ領域２３および
多結晶シリコンゲート電極４１に対応して形成されたＴ
ｉ（チタン）層である。

【００２０】ｐ+拡散層２２およびｎ+型エミッタ領域２
３に対応して形成されたＴｉ層５３はエミッタ補助電極
層を構成するものである。このＴｉ層５３は、未反応の
純Ｔｉ層５３ａと、シリコンと反応して生成されたチタ
ンシリサイド層５３ｂの２層で構成される。このＴｉ層
５３は、ｐ+拡散層２２およびｎ+型エミッタ領域２３と
エミッタ電極５１とを電気的に接続する役目をしてい
る。この場合、チタンシリサイド層５３ｂにより、ｐ+
拡散層２２およびｎ+型エミッタ領域２３とエミッタ電
極５１間で良好なオーミックコンタクトを得ることがで
きる。

【００２１】多結晶シリコンゲート電極４１に対応して
形成されたＴｉ層５３は、未反応の純Ｔｉ層５３ａと、
多結晶シリコンと反応して生成されたチタンポリサイド
層５３ｃの２層で構成される。このＴｉ層５３はゲート
電極４１の抵抗を下げる役目をしている。

【００２２】図２および図３は、図１の例のＩＧＢＴの
製造方法を示す工程断面図である。まず、図２（ａ）に
示すように、従来のＩＧＢＴの製造方法と同様にして、
ゲート酸化膜３１、多結晶シリコンゲート電極４１、ｐ
型ベース領域２１、ｐ+拡散層２２を形成する。次に、
図２（ｂ）に示すように、全面にＴｉ層５３を２０００
オングストロームの厚さにスパッタ法で形成する。次
に、図２（ｃ）に示すように、フォトレジスト６１をマ
スクにして、Ｔｉ層５３を過酸化水素水を主とするエッ
チング液でエッチングし、そのままフォトレジスト６１
をマスクにしてその開孔部よりｎ型不純物であるＡｓ
（ヒ素）を加速電圧５０ＫｅＶ、注入量５×１０15イオ
ン／ｃｍ2で打ち込む。

【００２３】次に、図３（ａ）に示すように、フォトレ
ジスト６１を全面除去し、ランプ加熱式アニール装置に
より不活性ガス中で、９００°Ｃ、３０秒のアニールを
行なう。このとき、シリコンに注入されたＡｓは活性化
し、ｎ+型エミッタ領域２３を形成する。同時に、ｐ+拡
散層２２およびｎ+型エミッタ領域２３上ではＴｉ層５
３よりチタンシリサイド層５３ｂが生成され、良好なオ
ーミックコンタクトが得られる。また、多結晶シリコン
ゲート電極４１上ではＴｉ層５３よりチタンポリサイド
層５３ｃが生成され、未反応Ｔｉ層５３ａとチタンポリ
サイド層５３ｃとで、多結晶シリコンゲート電極４１の
抵抗を低下させる。

【００２４】次に、図３（ｂ）に示すように、全面に層
間絶縁膜３２を被着し、写真製版技術、エッチング技術
を用いてコンタクト開孔を設ける。最後に、図１に示す
ように、エミッタ電極５１、コレクタ電極５２を設け
て、実施例のＩＧＢＴを製造する。なお、Ｔｉ層５３お
よびｎ+型エミッタ領域２３はセルフアライン法にて形
成できるため、ｎ+型エミッタ領域２３の幅Ｌ１をコン
タクト開孔の大きさの影響を受けることなく可能な限り
小さくすることができ、その結果チップサイズの縮小化
が可能になる。

【００２５】実施例２．上述実施例では、Ｔｉ層５３を
形成したものであるが、シリコンと容易にオーミックコ
ンタクトが得られるような他の高融点金属の層を形成し
てもよい。また、Ｔｉ−Ｗ（タングステン）層のように
２種類以上の金属からなる合金を用いることも可能であ
る。層厚、アニール条件は高融点金属の種類によって異
なり、それぞれ最適な条件を選べばよく、層厚は１００
０オングストローム以上、アニール温度は８００°Ｃ以
上、アニール時間は３０秒以上であればよい。

【００２６】実施例３．また、上述実施例では、Ｔｉ層
５３を用いたチタンシリサイド／純Ｔｉの２層構造の場
合を示したが、チタンシリサイド／純Ｔｉ／チッ化チタ
ンのような３層以上の構造も可能である。その製造方法
としては、アニール時にチッ素雰囲気、あるいはアンモ
ニアガスを主とした雰囲気でアニールすれば、容易に３
層構造を得ることができる。なお、チッ化チタンにはバ
リアメタルとしての効果もある。

【００２７】実施例４．また、上述実施例では、この発
明をＩＧＢＴに適用したものであるが、二重拡散構造を
持つパワーＭＯＳＦＥＴにも同様に適用でき、同様の作
用効果を得ることができる。なお、パワーＭＯＳＦＥＴ
は図１の例のｐ+型単結晶シリコン基板１１の層を除い
た構造を有するものであり、図示は省略する。ただし、
図１の例でエミッタおよびコレクタに係る部分は、それ
ぞれソースおよびドレインに係る部分となる。

【００２８】

【発明の効果】請求項第１項の発明によれば、エミッタ
電極とベース領域、ホールバイパス領域の間およびエミ
ッタ電極とエミッタ領域との間に、少なくとも高融点金
属を使用して形成されると共にシリサイド層を有してな
るエミッタ補助電極層を設け、エミッタ補助電極層を介
してエミッタ領域をエミッタ電極に電気的に接続すると
共にベース領域またはホールバイパス領域をエミッタ電
極に電気的に接続するものであり、シリサイド層によっ
てホールバイパス領域およびエミッタ領域とエミッタ電
極間で良好なオーミックコンタクトが得られると共に、
高融点金属は低抵抗かつ均一である。エミッタバイパス
率が１００％になることから飽和電圧を低下できると共
に、負荷短絡時にも均一に電流が流れるため弱点部分が
なく短絡耐量が向上する等の効果がある。

【００２９】請求項第２項の発明によれば、ソース電極
とベース領域、ホールバイパス領域の間およびソース電
極とソース領域との間に、少なくとも高融点金属を使用
して形成されると共にシリサイド層を有してなるソース
補助電極層を設け、ソース補助電極層を介してソース領
域をソース電極に電気的に接続すると共にベース領域ま
たはホールバイパス領域をソース電極に電気的に接続す
るものであり、シリサイド層によってホールバイパス領
域およびソース領域とソース電極間で良好なオーミック
コンタクトが得られると共に、高融点金属は低抵抗かつ
均一である。ソースバイパス率が１００％になることか
ら飽和電圧を低下できると共に、負荷短絡時にも均一に
電流が流れるため弱点部分がなく短絡耐量が向上する等
の効果がある。

【００３０】請求項第３項の発明によれば、ゲート電極
となる多結晶シリコン電極層を形成する工程と、第１の
導電型のベース領域を形成する工程と、第１の導電型の
ホールバイパス領域を形成する工程と、全面に少なくと
も高融点金属層を使用して形成されるエミッタ補助電極
層を被着する工程と、エミッタ補助電極層をフォトレジ
ストをマスクにしてパターニングする工程と、フォトレ
ジストをマスクにしてベース領域およびホールバイパス
領域に不純物を注入して第２の導電型のエミッタ領域を
セルフアライン法によって形成する工程と、アニールに
より不純物を活性化すると共に、エミッタ補助電極層に
シリサイド層やポリサイド層を形成する工程と、層間絶
縁膜を被着する工程とを順に施すものであり、エミッタ
領域をセルフアライン法によって形成するため、その幅
をコンタクト開孔の大きさの影響を受けることなく可能
な限り小さくでき、チップサイズを縮小化できる等の効
果がある。

【００３１】請求項第４項の発明によれば、ゲート電極
となる多結晶シリコン電極層を形成する工程と、第１の
導電体であるベース領域を形成する工程と、第１の導電
型のホールバイパス領域を形成する工程と、全面に少な
くとも高融点金属層を使用して形成されるソース補助電
極層を被着する工程と、ソース補助電極層をフォトレジ
ストをマスクにしてパターニングする工程と、フォトレ
ジストをマスクにしてベース領域およびホールバイパス
領域に不純物を注入して第２の導電型のソース領域をセ
ルフアライン法によって形成する工程と、アニールによ
り不純物を活性化すると共に、ソース補助電極層にシリ
サイド層やポリサイド層を形成する工程と、層間絶縁膜
を被着する工程とを順に施すものであり、ソース領域を
セルフアライン法によって形成するため、その幅をコン
タクト開孔の大きさの影響を受けることなく可能な限り
小さくでき、チップサイズを縮小化できる等の効果があ
る。

【図面の簡単な説明】

【図１】この発明に係る半導体装置の一実施例を示す断
面図である。

【図２】この発明に係る半導体装置の製造方法の一実施
例を示す前半の工程断面図である。

【図３】この発明に係る半導体装置の製造方法の一実施
例を示す後半の工程断面図である。

【図４】従来の半導体装置を示す断面図および平面図で
ある。

【図５】従来の半導体装置の製造方法を示す工程断面図
である。

【図６】従来の改良された半導体装置を示す平面図であ
る。

【図７】従来の改良された半導体装置の問題点を説明す
るためのエミッタバイパス率と飽和電圧、短絡耐量との
関係を示す図である。

【符号の説明】

１１ Ｐ+型単結晶シリコン基板 １２ ｎ+型単結晶シリコンエピタキシャル層 １３ ｎ-型単結晶シリコンエピタキシャル層 ２１ ｐ型ベース領域 ２２ ｐ+型ホールバイパス層（ｐ+拡散層） ２３ ｎ+型エミッタ領域 ３１ ゲート酸化膜 ３２ 層間絶縁膜 ４１ 多結晶シリコンゲート電極 ５１ エミッタ電極 ５２ コレクタ電極 ５３ Ｔｉ層 ５３ａ 純Ｔｉ層 ５３ｂ チタンシリサイド層 ５３ｃ チタンポリサイド層 ６１ フォトレジスト

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【手続補正書】

【提出日】平成５年９月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】００２５

【補正方法】変更

【補正内容】

【００２５】実施例２．上述実施例では、Ｔｉ層５３を
形成したものであるが、シリコンと容易にオーミックコ
ンタクトが得られるような他の高融点金属の層を形成し
てもよい。また、Ｔｉ−Ｗ（タングステン）層のように
２種類以上の金属からなる合金を用いることも可能であ
る。層厚、アニール条件は高融点金属の種類によって異
なり、それぞれ最適な条件を選べばよい。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 エミッタ電極とベース領域、ホールバイ
   パス領域の間および上記エミッタ電極とエミッタ領域と
   の間に、少なくとも高融点金属を使用して形成されると
   共にシリサイド層を有してなるエミッタ補助電極層を設
   け、 上記エミッタ補助電極層を介して上記エミッタ領域を上
   記エミッタ電極に電気的に接続すると共に上記ベース領
   域またはホールバイパス領域を上記エミッタ電極に電気
   的に接続したことを特徴とする半導体装置。
2. 【請求項２】 ソース電極とベース領域、ホールバイパ
   ス領域の間および上記ソース電極とソース領域との間
   に、少なくとも高融点金属を使用して形成されると共に
   シリサイド層を有してなるソース補助電極層を設け、 上記ソース補助電極層を介して上記ソース領域を上記ソ
   ース電極に電気的に接続すると共に上記ベース領域また
   はホールバイパス領域を上記ソース電極に電気的に接続
   したことを特徴とする半導体装置。
3. 【請求項３】 ゲート電極となる多結晶シリコン電極層
   を形成する工程と、 第１の導電型のベース領域を形成する工程と、 第１の導電型のホールバイパス領域を形成する工程と、 全面に少なくとも高融点金属層を使用して形成されるエ
   ミッタ補助電極層を被着する工程と、 上記エミッタ補助電極層をフォトレジストをマスクにし
   てパターニングする工程と、 上記フォトレジストをマスクにして上記ベース領域およ
   びホールバイパス領域に不純物を注入して第２の導電型
   のエミッタ領域をセルフアライン法によって形成する工
   程と、 アニールにより上記不純物を活性化すると共に、上記エ
   ミッタ補助電極層にシリサイド層やポリサイド層を形成
   する工程と、 層間絶縁膜を被着する工程とを含むことを特徴とする半
   導体装置の製造方法。
4. 【請求項４】 ゲート電極となる多結晶シリコン電極層
   を形成する工程と、 第１の導電型のベース領域を形成する工程と、 第１の導電型のホールバイパス領域を形成する工程と、 全面に少なくとも高融点金属層を使用して形成されるソ
   ース補助電極層を被着する工程と、 上記ソース補助電極層をフォトレジストをマスクにして
   パターニングする工程と、 上記フォトレジストをマスクにして上記ベース領域およ
   びホールバイパス領域に不純物を注入して第２の導電型
   のソース領域をセルフアライン法によって形成する工程
   と、 アニールにより上記不純物を活性化すると共に、上記ソ
   ース補助電極層にシリサイド層やポリサイド層を形成す
   る工程と、 層間絶縁膜を被着する工程とを含むことを特徴とする半
   導体装置の製造方法。