JPH06310725A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06310725A JPH06310725A JP9431393A JP9431393A JPH06310725A JP H06310725 A JPH06310725 A JP H06310725A JP 9431393 A JP9431393 A JP 9431393A JP 9431393 A JP9431393 A JP 9431393A JP H06310725 A JPH06310725 A JP H06310725A
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Abstract
(57)【要約】
【目的】 飽和電圧を下げることなく、短絡耐量を向上
できるIGBTを提供する。 【構成】 層間絶縁膜32の下に、p+拡散層22、n+
型エミッタ領域23及び多結晶シリコンゲート電極41
に対応してTi層53を形成する。p+拡散層22及び
エミッタ領域23に対応するTi層53はエミッタ補助
電極層を構成し、未反応の純Ti層53aとチタンシリ
サイド層53bの2層でなる。チタンシリサイド層53
bにより、p+拡散層22及びエミッタ領域23とエミ
ッタ電極51との間で良好なオーミックコンタクトを得
る。Tiは高融点金属であり、低抵抗かつ均一である。
エミッタバイパス率が100%になるため飽和電圧が低
下し、負荷短絡時にも均一に電流が流れるため弱点部分
がなく短絡耐量が向上する。ゲート電極41に対応する
Ti層53は未反応の純Ti層53aとチタンポリサイ
ド層53cの2層でなり、ゲート電極41の抵抗を下げ
る役目をする。
できるIGBTを提供する。 【構成】 層間絶縁膜32の下に、p+拡散層22、n+
型エミッタ領域23及び多結晶シリコンゲート電極41
に対応してTi層53を形成する。p+拡散層22及び
エミッタ領域23に対応するTi層53はエミッタ補助
電極層を構成し、未反応の純Ti層53aとチタンシリ
サイド層53bの2層でなる。チタンシリサイド層53
bにより、p+拡散層22及びエミッタ領域23とエミ
ッタ電極51との間で良好なオーミックコンタクトを得
る。Tiは高融点金属であり、低抵抗かつ均一である。
エミッタバイパス率が100%になるため飽和電圧が低
下し、負荷短絡時にも均一に電流が流れるため弱点部分
がなく短絡耐量が向上する。ゲート電極41に対応する
Ti層53は未反応の純Ti層53aとチタンポリサイ
ド層53cの2層でなり、ゲート電極41の抵抗を下げ
る役目をする。
Description
【0001】
【産業上の利用分野】この発明は、例えば二重拡散構造
を持つ絶縁ゲート型バイポーラトランジスタ、パワーM
OSFET等の半導体装置およびその製造方法に関す
る。
を持つ絶縁ゲート型バイポーラトランジスタ、パワーM
OSFET等の半導体装置およびその製造方法に関す
る。
【0002】
【従来の技術】図4(a)は、例えば従来の半導体装置
である絶縁ゲート型バイポーラトランジスタ(以下、
「IGBT」という)の断面構成図を示している。図に
おいて、11はp+型単結晶シリコン基板、12はn+型
単結晶シリコンエピタキシャル層、13はn-型単結晶
シリコンエピタキシャル層である。また、21はp型ベ
ース領域、22はp+型ホールバイパス層(以下、「p+
拡散層」という)、23はn+型エミッタ領域である。
さらに、31はゲート酸化膜、41は多結晶シリコンゲ
ート電極、32は層間絶縁膜、51はエミッタ電極、5
2はコレクタ電極である。図4(b)は、エミッタ電極
51を形成する前のIGBTの平面図である。
である絶縁ゲート型バイポーラトランジスタ(以下、
「IGBT」という)の断面構成図を示している。図に
おいて、11はp+型単結晶シリコン基板、12はn+型
単結晶シリコンエピタキシャル層、13はn-型単結晶
シリコンエピタキシャル層である。また、21はp型ベ
ース領域、22はp+型ホールバイパス層(以下、「p+
拡散層」という)、23はn+型エミッタ領域である。
さらに、31はゲート酸化膜、41は多結晶シリコンゲ
ート電極、32は層間絶縁膜、51はエミッタ電極、5
2はコレクタ電極である。図4(b)は、エミッタ電極
51を形成する前のIGBTの平面図である。
【0003】図5は、IGBTの製造方法を示す工程断
面図である。この図5において、図3と対応する部分に
は同一符号を付して示している。まず、図5(a)に示
すように、p+型単結晶シリコン基板11上にエピタキ
シャル成長法により全面にn+型単結晶シリコンエピタ
キシャル層12、さらにはn-型単結晶シリコンエピタ
キシャル層13を連続形成する。続いて通常のDMOS
を製造するのと同様にして、ゲート酸化膜31、多結晶
シリコンゲート電極41、p型ベース領域21、p+拡
散層22を形成する。
面図である。この図5において、図3と対応する部分に
は同一符号を付して示している。まず、図5(a)に示
すように、p+型単結晶シリコン基板11上にエピタキ
シャル成長法により全面にn+型単結晶シリコンエピタ
キシャル層12、さらにはn-型単結晶シリコンエピタ
キシャル層13を連続形成する。続いて通常のDMOS
を製造するのと同様にして、ゲート酸化膜31、多結晶
シリコンゲート電極41、p型ベース領域21、p+拡
散層22を形成する。
【0004】次に、図5(b)に示すように、フォトレ
ジスト61をマスクにしてイオン打ち込み法により、高
濃度のn型不純物を注入する。注入されたn型不純物は
n+型エミッタ領域23を形成すると共に、多結晶シリ
コンゲート電極41中にも注入されることで、その電気
抵抗を低下させる役目も果たしている。次に、図5
(c)に示すように、多結晶シリコンゲート電極41上
に層間絶縁膜32を被着し、写真製版技術、エッチング
技術を用いてコンタクト開孔を設ける。最後に、図4
(a)に示すように、エミッタ電極51、コレクタ電極
52を設けて、IGBTを製造する。
ジスト61をマスクにしてイオン打ち込み法により、高
濃度のn型不純物を注入する。注入されたn型不純物は
n+型エミッタ領域23を形成すると共に、多結晶シリ
コンゲート電極41中にも注入されることで、その電気
抵抗を低下させる役目も果たしている。次に、図5
(c)に示すように、多結晶シリコンゲート電極41上
に層間絶縁膜32を被着し、写真製版技術、エッチング
技術を用いてコンタクト開孔を設ける。最後に、図4
(a)に示すように、エミッタ電極51、コレクタ電極
52を設けて、IGBTを製造する。
【0005】
【発明が解決しようとする課題】従来のIGBTは以上
のように構成されているので、以下のような問題点があ
った。即ち、図4(b)からもわかるように、従来のI
GBTは、n+型エミッタ領域23を形成し、その後層
間絶縁膜32のコンタクト開孔を設けるため、エミッタ
領域51とn+型エミッタ領域23が接触するにはコン
タクト開孔よりはみ出してn+型エミッタ領域23を形
成しなければならず、n+型エミッタ領域23の幅L4
が比較的大きくなり、n+型エミッタ領域23の直下の
ピンチ抵抗Rbが大きくなる。
のように構成されているので、以下のような問題点があ
った。即ち、図4(b)からもわかるように、従来のI
GBTは、n+型エミッタ領域23を形成し、その後層
間絶縁膜32のコンタクト開孔を設けるため、エミッタ
領域51とn+型エミッタ領域23が接触するにはコン
タクト開孔よりはみ出してn+型エミッタ領域23を形
成しなければならず、n+型エミッタ領域23の幅L4
が比較的大きくなり、n+型エミッタ領域23の直下の
ピンチ抵抗Rbが大きくなる。
【0006】IGBTの動作を考えたとき、n+型エミ
ッタ領域23の直下にも電流が流れるため、n+型エミ
ッタ領域23とp型ベース領域21との間に電圧差が生
じる。通常の使用の場合は問題とならないが、負荷が短
絡した場合には、IGBT全体に大電流が流れ、ピンチ
抵抗Rbによりn+型エミッタ領域23とp型ベース領
域21との間に大きな電圧差が生じ、これら2つの領域
23,21とn-型単結晶シリコンエピタキシャル層1
3とで構成されるNPNトランジスタがオン状態とな
り、結果的に上記NPNトランジスタとp+型単結晶シ
リコン基板11で構成されるNPNPサイリスタがラッ
チアップし、ゲート電圧による制御が不可能となり、オ
ン状態のままになる。
ッタ領域23の直下にも電流が流れるため、n+型エミ
ッタ領域23とp型ベース領域21との間に電圧差が生
じる。通常の使用の場合は問題とならないが、負荷が短
絡した場合には、IGBT全体に大電流が流れ、ピンチ
抵抗Rbによりn+型エミッタ領域23とp型ベース領
域21との間に大きな電圧差が生じ、これら2つの領域
23,21とn-型単結晶シリコンエピタキシャル層1
3とで構成されるNPNトランジスタがオン状態とな
り、結果的に上記NPNトランジスタとp+型単結晶シ
リコン基板11で構成されるNPNPサイリスタがラッ
チアップし、ゲート電圧による制御が不可能となり、オ
ン状態のままになる。
【0007】このように、負荷短絡時は、コレクタ電極
52とエミッタ電極51間が高電圧差のまま大電流が流
れ、NPNPサイリスタがラッチアップしてさらに大電
流が流れ続け、素子が破壊する。すなわち、ピンチ抵抗
Rbが小さい程、換言すればn+型エミッタ領域23の
幅L4が小さい程ラッチアップしにくくなり、負荷短絡
時の素子破壊までの時間(以下、「短絡耐量」という)
は長くなる。しかし、従来のIGBTは、上述したよう
にn+型エミッタ領域23の幅L4が比較的大きいの
で、短絡耐量は短くなる。
52とエミッタ電極51間が高電圧差のまま大電流が流
れ、NPNPサイリスタがラッチアップしてさらに大電
流が流れ続け、素子が破壊する。すなわち、ピンチ抵抗
Rbが小さい程、換言すればn+型エミッタ領域23の
幅L4が小さい程ラッチアップしにくくなり、負荷短絡
時の素子破壊までの時間(以下、「短絡耐量」という)
は長くなる。しかし、従来のIGBTは、上述したよう
にn+型エミッタ領域23の幅L4が比較的大きいの
で、短絡耐量は短くなる。
【0008】そこで従来、短絡耐量を長くするために、
n+型エミッタ領域23の幅を小さくした改良型のIG
BTが提案されている。図6(a),(b)は、エミッ
タ電極51の形成前の改良型IGBTの平面図を示して
いる。図6(a)の例では、n+型エミッタ領域23の
幅L5は小さくされ、凸部23aでもってエミッタ電極
51と接触するようなパターンに形成される。また、図
6(b)の例では、n+型エミッタ領域23の幅L6は
小さくされ、はしご状部23bでもってエミッタ電極5
1と接触するようなパターンに形成される。
n+型エミッタ領域23の幅を小さくした改良型のIG
BTが提案されている。図6(a),(b)は、エミッ
タ電極51の形成前の改良型IGBTの平面図を示して
いる。図6(a)の例では、n+型エミッタ領域23の
幅L5は小さくされ、凸部23aでもってエミッタ電極
51と接触するようなパターンに形成される。また、図
6(b)の例では、n+型エミッタ領域23の幅L6は
小さくされ、はしご状部23bでもってエミッタ電極5
1と接触するようなパターンに形成される。
【0009】図6(a),(b)の例では、幅L5,L
6は、それぞれマスク合わせの重ね合わせ精度限界とフ
ォトレジストパターニング限界と、酸化膜エッチング加
工限界とを合わせた寸法まで小さくすることが可能であ
る。しかし、この改良型のIGBTにおいても、以下の
ような問題点があった。すなわち、図7(a)に示すよ
うに、はしご状n+型エミッタ領域23の繰り返し長さ
をそれぞれLn,Lpとして、エミッタバイパス率をL
n/(Ln+Lp)と仮定する。図7(b)は、エミッ
タバイパス率と短絡耐量(実線aに図示)、IGBTオ
ン時の飽和電圧(破線bに図示)との関係を示してい
る。飽和電圧と短絡耐量とはトレードオフ関係にあり、
エミッタバイパス率を上げれば飽和電圧は下がり有利に
なるが短絡耐量は劣化する。これはエミッタバイパスが
短絡耐量を低下させることを意味し、つまりエミッタバ
イパス部分が弱いということを示している。
6は、それぞれマスク合わせの重ね合わせ精度限界とフ
ォトレジストパターニング限界と、酸化膜エッチング加
工限界とを合わせた寸法まで小さくすることが可能であ
る。しかし、この改良型のIGBTにおいても、以下の
ような問題点があった。すなわち、図7(a)に示すよ
うに、はしご状n+型エミッタ領域23の繰り返し長さ
をそれぞれLn,Lpとして、エミッタバイパス率をL
n/(Ln+Lp)と仮定する。図7(b)は、エミッ
タバイパス率と短絡耐量(実線aに図示)、IGBTオ
ン時の飽和電圧(破線bに図示)との関係を示してい
る。飽和電圧と短絡耐量とはトレードオフ関係にあり、
エミッタバイパス率を上げれば飽和電圧は下がり有利に
なるが短絡耐量は劣化する。これはエミッタバイパスが
短絡耐量を低下させることを意味し、つまりエミッタバ
イパス部分が弱いということを示している。
【0010】この発明はこのような問題点を解決するた
めになされたもので、飽和電圧を下げることなく、短絡
耐量を向上できる二重拡散構造を持つIGBT、パワー
MOSFETおよびその製造方法を提供することを目的
とする。
めになされたもので、飽和電圧を下げることなく、短絡
耐量を向上できる二重拡散構造を持つIGBT、パワー
MOSFETおよびその製造方法を提供することを目的
とする。
【0011】
【課題を解決するための手段】請求項第1項の発明に係
る半導体装置は、エミッタ電極とベース領域、ホールバ
イパス領域の間およびエミッタ電極とエミッタ領域との
間に、少なくとも高融点金属を使用して形成されると共
にシリサイド層を有してなるエミッタ補助電極層を設
け、エミッタ補助電極層を介してエミッタ領域をエミッ
タ電極に電気的に接続すると共にベース領域またはホー
ルバイパス領域をエミッタ電極に電気的に接続したもの
である。
る半導体装置は、エミッタ電極とベース領域、ホールバ
イパス領域の間およびエミッタ電極とエミッタ領域との
間に、少なくとも高融点金属を使用して形成されると共
にシリサイド層を有してなるエミッタ補助電極層を設
け、エミッタ補助電極層を介してエミッタ領域をエミッ
タ電極に電気的に接続すると共にベース領域またはホー
ルバイパス領域をエミッタ電極に電気的に接続したもの
である。
【0012】請求項第2項の発明に係る半導体装置は、
ソース電極とベース領域、ホールバイパス領域の間およ
びソース電極とソース領域との間に、少なくとも高融点
金属を使用して形成されると共にシリサイド層を有して
なるソース補助電極層を設け、ソース補助電極層を介し
てソース領域をソース電極に電気的に接続すると共にベ
ース領域またはホールバイパス領域をソース電極に電気
的に接続したものである。
ソース電極とベース領域、ホールバイパス領域の間およ
びソース電極とソース領域との間に、少なくとも高融点
金属を使用して形成されると共にシリサイド層を有して
なるソース補助電極層を設け、ソース補助電極層を介し
てソース領域をソース電極に電気的に接続すると共にベ
ース領域またはホールバイパス領域をソース電極に電気
的に接続したものである。
【0013】請求項第3項の発明に係る半導体装置の製
造方法は、ゲート電極となる多結晶シリコン電極層を形
成する工程と、第1の導電型のベース領域を形成する工
程と、第1の導電型のホールバイパス領域を形成する工
程と、全面に少なくとも高融点金属層を使用して形成さ
れるエミッタ補助電極層を被着する工程と、エミッタ補
助電極層をフォトレジストをマスクにしてパターニング
する工程と、フォトレジストをマスクにしてベース領域
およびホールバイパス領域に不純物を注入して第2の導
電型のエミッタ領域をセルフアライン法によって形成す
る工程と、アニールにより不純物を活性化すると共に、
エミッタ補助電極層にシリサイド層やポリサイド層を形
成する工程と、層間絶縁膜を被着する工程とを含むもの
である。
造方法は、ゲート電極となる多結晶シリコン電極層を形
成する工程と、第1の導電型のベース領域を形成する工
程と、第1の導電型のホールバイパス領域を形成する工
程と、全面に少なくとも高融点金属層を使用して形成さ
れるエミッタ補助電極層を被着する工程と、エミッタ補
助電極層をフォトレジストをマスクにしてパターニング
する工程と、フォトレジストをマスクにしてベース領域
およびホールバイパス領域に不純物を注入して第2の導
電型のエミッタ領域をセルフアライン法によって形成す
る工程と、アニールにより不純物を活性化すると共に、
エミッタ補助電極層にシリサイド層やポリサイド層を形
成する工程と、層間絶縁膜を被着する工程とを含むもの
である。
【0014】請求項第4項の発明に係る半導体装置の製
造方法は、ゲート電極となる多結晶シリコン電極層を形
成する工程と、第1の導電型のベース領域を形成する工
程と、第1の導電型のホールバイパス領域を形成する工
程と、全面に少なくとも高融点金属層を使用して形成さ
れるソース補助電極層を被着する工程と、ソース補助電
極層をフォトレジストをマスクにしてパターニングする
工程と、フォトレジストをマスクにしてベース領域およ
びホールバイパス領域に不純物を注入して第2の導電型
のソース領域をセルフアライン法によって形成する工程
と、アニールにより不純物を活性化すると共に、ソース
補助電極層にシリサイド層やポリサイド層を形成する工
程と、層間絶縁膜を被着する工程とを含むものである。
造方法は、ゲート電極となる多結晶シリコン電極層を形
成する工程と、第1の導電型のベース領域を形成する工
程と、第1の導電型のホールバイパス領域を形成する工
程と、全面に少なくとも高融点金属層を使用して形成さ
れるソース補助電極層を被着する工程と、ソース補助電
極層をフォトレジストをマスクにしてパターニングする
工程と、フォトレジストをマスクにしてベース領域およ
びホールバイパス領域に不純物を注入して第2の導電型
のソース領域をセルフアライン法によって形成する工程
と、アニールにより不純物を活性化すると共に、ソース
補助電極層にシリサイド層やポリサイド層を形成する工
程と、層間絶縁膜を被着する工程とを含むものである。
【0015】
【作用】請求項第1項の発明においては、エミッタ電極
とベース領域、ホールバイパス領域の間およびエミッタ
電極とエミッタ領域の間に、低抵抗かつ均一な高融点金
属を使用して形成されると共にシリサイド層を有してな
るエミッタ補助電極層を設けているため、ホールバイパ
ス領域およびエミッタ領域とエミッタ電極間で良好なオ
ーミックコンタクトが得られる。エミッタバイパス率が
100%になることから飽和電圧が低下する。負荷短絡
時にも均一に電流が流れるため弱点部分がなく、短絡耐
量が向上する。
とベース領域、ホールバイパス領域の間およびエミッタ
電極とエミッタ領域の間に、低抵抗かつ均一な高融点金
属を使用して形成されると共にシリサイド層を有してな
るエミッタ補助電極層を設けているため、ホールバイパ
ス領域およびエミッタ領域とエミッタ電極間で良好なオ
ーミックコンタクトが得られる。エミッタバイパス率が
100%になることから飽和電圧が低下する。負荷短絡
時にも均一に電流が流れるため弱点部分がなく、短絡耐
量が向上する。
【0016】請求項第2項の発明においては、ソース電
極とベース領域、ホールバイパス領域の間およびソース
電極とソース領域の間に、低抵抗かつ均一な高融点金属
を使用して形成されると共にシリサイド層を有してなる
ソース補助電極層を設けているため、ホールバイパス領
域およびソース領域とソース電極間で良好なオーミック
コンタクトが得られる。ソースバイパス率が100%に
なることから飽和電圧が低下する。負荷短絡時にも均一
に電流が流れるため弱点部分がなく、短絡耐量が向上す
る。
極とベース領域、ホールバイパス領域の間およびソース
電極とソース領域の間に、低抵抗かつ均一な高融点金属
を使用して形成されると共にシリサイド層を有してなる
ソース補助電極層を設けているため、ホールバイパス領
域およびソース領域とソース電極間で良好なオーミック
コンタクトが得られる。ソースバイパス率が100%に
なることから飽和電圧が低下する。負荷短絡時にも均一
に電流が流れるため弱点部分がなく、短絡耐量が向上す
る。
【0017】請求項第3項の発明においては、エミッタ
領域をセルフアライン法によって形成するため、その幅
をコンタクト開孔の大きさの影響を受けることなく可能
な限り小さくでき、チップサイズの縮小化が可能とな
る。
領域をセルフアライン法によって形成するため、その幅
をコンタクト開孔の大きさの影響を受けることなく可能
な限り小さくでき、チップサイズの縮小化が可能とな
る。
【0018】請求項第4項の発明においては、ソース領
域をセルフアライン法によって形成するため、その幅を
コンタクト開孔の大きさの影響を受けることなく可能な
限り小さくでき、チップサイズの縮小化が可能となる。
域をセルフアライン法によって形成するため、その幅を
コンタクト開孔の大きさの影響を受けることなく可能な
限り小さくでき、チップサイズの縮小化が可能となる。
【0019】
【実施例】実施例1.以下、図1を参照しながら、この
発明に係る半導体装置の一実施例を、二重構造のIGB
Tに適用した場合を例にとり説明する。この図1におい
て、図4と対応する部分には同一符号を付し、その詳細
説明は省略する。図において、53は、層間絶縁膜32
の下に、p+拡散層22、n+型エミッタ領域23および
多結晶シリコンゲート電極41に対応して形成されたT
i(チタン)層である。
発明に係る半導体装置の一実施例を、二重構造のIGB
Tに適用した場合を例にとり説明する。この図1におい
て、図4と対応する部分には同一符号を付し、その詳細
説明は省略する。図において、53は、層間絶縁膜32
の下に、p+拡散層22、n+型エミッタ領域23および
多結晶シリコンゲート電極41に対応して形成されたT
i(チタン)層である。
【0020】p+拡散層22およびn+型エミッタ領域2
3に対応して形成されたTi層53はエミッタ補助電極
層を構成するものである。このTi層53は、未反応の
純Ti層53aと、シリコンと反応して生成されたチタ
ンシリサイド層53bの2層で構成される。このTi層
53は、p+拡散層22およびn+型エミッタ領域23と
エミッタ電極51とを電気的に接続する役目をしてい
る。この場合、チタンシリサイド層53bにより、p+
拡散層22およびn+型エミッタ領域23とエミッタ電
極51間で良好なオーミックコンタクトを得ることがで
きる。
3に対応して形成されたTi層53はエミッタ補助電極
層を構成するものである。このTi層53は、未反応の
純Ti層53aと、シリコンと反応して生成されたチタ
ンシリサイド層53bの2層で構成される。このTi層
53は、p+拡散層22およびn+型エミッタ領域23と
エミッタ電極51とを電気的に接続する役目をしてい
る。この場合、チタンシリサイド層53bにより、p+
拡散層22およびn+型エミッタ領域23とエミッタ電
極51間で良好なオーミックコンタクトを得ることがで
きる。
【0021】多結晶シリコンゲート電極41に対応して
形成されたTi層53は、未反応の純Ti層53aと、
多結晶シリコンと反応して生成されたチタンポリサイド
層53cの2層で構成される。このTi層53はゲート
電極41の抵抗を下げる役目をしている。
形成されたTi層53は、未反応の純Ti層53aと、
多結晶シリコンと反応して生成されたチタンポリサイド
層53cの2層で構成される。このTi層53はゲート
電極41の抵抗を下げる役目をしている。
【0022】図2および図3は、図1の例のIGBTの
製造方法を示す工程断面図である。まず、図2(a)に
示すように、従来のIGBTの製造方法と同様にして、
ゲート酸化膜31、多結晶シリコンゲート電極41、p
型ベース領域21、p+拡散層22を形成する。次に、
図2(b)に示すように、全面にTi層53を2000
オングストロームの厚さにスパッタ法で形成する。次
に、図2(c)に示すように、フォトレジスト61をマ
スクにして、Ti層53を過酸化水素水を主とするエッ
チング液でエッチングし、そのままフォトレジスト61
をマスクにしてその開孔部よりn型不純物であるAs
(ヒ素)を加速電圧50KeV、注入量5×1015イオ
ン/cm2で打ち込む。
製造方法を示す工程断面図である。まず、図2(a)に
示すように、従来のIGBTの製造方法と同様にして、
ゲート酸化膜31、多結晶シリコンゲート電極41、p
型ベース領域21、p+拡散層22を形成する。次に、
図2(b)に示すように、全面にTi層53を2000
オングストロームの厚さにスパッタ法で形成する。次
に、図2(c)に示すように、フォトレジスト61をマ
スクにして、Ti層53を過酸化水素水を主とするエッ
チング液でエッチングし、そのままフォトレジスト61
をマスクにしてその開孔部よりn型不純物であるAs
(ヒ素)を加速電圧50KeV、注入量5×1015イオ
ン/cm2で打ち込む。
【0023】次に、図3(a)に示すように、フォトレ
ジスト61を全面除去し、ランプ加熱式アニール装置に
より不活性ガス中で、900°C、30秒のアニールを
行なう。このとき、シリコンに注入されたAsは活性化
し、n+型エミッタ領域23を形成する。同時に、p+拡
散層22およびn+型エミッタ領域23上ではTi層5
3よりチタンシリサイド層53bが生成され、良好なオ
ーミックコンタクトが得られる。また、多結晶シリコン
ゲート電極41上ではTi層53よりチタンポリサイド
層53cが生成され、未反応Ti層53aとチタンポリ
サイド層53cとで、多結晶シリコンゲート電極41の
抵抗を低下させる。
ジスト61を全面除去し、ランプ加熱式アニール装置に
より不活性ガス中で、900°C、30秒のアニールを
行なう。このとき、シリコンに注入されたAsは活性化
し、n+型エミッタ領域23を形成する。同時に、p+拡
散層22およびn+型エミッタ領域23上ではTi層5
3よりチタンシリサイド層53bが生成され、良好なオ
ーミックコンタクトが得られる。また、多結晶シリコン
ゲート電極41上ではTi層53よりチタンポリサイド
層53cが生成され、未反応Ti層53aとチタンポリ
サイド層53cとで、多結晶シリコンゲート電極41の
抵抗を低下させる。
【0024】次に、図3(b)に示すように、全面に層
間絶縁膜32を被着し、写真製版技術、エッチング技術
を用いてコンタクト開孔を設ける。最後に、図1に示す
ように、エミッタ電極51、コレクタ電極52を設け
て、実施例のIGBTを製造する。なお、Ti層53お
よびn+型エミッタ領域23はセルフアライン法にて形
成できるため、n+型エミッタ領域23の幅L1をコン
タクト開孔の大きさの影響を受けることなく可能な限り
小さくすることができ、その結果チップサイズの縮小化
が可能になる。
間絶縁膜32を被着し、写真製版技術、エッチング技術
を用いてコンタクト開孔を設ける。最後に、図1に示す
ように、エミッタ電極51、コレクタ電極52を設け
て、実施例のIGBTを製造する。なお、Ti層53お
よびn+型エミッタ領域23はセルフアライン法にて形
成できるため、n+型エミッタ領域23の幅L1をコン
タクト開孔の大きさの影響を受けることなく可能な限り
小さくすることができ、その結果チップサイズの縮小化
が可能になる。
【0025】実施例2.上述実施例では、Ti層53を
形成したものであるが、シリコンと容易にオーミックコ
ンタクトが得られるような他の高融点金属の層を形成し
てもよい。また、Ti−W(タングステン)層のように
2種類以上の金属からなる合金を用いることも可能であ
る。層厚、アニール条件は高融点金属の種類によって異
なり、それぞれ最適な条件を選べばよく、層厚は100
0オングストローム以上、アニール温度は800°C以
上、アニール時間は30秒以上であればよい。
形成したものであるが、シリコンと容易にオーミックコ
ンタクトが得られるような他の高融点金属の層を形成し
てもよい。また、Ti−W(タングステン)層のように
2種類以上の金属からなる合金を用いることも可能であ
る。層厚、アニール条件は高融点金属の種類によって異
なり、それぞれ最適な条件を選べばよく、層厚は100
0オングストローム以上、アニール温度は800°C以
上、アニール時間は30秒以上であればよい。
【0026】実施例3.また、上述実施例では、Ti層
53を用いたチタンシリサイド/純Tiの2層構造の場
合を示したが、チタンシリサイド/純Ti/チッ化チタ
ンのような3層以上の構造も可能である。その製造方法
としては、アニール時にチッ素雰囲気、あるいはアンモ
ニアガスを主とした雰囲気でアニールすれば、容易に3
層構造を得ることができる。なお、チッ化チタンにはバ
リアメタルとしての効果もある。
53を用いたチタンシリサイド/純Tiの2層構造の場
合を示したが、チタンシリサイド/純Ti/チッ化チタ
ンのような3層以上の構造も可能である。その製造方法
としては、アニール時にチッ素雰囲気、あるいはアンモ
ニアガスを主とした雰囲気でアニールすれば、容易に3
層構造を得ることができる。なお、チッ化チタンにはバ
リアメタルとしての効果もある。
【0027】実施例4.また、上述実施例では、この発
明をIGBTに適用したものであるが、二重拡散構造を
持つパワーMOSFETにも同様に適用でき、同様の作
用効果を得ることができる。なお、パワーMOSFET
は図1の例のp+型単結晶シリコン基板11の層を除い
た構造を有するものであり、図示は省略する。ただし、
図1の例でエミッタおよびコレクタに係る部分は、それ
ぞれソースおよびドレインに係る部分となる。
明をIGBTに適用したものであるが、二重拡散構造を
持つパワーMOSFETにも同様に適用でき、同様の作
用効果を得ることができる。なお、パワーMOSFET
は図1の例のp+型単結晶シリコン基板11の層を除い
た構造を有するものであり、図示は省略する。ただし、
図1の例でエミッタおよびコレクタに係る部分は、それ
ぞれソースおよびドレインに係る部分となる。
【0028】
【発明の効果】請求項第1項の発明によれば、エミッタ
電極とベース領域、ホールバイパス領域の間およびエミ
ッタ電極とエミッタ領域との間に、少なくとも高融点金
属を使用して形成されると共にシリサイド層を有してな
るエミッタ補助電極層を設け、エミッタ補助電極層を介
してエミッタ領域をエミッタ電極に電気的に接続すると
共にベース領域またはホールバイパス領域をエミッタ電
極に電気的に接続するものであり、シリサイド層によっ
てホールバイパス領域およびエミッタ領域とエミッタ電
極間で良好なオーミックコンタクトが得られると共に、
高融点金属は低抵抗かつ均一である。エミッタバイパス
率が100%になることから飽和電圧を低下できると共
に、負荷短絡時にも均一に電流が流れるため弱点部分が
なく短絡耐量が向上する等の効果がある。
電極とベース領域、ホールバイパス領域の間およびエミ
ッタ電極とエミッタ領域との間に、少なくとも高融点金
属を使用して形成されると共にシリサイド層を有してな
るエミッタ補助電極層を設け、エミッタ補助電極層を介
してエミッタ領域をエミッタ電極に電気的に接続すると
共にベース領域またはホールバイパス領域をエミッタ電
極に電気的に接続するものであり、シリサイド層によっ
てホールバイパス領域およびエミッタ領域とエミッタ電
極間で良好なオーミックコンタクトが得られると共に、
高融点金属は低抵抗かつ均一である。エミッタバイパス
率が100%になることから飽和電圧を低下できると共
に、負荷短絡時にも均一に電流が流れるため弱点部分が
なく短絡耐量が向上する等の効果がある。
【0029】請求項第2項の発明によれば、ソース電極
とベース領域、ホールバイパス領域の間およびソース電
極とソース領域との間に、少なくとも高融点金属を使用
して形成されると共にシリサイド層を有してなるソース
補助電極層を設け、ソース補助電極層を介してソース領
域をソース電極に電気的に接続すると共にベース領域ま
たはホールバイパス領域をソース電極に電気的に接続す
るものであり、シリサイド層によってホールバイパス領
域およびソース領域とソース電極間で良好なオーミック
コンタクトが得られると共に、高融点金属は低抵抗かつ
均一である。ソースバイパス率が100%になることか
ら飽和電圧を低下できると共に、負荷短絡時にも均一に
電流が流れるため弱点部分がなく短絡耐量が向上する等
の効果がある。
とベース領域、ホールバイパス領域の間およびソース電
極とソース領域との間に、少なくとも高融点金属を使用
して形成されると共にシリサイド層を有してなるソース
補助電極層を設け、ソース補助電極層を介してソース領
域をソース電極に電気的に接続すると共にベース領域ま
たはホールバイパス領域をソース電極に電気的に接続す
るものであり、シリサイド層によってホールバイパス領
域およびソース領域とソース電極間で良好なオーミック
コンタクトが得られると共に、高融点金属は低抵抗かつ
均一である。ソースバイパス率が100%になることか
ら飽和電圧を低下できると共に、負荷短絡時にも均一に
電流が流れるため弱点部分がなく短絡耐量が向上する等
の効果がある。
【0030】請求項第3項の発明によれば、ゲート電極
となる多結晶シリコン電極層を形成する工程と、第1の
導電型のベース領域を形成する工程と、第1の導電型の
ホールバイパス領域を形成する工程と、全面に少なくと
も高融点金属層を使用して形成されるエミッタ補助電極
層を被着する工程と、エミッタ補助電極層をフォトレジ
ストをマスクにしてパターニングする工程と、フォトレ
ジストをマスクにしてベース領域およびホールバイパス
領域に不純物を注入して第2の導電型のエミッタ領域を
セルフアライン法によって形成する工程と、アニールに
より不純物を活性化すると共に、エミッタ補助電極層に
シリサイド層やポリサイド層を形成する工程と、層間絶
縁膜を被着する工程とを順に施すものであり、エミッタ
領域をセルフアライン法によって形成するため、その幅
をコンタクト開孔の大きさの影響を受けることなく可能
な限り小さくでき、チップサイズを縮小化できる等の効
果がある。
となる多結晶シリコン電極層を形成する工程と、第1の
導電型のベース領域を形成する工程と、第1の導電型の
ホールバイパス領域を形成する工程と、全面に少なくと
も高融点金属層を使用して形成されるエミッタ補助電極
層を被着する工程と、エミッタ補助電極層をフォトレジ
ストをマスクにしてパターニングする工程と、フォトレ
ジストをマスクにしてベース領域およびホールバイパス
領域に不純物を注入して第2の導電型のエミッタ領域を
セルフアライン法によって形成する工程と、アニールに
より不純物を活性化すると共に、エミッタ補助電極層に
シリサイド層やポリサイド層を形成する工程と、層間絶
縁膜を被着する工程とを順に施すものであり、エミッタ
領域をセルフアライン法によって形成するため、その幅
をコンタクト開孔の大きさの影響を受けることなく可能
な限り小さくでき、チップサイズを縮小化できる等の効
果がある。
【0031】請求項第4項の発明によれば、ゲート電極
となる多結晶シリコン電極層を形成する工程と、第1の
導電体であるベース領域を形成する工程と、第1の導電
型のホールバイパス領域を形成する工程と、全面に少な
くとも高融点金属層を使用して形成されるソース補助電
極層を被着する工程と、ソース補助電極層をフォトレジ
ストをマスクにしてパターニングする工程と、フォトレ
ジストをマスクにしてベース領域およびホールバイパス
領域に不純物を注入して第2の導電型のソース領域をセ
ルフアライン法によって形成する工程と、アニールによ
り不純物を活性化すると共に、ソース補助電極層にシリ
サイド層やポリサイド層を形成する工程と、層間絶縁膜
を被着する工程とを順に施すものであり、ソース領域を
セルフアライン法によって形成するため、その幅をコン
タクト開孔の大きさの影響を受けることなく可能な限り
小さくでき、チップサイズを縮小化できる等の効果があ
る。
となる多結晶シリコン電極層を形成する工程と、第1の
導電体であるベース領域を形成する工程と、第1の導電
型のホールバイパス領域を形成する工程と、全面に少な
くとも高融点金属層を使用して形成されるソース補助電
極層を被着する工程と、ソース補助電極層をフォトレジ
ストをマスクにしてパターニングする工程と、フォトレ
ジストをマスクにしてベース領域およびホールバイパス
領域に不純物を注入して第2の導電型のソース領域をセ
ルフアライン法によって形成する工程と、アニールによ
り不純物を活性化すると共に、ソース補助電極層にシリ
サイド層やポリサイド層を形成する工程と、層間絶縁膜
を被着する工程とを順に施すものであり、ソース領域を
セルフアライン法によって形成するため、その幅をコン
タクト開孔の大きさの影響を受けることなく可能な限り
小さくでき、チップサイズを縮小化できる等の効果があ
る。
【図1】この発明に係る半導体装置の一実施例を示す断
面図である。
面図である。
【図2】この発明に係る半導体装置の製造方法の一実施
例を示す前半の工程断面図である。
例を示す前半の工程断面図である。
【図3】この発明に係る半導体装置の製造方法の一実施
例を示す後半の工程断面図である。
例を示す後半の工程断面図である。
【図4】従来の半導体装置を示す断面図および平面図で
ある。
ある。
【図5】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図6】従来の改良された半導体装置を示す平面図であ
る。
る。
【図7】従来の改良された半導体装置の問題点を説明す
るためのエミッタバイパス率と飽和電圧、短絡耐量との
関係を示す図である。
るためのエミッタバイパス率と飽和電圧、短絡耐量との
関係を示す図である。
11 P+型単結晶シリコン基板 12 n+型単結晶シリコンエピタキシャル層 13 n-型単結晶シリコンエピタキシャル層 21 p型ベース領域 22 p+型ホールバイパス層(p+拡散層) 23 n+型エミッタ領域 31 ゲート酸化膜 32 層間絶縁膜 41 多結晶シリコンゲート電極 51 エミッタ電極 52 コレクタ電極 53 Ti層 53a 純Ti層 53b チタンシリサイド層 53c チタンポリサイド層 61 フォトレジスト
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成5年9月9日
【手続補正1】
【補正対象書類名】明細書
【補正対象項目名】0025
【補正方法】変更
【補正内容】
【0025】実施例2.上述実施例では、Ti層53を
形成したものであるが、シリコンと容易にオーミックコ
ンタクトが得られるような他の高融点金属の層を形成し
てもよい。また、Ti−W(タングステン)層のように
2種類以上の金属からなる合金を用いることも可能であ
る。層厚、アニール条件は高融点金属の種類によって異
なり、それぞれ最適な条件を選べばよい。
形成したものであるが、シリコンと容易にオーミックコ
ンタクトが得られるような他の高融点金属の層を形成し
てもよい。また、Ti−W(タングステン)層のように
2種類以上の金属からなる合金を用いることも可能であ
る。層厚、アニール条件は高融点金属の種類によって異
なり、それぞれ最適な条件を選べばよい。
Claims (4)
- 【請求項1】 エミッタ電極とベース領域、ホールバイ
パス領域の間および上記エミッタ電極とエミッタ領域と
の間に、少なくとも高融点金属を使用して形成されると
共にシリサイド層を有してなるエミッタ補助電極層を設
け、 上記エミッタ補助電極層を介して上記エミッタ領域を上
記エミッタ電極に電気的に接続すると共に上記ベース領
域またはホールバイパス領域を上記エミッタ電極に電気
的に接続したことを特徴とする半導体装置。 - 【請求項2】 ソース電極とベース領域、ホールバイパ
ス領域の間および上記ソース電極とソース領域との間
に、少なくとも高融点金属を使用して形成されると共に
シリサイド層を有してなるソース補助電極層を設け、 上記ソース補助電極層を介して上記ソース領域を上記ソ
ース電極に電気的に接続すると共に上記ベース領域また
はホールバイパス領域を上記ソース電極に電気的に接続
したことを特徴とする半導体装置。 - 【請求項3】 ゲート電極となる多結晶シリコン電極層
を形成する工程と、 第1の導電型のベース領域を形成する工程と、 第1の導電型のホールバイパス領域を形成する工程と、 全面に少なくとも高融点金属層を使用して形成されるエ
ミッタ補助電極層を被着する工程と、 上記エミッタ補助電極層をフォトレジストをマスクにし
てパターニングする工程と、 上記フォトレジストをマスクにして上記ベース領域およ
びホールバイパス領域に不純物を注入して第2の導電型
のエミッタ領域をセルフアライン法によって形成する工
程と、 アニールにより上記不純物を活性化すると共に、上記エ
ミッタ補助電極層にシリサイド層やポリサイド層を形成
する工程と、 層間絶縁膜を被着する工程とを含むことを特徴とする半
導体装置の製造方法。 - 【請求項4】 ゲート電極となる多結晶シリコン電極層
を形成する工程と、 第1の導電型のベース領域を形成する工程と、 第1の導電型のホールバイパス領域を形成する工程と、 全面に少なくとも高融点金属層を使用して形成されるソ
ース補助電極層を被着する工程と、 上記ソース補助電極層をフォトレジストをマスクにして
パターニングする工程と、 上記フォトレジストをマスクにして上記ベース領域およ
びホールバイパス領域に不純物を注入して第2の導電型
のソース領域をセルフアライン法によって形成する工程
と、 アニールにより上記不純物を活性化すると共に、上記ソ
ース補助電極層にシリサイド層やポリサイド層を形成す
る工程と、 層間絶縁膜を被着する工程とを含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9431393A JPH06310725A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9431393A JPH06310725A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06310725A true JPH06310725A (ja) | 1994-11-04 |
Family
ID=14106792
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9431393A Pending JPH06310725A (ja) | 1993-04-21 | 1993-04-21 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06310725A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08264765A (ja) * | 1995-03-27 | 1996-10-11 | Hitachi Ltd | パワーチップキャリア及びこれを用いたパワー半導体装置 |
KR100391560B1 (ko) * | 2000-05-15 | 2003-07-12 | 가부시끼가이샤 도시바 | 반도체장치 |
JP2008227495A (ja) * | 2007-03-09 | 2008-09-25 | Diodes Fabtech Inc | 高効率整流器 |
WO2012086099A1 (ja) * | 2010-12-21 | 2012-06-28 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
-
1993
- 1993-04-21 JP JP9431393A patent/JPH06310725A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08264765A (ja) * | 1995-03-27 | 1996-10-11 | Hitachi Ltd | パワーチップキャリア及びこれを用いたパワー半導体装置 |
KR100391560B1 (ko) * | 2000-05-15 | 2003-07-12 | 가부시끼가이샤 도시바 | 반도체장치 |
JP2008227495A (ja) * | 2007-03-09 | 2008-09-25 | Diodes Fabtech Inc | 高効率整流器 |
WO2012086099A1 (ja) * | 2010-12-21 | 2012-06-28 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP5669863B2 (ja) * | 2010-12-21 | 2015-02-18 | 三菱電機株式会社 | 炭化珪素半導体装置およびその製造方法 |
US9111751B2 (en) | 2010-12-21 | 2015-08-18 | Mitsubishi Electric Corporation | Silicon carbide semiconductor device and method of fabricating same |
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