JPH06318706A - 半導体装置 - Google Patents
半導体装置Info
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- JPH06318706A JPH06318706A JP13503293A JP13503293A JPH06318706A JP H06318706 A JPH06318706 A JP H06318706A JP 13503293 A JP13503293 A JP 13503293A JP 13503293 A JP13503293 A JP 13503293A JP H06318706 A JPH06318706 A JP H06318706A
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- type
- buffer layer
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- semiconductor region
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Abstract
(57)【要約】 (修正有)
【目的】 IGBT(伝導度変調型MISFET)にお
いて、エミッタ・コレクタ間電圧対コレクタ電流の静特
性における所謂飛び現象の発生を抑制すると共に、過渡
オン電圧を抑制してターンオン時の電力損失を低減す
る。 【構成】 ベース側のn+ 型のバッファ層3とは別に、
IGBTのコレクタ側にp+ 型のバッファ層12を設
け、実効的なコレクタ層として、p++型のコレクタ層1
0と、この不純物濃度よりも低い濃度のp+ 型のバッフ
ァ層12との2層構造とする。そして、n+ 型のバッフ
ァ層3のドーズ量に対するp+ 型バッファ層12のドー
ズ量の比を1/5倍〜10倍に設定する。コレクタ層を
厚くせずにその不純物濃度を低濃度化でき、またベース
側を高濃度化又は厚膜化せずに、ベース層3に対する正
孔の注入効率を抑制できる。
いて、エミッタ・コレクタ間電圧対コレクタ電流の静特
性における所謂飛び現象の発生を抑制すると共に、過渡
オン電圧を抑制してターンオン時の電力損失を低減す
る。 【構成】 ベース側のn+ 型のバッファ層3とは別に、
IGBTのコレクタ側にp+ 型のバッファ層12を設
け、実効的なコレクタ層として、p++型のコレクタ層1
0と、この不純物濃度よりも低い濃度のp+ 型のバッフ
ァ層12との2層構造とする。そして、n+ 型のバッフ
ァ層3のドーズ量に対するp+ 型バッファ層12のドー
ズ量の比を1/5倍〜10倍に設定する。コレクタ層を
厚くせずにその不純物濃度を低濃度化でき、またベース
側を高濃度化又は厚膜化せずに、ベース層3に対する正
孔の注入効率を抑制できる。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置に関し、更
に詳細には、バイポーラトランジスタのベース層に多数
キャリアを注入可能のMISFETを備えた構造の半導
体装置の改良に関する。
に詳細には、バイポーラトランジスタのベース層に多数
キャリアを注入可能のMISFETを備えた構造の半導
体装置の改良に関する。
【0002】
【従来の技術】従来のIGBT(伝導度変調型MOSF
ET)の基本的な構造は、図4に示すように、ドレイン
電極(コレクタ電極)1が導電接触するp+ 型のコレク
タ層2と、この上に形成されたn+ 型のバッファ層3
と、この上に形成されたn- 型のベース層4と、このベ
ース層4の主面側に形成されたウェル状のp型のベース
領域5と、このp型のベース領域5の主面側に形成され
たn+ 型のソース領域6と、p型のベース領域5をバッ
クゲート(チャネル層)としソース領域6からドレイン
領域としてのn- 型のベース層4の主面に亘ってゲート
絶縁膜7を介して形成されたゲート電極8と、p型のベ
ース領域5及びn+ 型のソース領域6とに導電接触する
ソース電極(エミッタ電極)9とを有している。このI
GBTの基本的な等価回路は、図4に付記したように、
p+ 型のコレクタ層2,n+ 型のバッファ層3,n- 型
のベース層4,及びp型のベース領域5で構成されるp
np型のバイポーラトランジスタQpnp と、そのトラン
ジスタQpnp のベース・コレクタ間に接続されたオン/
オフ制御用のn型の絶縁ゲート型電界効果トランジスタ
(MOS部)Tとで構成されている。なお、Rはp型の
ベース領域5内の寄生抵抗(拡散抵抗)、Qnpn はn-
型のベース層4,p型のベース領域5,及びn+型のソ
ース領域6で形成されるnpn型の寄生トランジスタで
ある。
ET)の基本的な構造は、図4に示すように、ドレイン
電極(コレクタ電極)1が導電接触するp+ 型のコレク
タ層2と、この上に形成されたn+ 型のバッファ層3
と、この上に形成されたn- 型のベース層4と、このベ
ース層4の主面側に形成されたウェル状のp型のベース
領域5と、このp型のベース領域5の主面側に形成され
たn+ 型のソース領域6と、p型のベース領域5をバッ
クゲート(チャネル層)としソース領域6からドレイン
領域としてのn- 型のベース層4の主面に亘ってゲート
絶縁膜7を介して形成されたゲート電極8と、p型のベ
ース領域5及びn+ 型のソース領域6とに導電接触する
ソース電極(エミッタ電極)9とを有している。このI
GBTの基本的な等価回路は、図4に付記したように、
p+ 型のコレクタ層2,n+ 型のバッファ層3,n- 型
のベース層4,及びp型のベース領域5で構成されるp
np型のバイポーラトランジスタQpnp と、そのトラン
ジスタQpnp のベース・コレクタ間に接続されたオン/
オフ制御用のn型の絶縁ゲート型電界効果トランジスタ
(MOS部)Tとで構成されている。なお、Rはp型の
ベース領域5内の寄生抵抗(拡散抵抗)、Qnpn はn-
型のベース層4,p型のベース領域5,及びn+型のソ
ース領域6で形成されるnpn型の寄生トランジスタで
ある。
【0003】このIGBTのターンオンにおいてはゲー
ト電極8に高電位を印加すると、その直下のp型のベー
ス領域5の主面に反転層が形成され、MOS部Tがオン
し、ソース領域6からベース層4へその多数キャリア
(電子)が注入される。これに呼応してコレクタ層2か
らn+ 型のバッファ層3を介してベース層4へその少数
キャリア(正孔)が流入するため、n- 型のベース層4
の伝導度が変調され、トランジスタQpnp がオンする。
一方、このIGBTのターンオフにおいてはゲート電極
8に零又は負電位を印加すると、MOS部Tがオフし、
ベース層4中に残留したキャリアがキャリア寿命τによ
る再結合消滅により減少する迄トランジスタQpnp には
電流が流れ続ける。このため、IGBTのターンオフ時
間を短縮するには、n+ 型のバッファ層3を形成してコ
レクタ層2からベース層4への少数キャリア(正孔)の
注入効率を抑制している。
ト電極8に高電位を印加すると、その直下のp型のベー
ス領域5の主面に反転層が形成され、MOS部Tがオン
し、ソース領域6からベース層4へその多数キャリア
(電子)が注入される。これに呼応してコレクタ層2か
らn+ 型のバッファ層3を介してベース層4へその少数
キャリア(正孔)が流入するため、n- 型のベース層4
の伝導度が変調され、トランジスタQpnp がオンする。
一方、このIGBTのターンオフにおいてはゲート電極
8に零又は負電位を印加すると、MOS部Tがオフし、
ベース層4中に残留したキャリアがキャリア寿命τによ
る再結合消滅により減少する迄トランジスタQpnp には
電流が流れ続ける。このため、IGBTのターンオフ時
間を短縮するには、n+ 型のバッファ層3を形成してコ
レクタ層2からベース層4への少数キャリア(正孔)の
注入効率を抑制している。
【0004】ここで、pnp型のトランジスタQpnp に
おける少数キャリアの注入効率γは次の式で与えられ
る。
おける少数キャリアの注入効率γは次の式で与えられ
る。
【0005】
【数1】
【0006】但し、IEhはpnp型トランジスタQpnp
のエミッタ(IGBTにおけるコレクタ層2)により注
入される正孔電流、IEeはpnp型トランジスタQpnp
のエミッタ(IGBTにおけるコレクタ層2)に流れ込
む電子電流である。式(1)は略次式のように書換えら
れる。
のエミッタ(IGBTにおけるコレクタ層2)により注
入される正孔電流、IEeはpnp型トランジスタQpnp
のエミッタ(IGBTにおけるコレクタ層2)に流れ込
む電子電流である。式(1)は略次式のように書換えら
れる。
【0007】
【数2】
【0008】但し、NB (X) についての積分範囲はn-
型のベース層4の表面を0として0からWB 迄である。
なお、De は電子の拡散定数、Dh は正孔の拡散定数、
NB (X) はベース(ベース層4とバッファ層3)の不純
物濃度分布、NE はpnp型トランジスタQpnp のエミ
ッタ(IGBTにおけるコレクタ層2)の不純物濃度、
WB はベース幅(ベース層4の厚さとバッファ層3の厚
さの和)、LE はpnp型トランジスタQpnp のエミッ
タ(IGBTにおけるコレクタ層2)の少数キャリア
(電子)の拡散長さである。
型のベース層4の表面を0として0からWB 迄である。
なお、De は電子の拡散定数、Dh は正孔の拡散定数、
NB (X) はベース(ベース層4とバッファ層3)の不純
物濃度分布、NE はpnp型トランジスタQpnp のエミ
ッタ(IGBTにおけるコレクタ層2)の不純物濃度、
WB はベース幅(ベース層4の厚さとバッファ層3の厚
さの和)、LE はpnp型トランジスタQpnp のエミッ
タ(IGBTにおけるコレクタ層2)の少数キャリア
(電子)の拡散長さである。
【0009】ここで、De /(Dh LE )≒A(定数)
であるので、式(2)は次のように書換えられる。
であるので、式(2)は次のように書換えられる。
【0010】
【数3】
【0011】
【発明が解決しようとする課題】ところで、上述のよう
にターンオフ時間を短縮するためには正孔注入効率γを
抑制する必要があり、一般に0.6〜0.7程度に設定
される。従来は、pnp型トランジスタのエミッタ層
(IGBTにおけるコレクタ層)を可能な限り高濃度
(〜1019cm-3)に設定し、また製作時の支持基板と
しても用いられている。従って、前述の注入効率γはベ
ース層のドーズ量(不純物濃度と厚さの積)により調整
されている。具体的にはn+ 型のバッファ層3の不純物
量と厚さにより制御される。このような方法では次のよ
うな問題点が発生する。
にターンオフ時間を短縮するためには正孔注入効率γを
抑制する必要があり、一般に0.6〜0.7程度に設定
される。従来は、pnp型トランジスタのエミッタ層
(IGBTにおけるコレクタ層)を可能な限り高濃度
(〜1019cm-3)に設定し、また製作時の支持基板と
しても用いられている。従って、前述の注入効率γはベ
ース層のドーズ量(不純物濃度と厚さの積)により調整
されている。具体的にはn+ 型のバッファ層3の不純物
量と厚さにより制御される。このような方法では次のよ
うな問題点が発生する。
【0012】 低耐圧素子では問題とならないが、高
耐圧素子になる程、耐圧を確保するためn- 型のベース
4の厚さを大きくする必要がある(例えば1200vで
は100μm,2000Vでは180μm)。従って、
高耐圧素子になればなる程、実効的なベース幅WB が大
きくなり、ターンオフ時間の短縮化の利益とは逆に、ト
ランジスタQpnp が低電圧でオンし難くなる。従って、
極端な場合、実効的なベース幅WB を大きくした高耐圧
素子においては、図5に示すように、エミッタ・コレク
タ間電圧対コレクタ電流の静特性は通常の素子では起こ
らない所謂飛び現象と呼ばれる負性抵抗領域が発生す
る。
耐圧素子になる程、耐圧を確保するためn- 型のベース
4の厚さを大きくする必要がある(例えば1200vで
は100μm,2000Vでは180μm)。従って、
高耐圧素子になればなる程、実効的なベース幅WB が大
きくなり、ターンオフ時間の短縮化の利益とは逆に、ト
ランジスタQpnp が低電圧でオンし難くなる。従って、
極端な場合、実効的なベース幅WB を大きくした高耐圧
素子においては、図5に示すように、エミッタ・コレク
タ間電圧対コレクタ電流の静特性は通常の素子では起こ
らない所謂飛び現象と呼ばれる負性抵抗領域が発生す
る。
【0013】 IGBTを共振型のインバータ回路に
用いるときには、図6に示すように、過渡オン電圧Vi
が電流と同相に大きく現れる。これによる電力損失(電
圧と電流の積)は図示斜線部分に相当しているので、タ
ーンオン時の電力損失の増大を招く。
用いるときには、図6に示すように、過渡オン電圧Vi
が電流と同相に大きく現れる。これによる電力損失(電
圧と電流の積)は図示斜線部分に相当しているので、タ
ーンオン時の電力損失の増大を招く。
【0014】そこで、本発明の課題は、上記問題点に鑑
み、ベース層を高濃度化ないし厚膜化せずに、少数キャ
リア注入効率を抑制してターンオフの高速化を可能とし
たバイポーラトランジスタ構造を含む半導体装置を提供
することにある。
み、ベース層を高濃度化ないし厚膜化せずに、少数キャ
リア注入効率を抑制してターンオフの高速化を可能とし
たバイポーラトランジスタ構造を含む半導体装置を提供
することにある。
【0015】
【課題を解決するための手段】上記課題を解決するため
に、本発明が講じた手段は、例えばPNP型のバイポー
ラトランジスタのエミッタ層(ベースに対する少数キャ
リア注入層)側に不純物低濃度のバッファ層を設けて2
層構造としたものである。すなわち、第1導電型の第1
半導体領域と、この上に形成された不純物高濃度の第2
導電型の第2半導体領域(第2導電型のバッファ層)
と、この上に形成され、第2半導体層の濃度に比して不
純物低濃度の第2導電型の第3半導体領域と、この上に
形成された第1導電型の第4半導体領域とを有し、第3
半導体領域に対しその多数キャリアを注入可能のMIS
部を備えた半導体装置において、第1導電型の第1半導
体領域と第2導電型の第2半導体領域の間に前記第1半
導体領域の濃度に比して不純物低濃度の第1導電型の第
5半導体領域(第1導電型のバッファ層)を設けると共
に、第5半導体領域のドーズ量を第2半導体領域のドー
ズ量の1/5倍以上で10倍以下に設定したものであ
る。このような構造の半導体装置は例えば伝導度変調型
MISFETに適用できる。
に、本発明が講じた手段は、例えばPNP型のバイポー
ラトランジスタのエミッタ層(ベースに対する少数キャ
リア注入層)側に不純物低濃度のバッファ層を設けて2
層構造としたものである。すなわち、第1導電型の第1
半導体領域と、この上に形成された不純物高濃度の第2
導電型の第2半導体領域(第2導電型のバッファ層)
と、この上に形成され、第2半導体層の濃度に比して不
純物低濃度の第2導電型の第3半導体領域と、この上に
形成された第1導電型の第4半導体領域とを有し、第3
半導体領域に対しその多数キャリアを注入可能のMIS
部を備えた半導体装置において、第1導電型の第1半導
体領域と第2導電型の第2半導体領域の間に前記第1半
導体領域の濃度に比して不純物低濃度の第1導電型の第
5半導体領域(第1導電型のバッファ層)を設けると共
に、第5半導体領域のドーズ量を第2半導体領域のドー
ズ量の1/5倍以上で10倍以下に設定したものであ
る。このような構造の半導体装置は例えば伝導度変調型
MISFETに適用できる。
【0016】
【作用】このような少数キャリア注入層が第1導電型の
第1半導体領域とこれに比して低濃度の第1導電型の第
5半導体領域からなる2層構造であれば、少数キャリア
注入層を薄くしてベースである第3半導体領域に対する
少数キャリアの注入効率を大きくせずに、第3半導体領
域と第2半導体領域の厚さを抑えることができるので、
高耐圧素子であっても、ターンオフ時間の短縮化の下で
特に低電流領域におけるオン電圧を低くすることが可能
であり、またエミッタ・コレクタ間電圧対コレクタ電流
の静特性における所謂飛び現象の発生を抑制すことがで
きる。このため、PWMインバータ等ではスイッチング
損失が低減される。更に、共振型インバータでは、過渡
オン電圧も低減できるので、ターンオン時及びオン期間
の電力損失をも低減できる。
第1半導体領域とこれに比して低濃度の第1導電型の第
5半導体領域からなる2層構造であれば、少数キャリア
注入層を薄くしてベースである第3半導体領域に対する
少数キャリアの注入効率を大きくせずに、第3半導体領
域と第2半導体領域の厚さを抑えることができるので、
高耐圧素子であっても、ターンオフ時間の短縮化の下で
特に低電流領域におけるオン電圧を低くすることが可能
であり、またエミッタ・コレクタ間電圧対コレクタ電流
の静特性における所謂飛び現象の発生を抑制すことがで
きる。このため、PWMインバータ等ではスイッチング
損失が低減される。更に、共振型インバータでは、過渡
オン電圧も低減できるので、ターンオン時及びオン期間
の電力損失をも低減できる。
【0017】ところで、本発明の半導体装置は、第2導
電型の第3半導体領域のバッファ層としての第2半導体
領域と第1導電型の第1半導体領域のバッファ層として
の第5半導体領域とが隣接して形成されているので、更
なる低オン電圧且つターンオフ時間の短縮化を両立させ
るために、本発明では、第5半導体領域のドーズ量を第
2半導体領域のドーズ量の1/5倍以上で10倍以下に
設定されている。第5半導体領域のドーズ量が第2半導
体領域のドーズ量の1/5倍以上では、低オン電圧を得
ることができ、ドーズ量を濃くするにつれそのオン電圧
はますます低くなる。しかし、更に濃くしていくと徐々
に飽和状態に近づき極端にドーズ量を濃くしても顕著な
オン電圧の低下は期待できない。かえって、第5半導体
領域のドーズ量が第2半導体領域のドーズ量の10倍以
上になると、ターンオフ期間のフォール時間(例えば電
流立ち下がり過程における波形値90%から10%まで
の立ち下がりに要する時間)が長くなり、ターンオフ時
間の短縮化の障害となる。
電型の第3半導体領域のバッファ層としての第2半導体
領域と第1導電型の第1半導体領域のバッファ層として
の第5半導体領域とが隣接して形成されているので、更
なる低オン電圧且つターンオフ時間の短縮化を両立させ
るために、本発明では、第5半導体領域のドーズ量を第
2半導体領域のドーズ量の1/5倍以上で10倍以下に
設定されている。第5半導体領域のドーズ量が第2半導
体領域のドーズ量の1/5倍以上では、低オン電圧を得
ることができ、ドーズ量を濃くするにつれそのオン電圧
はますます低くなる。しかし、更に濃くしていくと徐々
に飽和状態に近づき極端にドーズ量を濃くしても顕著な
オン電圧の低下は期待できない。かえって、第5半導体
領域のドーズ量が第2半導体領域のドーズ量の10倍以
上になると、ターンオフ期間のフォール時間(例えば電
流立ち下がり過程における波形値90%から10%まで
の立ち下がりに要する時間)が長くなり、ターンオフ時
間の短縮化の障害となる。
【0018】これは、第5半導体領域のドーズ量が第2
半導体領域のドース量に比して相当濃くなり過ぎると、
オン動作期間における第5半導体領域から第2半導体領
域へのキャリア注入効率γが大き過ぎ、オフ動作時に第
3半導体領域中にキャリアが多量に残留するからであ
る。従って、本発明では、第5半導体領域のドーズ量を
第2半導体領域のドーズ量の1/5倍以上で10倍以下
に設定することにより、相互の濃度を最適化しているの
で、低オン電圧でターンオフ時間の短い半導体装置を提
供できる。
半導体領域のドース量に比して相当濃くなり過ぎると、
オン動作期間における第5半導体領域から第2半導体領
域へのキャリア注入効率γが大き過ぎ、オフ動作時に第
3半導体領域中にキャリアが多量に残留するからであ
る。従って、本発明では、第5半導体領域のドーズ量を
第2半導体領域のドーズ量の1/5倍以上で10倍以下
に設定することにより、相互の濃度を最適化しているの
で、低オン電圧でターンオフ時間の短い半導体装置を提
供できる。
【0019】
【実施例】次に、本発明の実施例を添付図面に基づいて
説明する。図1は本発明の実施例に係る伝導度変調型M
OSFET(IGBT)の構造を示す断面図である。
説明する。図1は本発明の実施例に係る伝導度変調型M
OSFET(IGBT)の構造を示す断面図である。
【0020】このIGBTは、ドレイン電極(コレクタ
電極)1が導電接触するp++型のコレクタ層(少数キャ
リア注入層)10と、この上に形成されたp+ 型のバッ
ファ層12と、この上に形成されたn+ 型のバッファ層
3と、この上に形成されたn- 型のベース層(伝導度変
調層)4と、このベース層4の主面側に形成されたウェ
ル状のp型のベース領域5と、このp型のベース領域5
の主面側に形成されたn+ 型のソース領域6と、p型の
ベース領域5をバックゲート(チャネル層)としソース
領域6からドレイン領域としてのn- 型のベース層4の
主面に亘ってゲート絶縁膜7を介して形成されたゲート
電極8と、p型のベース領域5及びn+型のソース領域
6とに導電接触するソース電極(エミッタ電極)9とを
有している。このIGBTの基本的な等価回路は、p++
型のエミッタ層10,p+ 型のバッファ層12,n+ 型
のバッファ層3,n- 型のベース層4,及びp型のベー
ス領域5で構成されるpnp型のバイポーラトランジス
タQpnp と、そのトランジスタQpnp のベース・コレク
タ間に接続されたオン/オフ制御用のn型の絶縁ゲート
型電界効果トランジスタ(MOS部)Tとで構成されて
いる。ここで、本例の構造が図4に示す従来のIGBT
の構造と異なる点は、実効的なトランジスタQpnp のエ
ミッタ層(p++型のコレクタ層10とp+ 型のバッファ
層12)にある。すなわち、図4のコレクタ層2はp+
型の単層であるのに対し、本例のコレクタ層は2層構造
で、p++型のコレクタ層10と、この上に積層され、そ
の不純物濃度に比して低濃度のp+ 型のバッファ層12
とで構成されている。 このp+ 型のバッファ層12を
有するIGBTの製造方法は、先ず、p++型の半導体基
板を用い、その上にボロンをドープしてエピタキシャル
成長させてp+ 型のバッファ層12を形成した後、更に
リン,アンチモン又は砒素をドープしてエピタキシャル
成長させてn+ 型のバッファ層3を形成する。この後の
プロセスは従来と同様である。
電極)1が導電接触するp++型のコレクタ層(少数キャ
リア注入層)10と、この上に形成されたp+ 型のバッ
ファ層12と、この上に形成されたn+ 型のバッファ層
3と、この上に形成されたn- 型のベース層(伝導度変
調層)4と、このベース層4の主面側に形成されたウェ
ル状のp型のベース領域5と、このp型のベース領域5
の主面側に形成されたn+ 型のソース領域6と、p型の
ベース領域5をバックゲート(チャネル層)としソース
領域6からドレイン領域としてのn- 型のベース層4の
主面に亘ってゲート絶縁膜7を介して形成されたゲート
電極8と、p型のベース領域5及びn+型のソース領域
6とに導電接触するソース電極(エミッタ電極)9とを
有している。このIGBTの基本的な等価回路は、p++
型のエミッタ層10,p+ 型のバッファ層12,n+ 型
のバッファ層3,n- 型のベース層4,及びp型のベー
ス領域5で構成されるpnp型のバイポーラトランジス
タQpnp と、そのトランジスタQpnp のベース・コレク
タ間に接続されたオン/オフ制御用のn型の絶縁ゲート
型電界効果トランジスタ(MOS部)Tとで構成されて
いる。ここで、本例の構造が図4に示す従来のIGBT
の構造と異なる点は、実効的なトランジスタQpnp のエ
ミッタ層(p++型のコレクタ層10とp+ 型のバッファ
層12)にある。すなわち、図4のコレクタ層2はp+
型の単層であるのに対し、本例のコレクタ層は2層構造
で、p++型のコレクタ層10と、この上に積層され、そ
の不純物濃度に比して低濃度のp+ 型のバッファ層12
とで構成されている。 このp+ 型のバッファ層12を
有するIGBTの製造方法は、先ず、p++型の半導体基
板を用い、その上にボロンをドープしてエピタキシャル
成長させてp+ 型のバッファ層12を形成した後、更に
リン,アンチモン又は砒素をドープしてエピタキシャル
成長させてn+ 型のバッファ層3を形成する。この後の
プロセスは従来と同様である。
【0021】ところで、pnp型のトランジスタQpnp
における少数キャリア(正孔)の注入効率γは、式
(3)をまた書くと次式で与えられる。
における少数キャリア(正孔)の注入効率γは、式
(3)をまた書くと次式で与えられる。
【0022】
【数4】
【0023】但し、NB (X) についての積分範囲は0か
らWB 迄である。NB (X) はベース(n- 型のベース層
4とn+ 型のバッファ層3)の不純物濃度分布、NE は
p+ 型のバッファ層12の不純物濃度、WB はベース幅
(n- 型のベース層4の厚さとn+ 型のバッファ層3の
厚さの和)、Aは定数である。従って、注入効率γを抑
制するには、NE の値を小さくすれば、NB (X) につい
ての積分値を大きくせずに済む。ここで、コレクタ層1
0が厚くなりすぎると、抵抗成分を有してしまうので、
本例においては高濃度で薄いコレクタ層10とそれより
低濃度のバッファ層12との2層構造を採用してある。
従って、高耐圧素子においても実効的なベース層(バッ
ファ層3とベース層4)のドーズ量を抑えることができ
るので、n+ 型のバッファ層3の存在によるターンオフ
時間の短縮化の利益と共に、IGBTのオン電圧を低く
することができる。また高耐圧素子における所謂飛び現
象を抑制可能であり、更に、IGBTを共振型のインバ
ータ回路に用いた場合における過渡オン電圧Vを抑制で
きるので、ターンオン時の電力損失を低減できる。
らWB 迄である。NB (X) はベース(n- 型のベース層
4とn+ 型のバッファ層3)の不純物濃度分布、NE は
p+ 型のバッファ層12の不純物濃度、WB はベース幅
(n- 型のベース層4の厚さとn+ 型のバッファ層3の
厚さの和)、Aは定数である。従って、注入効率γを抑
制するには、NE の値を小さくすれば、NB (X) につい
ての積分値を大きくせずに済む。ここで、コレクタ層1
0が厚くなりすぎると、抵抗成分を有してしまうので、
本例においては高濃度で薄いコレクタ層10とそれより
低濃度のバッファ層12との2層構造を採用してある。
従って、高耐圧素子においても実効的なベース層(バッ
ファ層3とベース層4)のドーズ量を抑えることができ
るので、n+ 型のバッファ層3の存在によるターンオフ
時間の短縮化の利益と共に、IGBTのオン電圧を低く
することができる。また高耐圧素子における所謂飛び現
象を抑制可能であり、更に、IGBTを共振型のインバ
ータ回路に用いた場合における過渡オン電圧Vを抑制で
きるので、ターンオン時の電力損失を低減できる。
【0024】ここで、本例の構造と従来例の構造とをデ
バイスシミュレーションによって性能比較する。本例に
おいて、n- 型のベース層4の比抵抗は40Ω・cmで厚
さは60μm、n+ 型のバッファ層3の比抵抗は0.2
Ω・cmで厚さは20μm、p+ 型のバッファ層12の比
抵抗は0.2Ω・cmで厚さは20μm、p++型のコレク
タ層10の比抵抗は0.01Ω・cmで厚さは300μm
とする。また従来例において、n- 型のベース層4の比
抵抗は40Ω・cmで厚さは60μm、n+ 型のバッファ
層3の比抵抗は0.1Ω・cmで厚さは20μm、p+ 型
のコレクタ層2の比抵抗は0.01Ω・cmで厚さは30
0μmとする。本例と従来例のデバイスの表面構造は共
に同じとする。従来例のn+ 型のバッファ層3の比抵抗
は0.1Ω・cmであるのに対し、本例のn+ 型のバッフ
ァ層3の比抵抗はその倍の値で0.2Ω・cmとしてあ
り、ドーズ量に換算すると、3/7に減少している。し
かし、本例においては比抵抗0.2Ω・cmで厚さ20μ
mのp+ 型バッファ層12が追加されている。
バイスシミュレーションによって性能比較する。本例に
おいて、n- 型のベース層4の比抵抗は40Ω・cmで厚
さは60μm、n+ 型のバッファ層3の比抵抗は0.2
Ω・cmで厚さは20μm、p+ 型のバッファ層12の比
抵抗は0.2Ω・cmで厚さは20μm、p++型のコレク
タ層10の比抵抗は0.01Ω・cmで厚さは300μm
とする。また従来例において、n- 型のベース層4の比
抵抗は40Ω・cmで厚さは60μm、n+ 型のバッファ
層3の比抵抗は0.1Ω・cmで厚さは20μm、p+ 型
のコレクタ層2の比抵抗は0.01Ω・cmで厚さは30
0μmとする。本例と従来例のデバイスの表面構造は共
に同じとする。従来例のn+ 型のバッファ層3の比抵抗
は0.1Ω・cmであるのに対し、本例のn+ 型のバッフ
ァ層3の比抵抗はその倍の値で0.2Ω・cmとしてあ
り、ドーズ量に換算すると、3/7に減少している。し
かし、本例においては比抵抗0.2Ω・cmで厚さ20μ
mのp+ 型バッファ層12が追加されている。
【0025】図2(a)は、コレクタ・エミッタ間電圧
対コレクタ電流の出力特性を示すグラフである。このグ
ラフから判るように、定格以上の大電流時では、同一の
電圧値において本例のp+ 型バッファ層12を設けたコ
レクタ2層構造の方が従来例の単層構造に比べ電流値が
小さく、負荷短絡等の異常時において電流が流れ難いの
で、短絡耐量の向上が図れる。これは本例においては電
流の流入がベース層で制限されるのでなく、それ以前の
エミッタ側で制限される傾向が強くなるからである。
対コレクタ電流の出力特性を示すグラフである。このグ
ラフから判るように、定格以上の大電流時では、同一の
電圧値において本例のp+ 型バッファ層12を設けたコ
レクタ2層構造の方が従来例の単層構造に比べ電流値が
小さく、負荷短絡等の異常時において電流が流れ難いの
で、短絡耐量の向上が図れる。これは本例においては電
流の流入がベース層で制限されるのでなく、それ以前の
エミッタ側で制限される傾向が強くなるからである。
【0026】図2(b)は、耐圧600Vで定格電流1
00A/cm2 の場合におけるコレクタ・エミッタ間電圧
対コレクタ電流の出力特性を示すグラフである。定格電
流100A/cm2 でのオン電圧は本例及び従来例ともに
約2.6Vで略同じであるが、 それ以下の電流値で
は、本例の方が従来例に比してオン電圧は低い。これは
n+ 型のバッファ層3が緩く正孔がベース層4に入り易
いからである。従って、PWMインバータ等に適用した
ば場合のスイッチング損失を低減できる。更に、共振型
インバータ等では過渡オン電圧を低減させることができ
るので、ターンオン時の電力損失を抑制することができ
る。
00A/cm2 の場合におけるコレクタ・エミッタ間電圧
対コレクタ電流の出力特性を示すグラフである。定格電
流100A/cm2 でのオン電圧は本例及び従来例ともに
約2.6Vで略同じであるが、 それ以下の電流値で
は、本例の方が従来例に比してオン電圧は低い。これは
n+ 型のバッファ層3が緩く正孔がベース層4に入り易
いからである。従って、PWMインバータ等に適用した
ば場合のスイッチング損失を低減できる。更に、共振型
インバータ等では過渡オン電圧を低減させることができ
るので、ターンオン時の電力損失を抑制することができ
る。
【0027】図3は、表面深さに対するキャリア密度を
示すグラフであり、(a)は本例の場合を、(b)は従
来例の場合をそれぞれ示す。本例及び従来例ともに、n
- 型のベース層4内におけるキャリア分布は略同じであ
る。本例のp++型のコレクタ層10迄では正孔密度が2
桁程度減少し、更にp+ 型バッファ層12迄では正孔密
度が1桁程度近く減少し、それからn+ 型のバッファ層
3迄では更に1桁程度減少する。これに対して、従来例
のp+ 型のコレクタ層2迄では正孔密度が2桁程度減少
し、更にn+ 型のバッファ層3迄では更に2桁程度近く
減少する。従って、本例の正孔注入効率の抑制効果はp
+ 型バッファ層12が1桁程度寄与している。
示すグラフであり、(a)は本例の場合を、(b)は従
来例の場合をそれぞれ示す。本例及び従来例ともに、n
- 型のベース層4内におけるキャリア分布は略同じであ
る。本例のp++型のコレクタ層10迄では正孔密度が2
桁程度減少し、更にp+ 型バッファ層12迄では正孔密
度が1桁程度近く減少し、それからn+ 型のバッファ層
3迄では更に1桁程度減少する。これに対して、従来例
のp+ 型のコレクタ層2迄では正孔密度が2桁程度減少
し、更にn+ 型のバッファ層3迄では更に2桁程度近く
減少する。従って、本例の正孔注入効率の抑制効果はp
+ 型バッファ層12が1桁程度寄与している。
【0028】ところで、本例では、n+ 型のバッファ層
3とp+ 型バッファ層12とが隣接して形成されている
ので、両者の濃度を相互調整して最適化することが必要
がある。図7は、耐圧1200Vの本例半導体装置にお
いて、n+ 型のバッファ層3のドーズ量に対するp+ 型
バッファ層12のドーズ量の比(ドーズ量比)とオン電
圧との関係を示すグラフである。ここで、p+ 型のコレ
クタ層(基板)2は比抵抗0.01〜0.02Ω・cm
で厚さ30μm、p+ 型バッファ層12は厚さは10μ
m、n+ 型のバッファ層3は濃度2×1017cm-3で厚
さ10μm、n- 型のベース層4は比抵抗100Ω・c
mで厚さ100μmとしてある。この図から明らかなよ
うに、p+ 型バッファ層12のドーズ量を濃くしていく
と、オン電圧VCE(sat) が徐々に低下する。ドーズ量比
約0.2でオン電圧はほぼ4Vとなり、これ以上高いオ
ン電圧では実用的でない。従って、p+ 型バッファ層1
2のドーズ量はn+ 型のバッファ層3のドーズ量の1/
5以下に抑える必要がある。p+ 型バッファ層12のド
ーズ量を更に濃くしていくと、オン電圧も低下するが、
しかし、更に濃くしていくと徐々に飽和状態に近づき極
端にドーズ量を濃くしても顕著なオン電圧の低下は期待
できない。p+ 型バッファ層12のドーズ量がn+ 型の
バッファ層3のドーズ量の10倍程度になると、ほぼオ
ン電圧が飽和している。
3とp+ 型バッファ層12とが隣接して形成されている
ので、両者の濃度を相互調整して最適化することが必要
がある。図7は、耐圧1200Vの本例半導体装置にお
いて、n+ 型のバッファ層3のドーズ量に対するp+ 型
バッファ層12のドーズ量の比(ドーズ量比)とオン電
圧との関係を示すグラフである。ここで、p+ 型のコレ
クタ層(基板)2は比抵抗0.01〜0.02Ω・cm
で厚さ30μm、p+ 型バッファ層12は厚さは10μ
m、n+ 型のバッファ層3は濃度2×1017cm-3で厚
さ10μm、n- 型のベース層4は比抵抗100Ω・c
mで厚さ100μmとしてある。この図から明らかなよ
うに、p+ 型バッファ層12のドーズ量を濃くしていく
と、オン電圧VCE(sat) が徐々に低下する。ドーズ量比
約0.2でオン電圧はほぼ4Vとなり、これ以上高いオ
ン電圧では実用的でない。従って、p+ 型バッファ層1
2のドーズ量はn+ 型のバッファ層3のドーズ量の1/
5以下に抑える必要がある。p+ 型バッファ層12のド
ーズ量を更に濃くしていくと、オン電圧も低下するが、
しかし、更に濃くしていくと徐々に飽和状態に近づき極
端にドーズ量を濃くしても顕著なオン電圧の低下は期待
できない。p+ 型バッファ層12のドーズ量がn+ 型の
バッファ層3のドーズ量の10倍程度になると、ほぼオ
ン電圧が飽和している。
【0029】図8は、耐圧600Vの本例半導体装置に
おけるオン電圧とターンオフ期間のフォール時間t
f (電流立ち下がり過程における波形値90%から10
%までの立ち下がりに要する時間)の関係を示すグラフ
図である。この図から明らかなように、オン電圧が低く
なると、フォール時間tf の伸び率が大きくなり、ター
ンオフ時間の短縮化の障害となる。これは、p+ 型バッ
ファ層12のドーズ量がn+ 型のバッファ層3のドース
量に比して相当濃くなり過ぎると、前述した式(4)か
らも明らかなように、不純物分布NE の値が大きすぎて
キャリア注入効率γが大き過ぎ、オフ動作時にn- 型の
ベース層4中にキャリアが多量に残留するからである。
この点を考慮すると、従って、p+ 型バッファ層12の
ドーズ量をn+ 型のバッファ層3のドーズ量の10倍に
とどめることが必要で、ターンオフ時間の短縮化にとっ
て実用的である。
おけるオン電圧とターンオフ期間のフォール時間t
f (電流立ち下がり過程における波形値90%から10
%までの立ち下がりに要する時間)の関係を示すグラフ
図である。この図から明らかなように、オン電圧が低く
なると、フォール時間tf の伸び率が大きくなり、ター
ンオフ時間の短縮化の障害となる。これは、p+ 型バッ
ファ層12のドーズ量がn+ 型のバッファ層3のドース
量に比して相当濃くなり過ぎると、前述した式(4)か
らも明らかなように、不純物分布NE の値が大きすぎて
キャリア注入効率γが大き過ぎ、オフ動作時にn- 型の
ベース層4中にキャリアが多量に残留するからである。
この点を考慮すると、従って、p+ 型バッファ層12の
ドーズ量をn+ 型のバッファ層3のドーズ量の10倍に
とどめることが必要で、ターンオフ時間の短縮化にとっ
て実用的である。
【0030】なお、本発明はIGBTに限らず、パワー
デバイス等に適用できる。すなわち、バイポーラトンジ
スタを有し、そのベースの伝導度を変調するためにその
多数キャリアを注入可能のMISFETを備えた半導体
装置において、ターンオフ時間の短縮化に用いることが
できる。
デバイス等に適用できる。すなわち、バイポーラトンジ
スタを有し、そのベースの伝導度を変調するためにその
多数キャリアを注入可能のMISFETを備えた半導体
装置において、ターンオフ時間の短縮化に用いることが
できる。
【0031】
【発明の効果】以上説明したように、本発明は、バイポ
ーラトランジスタのエミッタ層(ベースに対する少数キ
ャリア注入層)を不純物低濃度のバッファ層を設けて2
層構造とすると共に、第5半導体領域のドーズ量を第2
半導体領域のドーズ量の1/5倍以上で10倍以下に設
定した点に特徴を有するものである。従って、次のよう
な効果を奏する。すなわち、少数キャリア注入層を薄く
してベースである第3半導体層に対する少数キャリアの
注入効率を大きくせずに、第3半導体層と第2半導体層
の厚さ(実効的なベース幅)を抑えることができるの
で、高耐圧素子であっても、ターンオフ時間の短縮化の
下で特に低電流領域におけるオン電圧を低くすることが
可能であり、またエミッタ・コレクタ間電圧対コレクタ
電流の静特性における所謂飛び現象の発生を抑制するこ
とができる。従って、PWMインバータ等に適用した場
合にスイッチング損失の低減が可能となる。更に、共振
型インバータに適用した場合には過渡オン電圧も低減で
きるので、ターンオン時の電力損失をも低減できる。更
にまた、短絡時に電流の流入がエミッタ側のバッファ層
で制限される傾向が強くなることから、短絡耐量の向上
が図れる。
ーラトランジスタのエミッタ層(ベースに対する少数キ
ャリア注入層)を不純物低濃度のバッファ層を設けて2
層構造とすると共に、第5半導体領域のドーズ量を第2
半導体領域のドーズ量の1/5倍以上で10倍以下に設
定した点に特徴を有するものである。従って、次のよう
な効果を奏する。すなわち、少数キャリア注入層を薄く
してベースである第3半導体層に対する少数キャリアの
注入効率を大きくせずに、第3半導体層と第2半導体層
の厚さ(実効的なベース幅)を抑えることができるの
で、高耐圧素子であっても、ターンオフ時間の短縮化の
下で特に低電流領域におけるオン電圧を低くすることが
可能であり、またエミッタ・コレクタ間電圧対コレクタ
電流の静特性における所謂飛び現象の発生を抑制するこ
とができる。従って、PWMインバータ等に適用した場
合にスイッチング損失の低減が可能となる。更に、共振
型インバータに適用した場合には過渡オン電圧も低減で
きるので、ターンオン時の電力損失をも低減できる。更
にまた、短絡時に電流の流入がエミッタ側のバッファ層
で制限される傾向が強くなることから、短絡耐量の向上
が図れる。
【0032】そして、第5半導体領域のドーズ量を第2
半導体領域のドーズ量の1/5倍以上で10倍以下に設
定し、両領域の濃度を相互に最適化したことにより、ド
ーズ量比が下限値1/5倍であると、低オン電圧を充分
得ることができ、また上限値10倍とすると、ターンオ
フ時間の短縮化も満足させることができる。
半導体領域のドーズ量の1/5倍以上で10倍以下に設
定し、両領域の濃度を相互に最適化したことにより、ド
ーズ量比が下限値1/5倍であると、低オン電圧を充分
得ることができ、また上限値10倍とすると、ターンオ
フ時間の短縮化も満足させることができる。
【図1】本発明の実施例に係る伝導度変調型MOSFE
T(IGBT)の構造を示す断面図である。
T(IGBT)の構造を示す断面図である。
【図2】(a)は、本実施例と従来例について無負荷時
のコレクタ・エミッタ間電圧対コレクタ電流の出力特性
を示すグラフである。(b)は、本実施例と従来例につ
いて耐圧600Vで定格電流100A/cm2 の場合にお
けるコレクタ・エミッタ間電圧対コレクタ電流の出力特
性を示すグラフである。
のコレクタ・エミッタ間電圧対コレクタ電流の出力特性
を示すグラフである。(b)は、本実施例と従来例につ
いて耐圧600Vで定格電流100A/cm2 の場合にお
けるコレクタ・エミッタ間電圧対コレクタ電流の出力特
性を示すグラフである。
【図3】(a)は、本実施例における表面深さに対する
キャリア密度を示すグラフであり、(b)は従来例にお
ける表面深さに対するキャリア密度を示すグラフであ
る。
キャリア密度を示すグラフであり、(b)は従来例にお
ける表面深さに対するキャリア密度を示すグラフであ
る。
【図4】従来例に係るIGBTの構造を示す断面図であ
る。
る。
【図5】従来例におけるエミッタ・コレクタ間電圧対コ
レクタ電流の静特性を示すグラフである。
レクタ電流の静特性を示すグラフである。
【図6】従来例に係るIGBTを共振型のインバータ回
路に用いる場合に生じる過渡オン電圧Vi を示すグラフ
である。
路に用いる場合に生じる過渡オン電圧Vi を示すグラフ
である。
【図7】耐圧1200Vの本例半導体装置において、n
+ 型のバッファ層3のドーズ量に対するp+ 型バッファ
層12のドーズ量の比とオン電圧との関係を示すグラフ
である。
+ 型のバッファ層3のドーズ量に対するp+ 型バッファ
層12のドーズ量の比とオン電圧との関係を示すグラフ
である。
【図8】耐圧600Vの本例半導体装置におけるオン電
圧とターンオフ期間のフォール時間tf (電流立ち下が
り過程における波形値90%から10%までの立ち下が
りに要する時間)の関係を示すグラフ図である。
圧とターンオフ期間のフォール時間tf (電流立ち下が
り過程における波形値90%から10%までの立ち下が
りに要する時間)の関係を示すグラフ図である。
1・・・IGBTのドレイン電極(トランジスタのコレ
クタ電極) 3・・・n+ 型のバッファ層 4・・・n- 型のベース層 5・・・p型のベース領域 6・・・n+ 型のソース領域 7・・・ゲート絶縁膜7 8・・・オン/オフ制御用ゲート電極8 9・・・ソース電極9(トランジスタのエミッタ電極) 10・・・p++型のコレクタ層 12・・・p+ 型のバッファ層。
クタ電極) 3・・・n+ 型のバッファ層 4・・・n- 型のベース層 5・・・p型のベース領域 6・・・n+ 型のソース領域 7・・・ゲート絶縁膜7 8・・・オン/オフ制御用ゲート電極8 9・・・ソース電極9(トランジスタのエミッタ電極) 10・・・p++型のコレクタ層 12・・・p+ 型のバッファ層。
Claims (2)
- 【請求項1】 第1導電型の第1半導体領域と、この上
に形成された不純物高濃度の第2導電型の第2半導体領
域と、この上に形成され、第2半導体領域の濃度に比し
て不純物低濃度の第2導電型の第3半導体領域と、この
上に形成された第1導電型の第4半導体領域とを有し、
第3半導体領域に対しその多数キャリアを注入可能のM
IS部を備えた半導体装置において、 前記第1導電型の第1半導体領域と前記第2導電型の第
2半導体領域の間には前記第1半導体領域の濃度に比し
て不純物低濃度の第1導電型の第5半導体領域が形成さ
れており、前記第5半導体領域のドーズ量は前記2半導
体領域のドーズ量の1/5倍以上で10倍以下であるこ
とを特徴とする半導体装置。 - 【請求項2】 請求項1に規定する半導体装置は、伝導
度変調型MISFETであることを特徴とする半導体装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13503293A JPH06318706A (ja) | 1993-03-08 | 1993-06-07 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4630693 | 1993-03-08 | ||
JP5-46306 | 1993-03-08 | ||
JP13503293A JPH06318706A (ja) | 1993-03-08 | 1993-06-07 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06318706A true JPH06318706A (ja) | 1994-11-15 |
Family
ID=26386419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13503293A Pending JPH06318706A (ja) | 1993-03-08 | 1993-06-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06318706A (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2001086712A1 (en) * | 2000-05-05 | 2001-11-15 | International Rectifier Corporation | Hydrogen implant for buffer zone of punch-through non epi igbt |
WO2001091277A1 (de) * | 2000-05-19 | 2001-11-29 | Infineon Technologies Ag | Schaltungsanordnung zum entlasteten schalten und verfahren |
US6384431B1 (en) | 1999-10-08 | 2002-05-07 | Denso Corporation | Insulated gate bipolar transistor |
KR100391560B1 (ko) * | 2000-05-15 | 2003-07-12 | 가부시끼가이샤 도시바 | 반도체장치 |
US6664591B2 (en) | 2001-10-15 | 2003-12-16 | Kabushiki Kaisha Toshiba | Insulated gate semiconductor device |
JP2006210606A (ja) * | 2005-01-27 | 2006-08-10 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
JP2006228961A (ja) * | 2005-02-17 | 2006-08-31 | Toyota Central Res & Dev Lab Inc | 半導体装置 |
WO2012036247A1 (ja) * | 2010-09-17 | 2012-03-22 | 富士電機株式会社 | 半導体装置 |
-
1993
- 1993-06-07 JP JP13503293A patent/JPH06318706A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
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KR100391560B1 (ko) * | 2000-05-15 | 2003-07-12 | 가부시끼가이샤 도시바 | 반도체장치 |
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US7034357B2 (en) | 2001-10-15 | 2006-04-25 | Kabushiki Kaisha Toshiba | Insulated gate semiconductor device |
JP2006210606A (ja) * | 2005-01-27 | 2006-08-10 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
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JP5716749B2 (ja) * | 2010-09-17 | 2015-05-13 | 富士電機株式会社 | 半導体装置 |
US9035351B2 (en) | 2010-09-17 | 2015-05-19 | Fuji Electric Co., Ltd. | Semiconductor device |
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