JP3698261B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3698261B2 JP3698261B2 JP2002272471A JP2002272471A JP3698261B2 JP 3698261 B2 JP3698261 B2 JP 3698261B2 JP 2002272471 A JP2002272471 A JP 2002272471A JP 2002272471 A JP2002272471 A JP 2002272471A JP 3698261 B2 JP3698261 B2 JP 3698261B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- transistor
- amplifier
- control signal
- amplifier circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3696—Generation of voltages supplied to electrode drivers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/72—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
- H03F2203/7203—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier being switched on or off by a switch in the bias circuit of the amplifier controlling a bias current in the amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/72—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
- H03F2203/7224—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier being switched on or off by clamping by a switch at the output of the amplifier
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
- Electronic Switches (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、プッシュプル方式により負荷に所定の電圧を供給するボルテージフォロア形式の電源回路を含むＬＣＤドライバ等の半導体集積回路に関する。
【０００２】
【従来の技術】
従来のＬＣＤドライバ等の電源回路においては、図５に示すようなプッシュプル方式を用いるものがあった。図５に示す電源回路は、出力段にＰチャネルトランジスタを用いて高電位側の電源電位ＶDDから出力端子に電流を供給する第１の増幅回路１００と、出力段にＮチャネルトランジスタを用いて出力端子から低電位側の電源電位ＶSSに電流を吸収する第２の増幅回路２００とを含んでいる。
【０００３】
これらの増幅回路１００及び２００には、低電位側の所定の電位ＶLと高電位側の所定の電位ＶHとを抵抗Ｒ１０、Ｒ２０、Ｒ３０によって分圧して得られた第１の電位Ｖ10と第２の電位Ｖ20とがそれぞれ入力されている。第１の増幅回路１００には低い方の第１の電位Ｖ10が入力され、第２の増幅回路２００には高い方の第２の電位Ｖ20が入力されるので、通常は、第１の増幅回路１００の出力段のＰチャネルトランジスタと第２の増幅回路２００の出力段のＮチャネルトランジスタとの両方が同時に動作することはない。
【０００４】
しかしながら、電源回路の動作開始時には、各部の電位が不安定であるため、第１の増幅回路１００の出力段のＰチャネルトランジスタと第２の増幅回路２００の出力段のＮチャネルトランジスタとの両方が同時に動作してしまう場合があり、このときに大電流が流れてしまうという問題があった。一方、抵抗Ｒ２０の値を大きくすることにより、第１の電位Ｖ10と第２の電位Ｖ20とのオフセットを大きくすると、電源回路の出力電圧が波を打ったように振動してしまうという問題があった。
【０００５】
ところで、日本国特許出願公開（特開）昭６１−７９３１２号公報には、増幅器の出力に含まれる直流成分をウインドコンパレータに入力し、あるレベルを超えた時に逐次比較レジスタを動作させてマルチプレクサに制御信号を送り、初段増幅器の共通ソース抵抗の中点を制御するオフセット調整手段を備えた直流増幅器が記載されている。
【０００６】
また、特開平７−１０６８７５号公報には、差動トランジスタと、差動トランジスタの共通接続されたソース電極に接続された電流源のトランジスタと、これらに並列に接続された抵抗及び電流源のトランジスタと、抵抗の両端の電圧を基準電圧と比較して出力を２つの電流源のトランジスタに帰還する比較器とを備えた半導体集積回路が記載されている。
【０００７】
しかしながら、これらの文献において記載されている技術は、出力電位のＤＣオフセットを調整するためのものであり、出力段におけるプッシュプル動作を制御するものではない。
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、プッシュプル方式により負荷に所定の電圧を供給する電源回路を含む半導体集積回路において、電源回路の動作開始時に出力段のＰチャネルトランジスタからＮチャネルトランジスタに大電流が流れるのを防止することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、第１の差動増幅器と出力段のＰチャネルトランジスタと第１の制御信号に従って第１のモードにおいて出力段のＰチャネルトランジスタをカットオフさせるトランジスタとを含み、第１の電位を入力して、出力端子に電流を供給する第１の増幅回路と、第２の差動増幅器と出力段のＮチャネルトランジスタと第２の制御信号に従って第１及び第２のモードにおいて出力段のＮチャネルトランジスタをカットオフさせるトランジスタとを含み、第２の電位を入力して、出力端子から電流を吸収する第２の増幅回路と、第１の増幅回路が動作を開始してから所定の期間経過後に第２の増幅回路が動作を開始するように、第１及び第２の制御信号を生成する制御回路とを具備する。
【００１３】
ここで、第１の増幅回路が、第１の制御信号に従って第２及び第３のモードにおいて第１の差動増幅器の差動対を構成する２つのトランジスタに電流を供給するトランジスタを含み、第２の増幅回路が、第２の制御信号に従って第３のモードにおいて第２の差動増幅器の差動対を構成する２つのトランジスタに電流を供給するトランジスタを含むようにしても良い。
【００１４】
また、本発明の第２の観点に係る半導体集積回路は、第１の制御信号が供給され、第１の電位を入力して、出力端子に電流を供給する第１の増幅回路と、第２の制御信号が供給され、第２の電位を入力して、出力端子から電流を吸収する第２の増幅回路と、第１の増幅回路が動作を開始してから所定の期間経過後に第２の増幅回路が動作を開始するように、クロック信号をカウントすることにより、第１の制御信号の状態が変化してから所定の期間経過後に第２の制御信号の状態を変化させる制御回路とを具備する。
【００１５】
以上の様に構成した本発明によれば、プッシュプル方式により負荷に所定の電圧を供給する電源回路を含む半導体集積回路において、Ｐチャネルトランジスタから出力端子に電流を供給する第１の増幅回路が動作を開始してから所定の期間経過後に、出力端子からＮチャネルトランジスタに電流を吸収する第２の増幅回路が動作を開始するようにして、電源回路の動作開始時に出力段のＰチャネルトランジスタからＮチャネルトランジスタに大電流が流れるのを防止することができる。
【００１６】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係る半導体集積回路に含まれている電源回路の構成を示す図である。図１に示すように、この電源回路は、出力段にＰチャネルトランジスタを用いて、第１の制御信号ＰＳ１バーに従って出力端子に電流を供給する第１の増幅回路１０と、出力段にＮチャネルトランジスタを用いて、第２の制御信号ＰＳ２に従って出力端子から電流を吸収する第２の増幅回路２０と、第１の増幅回路１０が動作を開始してから所定の期間経過後に第２の増幅回路２０が動作を開始するように、第１の制御信号ＰＳ１バーに基づいて第２の制御信号ＰＳ２を生成する制御回路３０とを含んでいる。
【００１７】
これらの増幅回路１０及び２０には、低電位側の所定の電位ＶLと高電位側の所定の電位ＶHとを抵抗Ｒ１、Ｒ２、Ｒ３によって分圧して得られた第１の電位Ｖ1と第２の電位Ｖ2とがそれぞれ入力されている。第１の増幅回路１０には低い方の第１の電位Ｖ1が入力され、第２の増幅回路２０には高い方の第２の電位Ｖ2が入力される。電源回路の動作開始時には、各部の電位が不安定であるため、第１の増幅回路１０の出力段のＰチャネルトランジスタと第２の増幅回路２０の出力段のＮチャネルトランジスタとの両方が同時に動作してしまうおそれがあるが、第１の増幅回路１０を活性化してから所定の期間経過後に第２の増幅回路２０を活性化することにより、これらの増幅回路１０及び２０に大電流が流れることを防止できる。
【００１８】
図２に、第１及び第２の増幅回路の具体的な回路例を示す。
第１の増幅回路１０は、ＰチャネルトランジスタＱＰ１、ＱＰ２及びＮチャネルトランジスタＱＮ３、ＱＮ４によって構成される差動増幅器と、この差動増幅器の動作電流をオン／オフするためのＮチャネルトランジスタＱＮ５と、出力段のＰチャネルトランジスタＱＰ６と、出力段のトランジスタをカットオフするためのＰチャネルトランジスタＱＰ７と、位相補償用のコンデンサＣ１とを含んでいる。
【００１９】
第１の制御信号ＰＳ１バーがローレベルのときには、トランジスタＱＮ５がオフして差動増幅器の動作が停止すると共に、トランジスタＱＰ７がオンして出力段のトランジスタＱＰ６がカットオフ状態となる。一方、第１の制御信号ＰＳ１バーがハイレベルになると、トランジスタＱＮ５がオンして差動増幅器が動作すると共に、トランジスタＱＰ７がオフして出力段のトランジスタＱＰ６が動作する。
【００２０】
第２の増幅回路２０は、ＮチャネルトランジスタＱＮ１、ＱＮ２及びＰチャネルトランジスタＱＰ３、ＱＰ４によって構成される差動増幅器と、この差動増幅器の動作電流をオン／オフするためのＰチャネルトランジスタＱＰ５と、出力段のＮチャネルトランジスタＱＮ６と、出力段のトランジスタをカットオフするためのＮチャネルトランジスタＱＮ７と、位相補償用のコンデンサＣ２とを含んでいる。
【００２１】
第２の制御信号ＰＳ２がハイレベルのときには、トランジスタＱＰ５がオフして差動増幅器の動作が停止すると共に、トランジスタＱＮ７がオンして出力段のトランジスタＱＮ６がカットオフ状態となる。一方、第２の制御信号ＰＳ２がローレベルになると、トランジスタＱＰ５がオンして差動増幅器が動作すると共に、トランジスタＱＮ７がオフして出力段のトランジスタＱＮ６が動作する。
【００２２】
図３に、制御回路の具体的な回路例を示す。図３に示すように、制御回路３０は、３つのフリップフロップ３１〜３３を含んでいる。フリップフロップ３１〜３３のリセット信号入力端子には、第１の制御信号ＰＳ１バーが供給される。パワーセーブモードにおいては、第１の制御信号ＰＳ１バーがローレベルとなっており、フリップフロップ３１〜３３は、反転出力端子からハイレベルの信号を出力する。
【００２３】
図４は、図３に示す制御回路の動作を説明するためのタイミングチャートである。第１の制御信号ＰＳ１バーがハイレベルとなり、パワーセーブモードが解除されると、安全動作モードに移行する。安全動作モードにおいて、フリップフロップ３１は、入力されるクロック信号ＣＫを２分周して第１の分周クロック信号ＣＫ１を出力し、フリップフロップ３２は、第１の分周クロック信号ＣＫ１を２分周して第２の分周クロック信号ＣＫ２を出力する。また、フリップフロップ３３は、第２の分周クロック信号ＣＫ２の立ち上りエッジに同期して、反転出力端子から出力される第２の制御信号ＰＳ２をローレベルとする。これにより、安全動作モードから通常動作モードに移行する。
【００２４】
図２〜図４を参照すると、パワーセーブモードにおいては、第１の制御信号ＰＳ１バーがローレベル、第２の制御信号ＰＳ２がハイレベルとなっているので、増幅回路１０及び２０においては、差動増幅器及び出力段のトランジスタが動作しない。安全動作モードに移行すると、第１の制御信号ＰＳ１バーがハイレベルとなるが、第２の制御信号ＰＳ２は依然としてハイレベルであるので、第１の増幅回路１０は動作を開始するが、第２の増幅回路２０は動作を開始しない。通常動作モードに移行すると、第１の制御信号ＰＳ１バーがハイレベル、第２の制御信号ＰＳ２がローレベルとなるので、増幅回路１０及び２０の両方が動作する。
【００２５】
このように、パワーセーブモードが解除された際に、増幅回路１０及び２０の動作開始時点をずらすことにより、第１の増幅回路１０の出力段のトランジスタＱＰ６から第２の増幅回路２０の出力段のトランジスタＱＮ６への短絡電流を防止できる。特に、出力端子の電位が立ち上がる際に、位相補償用のコンデンサＣ２を介して第２の増幅回路２０の出力段のトランジスタＱＮ６のゲートに高電位が印加されるが、所定の期間だけトランジスタＱＮ７をオンさせることにより、出力段のトランジスタＱＮ６に過大な電流が流れることを防止できる。また、第１の電位Ｖ1と第２の電位Ｖ2とのオフセットを大きくする必要がないので、電源回路の出力電圧が波を打ったように振動してしまうという問題を解決することもできる。
【００２６】
【発明の効果】
以上述べた様に、本発明によれば、プッシュプル方式により負荷に所定の電圧を供給する電源回路を含む半導体集積回路において、電源回路の動作開始時に出力段のＰチャネルトランジスタからＮチャネルトランジスタに大電流が流れるのを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路に含まれている電源回路の構成を示す図である。
【図２】図１に示す第１及び第２の増幅回路の具体的な回路例を示す回路図である。
【図３】図１に示す制御回路の具体的な回路例を示す回路図である。
【図４】図３に示す制御回路の動作を説明するためのタイミングチャートである。
【図５】従来の電源回路の構成を示す図である。
【符号の説明】
１０、２０、１００、２００ 増幅回路
３０ 制御回路
３１〜３３ フリップフロップ
Ｒ１〜Ｒ３、Ｒ１０〜Ｒ３０ 抵抗
ＱＰ１〜ＱＰ７ Ｐチャネルトランジスタ
ＱＮ１〜ＱＮ７ Ｎチャネルトランジスタ
【発明の属する技術分野】
本発明は、プッシュプル方式により負荷に所定の電圧を供給するボルテージフォロア形式の電源回路を含むＬＣＤドライバ等の半導体集積回路に関する。
【０００２】
【従来の技術】
従来のＬＣＤドライバ等の電源回路においては、図５に示すようなプッシュプル方式を用いるものがあった。図５に示す電源回路は、出力段にＰチャネルトランジスタを用いて高電位側の電源電位ＶDDから出力端子に電流を供給する第１の増幅回路１００と、出力段にＮチャネルトランジスタを用いて出力端子から低電位側の電源電位ＶSSに電流を吸収する第２の増幅回路２００とを含んでいる。
【０００３】
これらの増幅回路１００及び２００には、低電位側の所定の電位ＶLと高電位側の所定の電位ＶHとを抵抗Ｒ１０、Ｒ２０、Ｒ３０によって分圧して得られた第１の電位Ｖ10と第２の電位Ｖ20とがそれぞれ入力されている。第１の増幅回路１００には低い方の第１の電位Ｖ10が入力され、第２の増幅回路２００には高い方の第２の電位Ｖ20が入力されるので、通常は、第１の増幅回路１００の出力段のＰチャネルトランジスタと第２の増幅回路２００の出力段のＮチャネルトランジスタとの両方が同時に動作することはない。
【０００４】
しかしながら、電源回路の動作開始時には、各部の電位が不安定であるため、第１の増幅回路１００の出力段のＰチャネルトランジスタと第２の増幅回路２００の出力段のＮチャネルトランジスタとの両方が同時に動作してしまう場合があり、このときに大電流が流れてしまうという問題があった。一方、抵抗Ｒ２０の値を大きくすることにより、第１の電位Ｖ10と第２の電位Ｖ20とのオフセットを大きくすると、電源回路の出力電圧が波を打ったように振動してしまうという問題があった。
【０００５】
ところで、日本国特許出願公開（特開）昭６１−７９３１２号公報には、増幅器の出力に含まれる直流成分をウインドコンパレータに入力し、あるレベルを超えた時に逐次比較レジスタを動作させてマルチプレクサに制御信号を送り、初段増幅器の共通ソース抵抗の中点を制御するオフセット調整手段を備えた直流増幅器が記載されている。
【０００６】
また、特開平７−１０６８７５号公報には、差動トランジスタと、差動トランジスタの共通接続されたソース電極に接続された電流源のトランジスタと、これらに並列に接続された抵抗及び電流源のトランジスタと、抵抗の両端の電圧を基準電圧と比較して出力を２つの電流源のトランジスタに帰還する比較器とを備えた半導体集積回路が記載されている。
【０００７】
しかしながら、これらの文献において記載されている技術は、出力電位のＤＣオフセットを調整するためのものであり、出力段におけるプッシュプル動作を制御するものではない。
【０００８】
【発明が解決しようとする課題】
そこで、上記の点に鑑み、本発明は、プッシュプル方式により負荷に所定の電圧を供給する電源回路を含む半導体集積回路において、電源回路の動作開始時に出力段のＰチャネルトランジスタからＮチャネルトランジスタに大電流が流れるのを防止することを目的とする。
【０００９】
【課題を解決するための手段】
以上の課題を解決するため、本発明の第１の観点に係る半導体集積回路は、第１の差動増幅器と出力段のＰチャネルトランジスタと第１の制御信号に従って第１のモードにおいて出力段のＰチャネルトランジスタをカットオフさせるトランジスタとを含み、第１の電位を入力して、出力端子に電流を供給する第１の増幅回路と、第２の差動増幅器と出力段のＮチャネルトランジスタと第２の制御信号に従って第１及び第２のモードにおいて出力段のＮチャネルトランジスタをカットオフさせるトランジスタとを含み、第２の電位を入力して、出力端子から電流を吸収する第２の増幅回路と、第１の増幅回路が動作を開始してから所定の期間経過後に第２の増幅回路が動作を開始するように、第１及び第２の制御信号を生成する制御回路とを具備する。
【００１３】
ここで、第１の増幅回路が、第１の制御信号に従って第２及び第３のモードにおいて第１の差動増幅器の差動対を構成する２つのトランジスタに電流を供給するトランジスタを含み、第２の増幅回路が、第２の制御信号に従って第３のモードにおいて第２の差動増幅器の差動対を構成する２つのトランジスタに電流を供給するトランジスタを含むようにしても良い。
【００１４】
また、本発明の第２の観点に係る半導体集積回路は、第１の制御信号が供給され、第１の電位を入力して、出力端子に電流を供給する第１の増幅回路と、第２の制御信号が供給され、第２の電位を入力して、出力端子から電流を吸収する第２の増幅回路と、第１の増幅回路が動作を開始してから所定の期間経過後に第２の増幅回路が動作を開始するように、クロック信号をカウントすることにより、第１の制御信号の状態が変化してから所定の期間経過後に第２の制御信号の状態を変化させる制御回路とを具備する。
【００１５】
以上の様に構成した本発明によれば、プッシュプル方式により負荷に所定の電圧を供給する電源回路を含む半導体集積回路において、Ｐチャネルトランジスタから出力端子に電流を供給する第１の増幅回路が動作を開始してから所定の期間経過後に、出力端子からＮチャネルトランジスタに電流を吸収する第２の増幅回路が動作を開始するようにして、電源回路の動作開始時に出力段のＰチャネルトランジスタからＮチャネルトランジスタに大電流が流れるのを防止することができる。
【００１６】
【発明の実施の形態】
以下、図面に基づいて、本発明の実施の形態について説明する。
図１は、本発明の一実施形態に係る半導体集積回路に含まれている電源回路の構成を示す図である。図１に示すように、この電源回路は、出力段にＰチャネルトランジスタを用いて、第１の制御信号ＰＳ１バーに従って出力端子に電流を供給する第１の増幅回路１０と、出力段にＮチャネルトランジスタを用いて、第２の制御信号ＰＳ２に従って出力端子から電流を吸収する第２の増幅回路２０と、第１の増幅回路１０が動作を開始してから所定の期間経過後に第２の増幅回路２０が動作を開始するように、第１の制御信号ＰＳ１バーに基づいて第２の制御信号ＰＳ２を生成する制御回路３０とを含んでいる。
【００１７】
これらの増幅回路１０及び２０には、低電位側の所定の電位ＶLと高電位側の所定の電位ＶHとを抵抗Ｒ１、Ｒ２、Ｒ３によって分圧して得られた第１の電位Ｖ1と第２の電位Ｖ2とがそれぞれ入力されている。第１の増幅回路１０には低い方の第１の電位Ｖ1が入力され、第２の増幅回路２０には高い方の第２の電位Ｖ2が入力される。電源回路の動作開始時には、各部の電位が不安定であるため、第１の増幅回路１０の出力段のＰチャネルトランジスタと第２の増幅回路２０の出力段のＮチャネルトランジスタとの両方が同時に動作してしまうおそれがあるが、第１の増幅回路１０を活性化してから所定の期間経過後に第２の増幅回路２０を活性化することにより、これらの増幅回路１０及び２０に大電流が流れることを防止できる。
【００１８】
図２に、第１及び第２の増幅回路の具体的な回路例を示す。
第１の増幅回路１０は、ＰチャネルトランジスタＱＰ１、ＱＰ２及びＮチャネルトランジスタＱＮ３、ＱＮ４によって構成される差動増幅器と、この差動増幅器の動作電流をオン／オフするためのＮチャネルトランジスタＱＮ５と、出力段のＰチャネルトランジスタＱＰ６と、出力段のトランジスタをカットオフするためのＰチャネルトランジスタＱＰ７と、位相補償用のコンデンサＣ１とを含んでいる。
【００１９】
第１の制御信号ＰＳ１バーがローレベルのときには、トランジスタＱＮ５がオフして差動増幅器の動作が停止すると共に、トランジスタＱＰ７がオンして出力段のトランジスタＱＰ６がカットオフ状態となる。一方、第１の制御信号ＰＳ１バーがハイレベルになると、トランジスタＱＮ５がオンして差動増幅器が動作すると共に、トランジスタＱＰ７がオフして出力段のトランジスタＱＰ６が動作する。
【００２０】
第２の増幅回路２０は、ＮチャネルトランジスタＱＮ１、ＱＮ２及びＰチャネルトランジスタＱＰ３、ＱＰ４によって構成される差動増幅器と、この差動増幅器の動作電流をオン／オフするためのＰチャネルトランジスタＱＰ５と、出力段のＮチャネルトランジスタＱＮ６と、出力段のトランジスタをカットオフするためのＮチャネルトランジスタＱＮ７と、位相補償用のコンデンサＣ２とを含んでいる。
【００２１】
第２の制御信号ＰＳ２がハイレベルのときには、トランジスタＱＰ５がオフして差動増幅器の動作が停止すると共に、トランジスタＱＮ７がオンして出力段のトランジスタＱＮ６がカットオフ状態となる。一方、第２の制御信号ＰＳ２がローレベルになると、トランジスタＱＰ５がオンして差動増幅器が動作すると共に、トランジスタＱＮ７がオフして出力段のトランジスタＱＮ６が動作する。
【００２２】
図３に、制御回路の具体的な回路例を示す。図３に示すように、制御回路３０は、３つのフリップフロップ３１〜３３を含んでいる。フリップフロップ３１〜３３のリセット信号入力端子には、第１の制御信号ＰＳ１バーが供給される。パワーセーブモードにおいては、第１の制御信号ＰＳ１バーがローレベルとなっており、フリップフロップ３１〜３３は、反転出力端子からハイレベルの信号を出力する。
【００２３】
図４は、図３に示す制御回路の動作を説明するためのタイミングチャートである。第１の制御信号ＰＳ１バーがハイレベルとなり、パワーセーブモードが解除されると、安全動作モードに移行する。安全動作モードにおいて、フリップフロップ３１は、入力されるクロック信号ＣＫを２分周して第１の分周クロック信号ＣＫ１を出力し、フリップフロップ３２は、第１の分周クロック信号ＣＫ１を２分周して第２の分周クロック信号ＣＫ２を出力する。また、フリップフロップ３３は、第２の分周クロック信号ＣＫ２の立ち上りエッジに同期して、反転出力端子から出力される第２の制御信号ＰＳ２をローレベルとする。これにより、安全動作モードから通常動作モードに移行する。
【００２４】
図２〜図４を参照すると、パワーセーブモードにおいては、第１の制御信号ＰＳ１バーがローレベル、第２の制御信号ＰＳ２がハイレベルとなっているので、増幅回路１０及び２０においては、差動増幅器及び出力段のトランジスタが動作しない。安全動作モードに移行すると、第１の制御信号ＰＳ１バーがハイレベルとなるが、第２の制御信号ＰＳ２は依然としてハイレベルであるので、第１の増幅回路１０は動作を開始するが、第２の増幅回路２０は動作を開始しない。通常動作モードに移行すると、第１の制御信号ＰＳ１バーがハイレベル、第２の制御信号ＰＳ２がローレベルとなるので、増幅回路１０及び２０の両方が動作する。
【００２５】
このように、パワーセーブモードが解除された際に、増幅回路１０及び２０の動作開始時点をずらすことにより、第１の増幅回路１０の出力段のトランジスタＱＰ６から第２の増幅回路２０の出力段のトランジスタＱＮ６への短絡電流を防止できる。特に、出力端子の電位が立ち上がる際に、位相補償用のコンデンサＣ２を介して第２の増幅回路２０の出力段のトランジスタＱＮ６のゲートに高電位が印加されるが、所定の期間だけトランジスタＱＮ７をオンさせることにより、出力段のトランジスタＱＮ６に過大な電流が流れることを防止できる。また、第１の電位Ｖ1と第２の電位Ｖ2とのオフセットを大きくする必要がないので、電源回路の出力電圧が波を打ったように振動してしまうという問題を解決することもできる。
【００２６】
【発明の効果】
以上述べた様に、本発明によれば、プッシュプル方式により負荷に所定の電圧を供給する電源回路を含む半導体集積回路において、電源回路の動作開始時に出力段のＰチャネルトランジスタからＮチャネルトランジスタに大電流が流れるのを防止することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体集積回路に含まれている電源回路の構成を示す図である。
【図２】図１に示す第１及び第２の増幅回路の具体的な回路例を示す回路図である。
【図３】図１に示す制御回路の具体的な回路例を示す回路図である。
【図４】図３に示す制御回路の動作を説明するためのタイミングチャートである。
【図５】従来の電源回路の構成を示す図である。
【符号の説明】
１０、２０、１００、２００ 増幅回路
３０ 制御回路
３１〜３３ フリップフロップ
Ｒ１〜Ｒ３、Ｒ１０〜Ｒ３０ 抵抗
ＱＰ１〜ＱＰ７ Ｐチャネルトランジスタ
ＱＮ１〜ＱＮ７ Ｎチャネルトランジスタ
Claims (3)
- 第１の差動増幅器と出力段のＰチャネルトランジスタと第１の制御信号に従って第１のモードにおいて前記出力段のＰチャネルトランジスタをカットオフさせるトランジスタとを含み、第１の電位を入力して、出力端子に電流を供給する第１の増幅回路と、
第２の差動増幅器と出力段のＮチャネルトランジスタと第２の制御信号に従って第１及び第２のモードにおいて前記出力段のＮチャネルトランジスタをカットオフさせるトランジスタとを含み、第２の電位を入力して、前記出力端子から電流を吸収する第２の増幅回路と、
前記第１の増幅回路が動作を開始してから所定の期間経過後に前記第２の増幅回路が動作を開始するように、前記第１及び第２の制御信号を生成する制御回路と、
を具備する半導体集積回路。 - 前記第１の増幅回路が、第１の制御信号に従って第２及び第３のモードにおいて前記第１の差動増幅器の差動対を構成する２つのトランジスタに電流を供給するトランジスタを含み、前記第２の増幅回路が、第２の制御信号に従って第３のモードにおいて前記第２の差動増幅器の差動対を構成する２つのトランジスタに電流を供給するトランジスタを含む、請求項１記載の半導体集積回路。
- 第１の制御信号が供給され、第１の電位を入力して、出力端子に電流を供給する第１の増幅回路と、
第２の制御信号が供給され、第２の電位を入力して、前記出力端子から電流を吸収する第２の増幅回路と、
前記第１の増幅回路が動作を開始してから所定の期間経過後に前記第２の増幅回路が動作を開始するように、クロック信号をカウントすることにより、前記第１の制御信号の状態が変化してから所定の期間経過後に前記第２の制御信号の状態を変化させる制御回路と、
を具備する半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002272471A JP3698261B2 (ja) | 2002-09-19 | 2002-09-19 | 半導体集積回路 |
| CN03156354.6A CN1244150C (zh) | 2002-09-19 | 2003-09-04 | 半导体集成电路 |
| US10/666,845 US6985031B2 (en) | 2002-09-19 | 2003-09-19 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002272471A JP3698261B2 (ja) | 2002-09-19 | 2002-09-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004112367A JP2004112367A (ja) | 2004-04-08 |
| JP3698261B2 true JP3698261B2 (ja) | 2005-09-21 |
Family
ID=32269478
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002272471A Expired - Fee Related JP3698261B2 (ja) | 2002-09-19 | 2002-09-19 | 半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6985031B2 (ja) |
| JP (1) | JP3698261B2 (ja) |
| CN (1) | CN1244150C (ja) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58188931A (ja) | 1982-04-28 | 1983-11-04 | Seiko Epson Corp | Ｃｍｏｓバツファアンプ駆動回路 |
| JPS6179312A (ja) | 1984-09-27 | 1986-04-22 | Matsushita Electric Ind Co Ltd | 直流増幅器 |
| JPH0630416B2 (ja) | 1986-11-25 | 1994-04-20 | 日本電気株式会社 | 演算増幅回路 |
| JP3033584B2 (ja) | 1988-12-12 | 2000-04-17 | 日本電気アイシーマイコンシステム株式会社 | 出力回路 |
| US5083051A (en) * | 1990-02-26 | 1992-01-21 | Motorola, Inc. | Output driver circuit with improved output stage biasing |
| JPH07106875A (ja) | 1993-09-30 | 1995-04-21 | Nec Corp | 半導体集積回路 |
| JP4095174B2 (ja) | 1997-08-05 | 2008-06-04 | 株式会社東芝 | 液晶ディスプレイ装置 |
| KR100326878B1 (ko) * | 1997-08-05 | 2002-05-09 | 니시무로 타이죠 | 증폭회로 |
| US6066985A (en) * | 1998-09-10 | 2000-05-23 | Seiko Epson Corporation | Large swing input/output analog buffer |
| JP2001358570A (ja) | 2000-06-12 | 2001-12-26 | Fuji Electric Co Ltd | 容量性負荷駆動回路 |
| JP3695305B2 (ja) | 2000-10-12 | 2005-09-14 | セイコーエプソン株式会社 | 電源回路 |
-
2002
- 2002-09-19 JP JP2002272471A patent/JP3698261B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-04 CN CN03156354.6A patent/CN1244150C/zh not_active Expired - Fee Related
- 2003-09-19 US US10/666,845 patent/US6985031B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6985031B2 (en) | 2006-01-10 |
| JP2004112367A (ja) | 2004-04-08 |
| CN1244150C (zh) | 2006-03-01 |
| US20040119532A1 (en) | 2004-06-24 |
| CN1489212A (zh) | 2004-04-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3920236B2 (ja) | 差動増幅器 | |
| JP3031313B2 (ja) | 半導体回路 | |
| JP3879892B2 (ja) | 半導体メモリ装置 | |
| TWI468892B (zh) | 用以調整電壓之設備及方法以及電子裝置 | |
| JPH0521534U (ja) | バイアス電圧発生回路 | |
| JPH08211954A (ja) | 電源降圧回路 | |
| US20190066938A1 (en) | Switch monitoring device, switch state detection circuit, and a vehicle-mounted switch system | |
| JPH07221620A (ja) | 出力駆動回路 | |
| JP3695305B2 (ja) | 電源回路 | |
| US7479767B2 (en) | Power supply step-down circuit and semiconductor device | |
| JP3743284B2 (ja) | 半導体装置 | |
| JP3698261B2 (ja) | 半導体集積回路 | |
| KR100225213B1 (ko) | 반도체 장치 및 이 반도체 장치의 클럭 신호 제어방법(control of clock signal in semiconductor device) | |
| US7446589B2 (en) | Pulse generation circuit | |
| JP3857542B2 (ja) | 遅延回路 | |
| JP2897706B2 (ja) | 基準電圧発生回路 | |
| JP4245309B2 (ja) | 発振回路 | |
| JP2006157367A (ja) | 信号伝達回路 | |
| JP4602008B2 (ja) | Ｃｍｏｓ出力バッファ回路 | |
| JP3904339B2 (ja) | クロック信号供給回路 | |
| JP3687217B2 (ja) | 半導体装置 | |
| JP3385100B2 (ja) | 演算増幅器 | |
| JP3557972B2 (ja) | シュミットトリガ回路 | |
| JPH07234735A (ja) | 内部電源回路 | |
| JPH05136681A (ja) | 信号入力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050428 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050520 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050616 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050629 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080715 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090715 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100715 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110715 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120715 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130715 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |