JPH0630416B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH0630416B2 JPH0630416B2 JP61280991A JP28099186A JPH0630416B2 JP H0630416 B2 JPH0630416 B2 JP H0630416B2 JP 61280991 A JP61280991 A JP 61280991A JP 28099186 A JP28099186 A JP 28099186A JP H0630416 B2 JPH0630416 B2 JP H0630416B2
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Description
【発明の詳細な説明】 (産業上の利用分野) 本発明は、集積回路上に構成する演算増幅回路、特に、
入力および出力電圧範囲が電源電圧いっぱいまで安定に
動作し大きな負荷を駆動する能力を有する演算増幅回路
に関する。
入力および出力電圧範囲が電源電圧いっぱいまで安定に
動作し大きな負荷を駆動する能力を有する演算増幅回路
に関する。
(従来の技術とその問題点) 従来、MOS集積回路上に構成する演算増幅回路とし
て、第2図に示す回路がよく知られている。この回路
は、P−チャンネルMOSトランジスタMP101および
MP102を入力トランジスタとしMP102を定電流源とし
た差動対にNチャンネルMOSトランジスタMN101お
よびMN102により構成される電流ミラーを負荷とする
差動増幅回路に、P−チャンネルMOSトランジスタM
P105を定電流負荷としNチャンネルMOSトランジス
タMN103を入力トランジスタとする反転増幅器が接続
され、この反転増幅器の入力と出力の間にRCとCCに
よる位相補償回路が付加されたものである。この回路
は、最低入力電圧に関しては端子5に印加される電位ま
で動作するが同相入力電圧の上限は次のようなメカニズ
ムできまる。同相入力電圧が上層して行くと、MP103
のドレイン電圧が上昇し、しまいにはMP103が定電流
源として動作しなくなり、供給される電流が減少する。
すると前記差動増幅回路は正常に動作しなくなる。さら
に同相電圧が上昇するとMP101およびMP102がオフし
てこの回路はまったく働かなくなる。したがって、この
回路の同相入力電圧の上限は、端子4に加える電圧より
入力トランジスタMP101およびMP102のしきいち電圧
だけ低い電圧からさらに通常1V程度低い電圧以下でし
か動作しない。この電圧はだいたい2Vで、最近の高集
積回路に加えられる電圧が5V程度であるので、動作範
囲は非常に限られることになってしまう。さらに、出力
段の駆動はMN103だけであり、電流供給は定電流源と
して動作するMP105であるので、大きな容量性負荷を
接続したときには出力電圧の立上がりは定電流源の電流
供給能力で決まってしまう。したがって、駆動能力を上
げるためには消費電力の著しい増大を招いてしまう。動
作範囲を拡げる回路として第3図の回路が提案されてい
る。この回路の入力段は、PチャンネルMOSトランジ
スタを入力とする差動増幅器と、NチャンネルMOSト
ランジスタを入力とする差動増幅器を組合せたもので、
第2図の回路で片方の定電流回路が動作しなくなった時
もう一方を動作させるようにしたもので、1983年アイイ-イ-
イ-・ジャ-ナルオブソリッドステ-トサ-キット(IEEE Journal of solid stat
e circuit)の2月号36頁に記載されている。この回路
は、第2図の回路よりいくらかは動作範囲が広いが、そ
れでも電源電圧5Vの時1.2Vから4.7Vまでしか動作し
ないことが記載されている。この回路も、負荷駆動能力
を大きく取るためにMP206とMN206の相互コンダクタ
ンスを大きくすると、消費電力の著しい増大を招いてし
まう。
て、第2図に示す回路がよく知られている。この回路
は、P−チャンネルMOSトランジスタMP101および
MP102を入力トランジスタとしMP102を定電流源とし
た差動対にNチャンネルMOSトランジスタMN101お
よびMN102により構成される電流ミラーを負荷とする
差動増幅回路に、P−チャンネルMOSトランジスタM
P105を定電流負荷としNチャンネルMOSトランジス
タMN103を入力トランジスタとする反転増幅器が接続
され、この反転増幅器の入力と出力の間にRCとCCに
よる位相補償回路が付加されたものである。この回路
は、最低入力電圧に関しては端子5に印加される電位ま
で動作するが同相入力電圧の上限は次のようなメカニズ
ムできまる。同相入力電圧が上層して行くと、MP103
のドレイン電圧が上昇し、しまいにはMP103が定電流
源として動作しなくなり、供給される電流が減少する。
すると前記差動増幅回路は正常に動作しなくなる。さら
に同相電圧が上昇するとMP101およびMP102がオフし
てこの回路はまったく働かなくなる。したがって、この
回路の同相入力電圧の上限は、端子4に加える電圧より
入力トランジスタMP101およびMP102のしきいち電圧
だけ低い電圧からさらに通常1V程度低い電圧以下でし
か動作しない。この電圧はだいたい2Vで、最近の高集
積回路に加えられる電圧が5V程度であるので、動作範
囲は非常に限られることになってしまう。さらに、出力
段の駆動はMN103だけであり、電流供給は定電流源と
して動作するMP105であるので、大きな容量性負荷を
接続したときには出力電圧の立上がりは定電流源の電流
供給能力で決まってしまう。したがって、駆動能力を上
げるためには消費電力の著しい増大を招いてしまう。動
作範囲を拡げる回路として第3図の回路が提案されてい
る。この回路の入力段は、PチャンネルMOSトランジ
スタを入力とする差動増幅器と、NチャンネルMOSト
ランジスタを入力とする差動増幅器を組合せたもので、
第2図の回路で片方の定電流回路が動作しなくなった時
もう一方を動作させるようにしたもので、1983年アイイ-イ-
イ-・ジャ-ナルオブソリッドステ-トサ-キット(IEEE Journal of solid stat
e circuit)の2月号36頁に記載されている。この回路
は、第2図の回路よりいくらかは動作範囲が広いが、そ
れでも電源電圧5Vの時1.2Vから4.7Vまでしか動作し
ないことが記載されている。この回路も、負荷駆動能力
を大きく取るためにMP206とMN206の相互コンダクタ
ンスを大きくすると、消費電力の著しい増大を招いてし
まう。
第4図は1985年インタ-ナショナルソリッドステ-トサ-キットコンファレンス ダイジェスト
オブテクニカルペ-パ-ズ(ISSCC'85 DIGEST OF TECHNICAL PAPERS)
の137頁に記載されている公知の回路である。この回路
の入力段も、pnpトランジスタを入力とする差動増幅
器と、npnトランジスタを入力とする差動増幅器を組
合せたもので、二つのモードで動作する。まず、第一の
モードは入力電圧が端子306の基準電圧より低い時で、
このときにはトランジスタQ5がオフとなりQ6および
Q7により作られる電流ミラーには電流が流れない。し
たがって、IRを定電流源とし、Q1およびQ2を入力
トランジスタとし、Q8,Q9,Q10,Q11およびR
8,R9,R10,R11により構成されるいわゆるフォー
ルデッドカスコード段を負荷とする増幅回路として動作
する。したがって、この増幅回路の動作下限電圧は端子
5に印加される電圧まである。つぎに第二のモードには
いるのは、同相入力電圧が上昇して定電流源IRが動作
しなくなる前にトランジスタQ5が導通するときであ
る。するとIRはQ1およびQ2を流れずにQ5を流
れ、Q1およびQ2を入力とする差動増幅回路は動作を
止める。この電流はQ6およびQ7により構成される電
流ミラーによりQ3およびQ4に電流を流す。このとき
にはQ3およびQ4を入力トランジスタとするいわゆる
フォールデッドカスコード差動増幅回路となる。したが
って、この時の動作上限電圧は端子4に印加される電圧
である。すなわち、この増幅器は電源電圧範囲いっぱい
まで入力範囲を持っている。しかし、この回路は前述し
た二つのモードが切り変わるとき問題である。すなわ
ち、第一のモードではR10およびR11を流れる電流はそ
れぞれすべてQ10およびQ11に流れ、Q1およびQ2を
流れる電流はすべてそれぞれR8およびR9に流れる。
したがって、R8を流れる電流は、R10を流れる電流と
Q1を流れる電流の和である。次に第二のモードでは、
R10を流れる電流は、R8を流れる電流とQ3を流れる
電流である。この二つのモードではR8およびR10を流
れる電流が変化するため入力電圧がこの電圧を横切ると
き出力にスイッチング雑音を発生させることが避けられ
ない。したがって、増幅器として動作させたとき波形歪
を生ずる欠点を有する。
オブテクニカルペ-パ-ズ(ISSCC'85 DIGEST OF TECHNICAL PAPERS)
の137頁に記載されている公知の回路である。この回路
の入力段も、pnpトランジスタを入力とする差動増幅
器と、npnトランジスタを入力とする差動増幅器を組
合せたもので、二つのモードで動作する。まず、第一の
モードは入力電圧が端子306の基準電圧より低い時で、
このときにはトランジスタQ5がオフとなりQ6および
Q7により作られる電流ミラーには電流が流れない。し
たがって、IRを定電流源とし、Q1およびQ2を入力
トランジスタとし、Q8,Q9,Q10,Q11およびR
8,R9,R10,R11により構成されるいわゆるフォー
ルデッドカスコード段を負荷とする増幅回路として動作
する。したがって、この増幅回路の動作下限電圧は端子
5に印加される電圧まである。つぎに第二のモードには
いるのは、同相入力電圧が上昇して定電流源IRが動作
しなくなる前にトランジスタQ5が導通するときであ
る。するとIRはQ1およびQ2を流れずにQ5を流
れ、Q1およびQ2を入力とする差動増幅回路は動作を
止める。この電流はQ6およびQ7により構成される電
流ミラーによりQ3およびQ4に電流を流す。このとき
にはQ3およびQ4を入力トランジスタとするいわゆる
フォールデッドカスコード差動増幅回路となる。したが
って、この時の動作上限電圧は端子4に印加される電圧
である。すなわち、この増幅器は電源電圧範囲いっぱい
まで入力範囲を持っている。しかし、この回路は前述し
た二つのモードが切り変わるとき問題である。すなわ
ち、第一のモードではR10およびR11を流れる電流はそ
れぞれすべてQ10およびQ11に流れ、Q1およびQ2を
流れる電流はすべてそれぞれR8およびR9に流れる。
したがって、R8を流れる電流は、R10を流れる電流と
Q1を流れる電流の和である。次に第二のモードでは、
R10を流れる電流は、R8を流れる電流とQ3を流れる
電流である。この二つのモードではR8およびR10を流
れる電流が変化するため入力電圧がこの電圧を横切ると
き出力にスイッチング雑音を発生させることが避けられ
ない。したがって、増幅器として動作させたとき波形歪
を生ずる欠点を有する。
低電力で大きな負荷を駆動する回路として第5図に示さ
れる回路が提案されている。この回路は、1983年12月号
のアイイ-イ-イ- ジャ-ナル オブ ソリッドステ-トサ-キット(IEEE Journal of
solid state circuit)に詳しく記載されているので詳細
は省くが、基本的には差動増幅器A1により増幅される
端子1、2より入力される信号をMP401を駆動トラン
ジスタとし、MN401を低電流源負荷とする反転増幅器
によりさらに増幅される。この増幅された電圧を差動増
幅器A3とMP7による電圧フォロア回路ともう一つの
差動増幅器A3とMN7による電圧フォロア回路により
出力の低インピーダンス化を図っている。MN402から
MN406およびMP402は、A2とA3のオフセット電圧
の具合により、MP7とMN7に異常に大きい電流が流
れてしまう場合があり、これを避けるための回路であ
る。この回路は、電流電圧がある程度大きければ、大き
な駆動能力を実現できるが、A2およびA3の差動増幅
器に第2図の回路を用いるならば同相入力範囲に上限と
下限を生じる出力電圧範囲にも必然的に限度を生じてし
まう。さらに、異常電流が流れることを阻止する回路の
影響により、電源電圧の中心付近で大きな歪を生ずるこ
とが避けられない欠点を有している。
れる回路が提案されている。この回路は、1983年12月号
のアイイ-イ-イ- ジャ-ナル オブ ソリッドステ-トサ-キット(IEEE Journal of
solid state circuit)に詳しく記載されているので詳細
は省くが、基本的には差動増幅器A1により増幅される
端子1、2より入力される信号をMP401を駆動トラン
ジスタとし、MN401を低電流源負荷とする反転増幅器
によりさらに増幅される。この増幅された電圧を差動増
幅器A3とMP7による電圧フォロア回路ともう一つの
差動増幅器A3とMN7による電圧フォロア回路により
出力の低インピーダンス化を図っている。MN402から
MN406およびMP402は、A2とA3のオフセット電圧
の具合により、MP7とMN7に異常に大きい電流が流
れてしまう場合があり、これを避けるための回路であ
る。この回路は、電流電圧がある程度大きければ、大き
な駆動能力を実現できるが、A2およびA3の差動増幅
器に第2図の回路を用いるならば同相入力範囲に上限と
下限を生じる出力電圧範囲にも必然的に限度を生じてし
まう。さらに、異常電流が流れることを阻止する回路の
影響により、電源電圧の中心付近で大きな歪を生ずるこ
とが避けられない欠点を有している。
従来技術による回路ではこのように入力動作範囲の制限
もしくはスイッチング雑音の発生は避けられなかった。
本発明の目的は、かかる従来技術の問題点を解決し、入
力動作の範囲も電源電圧いっぱいまで拡大するとともに
波形歪も発生しない回路を提供することにある。
もしくはスイッチング雑音の発生は避けられなかった。
本発明の目的は、かかる従来技術の問題点を解決し、入
力動作の範囲も電源電圧いっぱいまで拡大するとともに
波形歪も発生しない回路を提供することにある。
(問題点を解決するための手段) 本発明の演算増幅回路は、一対の入力端子と;これら入
力端子に制御電極がそれぞれ接続され,ソース電極が共
通に接続された第一の極性を有するトランジスタ対から
なる第一の差動対と;前記一対の入力端子に制御電極が
それぞれ接続され,ソース電極が共通に接続された第二
の極性を有するトランジスタ対からなる第二の差動対
と;第一の電圧源と;一端が前記第一の差動対の共通接
続ソース電極に接続され他端が前記第一の電圧源に接続
された第一の電流源と;第二の電圧源と;基準電圧源
と;制御電極が前記基準電圧源に接続されソース電極が
前記第一の差動対の共通接続ソース電極に接続された第
一の極性を有するトランジスタと;このトランジスタの
ドレイン電極を入力とし前記第二の電圧源を基準電極と
し出力を前記第二の差動対の共通接続ソース電極に接続
された第一の電流ミラー回路と;前記第一の差動トラン
ジスタ対の一方のドレイン電極を入力とし、前記第二の
電圧源を基準電極とし、前記第二の差動トランジスタ対
のうち制御電極を異にするトランジスタのドレイン電極
に出力が接続された第二の電流ミラー回路と;前記第二
の差動トランジスタ対のうちの他方のドレイン電極を入
力とし,前記第一の電圧源を基準電極とし,前記第一の
差動トランジスタ対のうち他方のトランジスタのドレイ
ン電極に出力が接続された第三の電流ミラー回路と;一
端が前記第二の電流ミラー回路の出力に接続され他端が
第一の電圧源に接続された定電流源並びにこの定電流源
と並列にダイオード接続された第一の極性を有するトラ
ンジスタ及びこのトランジスタのソース電極と前記第一
の電圧源との間に接続された抵抗からなる第一の負荷回
路と;一端が前記第三の電流ミラー回路の出力に接続さ
れ他端が第二の電圧源に接続された定電流源並びにこの
定電流源と並列にダイオード接続された第二の極性を有
するトランジスタ及びこのトランジスタのソース電極と
前記第二の電圧源との間に接続された抵抗からなる第二
の負荷回路と;前記第一の負荷回路の出力に制御電極が
接続され前記第一の電圧源にソース電極が接続された第
一の極性を有する第一の出力トランジスタと;前記第二
の負荷回路の出力に制御電極が接続され前記第二の電圧
源にソース電極が接続されドレイン電極を前記第一の出
力トランジスタと共通にする第二の極性を有する第二の
出力トランジスタと;前記第一及び第二の出力トランジ
スタの共通ドレイン電極と前記第二の電流ミラー回路の
出力および第三の電流ミラー回路の出力との間にそれぞ
れ接続されている位相補償容量とを有し、 前記第一及び第二の出力トランジスタの共通ドレイン電
極を出力端子とすることを特徴とする。
力端子に制御電極がそれぞれ接続され,ソース電極が共
通に接続された第一の極性を有するトランジスタ対から
なる第一の差動対と;前記一対の入力端子に制御電極が
それぞれ接続され,ソース電極が共通に接続された第二
の極性を有するトランジスタ対からなる第二の差動対
と;第一の電圧源と;一端が前記第一の差動対の共通接
続ソース電極に接続され他端が前記第一の電圧源に接続
された第一の電流源と;第二の電圧源と;基準電圧源
と;制御電極が前記基準電圧源に接続されソース電極が
前記第一の差動対の共通接続ソース電極に接続された第
一の極性を有するトランジスタと;このトランジスタの
ドレイン電極を入力とし前記第二の電圧源を基準電極と
し出力を前記第二の差動対の共通接続ソース電極に接続
された第一の電流ミラー回路と;前記第一の差動トラン
ジスタ対の一方のドレイン電極を入力とし、前記第二の
電圧源を基準電極とし、前記第二の差動トランジスタ対
のうち制御電極を異にするトランジスタのドレイン電極
に出力が接続された第二の電流ミラー回路と;前記第二
の差動トランジスタ対のうちの他方のドレイン電極を入
力とし,前記第一の電圧源を基準電極とし,前記第一の
差動トランジスタ対のうち他方のトランジスタのドレイ
ン電極に出力が接続された第三の電流ミラー回路と;一
端が前記第二の電流ミラー回路の出力に接続され他端が
第一の電圧源に接続された定電流源並びにこの定電流源
と並列にダイオード接続された第一の極性を有するトラ
ンジスタ及びこのトランジスタのソース電極と前記第一
の電圧源との間に接続された抵抗からなる第一の負荷回
路と;一端が前記第三の電流ミラー回路の出力に接続さ
れ他端が第二の電圧源に接続された定電流源並びにこの
定電流源と並列にダイオード接続された第二の極性を有
するトランジスタ及びこのトランジスタのソース電極と
前記第二の電圧源との間に接続された抵抗からなる第二
の負荷回路と;前記第一の負荷回路の出力に制御電極が
接続され前記第一の電圧源にソース電極が接続された第
一の極性を有する第一の出力トランジスタと;前記第二
の負荷回路の出力に制御電極が接続され前記第二の電圧
源にソース電極が接続されドレイン電極を前記第一の出
力トランジスタと共通にする第二の極性を有する第二の
出力トランジスタと;前記第一及び第二の出力トランジ
スタの共通ドレイン電極と前記第二の電流ミラー回路の
出力および第三の電流ミラー回路の出力との間にそれぞ
れ接続されている位相補償容量とを有し、 前記第一及び第二の出力トランジスタの共通ドレイン電
極を出力端子とすることを特徴とする。
(作用) 本発明の回路は、第二の差動増幅トランジスタ対が正常
動作の範囲を超え回路電流が減少する時、その減少分を
第一の差動増幅トランジスタ対が増幅を受持ち、第一の
差動増幅トランジスタ対の出力電流の一方を電流ミラー
により第二の差動増幅対の出力電流と合成して次の増幅
段である出力トランジスタの一方の入力端子に供給する
とともに第二の差動増幅トランジスタ対の出力電流のも
う一方を電流ミラーにより第一の差動増幅対のもう一方
の出力電流と合成して次の増幅段である出力トランジス
タのもう一方の入力端子に供給することにより、入力電
圧範囲を電源電圧範囲いっぱいに拡大できる。さらに、
この回路は、出力端子には相補型のトランジスタによる
駆動方式が実現されているから、出力に対する駆動能力
が優れている。また、この演算増幅回路は、入出力電圧
が電源電圧の中心付近にあるときに、回路がスイッチン
グ動作をすることがないから、従来回路のようなスイッ
チング雑音も発生しない。
動作の範囲を超え回路電流が減少する時、その減少分を
第一の差動増幅トランジスタ対が増幅を受持ち、第一の
差動増幅トランジスタ対の出力電流の一方を電流ミラー
により第二の差動増幅対の出力電流と合成して次の増幅
段である出力トランジスタの一方の入力端子に供給する
とともに第二の差動増幅トランジスタ対の出力電流のも
う一方を電流ミラーにより第一の差動増幅対のもう一方
の出力電流と合成して次の増幅段である出力トランジス
タのもう一方の入力端子に供給することにより、入力電
圧範囲を電源電圧範囲いっぱいに拡大できる。さらに、
この回路は、出力端子には相補型のトランジスタによる
駆動方式が実現されているから、出力に対する駆動能力
が優れている。また、この演算増幅回路は、入出力電圧
が電源電圧の中心付近にあるときに、回路がスイッチン
グ動作をすることがないから、従来回路のようなスイッ
チング雑音も発生しない。
(実施例) 第1図は、MOS型集積回路上に実現される本発明の一
実施例を示す回路である。以下に、本図を参照して本発
明の動作の詳細を説明する。この実施例では、第一の極
性を有するトランジスタとしてNチャンネルMOSトラ
ンジスタを、第二の極性を有するトランジスタにはPチ
ャンネルMOSトランジスタを用いている。第1図の回
路は、一対の入力端子1,2と;これら入力端子1,2
に制御電極がそれぞれ接続され,ソース電極が共通に接
続された第一の極性を有するトランジスタ対MN1,M
N2からなる第一の差動対と;前記一対の入力端子に制
御電極がそれぞれ接続され,ソース電極が共通に接続さ
れた第二の極性を有するトランジスタ対MP1,MP2
からなる第二の差動対と;第一の電圧源5と;一端が前
記第一の差動対の共通接続ソース電極に接続され他端が
前記第一の電圧源に接続された第一の電流源MN3と;
第二の電圧源4と;基準電圧源と;制御電極が前記基準
電圧源に接続されソース電極が前記第一の差動対の共通
接続ソース電極に接続された第一の極性を有するトラン
ジスタMN4と;このトランジスタMN4のドレイン電
極を入力とし前記第二の電圧源4を基準電極とし出力を
前記第二の差動対の共通接続ソース電極に接続され、ト
ランジスタMP3,MP4でなる第一の電流ミラー回路
と;前記第一の差動トランジスタ対の一方のトランジス
タMN2のドレイン電極を入力とし,前記第二の電圧源
4を基準電極とし,前記第二の差動トランジスタ対のう
ち制御電極を異にするトランジスタMP1のドレイン電
極に出力が接続され、トランジスタMP5,MP6でな
る第二の電流ミラー回路と;前記第二の差動トランジス
タ対のうちの他方のトランジスタMP2のドレイン電極
を入力とし,前記第一の電圧源5を基準電極とし,前記
第一の差動トランジスタ対のうちの他方のトランジスタ
MN1のドレイン電極に出力が接続され、トランジスタ
MN3,MN5でなる第三の電流ミラー回路と;一端が
前記第二の電流ミラー回路の出力に接続され他端が第一
の電圧源5に接続された定電流源(MN8)並びにこの
定電流源(MN8)と並列にダイオード接続された第一
の極性を有するトランジスタMN9及びこのトランジス
タMN9のソース電極と前記第一の電圧源5との間に接
続された抵抗(MN10)からなる第一の負荷回路(負
荷1)と;一端が前記第三の電流ミラー回路の出力に接
続され他端が第二の電圧源4に接続された定電流源(M
P8)並びにこの定電流源(MP8)と並列にダイオー
ド接続された第二の極性を有するトランジスタ及びこの
トランジスタMP9及びこのトランジスタMP9のソー
ス電極と前記第二の電圧源4との間に接続された抵抗
(MP10)からなる第二の負荷回路(負荷2)と;前
記第一の負荷回路の出力に制御電極が接続され前記第一
の電圧源にソース電極が接続された第一の極性を有する
第一の出力トランジスタ(MN7)と;前記第二の負荷
回路の出力に制御電極が接続され前記第二の電圧源4に
ソース電極が接続されドレイン電極を前記第一の出力ト
ランジスタと共通にする第二の極性を有する第二の出力
トランジスタMP7と;前記第一及び第二の出力トラン
ジスタの共通ドレイン電極と前記第二の電流ミラー回路
の出力および第三の電流ミラー回路の出力との間にそれ
ぞれ接続されている位相補償容量CC1及びCC2とを
有し、 前記第一及び第二の出力トランジスタの共通ドレイン電
極を出力端子とすることを特徴とする演算増幅回路であ
る。
実施例を示す回路である。以下に、本図を参照して本発
明の動作の詳細を説明する。この実施例では、第一の極
性を有するトランジスタとしてNチャンネルMOSトラ
ンジスタを、第二の極性を有するトランジスタにはPチ
ャンネルMOSトランジスタを用いている。第1図の回
路は、一対の入力端子1,2と;これら入力端子1,2
に制御電極がそれぞれ接続され,ソース電極が共通に接
続された第一の極性を有するトランジスタ対MN1,M
N2からなる第一の差動対と;前記一対の入力端子に制
御電極がそれぞれ接続され,ソース電極が共通に接続さ
れた第二の極性を有するトランジスタ対MP1,MP2
からなる第二の差動対と;第一の電圧源5と;一端が前
記第一の差動対の共通接続ソース電極に接続され他端が
前記第一の電圧源に接続された第一の電流源MN3と;
第二の電圧源4と;基準電圧源と;制御電極が前記基準
電圧源に接続されソース電極が前記第一の差動対の共通
接続ソース電極に接続された第一の極性を有するトラン
ジスタMN4と;このトランジスタMN4のドレイン電
極を入力とし前記第二の電圧源4を基準電極とし出力を
前記第二の差動対の共通接続ソース電極に接続され、ト
ランジスタMP3,MP4でなる第一の電流ミラー回路
と;前記第一の差動トランジスタ対の一方のトランジス
タMN2のドレイン電極を入力とし,前記第二の電圧源
4を基準電極とし,前記第二の差動トランジスタ対のう
ち制御電極を異にするトランジスタMP1のドレイン電
極に出力が接続され、トランジスタMP5,MP6でな
る第二の電流ミラー回路と;前記第二の差動トランジス
タ対のうちの他方のトランジスタMP2のドレイン電極
を入力とし,前記第一の電圧源5を基準電極とし,前記
第一の差動トランジスタ対のうちの他方のトランジスタ
MN1のドレイン電極に出力が接続され、トランジスタ
MN3,MN5でなる第三の電流ミラー回路と;一端が
前記第二の電流ミラー回路の出力に接続され他端が第一
の電圧源5に接続された定電流源(MN8)並びにこの
定電流源(MN8)と並列にダイオード接続された第一
の極性を有するトランジスタMN9及びこのトランジス
タMN9のソース電極と前記第一の電圧源5との間に接
続された抵抗(MN10)からなる第一の負荷回路(負
荷1)と;一端が前記第三の電流ミラー回路の出力に接
続され他端が第二の電圧源4に接続された定電流源(M
P8)並びにこの定電流源(MP8)と並列にダイオー
ド接続された第二の極性を有するトランジスタ及びこの
トランジスタMP9及びこのトランジスタMP9のソー
ス電極と前記第二の電圧源4との間に接続された抵抗
(MP10)からなる第二の負荷回路(負荷2)と;前
記第一の負荷回路の出力に制御電極が接続され前記第一
の電圧源にソース電極が接続された第一の極性を有する
第一の出力トランジスタ(MN7)と;前記第二の負荷
回路の出力に制御電極が接続され前記第二の電圧源4に
ソース電極が接続されドレイン電極を前記第一の出力ト
ランジスタと共通にする第二の極性を有する第二の出力
トランジスタMP7と;前記第一及び第二の出力トラン
ジスタの共通ドレイン電極と前記第二の電流ミラー回路
の出力および第三の電流ミラー回路の出力との間にそれ
ぞれ接続されている位相補償容量CC1及びCC2とを
有し、 前記第一及び第二の出力トランジスタの共通ドレイン電
極を出力端子とすることを特徴とする演算増幅回路であ
る。
本回路の動作は、まず同相入力電圧が電圧源5に加えら
れる電圧に近い場合から述べる。このときには、MN1
およびMN2はオフとなるから定電流源MN3の電流は
MN4を通ってMP4に流れる。すると電流ミラー作用
によりMP3にもMP4に流れる電流に等しい電流が流
れる。入力電圧が端子1と2で等しい場合にはMP3に
流れる電流の半分ずつがMP1とMP2に流れ、MP1
とMP2を入力トランジスタとし、MP1にはそのまま
第一の負荷回路を負荷とし、MP2に第三の電流ミラー
回路を介して第二の負荷回路を負荷とする差動増幅器と
して動作するとともに出力回路としてのプシュプル段を
駆動するのにそれぞれ最適な電位に設定される。同相電
圧が上昇すると、MN1およびMN2に電流が流れ始め
る。MN3を流れる電流は一定であるのでこの流れる電
流値だけMP4に流れる電流、すなわち第二の差動対を
流れる電流が減少する。MN1およびMN2に流れる電
流は、MN1に対してはそのまま第二の負荷回路に、M
N2に対しては第二の電流ミラー回路をとうして第一の
負荷回路に流れて第二の差動対を流れる電流の減少を補
償するよう合成される。したがって合成された電流値は
それぞれMN3に流れる電流値の半分で変わらない。同
相電圧がさらに上昇して第一の基準電圧よりかなり高く
なると、MN4はオフとなり、MN3の電流はすべてM
N1とMN2に流れる。すなわちMN1とMN2を入力
トランジスタとし、MN1に対してはそのまま第一の負
荷回路に、MN2に対しては第二の電流ミラー回路をと
うして第一の負荷回路に流れることで、差動増幅される
とともに入力同相電圧が低い場合と同様出力回路として
のプシュプル段を駆動するのにそれぞれ最適な電位に設
定される。
れる電圧に近い場合から述べる。このときには、MN1
およびMN2はオフとなるから定電流源MN3の電流は
MN4を通ってMP4に流れる。すると電流ミラー作用
によりMP3にもMP4に流れる電流に等しい電流が流
れる。入力電圧が端子1と2で等しい場合にはMP3に
流れる電流の半分ずつがMP1とMP2に流れ、MP1
とMP2を入力トランジスタとし、MP1にはそのまま
第一の負荷回路を負荷とし、MP2に第三の電流ミラー
回路を介して第二の負荷回路を負荷とする差動増幅器と
して動作するとともに出力回路としてのプシュプル段を
駆動するのにそれぞれ最適な電位に設定される。同相電
圧が上昇すると、MN1およびMN2に電流が流れ始め
る。MN3を流れる電流は一定であるのでこの流れる電
流値だけMP4に流れる電流、すなわち第二の差動対を
流れる電流が減少する。MN1およびMN2に流れる電
流は、MN1に対してはそのまま第二の負荷回路に、M
N2に対しては第二の電流ミラー回路をとうして第一の
負荷回路に流れて第二の差動対を流れる電流の減少を補
償するよう合成される。したがって合成された電流値は
それぞれMN3に流れる電流値の半分で変わらない。同
相電圧がさらに上昇して第一の基準電圧よりかなり高く
なると、MN4はオフとなり、MN3の電流はすべてM
N1とMN2に流れる。すなわちMN1とMN2を入力
トランジスタとし、MN1に対してはそのまま第一の負
荷回路に、MN2に対しては第二の電流ミラー回路をと
うして第一の負荷回路に流れることで、差動増幅される
とともに入力同相電圧が低い場合と同様出力回路として
のプシュプル段を駆動するのにそれぞれ最適な電位に設
定される。
以上説明したようにこの回路は入力電圧として電圧源4
の電圧まで十分動作する。さらに、前記二つの負荷回路
を流れる電流は、入力同相電圧によらず一定であるの
で、前記二つの負荷回路を流れる電流の和は常にMN3
にながれる電流と等しいことが保証されているから、入
力電圧の変化に対する動作の連続性が滑らかとなり、プ
ッシュプル段でさらに電圧増幅を行なった際、従来技術
のようなスイッチング雑音が発生することもない。
の電圧まで十分動作する。さらに、前記二つの負荷回路
を流れる電流は、入力同相電圧によらず一定であるの
で、前記二つの負荷回路を流れる電流の和は常にMN3
にながれる電流と等しいことが保証されているから、入
力電圧の変化に対する動作の連続性が滑らかとなり、プ
ッシュプル段でさらに電圧増幅を行なった際、従来技術
のようなスイッチング雑音が発生することもない。
本実施例の構造でNチャンネルMOSトランジスタとP
チャンネルMOSトランジスタを入替えてもよい。ま
た、MOSトランジスタをバイポーラトランジスタと置
換えることもできる。バイポーラトランジスタを用いる
場合には、望ましくは電圧源4および電圧源5に直接接
続されるエミッタ電極にはエミッタ電極と電圧源の間に
数十オームから数百オームの抵抗を直列に接続するのが
よい。
チャンネルMOSトランジスタを入替えてもよい。ま
た、MOSトランジスタをバイポーラトランジスタと置
換えることもできる。バイポーラトランジスタを用いる
場合には、望ましくは電圧源4および電圧源5に直接接
続されるエミッタ電極にはエミッタ電極と電圧源の間に
数十オームから数百オームの抵抗を直列に接続するのが
よい。
(発明の効果) 本発明の回路によれば従来MOS技術によれば不可能で
あった電源電圧一杯までの動作が可能となる。さらに、
バイポーラの従来技術では動作モードが切り換わる時ス
イッチング雑音の発生することが避けられなかったが、
本発明によればその雑音は発生しない。
あった電源電圧一杯までの動作が可能となる。さらに、
バイポーラの従来技術では動作モードが切り換わる時ス
イッチング雑音の発生することが避けられなかったが、
本発明によればその雑音は発生しない。
第1図は本発明の一実施例を示す回路図、第2図は従来
一般的に用いられていたCMOS演算増幅回路の回路
図、第3図は入力範囲を第2図より広げた従来技術によ
るCMOS演算増幅回路の回路図、第4図は入力範囲が
電源電圧一杯まで取れる公知のバイポーラ演算増幅回路
の回路図、第5図は出力駆動能力の高い公知のCMOS
演算増幅回路の回路図である。
一般的に用いられていたCMOS演算増幅回路の回路
図、第3図は入力範囲を第2図より広げた従来技術によ
るCMOS演算増幅回路の回路図、第4図は入力範囲が
電源電圧一杯まで取れる公知のバイポーラ演算増幅回路
の回路図、第5図は出力駆動能力の高い公知のCMOS
演算増幅回路の回路図である。
Claims (1)
- 【請求項1】一対の入力端子と;これら入力端子に制御
電極がそれぞれ接続され,ソース電極が共通に接続され
た第一の極性を有するトランジスタ対からなる第一の差
動対と;前記一対の入力端子に制御電極がそれぞれ接続
され,ソース電極が共通に接続された第二の極性を有す
るトランジスタ対からなる第二の差動対と;第一の電圧
源と;一端が前記第一の差動対の共通接続ソース電極に
接続され他端が前記第一の電圧源に接続された第一の電
流源と;第二の電圧源と;基準電圧源と;制御電極が前
記基準電圧源に接続されソース電極が前記第一の差動対
の共通接続ソース電極に接続された第一の極性を有する
トランジスタと;このトランジスタのドレイン電極を入
力とし前記第二の電圧源を基準電極とし出力を前記第二
の差動対の共通接続ソース電極に接続された第一の電流
ミラー回路と;前記第一の差動トランジスタ対の一方の
ドレイン電極を入力とし,前記第二の電圧源を基準電極
とし,前記第二の差動トランジスタ対のうち制御電極を
異にするトランジスタのドレイン電極に出力が接続され
た第二の電流ミラー回路と;前記第二の差動トランジス
タ対の他方のドレイン電極を入力とし,前記第一の電圧
源を基準電極とし,前記第一の差動トランジスタ対のう
ちの他方のトランジスタのドレイン電極に出力が接続さ
れた第三の電流ミラー回路と;一端が前記第二の電流ミ
ラー回路の出力に接続され他端が第一の電圧源に接続さ
れた定電流源並びにこの定電流源と並列にダイオード接
続された第一の極性を有するトランジスタ及びこのトラ
ンジスタのソース電極と前記第一の電圧源との間に接続
された抵抗からなる第一の負荷回路と;一端が前記第三
の電流ミラー回路の出力に接続され他端が第二の電圧源
に接続された定電流源並びにこの定電流源と並列にダイ
オード接続された第二の極性を有するトランジスタ及び
このトランジスタのソース電極と前記第二の電圧源との
間に接続された抵抗からなる第二の負荷回路と;前記第
一の負荷回路の出力に制御電極が接続され前記第一の電
圧源にソース電極が接続された第一の極性を有する第一
の出力トランジスタと;前記第二の負荷回路の出力に制
御電極が接続され前記第二の電圧源にソース電極が接続
されドレイン電極を前記第一の出力トランジスタと共通
にする第二の極性を有する第二の出力トランジスタと;
前記第一及び第二の出力トランジスタの共通ドレイン電
極と前記第二の電流ミラー回路の出力および第三の電流
ミラー回路の出力との間にそれぞれ接続されている位相
補償容量とを有し、 前記第一及び第二の出力トランジスタの共通ドレイン電
極を出力端子とすることを特徴とする演算増幅回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61280991A JPH0630416B2 (ja) | 1986-11-25 | 1986-11-25 | 演算増幅回路 |
CA000546395A CA1260080A (en) | 1986-09-10 | 1987-09-09 | Operational amplifier circuit having wide operating range |
DE3751661T DE3751661T2 (de) | 1986-09-10 | 1987-09-10 | Operationelle Verstärkerschaltung mit breitem Betriebsbereich |
US07/094,786 US4766394A (en) | 1986-09-10 | 1987-09-10 | Operational amplifier circuit having wide operating range |
EP87113261A EP0259879B1 (en) | 1986-09-10 | 1987-09-10 | Operational amplifier circuit having wide operating range |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61280991A JPH0630416B2 (ja) | 1986-11-25 | 1986-11-25 | 演算増幅回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS63133708A JPS63133708A (ja) | 1988-06-06 |
JPH0630416B2 true JPH0630416B2 (ja) | 1994-04-20 |
Family
ID=17632735
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61280991A Expired - Lifetime JPH0630416B2 (ja) | 1986-09-10 | 1986-11-25 | 演算増幅回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0630416B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100449950B1 (ko) * | 2002-07-19 | 2004-09-30 | 주식회사 하이닉스반도체 | 부하구동력 가변형 증폭회로 |
JP3698261B2 (ja) | 2002-09-19 | 2005-09-21 | セイコーエプソン株式会社 | 半導体集積回路 |
JP6124290B2 (ja) * | 2013-03-15 | 2017-05-10 | 国立大学法人東京工業大学 | 演算増幅器 |
-
1986
- 1986-11-25 JP JP61280991A patent/JPH0630416B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS63133708A (ja) | 1988-06-06 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |