JPH07221620A - 出力駆動回路 - Google Patents
出力駆動回路Info
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- JPH07221620A JPH07221620A JP7003293A JP329395A JPH07221620A JP H07221620 A JPH07221620 A JP H07221620A JP 7003293 A JP7003293 A JP 7003293A JP 329395 A JP329395 A JP 329395A JP H07221620 A JPH07221620 A JP H07221620A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 許容しえない遅延を生ずることなく不所望な
高周波数信号の発生を阻止しうる出力駆動回路を提供す
る。 【構成】 本発明出力駆動回路は電源電圧Vccと大地
との間に直列に接続された2つの出力トランジスタM
1,M2と、出力ノードN1とそれぞれの出力トランジ
スタのゲートとの間に接続された2つのキャパシタC
1,C2とを具える。加速回路12、22を設け、これ
らの加速回路により出力トランジスタのゲートに高電流
を供給して出力遷移が起こる前に出力トランジスタのゲ
ート電圧をそのしきい値電圧まで急速に充電する。出力
信号の遷移中、加速回路をスイッチオフさせ、出力トラ
ンジスタのゲートに小電流を供給する。負帰還接続され
たキャパシタC1,C2が出力ノードの電圧の過度の急
速変化を阻止する。
高周波数信号の発生を阻止しうる出力駆動回路を提供す
る。 【構成】 本発明出力駆動回路は電源電圧Vccと大地
との間に直列に接続された2つの出力トランジスタM
1,M2と、出力ノードN1とそれぞれの出力トランジ
スタのゲートとの間に接続された2つのキャパシタC
1,C2とを具える。加速回路12、22を設け、これ
らの加速回路により出力トランジスタのゲートに高電流
を供給して出力遷移が起こる前に出力トランジスタのゲ
ート電圧をそのしきい値電圧まで急速に充電する。出力
信号の遷移中、加速回路をスイッチオフさせ、出力トラ
ンジスタのゲートに小電流を供給する。負帰還接続され
たキャパシタC1,C2が出力ノードの電圧の過度の急
速変化を阻止する。
Description
【0001】
【産業上の利用分野】本発明は、高スイッチング速度に
おける電磁妨害の発生を著しく低減した出力駆動回路に
関するものである。この駆動回路は出力ノードと2つの
出力トランジスタのゲートとの間に負帰還接続した2つ
のキャパシタを設け、出力信号のエッジ勾配を低減させ
ている。従来から、高スイッチング速度の場合に出力回
路に生ずる種々の問題を解決する種々の解決法方が既知
である。
おける電磁妨害の発生を著しく低減した出力駆動回路に
関するものである。この駆動回路は出力ノードと2つの
出力トランジスタのゲートとの間に負帰還接続した2つ
のキャパシタを設け、出力信号のエッジ勾配を低減させ
ている。従来から、高スイッチング速度の場合に出力回
路に生ずる種々の問題を解決する種々の解決法方が既知
である。
【0002】
【従来の技術】EP−A−0368524に、出力端子
と出力トランジスタのゲートとの間にキャパシタを接続
して出力トランジスタのスイッチング速度を低減し、そ
の結果として電源電圧及び接地リードに生ずる電圧ピー
クを低減するようにした出力駆動回路が記載されてい
る。
と出力トランジスタのゲートとの間にキャパシタを接続
して出力トランジスタのスイッチング速度を低減し、そ
の結果として電源電圧及び接地リードに生ずる電圧ピー
クを低減するようにした出力駆動回路が記載されてい
る。
【0003】EP−A−0379881に、出力ノード
と下側出力トランジスタのゲートとの間に単一のキャパ
シタを接続してこの出力トランジスタのゲート電圧に特
定の形状を与えるようにした出力駆動回路が記載されて
いる。
と下側出力トランジスタのゲートとの間に単一のキャパ
シタを接続してこの出力トランジスタのゲート電圧に特
定の形状を与えるようにした出力駆動回路が記載されて
いる。
【0004】前者の刊行物では、キャパシタが2つの抵
抗及び入力信号の通路内に挿入されたインバータと相ま
って出力信号遷移の勾配を低減するよう作用する。しか
し、このような手段は許容しえない遅延を生ずるととも
に、出力信号エッジを適切に定めることができない。第
2の刊行物に記載された回路では下側出力トランジスタ
が時間の平方根として変化する動作電圧で動作する結果
として出力信号エッジを一層正確に定めることができる
が、この回路も過大な遅延を受ける。
抗及び入力信号の通路内に挿入されたインバータと相ま
って出力信号遷移の勾配を低減するよう作用する。しか
し、このような手段は許容しえない遅延を生ずるととも
に、出力信号エッジを適切に定めることができない。第
2の刊行物に記載された回路では下側出力トランジスタ
が時間の平方根として変化する動作電圧で動作する結果
として出力信号エッジを一層正確に定めることができる
が、この回路も過大な遅延を受ける。
【0005】これらの公知刊行物のどれにも、適切に限
定された制御可能なエッジ勾配特性を遷移の開始を加速
する加速回路とともに得ることは開示されていない。
定された制御可能なエッジ勾配特性を遷移の開始を加速
する加速回路とともに得ることは開示されていない。
【0006】DE−4206864に、キャパシタを使
用しないで出力信号のエッジ勾配を低減するようにした
出力駆動回路が開示されている。この回路では、各出力
トランジスタに、インバータ及びこれに接続された遅延
回路を具える駆動回路を設ける。入力端子に出力トラン
ジスタを切り換える信号遷移が生ずると、出力トランジ
スタのゲートの電荷が低抵抗インバータを経て急速に逆
転され、出力トランジスタの導通が開始する。この瞬時
に、インバータが遅延回路により高抵抗状態にスイッチ
されるため、出力トランジスタのゲートの電圧レベルが
ゆっくり変化し、出力トランジスタをゆっくりターンオ
ンする。しかし、この回路はその調整が難しい遅延回路
の遅延時間を含む種々のパラメータの精密な調整を必要
とする。
用しないで出力信号のエッジ勾配を低減するようにした
出力駆動回路が開示されている。この回路では、各出力
トランジスタに、インバータ及びこれに接続された遅延
回路を具える駆動回路を設ける。入力端子に出力トラン
ジスタを切り換える信号遷移が生ずると、出力トランジ
スタのゲートの電荷が低抵抗インバータを経て急速に逆
転され、出力トランジスタの導通が開始する。この瞬時
に、インバータが遅延回路により高抵抗状態にスイッチ
されるため、出力トランジスタのゲートの電圧レベルが
ゆっくり変化し、出力トランジスタをゆっくりターンオ
ンする。しかし、この回路はその調整が難しい遅延回路
の遅延時間を含む種々のパラメータの精密な調整を必要
とする。
【0007】
【発明が解決しようとする課題】本発明の目的は、許容
しえない遅延を生ずることなく不所望な高周波数信号の
発生を除去する回路を提供することにある。
しえない遅延を生ずることなく不所望な高周波数信号の
発生を除去する回路を提供することにある。
【0008】
【課題を解決するための手段】この目的を達成するため
に、本発明の出力駆動回路は、第1高電源電圧と出力ノ
ードとの間に接続された第1出力トランジスタと、出力
ノードと低電源電圧との間に接続された第2出力トラン
ジスタと、第1出力トランジスタのゲートと出力ノード
との間に接続された第1キャパシタと、第2出力トラン
ジスタのゲートと出力ノードとの間に接続された第2キ
ャパシタと、第1キャパシタと第1出力トランジスタの
ゲートとの第1ノードに接続されこの第1ノードに第1
電流を供給する第1電流源と、第2キャパシタと第2出
力トランジスタのゲートとの第2ノードに接続されこの
第2ノードに第2電流を供給する第2電流源と、その入
力端子及び出力端子が第1ノードに結合され第1出力ト
ランジスタのターンオン時に第1キャパシタを第1電流
より著しく大きい第3電流で、第1出力トランジスタの
しきい値電圧にほぼ到達するまで充電する第1加速回路
と、その入力端子及び出力端子が第2ノードに結合され
第2出力トランジスタのターンオン時に第2キャパシタ
を第2電流より著しく大きい第3電流で、第2出力トラ
ンジスタのしきい値電圧にほぼ到達するまで充電する第
2加速回路とを具えたことを特徴とする。
に、本発明の出力駆動回路は、第1高電源電圧と出力ノ
ードとの間に接続された第1出力トランジスタと、出力
ノードと低電源電圧との間に接続された第2出力トラン
ジスタと、第1出力トランジスタのゲートと出力ノード
との間に接続された第1キャパシタと、第2出力トラン
ジスタのゲートと出力ノードとの間に接続された第2キ
ャパシタと、第1キャパシタと第1出力トランジスタの
ゲートとの第1ノードに接続されこの第1ノードに第1
電流を供給する第1電流源と、第2キャパシタと第2出
力トランジスタのゲートとの第2ノードに接続されこの
第2ノードに第2電流を供給する第2電流源と、その入
力端子及び出力端子が第1ノードに結合され第1出力ト
ランジスタのターンオン時に第1キャパシタを第1電流
より著しく大きい第3電流で、第1出力トランジスタの
しきい値電圧にほぼ到達するまで充電する第1加速回路
と、その入力端子及び出力端子が第2ノードに結合され
第2出力トランジスタのターンオン時に第2キャパシタ
を第2電流より著しく大きい第3電流で、第2出力トラ
ンジスタのしきい値電圧にほぼ到達するまで充電する第
2加速回路とを具えたことを特徴とする。
【0009】この構成によれば、最初出力トランジスタ
のゲートの電圧が出力トランジスタのゲートに高電流を
供給する加速回路により極めて急速に増大する。次いで
これらの加速回路がスイッチオフし、出力信号の遷移は
ゲートに低電流を供給する第1及び第2電流源によるキ
ャパシタの充電により決まる。キャパシタは出力ノード
と出力トランジスタのゲートとの間に負帰還接続される
ため、キャパシタは一層ゆっくり充電される。従って、
出力信号エッジを精密に決定することができる。負帰還
接続されたキャパシタを有する出力トランジスタは、入
力端子にステップ関数が供給されたとき時間の線形関数
である出力電圧を出力することが知られているミラー積
分器として動作する。出力信号エッジの勾配はキャパシ
タのキャパシタンス及び充電電流の値のようなパラメー
タにより簡単に決定することができる。
のゲートの電圧が出力トランジスタのゲートに高電流を
供給する加速回路により極めて急速に増大する。次いで
これらの加速回路がスイッチオフし、出力信号の遷移は
ゲートに低電流を供給する第1及び第2電流源によるキ
ャパシタの充電により決まる。キャパシタは出力ノード
と出力トランジスタのゲートとの間に負帰還接続される
ため、キャパシタは一層ゆっくり充電される。従って、
出力信号エッジを精密に決定することができる。負帰還
接続されたキャパシタを有する出力トランジスタは、入
力端子にステップ関数が供給されたとき時間の線形関数
である出力電圧を出力することが知られているミラー積
分器として動作する。出力信号エッジの勾配はキャパシ
タのキャパシタンス及び充電電流の値のようなパラメー
タにより簡単に決定することができる。
【0010】
【実施例】以下、図面を参照して本発明を実施例につき
更に詳細に説明する。図1は本発明出力駆動回路のブロ
ック図を示す。この出力駆動回路は正電源電圧と大地と
の間に直列に接続された2つの相補形MOS出力トラン
ジスタM1及びM2を具え、両出力トランジスタ間の接
続点からなる出力ノードN1を出力端子に接続する。出
力トランジスタM1のゲートを、キャパシタC1,第1
電流源10、第1加速回路12及びスイッチ18にも接
続されたノードN3に接続する。同様に、出力トランジ
スタM2のゲートを、キャパシタC2,第1電流源2
0、第2加速回路22及び他のスイッチ28にも接続さ
れたノードN4に接続する。キャパシタC1及びC2は
出力ノードN1に接続する。従って、ノードN3に低電
流が供給されるとき、出力トランジスタM1はキャパシ
タC1と相まってミラー積分器を構成する。同様に、出
力トランジスタM2もキャパシタC2と相まってミラー
積分器を構成する。
更に詳細に説明する。図1は本発明出力駆動回路のブロ
ック図を示す。この出力駆動回路は正電源電圧と大地と
の間に直列に接続された2つの相補形MOS出力トラン
ジスタM1及びM2を具え、両出力トランジスタ間の接
続点からなる出力ノードN1を出力端子に接続する。出
力トランジスタM1のゲートを、キャパシタC1,第1
電流源10、第1加速回路12及びスイッチ18にも接
続されたノードN3に接続する。同様に、出力トランジ
スタM2のゲートを、キャパシタC2,第1電流源2
0、第2加速回路22及び他のスイッチ28にも接続さ
れたノードN4に接続する。キャパシタC1及びC2は
出力ノードN1に接続する。従って、ノードN3に低電
流が供給されるとき、出力トランジスタM1はキャパシ
タC1と相まってミラー積分器を構成する。同様に、出
力トランジスタM2もキャパシタC2と相まってミラー
積分器を構成する。
【0011】図示の出力駆動回路は2つの別々の入力端
子DPU及びDPDから駆動される。この出力駆動回路
の説明は、第1出力トランジスタM1及びその関連素子
と第2出力トランジスタM2及びその関連素子が鏡面対
称に動作するため、以後第1出力トランジスタM1及び
その関連素子に限定する。2つの入力信号は同一の信号
レベルを有するものとする必要がある点に注意する必要
があるだけである。
子DPU及びDPDから駆動される。この出力駆動回路
の説明は、第1出力トランジスタM1及びその関連素子
と第2出力トランジスタM2及びその関連素子が鏡面対
称に動作するため、以後第1出力トランジスタM1及び
その関連素子に限定する。2つの入力信号は同一の信号
レベルを有するものとする必要がある点に注意する必要
があるだけである。
【0012】入力端子DPUの信号は加速回路12及び
電流源10のみならずスイッチ18も制御する。入力信
号DPUが高レベルのとき、スイッチ18が閉じ、ノー
ドN3が正電源電圧を受け、出力トランジスタM1が完
全にターンオフするとともに加速回路12及び電流源1
0がスイッチオフされる。入力信号DPUが低レベルに
なると、スイッチ18が開き、同時に電流源10及び加
速回路12がスイッチオンされる。電流源10の電流は
電流制御回路30により調整され、キャパシタC1と関
連して出力ノードN1に所望の出力エッジを発生させ
る。
電流源10のみならずスイッチ18も制御する。入力信
号DPUが高レベルのとき、スイッチ18が閉じ、ノー
ドN3が正電源電圧を受け、出力トランジスタM1が完
全にターンオフするとともに加速回路12及び電流源1
0がスイッチオフされる。入力信号DPUが低レベルに
なると、スイッチ18が開き、同時に電流源10及び加
速回路12がスイッチオンされる。電流源10の電流は
電流制御回路30により調整され、キャパシタC1と関
連して出力ノードN1に所望の出力エッジを発生させ
る。
【0013】加速回路12はノードN3に高電流を供給
する他の電流源14を具える。従って、入力信号DPU
の遷移後に、ノードN3は加速回路12内のしきい値回
路16がトリガされ電流源14をスイッチオフする値に
達するまで極めて急速に負になる。しきい値回路16の
しきい値は出力トランジスタM1がターンオンするしき
い値電圧にほぼ等しくするのが好ましい。その結果、入
力信号DPUの信号遷移後に、ノードN3の電圧が出力
トランジスタM1がターンオンする値に急速に調整され
る。しかし、その後は電流源10からの電流が流れるの
みであるため、電流源10が低電流を供給する場合には
出力ノードN1の電圧は所望の如く限定された態様で増
大し、即ち時間に対し直線的に増大する。この直線的増
大は入力信号DPUの信号遷移の短時間後にのみ開始す
る。
する他の電流源14を具える。従って、入力信号DPU
の遷移後に、ノードN3は加速回路12内のしきい値回
路16がトリガされ電流源14をスイッチオフする値に
達するまで極めて急速に負になる。しきい値回路16の
しきい値は出力トランジスタM1がターンオンするしき
い値電圧にほぼ等しくするのが好ましい。その結果、入
力信号DPUの信号遷移後に、ノードN3の電圧が出力
トランジスタM1がターンオンする値に急速に調整され
る。しかし、その後は電流源10からの電流が流れるの
みであるため、電流源10が低電流を供給する場合には
出力ノードN1の電圧は所望の如く限定された態様で増
大し、即ち時間に対し直線的に増大する。この直線的増
大は入力信号DPUの信号遷移の短時間後にのみ開始す
る。
【0014】電流制御回路30は入力端子PDWNから
制御され、電流源10及び電流源20を大電流に切り換
えることができる。この場合には急勾配の信号遷移が出
力ノードN1に発生し、これは所定の場合に特に好まし
い。
制御され、電流源10及び電流源20を大電流に切り換
えることができる。この場合には急勾配の信号遷移が出
力ノードN1に発生し、これは所定の場合に特に好まし
い。
【0015】図2の回路図は電流源10、20及び加速
回路12、22の実施例の詳細な構成を示す。ここでも
出力駆動回路の出力トランジスタM1を具える上側部分
と出力トランジスタM2を具える下側部分は鏡面対称に
動作するため、以後上側部分についてのみ説明する。
回路12、22の実施例の詳細な構成を示す。ここでも
出力駆動回路の出力トランジスタM1を具える上側部分
と出力トランジスタM2を具える下側部分は鏡面対称に
動作するため、以後上側部分についてのみ説明する。
【0016】加速回路内のトランジスタM90及びM9
1の直列接続をインバータM92,M93の入力端子及
に結合するとともにノードN3において上側出力トラン
ジスタM1のゲートに結合する。直列接続トランジスタ
の一方は低電源電圧Vss、即ち大地に結合されたNM
OSトランジスタM91であり、そのゲートがインバー
タIV1を経て入力端子DPUの信号を受信する。直列
接続トランジスタの他方はトランジスタM91とノード
N3との間に配置されたPMOSトランジスタM90で
あり、そのゲートをインバータM92,M93の出力端
子に結合する。他のPMOSトランジスタM6を高電源
電圧とノードN3との間に配置するとともに、他のNM
OSトランジスタM3をノードN3に結合する。抵抗R
2をノードN3と上側出力トランジスタM1のゲートと
の間に挿入して出力端子における漂遊パルスが出力トラ
ンジスタM2のゲート−ドレイン通路に電圧降伏を生じ
させるのを阻止する。キャパシタC1をノードN3と出
力ノードN1との間に配置する。
1の直列接続をインバータM92,M93の入力端子及
に結合するとともにノードN3において上側出力トラン
ジスタM1のゲートに結合する。直列接続トランジスタ
の一方は低電源電圧Vss、即ち大地に結合されたNM
OSトランジスタM91であり、そのゲートがインバー
タIV1を経て入力端子DPUの信号を受信する。直列
接続トランジスタの他方はトランジスタM91とノード
N3との間に配置されたPMOSトランジスタM90で
あり、そのゲートをインバータM92,M93の出力端
子に結合する。他のPMOSトランジスタM6を高電源
電圧とノードN3との間に配置するとともに、他のNM
OSトランジスタM3をノードN3に結合する。抵抗R
2をノードN3と上側出力トランジスタM1のゲートと
の間に挿入して出力端子における漂遊パルスが出力トラ
ンジスタM2のゲート−ドレイン通路に電圧降伏を生じ
させるのを阻止する。キャパシタC1をノードN3と出
力ノードN1との間に配置する。
【0017】入力端子DPUをインバータIV1を経て
NMOSトランジスタM91及びPMOSトランジスタ
M6のゲートに結合するとともに、他のインバータIV
2を経てNMOSトランジスタM3のソースに結合す
る。平均電圧レベルが後に詳述する電流ミラー回路によ
りNMOSトランジスタM3のゲートに供給される。
NMOSトランジスタM91及びPMOSトランジスタ
M6のゲートに結合するとともに、他のインバータIV
2を経てNMOSトランジスタM3のソースに結合す
る。平均電圧レベルが後に詳述する電流ミラー回路によ
りNMOSトランジスタM3のゲートに供給される。
【0018】最初に、入力端子DPUの信号は高論理レ
ベルにあるものとすると、これがインバータIV1によ
り反転され、NMOSトランジスタM91がターンオフ
するとともにPMOSトランジスタM6がターンオンす
る。NMOSトランジスタM91がターンオフするた
め、ノードN3から大地へ何の電流も流れることができ
ず、また電源電圧VccがPMOSトランジスタM6を
経てノードN3に結合されるため、第1出力トランジス
タM1がターンオフする。また、インバータIV2が高
電圧レベルをNMOSトランジスタM3に供給するた
め、電流がノードN3からこの通路を経て大地へ流れる
ことはできない。ノードN3は高電源電圧Vccに等し
い電圧になるため、インバータM92及びM93を経て
PMOSトランジスタM90に低電圧レベルが供給さ
れ、このPMOSトランジスタM90がターンオンす
る。
ベルにあるものとすると、これがインバータIV1によ
り反転され、NMOSトランジスタM91がターンオフ
するとともにPMOSトランジスタM6がターンオンす
る。NMOSトランジスタM91がターンオフするた
め、ノードN3から大地へ何の電流も流れることができ
ず、また電源電圧VccがPMOSトランジスタM6を
経てノードN3に結合されるため、第1出力トランジス
タM1がターンオフする。また、インバータIV2が高
電圧レベルをNMOSトランジスタM3に供給するた
め、電流がノードN3からこの通路を経て大地へ流れる
ことはできない。ノードN3は高電源電圧Vccに等し
い電圧になるため、インバータM92及びM93を経て
PMOSトランジスタM90に低電圧レベルが供給さ
れ、このPMOSトランジスタM90がターンオンす
る。
【0019】入力端子DPUの信号が高レベルか低レベ
ルへ切り換わると、インバータIV1の出力が高電圧レ
ベルになり、NMOSトランジスタM91がターンオン
するとともにPMOSトランジスタM6がターンオフす
る。また、NMOSトランジスタM3を経て、インバー
タIV2が大地への高抵抗通路を与える。電流がノード
N3から流れるため、出力トランジスタM1のゲートの
電圧が減少する。この電流は2つの枝路電流に分配さ
れ、即ち2つの相補形トランジスタM90,M91の直
列接続を経て流れる第1の高電流及びNMOSトランジ
スタM3を経て大地に流れる第2の電流に分配される。
第1の高電流は、ノードN3の電圧レベルがPMOSト
ランジスタM92のしきい値電圧に達するまで流れ、こ
のときインバータM92,M93 の出力が切り換わり、
PMOSトランジスタM90がターンオフする。ここで
NMOSトランジスタM93は高オームであり、且つ又
PMOSトランジスタM92のしきい値電圧は出力トラ
ンジスタM1のしきい値電圧より僅かに高いものとす
る。その理由は、そのゲートの電圧が抵抗R2及び出力
トランジスタM1のドレイン−ゲートキャパシタのため
にノードN3の電圧より僅かに遅れるためである。これ
らの素子の所定の値に対し、PMOSトランジスタM9
2のしきい値電圧は、出力トランジスタM1のゲートの
電圧がそのしきい値電圧に達する瞬時に正確にインバー
タM92,M93の出力信号が切り換わりPMOSトラ
ンジスタM90をターンオフするように選択することが
できる。従って、出力トランジスタM1のゲート電圧が
しきい値電圧まで急速に増大し終えたとき加速回路の作
用が終了する。
ルへ切り換わると、インバータIV1の出力が高電圧レ
ベルになり、NMOSトランジスタM91がターンオン
するとともにPMOSトランジスタM6がターンオフす
る。また、NMOSトランジスタM3を経て、インバー
タIV2が大地への高抵抗通路を与える。電流がノード
N3から流れるため、出力トランジスタM1のゲートの
電圧が減少する。この電流は2つの枝路電流に分配さ
れ、即ち2つの相補形トランジスタM90,M91の直
列接続を経て流れる第1の高電流及びNMOSトランジ
スタM3を経て大地に流れる第2の電流に分配される。
第1の高電流は、ノードN3の電圧レベルがPMOSト
ランジスタM92のしきい値電圧に達するまで流れ、こ
のときインバータM92,M93 の出力が切り換わり、
PMOSトランジスタM90がターンオフする。ここで
NMOSトランジスタM93は高オームであり、且つ又
PMOSトランジスタM92のしきい値電圧は出力トラ
ンジスタM1のしきい値電圧より僅かに高いものとす
る。その理由は、そのゲートの電圧が抵抗R2及び出力
トランジスタM1のドレイン−ゲートキャパシタのため
にノードN3の電圧より僅かに遅れるためである。これ
らの素子の所定の値に対し、PMOSトランジスタM9
2のしきい値電圧は、出力トランジスタM1のゲートの
電圧がそのしきい値電圧に達する瞬時に正確にインバー
タM92,M93の出力信号が切り換わりPMOSトラ
ンジスタM90をターンオフするように選択することが
できる。従って、出力トランジスタM1のゲート電圧が
しきい値電圧まで急速に増大し終えたとき加速回路の作
用が終了する。
【0020】その後ノードN3から流出する電流はNM
OSトランジスタM3を経るもののみになる。従って、
出力ノードN1の電圧がゆっくり増大すると同時に、出
力トランジスタM1のゲート電圧が減少する。増大する
出力電圧がキャパシタC1を経てノードN3結合される
ため、出力トランジスタM1のゲート電圧の過度に速い
減少が補償され、限定されたエッジ勾配を有する、即ち
時間の直線関数である出力信号が得られる。
OSトランジスタM3を経るもののみになる。従って、
出力ノードN1の電圧がゆっくり増大すると同時に、出
力トランジスタM1のゲート電圧が減少する。増大する
出力電圧がキャパシタC1を経てノードN3結合される
ため、出力トランジスタM1のゲート電圧の過度に速い
減少が補償され、限定されたエッジ勾配を有する、即ち
時間の直線関数である出力信号が得られる。
【0021】基本原理はミラー積分器の原理にある。ス
テップ関数をミラー積分器に入力信号として供給する
と、時間に直線的に依存する関数がその出力端子に得ら
れる。出力信号のエッジ勾配が制限されるため、高周波
数妨害の発生が著しく減少する。
テップ関数をミラー積分器に入力信号として供給する
と、時間に直線的に依存する関数がその出力端子に得ら
れる。出力信号のエッジ勾配が制限されるため、高周波
数妨害の発生が著しく減少する。
【0022】トランジスタM49−M53は電流ミラー
回路を構成する。この回路は、高電源源電圧Vccと大
地との間に接続された、抵抗R1と2つのNMOSトラ
ンジスタM49及びM50を含む第1の直列接続を具え
る。抵抗R1及びNMOSトランジスタM49のソース
を高電源電圧Vcc及び大地にそれぞれ結合し、NMO
SトランジスタM50を電流ミラー回路の第1出力ノー
ドN5で抵抗R1と結合するとともにNMOSトランジ
スタM49のドレインに結合する。トランジスタM50
のゲートをノードN5に接続する。
回路を構成する。この回路は、高電源源電圧Vccと大
地との間に接続された、抵抗R1と2つのNMOSトラ
ンジスタM49及びM50を含む第1の直列接続を具え
る。抵抗R1及びNMOSトランジスタM49のソース
を高電源電圧Vcc及び大地にそれぞれ結合し、NMO
SトランジスタM50を電流ミラー回路の第1出力ノー
ドN5で抵抗R1と結合するとともにNMOSトランジ
スタM49のドレインに結合する。トランジスタM50
のゲートをノードN5に接続する。
【0023】電流ミラー回路は、高電源電圧Vccと大
地との間に接続された、2つのPMOSトランジスタM
53及びM51と一つのNMOSトランジスタM52を
含む第2の直列接続を具える。PMOSトランジスタM
53のソース及びNMOSトランジスタM52のソース
を高電源電圧Vcc及び大地にそれぞれ接続し、PMO
SトランジスタM51を一方ではPMOSトランジスタ
M53に結合するとともに他方では電流ミラー回路の第
2出力ノードN6でNMOSトランジスタM52のドレ
インに結合する。PMOSトランジスタM51のゲート
をノードN6に接続する。NMOSトランジスタM50
のゲートをトランジスタM52のゲートに接続する。
地との間に接続された、2つのPMOSトランジスタM
53及びM51と一つのNMOSトランジスタM52を
含む第2の直列接続を具える。PMOSトランジスタM
53のソース及びNMOSトランジスタM52のソース
を高電源電圧Vcc及び大地にそれぞれ接続し、PMO
SトランジスタM51を一方ではPMOSトランジスタ
M53に結合するとともに他方では電流ミラー回路の第
2出力ノードN6でNMOSトランジスタM52のドレ
インに結合する。PMOSトランジスタM51のゲート
をノードN6に接続する。NMOSトランジスタM50
のゲートをトランジスタM52のゲートに接続する。
【0024】ノードN5及びN6をNMOSトランジス
タM3のゲート及びPMOSトランジスタM4のゲート
にそれぞれ結合する。電流ミラー回路は入力信号PDW
Nにより制御され、この信号はNMOSトランジスタM
49のゲートに直接供給されるとともにPMOSトラン
ジスタM53のゲートにインバータIV5を経て供給さ
れる。抵抗R1及びNMOSトランジスタM49,M5
0を流れる第1電流がトランジスタM51−M53を流
れる第2電流に鏡影される。
タM3のゲート及びPMOSトランジスタM4のゲート
にそれぞれ結合する。電流ミラー回路は入力信号PDW
Nにより制御され、この信号はNMOSトランジスタM
49のゲートに直接供給されるとともにPMOSトラン
ジスタM53のゲートにインバータIV5を経て供給さ
れる。抵抗R1及びNMOSトランジスタM49,M5
0を流れる第1電流がトランジスタM51−M53を流
れる第2電流に鏡影される。
【0025】入力端子PDWNの信号が高論理レベルの
とき、電流ミラー回路が駆動される。このときトランジ
スタM3及びM4の状態がノードN5及びN6に生ずる
電圧により制御され、従ってノードN3及びN4から取
り出される電流もこれらのトランジスタにより制御御さ
れる。従って、出力信号のエッジ勾配はキャパシタC1
及びC2のキャパシタンスによりきまる。キャパシタC
5,C6は単に電源電圧Vcc及びNMOSトランジス
タM3及びPMOSトランジスタM4のゲートからの接
地リードの電圧の変動を阻止する作用をするだけであ
る。
とき、電流ミラー回路が駆動される。このときトランジ
スタM3及びM4の状態がノードN5及びN6に生ずる
電圧により制御され、従ってノードN3及びN4から取
り出される電流もこれらのトランジスタにより制御御さ
れる。従って、出力信号のエッジ勾配はキャパシタC1
及びC2のキャパシタンスによりきまる。キャパシタC
5,C6は単に電源電圧Vcc及びNMOSトランジス
タM3及びPMOSトランジスタM4のゲートからの接
地リードの電圧の変動を阻止する作用をするだけであ
る。
【0026】入力端子PDWNの信号が低論理レベルの
とき、電流ミラー回路は駆動されず、このときトランジ
スタM3及びM4のゲートがそれぞれ高電源電圧及び大
地に結合され、従ってこれらのトランジスタが飽和す
る。この場合には出力信号のエッジ勾配はもはや制御で
きない。このような電流ミラー回路の滅勢は電力の節約
をもたらし、電池駆動用の場合に重要である。
とき、電流ミラー回路は駆動されず、このときトランジ
スタM3及びM4のゲートがそれぞれ高電源電圧及び大
地に結合され、従ってこれらのトランジスタが飽和す
る。この場合には出力信号のエッジ勾配はもはや制御で
きない。このような電流ミラー回路の滅勢は電力の節約
をもたらし、電池駆動用の場合に重要である。
【0027】本発明出力駆動回路はトライステートモー
ドで動作させることもできる。入力端子DPUの信号が
高論理レベルを示し、入力端子DPDの信号が低論理レ
ベルを示す場合には、両出力トランジスタM2,M1が
ターンオフし、電源電圧Vccと出力ノードとの間に配
置された小さい低電力PMOSトランジスタM11がタ
ーンオンする。このPMOSトランジスタM11は高抵
抗形であるため、外部から供給される低論理信号を出力
ノードの電位に容易にプルダウンさせることができ、従
ってこの出力ノードをこの状態の入力端子として使用す
ることができる。
ドで動作させることもできる。入力端子DPUの信号が
高論理レベルを示し、入力端子DPDの信号が低論理レ
ベルを示す場合には、両出力トランジスタM2,M1が
ターンオフし、電源電圧Vccと出力ノードとの間に配
置された小さい低電力PMOSトランジスタM11がタ
ーンオンする。このPMOSトランジスタM11は高抵
抗形であるため、外部から供給される低論理信号を出力
ノードの電位に容易にプルダウンさせることができ、従
ってこの出力ノードをこの状態の入力端子として使用す
ることができる。
【図1】本発明出力駆動回路のブロック図である。
【図2】図1に示す出力駆動回路の詳細回路図である。
M1,M2 出力トランジスタ N1 出力ノード C1,C2 キャパシタ N3,N4 ノード 10、20 電流源 12 22 加速回路 14、24 電流源 16、26 しきい値回路 18,28 スイッチ 30 電流制御回路 DPU,DPD,PDWN 入力端子 M3,M4 電流源10,20 M90−M93,M94−97 加速回路12,22 R1,M49−53 電流ミラー回路(電流制御回路3
0) M6,M5 スイッチ18,28
0) M6,M5 スイッチ18,28
Claims (8)
- 【請求項1】 第1高電源電圧(Vcc)と出力ノード
(N1)との間に接続された第1出力トランジスタ(M
1)と、出力ノード(N1)と低電源電圧(Vss)と
の間に接続された第2出力トランジスタ(M2)と、第
1出力トランジスタ(M1)のゲートと出力ノード(N
1)との間に接続された第1キャパシタ(C1)と、第
2出力トランジスタ(M2)のゲートと出力ノード(N
1)との間に接続された第2キャパシタ(C2)と、第
1キャパシタ(C1)と第1出力トランジスタ(M1)
のゲートに第1ノード(N3)で接続されこの第1ノー
ド(N3)に第1電流を供給する第1電流源(10)
と、第2キャパシタ(C2)と第2出力トランジスタ
(M2)のゲートに第2ノード(N4)で接続されこの
第2ノード(N4)に第2電流を供給する第2電流源
(20)と、その入力端子及び出力端子が第1ノード
(N3)に結合され第1出力トランジスタ(M1)のタ
ーンオン時に第1キャパシタ(C1)を第1電流より著
しく大きい第3電流で、第1出力トランジスタ(M1)
のしきい値電圧にほぼ到達するまで充電する第1加速回
路(12)と、その入力端子及び出力端子が第2ノード
(N4)に結合され第2出力トランジスタ(M2)のタ
ーンオン時に第2キャパシタ(C2)を第2電流より著
しく大きい第3電流で、第2出力トランジスタ(M2)
のしきい値電圧にほぼ到達するまで充電する第2加速回
路(22)とを具えたことを特徴とする出力駆動回路。 - 【請求項2】 第1電流源(10)が第1NMOSトラ
ンジスタ(M3)を具え、第2電流源(20)が第1P
MOSトランジスタ(M4)を具え、両トランジスタの
ゲートが、両トランジスタの導通度を同程度に制御する
制御手段に結合されていることを特徴とする請求項1記
載の出力駆動回路。 - 【請求項3】 第1加速回路が第2PMOSトランジス
タ(M92)と、第3PMOSトランジスタ(M90)
及び第2NMOSトランジスタ(M91)からなる第1
直列接続とを具え、第2加速回路が第3NMOSトラン
ジスタ(M94)と、第4PMOSトランジスタ(M9
7)及び第4NMOSトランジスタ(M96)からなる
第2直列接続とを具え、第1直列接続が第1ノード(N
3)と低電源電圧(Vss)との間に接続され、その第
3PMOSトランジスタ(M90)のゲートが第2PM
OSトランジスタ(M92)に接続され、第1入力端子
(DPU)が第2NMOSトランジスタ(M91)のゲ
ートに結合され、第2直列接続が第2ノード(N4)と
高電源電圧(Vcc)との間に接続され、その第4NM
OSトランジスタ(M96)のゲートが第3NMOSト
ランジスタ(M94)に接続され、第2入力端子(DP
D)が第4PMOSトランジスタ(M97)のゲートに
結合され、且つ第1出力トランジスタ(M1)及び第2
PMOSトランジスタ(M92)のしきい値電圧並びに
第2出力トランジスタ(M2)及び第3NMOSトラン
ジスタ(M94)のしきい値電圧がそれぞれほぼ等しい
ことを特徴とする請求項2記載の出力駆動回路。 - 【請求項4】 第5PMOSトランジスタ(M6)が高
電源電圧(Vcc)と第1ノード(N3)との間に接続
され、第5NMOSトランジスタ(M5)が第2ノード
(N4)と低電源電圧(Vss)との間に接続され、第
1入力端子(DPU)が第5PMOSトランジスタ(M
6)のゲートにも結合され、第2入力端子(DPD)が
第5NMOSトランジスタ(M5)のゲートにも結合さ
れていることを特徴とする請求項2又は3に記載の出力
駆動回路。 - 【請求項5】 第1入力端子(DPU)が第1インバー
タ(IV2)を経て第1NMOSトランジスタ(M3)
に結合され、第2入力端子(DPD)が第2インバータ
(IV4)を経て第1PMOSトランジスタ(M4)に
結合されていることを特徴とする請求項2記載の出力駆
動回路。 - 【請求項6】 第1NMOSトランジスタ(M3)及び
第1PMOSトランジスタ(M4)の導通度が第3入力
端子(PDWN)から制御されることを特徴とする請求
項2〜5のいずれかに記載の出力駆動回路。 - 【請求項7】 電流ミラー回路(R1,M49−M5
3)の第1出力端子が第1NMOSトランジスタ(M
3)のゲートに接続され、この電流ミラー回路の第2出
力端子が第1PMOSトランジスタ(M4)のゲートに
接続されていることを特徴とする請求項2〜6のいずれ
かに記載の出力駆動回路。 - 【請求項8】 第3入力信号(PDWN)が第1論理レ
ベルのとき、第1NMOSトランジスタ(M3)及び第
1PMOSトランジスタ(M4)が飽和し、第3入力信
号(PDWN)が第2論理レベルのとき、第1NMOS
トランジスタ(M3)及び第1PMOSトランジスタ
(M4)の導通度が電流ミラー回路(R1,M49−M
53)により決定されることを特徴とする請求項6及び
7に記載の出力駆動回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4400872A DE4400872A1 (de) | 1994-01-14 | 1994-01-14 | Ausgangstreiberschaltung |
DE4400872:4 | 1994-01-14 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07221620A true JPH07221620A (ja) | 1995-08-18 |
Family
ID=6507886
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7003293A Pending JPH07221620A (ja) | 1994-01-14 | 1995-01-12 | 出力駆動回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5546029A (ja) |
EP (1) | EP0663726B1 (ja) |
JP (1) | JPH07221620A (ja) |
DE (2) | DE4400872A1 (ja) |
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US5369309A (en) * | 1991-10-30 | 1994-11-29 | Harris Corporation | Analog-to-digital converter and method of fabrication |
JPH0897706A (ja) * | 1994-09-26 | 1996-04-12 | Nec Corp | 出力バッファ回路 |
KR100253717B1 (ko) * | 1995-07-07 | 2000-04-15 | 야스카와 히데아키 | 출력 회로 및 그것을 이용한 전자기기 |
US5701275A (en) * | 1996-01-19 | 1997-12-23 | Sgs-Thomson Microelectronics, Inc. | Pipelined chip enable control circuitry and methodology |
US5801563A (en) * | 1996-01-19 | 1998-09-01 | Sgs-Thomson Microelectronics, Inc. | Output driver circuitry having a single slew rate resistor |
US6130569A (en) * | 1997-03-31 | 2000-10-10 | Texas Instruments Incorporated | Method and apparatus for a controlled transition rate driver |
US6066971A (en) | 1997-10-02 | 2000-05-23 | Motorola, Inc. | Integrated circuit having buffering circuitry with slew rate control |
IT1296071B1 (it) * | 1997-11-06 | 1999-06-09 | Sgs Thomson Microelectronics | Driver con accoppiamento in alternata, con dinamica di uscita elevata |
US5949259A (en) * | 1997-11-19 | 1999-09-07 | Atmel Corporation | Zero-delay slew-rate controlled output buffer |
US6100725A (en) * | 1998-03-31 | 2000-08-08 | Texas Instruments Incorporated | Apparatus for a reduced propagation delay driver |
JP2002515671A (ja) | 1998-05-12 | 2002-05-28 | インフィネオン テクノロジース アクチエンゲゼルシャフト | Fetトランジスタの切換方法及び装置 |
JP3152204B2 (ja) * | 1998-06-02 | 2001-04-03 | 日本電気株式会社 | スルーレート出力回路 |
DE19829487C1 (de) * | 1998-07-01 | 1999-09-23 | Siemens Ag | Ausgangstreiber eines integrierten Halbleiterchips |
EP1280033B1 (en) * | 2001-07-26 | 2006-05-31 | AMI Semiconductor Belgium BVBA | EMC immune low drop regulator |
US6985014B2 (en) * | 2002-03-01 | 2006-01-10 | Broadcom Corporation | System and method for compensating for the effects of process, voltage, and temperature variations in a circuit |
JP2005354586A (ja) * | 2004-06-14 | 2005-12-22 | Freescale Semiconductor Inc | プリドライバ回路 |
US7635998B1 (en) | 2008-07-10 | 2009-12-22 | Freescale Semiconductor, Inc. | Pre-driver for bridge circuit |
JP5382702B2 (ja) * | 2009-05-01 | 2014-01-08 | フリースケール セミコンダクター インコーポレイテッド | ドライバ回路 |
US8742829B2 (en) * | 2012-04-19 | 2014-06-03 | Micrel, Inc. | Low leakage digital buffer using bootstrap inter-stage |
DE102014010202B3 (de) * | 2014-07-08 | 2015-05-07 | Elmos Semiconductor Aktiengesellschaft | EMV gerechte Flanken-Regelung für Transceiver eines Eindrahtbussystems, insbesondere für einen LINBUS-Transceiver |
DE102014019426B3 (de) * | 2014-07-08 | 2015-06-03 | Elmos Semiconductor Aktiengesellschaft | EMV gerechte Flanken-Regelung für Transceiver eines Eindrahtbussystems, insbesondere für einen LINBUS-Transceiver |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4622482A (en) * | 1985-08-30 | 1986-11-11 | Motorola, Inc. | Slew rate limited driver circuit which minimizes crossover distortion |
NL8601558A (nl) * | 1986-06-17 | 1988-01-18 | Philips Nv | Geintegreerde logische schakeling voorzien van een uitgangsschakeling voor het opwekken van een in de tijd begrensd toenemende uitgangsstroom. |
AU608822B2 (en) * | 1987-06-29 | 1991-04-18 | Digital Equipment Corporation | Bus transmitter having controlled trapezoidal slew rate |
US4906867A (en) * | 1988-11-09 | 1990-03-06 | Ncr Corporation | Buffer circuit with load sensitive transition control |
EP0379881B1 (en) * | 1989-01-24 | 1994-07-27 | Integrated Device Technology, Inc. | CMOS output driver |
JPH02309810A (ja) * | 1989-05-25 | 1990-12-25 | Seiko Epson Corp | 半導体装置 |
JP2899892B2 (ja) * | 1989-05-25 | 1999-06-02 | セイコーエプソン株式会社 | 半導体装置 |
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KR930008656B1 (ko) * | 1991-07-19 | 1993-09-11 | 삼성전자 주식회사 | 노이즈가 억제되는 데이타 출력 버퍼 |
-
1994
- 1994-01-14 DE DE4400872A patent/DE4400872A1/de not_active Withdrawn
-
1995
- 1995-01-09 DE DE59506127T patent/DE59506127D1/de not_active Expired - Fee Related
- 1995-01-09 EP EP95200026A patent/EP0663726B1/de not_active Expired - Lifetime
- 1995-01-12 JP JP7003293A patent/JPH07221620A/ja active Pending
- 1995-01-13 US US08/372,529 patent/US5546029A/en not_active Expired - Fee Related
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EP0663726B1 (de) | 1999-06-09 |
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