JP3904339B2 - クロック信号供給回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力した基準クロック信号に応じたクロック信号を出力するクロック信号供給回路に関するものである。
【０００２】
【従来の技術】
クロック信号供給回路２００は、例えば、図４に示すように、基準クロック信号を発生するクロック信号発振源１００とクロック信号に基づいて動作する１つまたは複数の回路からなる回路群３００との間に挿入され、クロック信号発振源１００から発せられる基準クロック信号を適切なレベルに調整して、及び／あるいは、適切な周波数に分周するなどして、回路群３００に与える。
【０００３】
このようなクロック信号供給回路２００では、従来、出力インピーダンスが固定されており、そして、回路群３００が多数の回路を有している、すなわち、多数の回路にクロック信号を供給することを想定して、出力インピーダンスを小さく設定していた（電流能力を大きくしていた）。
【０００４】
【発明が解決しようとする課題】
ここで、クロック信号供給回路２００と回路群３００との間には回路群３００内に形成された容量や配線容量などの寄生容量が存在している。この寄生容量の値をＣ、クロック信号供給回路２００の出力インピーダンスをＲとすると、回路群３００に供給されるクロック信号の振幅はＣ×Ｒに反比例して小さくなる。
【０００５】
そして、上記寄生容量の値Ｃはクロック信号が供給される回路の構成、回路の個数などに依存している、すなわち、どのような回路群３００にクロック信号を供給するかによって上記寄生容量の値Ｃは変化する。
【０００６】
したがって、従来は、クロック信号供給回路２００の出力インピーダンスを小さな値に固定していたため、上記寄生容量の値Ｃが小さくなる回路群３００が接続された場合は、Ｃ×Ｒが小さくなって、回路群３００に必要以上に大きな振幅のクロック信号が供給され、ノイズが大きくなってしまう。
【０００７】
このため、従来は、回路群３００によっては、ノイズの増大を防止するために、クロック信号供給回路２００と回路群３００との間にダンピング抵抗などを直列に挿入する（これは、クロック信号供給回路２００の出力インピーダンスを大きくしていることと等価である）など、何らかの処置をする必要があった。
【０００８】
その他には、温度変化に伴って回路群３００に供給されるクロック信号のレベルが変化するので、そのレベルが大きくなりすぎてノイズが増大し、逆に、そのレベルが小さくなりすぎて回路群３００が正常に動作しないという問題があった。
【０００９】
また、クロック信号供給回路２００と回路群３００とをセットとして見た場合、各セットにおいて同一の回路群３００にクロック信号を供給するとしても、回路群３００にばらつきが存在する（上記寄生容量の値Ｃがばらつく）ことに起因して、各セットで回路群３００に供給されるクロック信号のレベルがばらつくので、あるセットではレベルが大きくてノイズが大きい、逆に、あるセットではレベルが小さくて回路群３００が正常に動作しないという問題があった。
【００１０】
そこで、本発明は、クロック信号を供給する回路群によらず、ダンピング抵抗を設けるなどの処置をすることなく、また、温度変化や回路群のばらつきの影響を受けずに、ノイズが抑制され、かつ、回路群が正常に動作するクロック信号供給回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明のクロック信号供給回路では、出力インピーダンスが可変な駆動手段と、帰還されたクロック信号の振幅レベルを検出するレベル検出手段と、該レベル検出手段での検出結果に応じて前記駆動手段の出力インピーダンスを変化させる能力調整手段とを有している。
【００１２】
ここで、上述した内容から、回路群に供給されるクロック信号のレベルが大きいほど、寄生容量の値Ｃは小さく、逆に、クロック信号のレベルが小さいほど、寄生容量の値Ｃは大きい。すなわち、回路群に供給されるクロック信号のレベルを検出するということは、回路群に依存した寄生容量の値Ｃを検出することと等価である。
【００１３】
したがって、以上の構成により、上記レベル検出手段では当該クロック信号供給回路の出力に接続された回路群に供給されるクロック信号のレベルを検出することになるので、上記能力調整手段が、上記レベル検出手段での検出結果が所定値よりも小さくなるほど、出力インピーダンスＲを小さくし、一方、検出結果が所定値よりも大きくなるほど、出力インピーダンスＲを大きくするようにして、寄生容量の値Ｃ×出力インピーダンスＲが一定となるようにすれば、回路群に供給されるクロック信号のレベルが一定に保たれる。そして、上記能力調整手段が上記レベル検出手段での検出結果の比較対象とする上記所定値を適切に設定すれば、回路群が動作するのに必要な最低限のレベルのクロック信号が回路群に供給される。
【００１４】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の一実施形態であるクロック信号供給回路のブロック図であって、１１は能力可変バッファ、１２はレベル検出回路、１３は能力調整回路である。能力可変バッファ１１はクロック入力端子ＣＬＫINに入力する基準クロック信号をそのレベルを変化させてクロック出力端子ＣＬＫOUTから出力するが、その出力インピーダンスが可変となっている。
【００１５】
レベル検出回路１２は端子Ｍに入力される信号の振幅レベルを検出し、その検出結果に応じた電圧を能力調整回路１３へ出力する。能力調整回路１３はレベル検出回路１２の検出結果に応じて能力可変バッファ１１の出力インピーダンスを変化させる。尚、本実施形態のクロック信号供給回路は、端子Ｍにクロック出力を帰還するようにして使用され、レベル検出回路１２は当該クロック信号供給回路の出力に接続された回路群に供給されるクロック信号の振幅レベルをピークホールドしたり、平滑したりして、振幅レベルに応じた電圧を出力することになる。
【００１６】
能力可変バッファ１１及び能力調整回路１３の第１構成例を図２に示す。同図において、１−１、１−２、…、１−１０はｐチャネルのＭＯＳ型ＦＥＴ１０とｎチャネルのＭＯＳ型ＦＥＴ２０とで構成されたＣ−ＭＯＳ（相補型ＭＯＳ）インバータ、２−１、２−２、…、２−１０はｐチャネルのＭＯＳ型ＦＥＴ、３−１、３−２、…、３−１０はｎチャネルのＭＯＳ型ＦＥＴ、ＣＯＭＰ１、ＣＯＭＰ２はコンパレータ、Ｆ１、Ｆ２はローパスフィルタ、Ｌはロジック回路である。
【００１７】
接続関係について説明する。Ｃ−ＭＯＳインバータ１−１、１−２、…、１−１０の入力端子（ｐチャネルのＭＯＳ型ＦＥＴ１０とｎチャネルのＭＯＳ型ＦＥＴ２０のゲート同士の接続点）、出力端子（ｐチャネルのＭＯＳ型ＦＥＴ１０とｎチャネルのＭＯＳ型ＦＥＴ２０のドレイン同士の接続点）はそれぞれクロック入力端子ＣＬＫIN、クロック出力端子ＣＬＫOUTに共通に接続されている。
【００１８】
Ｃ−ＭＯＳインバータ１−１、１−２、…、１−１０を構成するｐチャネルのＭＯＳ型ＦＥＴ１０のソースはそれぞれｐチャネルのＭＯＳ型ＦＥＴ２−１、２−２、…、２−１０のドレイン−ソース間を介して電源電圧ＶDDに接続されており、また、Ｃ−ＭＯＳインバータ１−１、１−２、…、１−１０を構成するｎチャネルのＭＯＳ型ＦＥＴ２０のソースはそれぞれｎチャネルのＭＯＳ型ＦＥＴ３−１、３−２、…、３−１０のドレイン−ソース間を介して接地されている。
【００１９】
ロジック回路Ｌの出力端子ＯＵＴ1、ＯＵＴ2、…、ＯＵＴ10には、ｐチャネルのＭＯＳ型ＦＥＴ２−１、２−２、…、２−１０のゲートがそれぞれ接続されているとともに、ｎチャネルのＭＯＳ型ＦＥＴ３−１、３−２、…、３−１０のゲートがインバータＨを介してそれぞれ接続されている。
【００２０】
以上の構成により、ロジック回路Ｌの出力端子ＯＵＴ1、ＯＵＴ2、…、ＯＵＴ10にローレベル出力のものが多くなるほど、能力可変バッファ１１において、ｐチャネルのＭＯＳ型ＦＥＴ２−ｋ（ｋ＝１〜１０）とｎチャネルのＭＯＳ型ＦＥＴ３−ｋとの各ペアについてＯＮするものが多くなり、電源電圧ＶDD、接地のそれぞれとクロック出力端子ＣＬＫOUTとの間に多くの抵抗が並列に接続されることになり、出力インピーダンスが小さくなる。
【００２１】
尚、本実施形態では、全てのＣ−ＭＯＳインバータを制御するようになっているが、このようにせずに、例えば、Ｃ−ＭＯＳインバータ１−１は常にインバータとして動作するようにしておいても良い。
【００２２】
コンパレータＣＯＭＰ１の非反転入力端子（＋）は端子Ｔ1に接続されており、また、その反転入力端子（−）は端子Ｔ2に接続されている。コンパレータＣＯＭＰ２の非反転入力端子（＋）は端子Ｔ3に接続されており、また、その反転入力端子（−）は端子Ｔ1に接続されている。コンパレータＣＯＭＰ１、ＣＯＭＰ２の出力はそれぞれローパスフィルタＦ１、Ｆ２を介してロジック回路Ｌの入力端子ＩＮ1、ＩＮ2に接続されている。
【００２３】
次に、ロジック回路Ｌの動作を説明する。ロジック回路Ｌでは、初期設定として全ての出力端子ＯＵＴ1、ＯＵＴ2、…、ＯＵＴ10からローレベルの出力を行う。そして、入力端子ＩＮ1がローレベルからハイレベルになると、すなわち、端子Ｔ1の電圧が端子Ｔ2の電圧よりも高くなると、ローレベルとなっている出力端子のどれか１つをハイレベルに切り換え、そして、この切り換え動作を入力端子ＩＮ1がローレベルになるまで所定の時間が経過する毎に繰り返して、ハイレベル出力に切り換える端子数を調整する。また、入力端子ＩＮ2がローレベルからハイレベルになると、すなわち、端子Ｔ1の電圧が端子Ｔ3の電圧よりも低くなると、ハイレベルとなっている出力端子のどれか１つをローレベルに切り換え、そして、この切り換え動作を入力端子ＩＮ2がローレベルになるまで所定の時間が経過する毎に繰り返して、ローレベル出力に切り換える端子数を調整する。
【００２４】
このようなロジック回路Ｌの動作により、端子Ｔ1をレベル検出回路１２の出力に接続すれば、能力可変バッファ１１の構成、及び、回路群に供給されるクロック信号の振幅は寄生容量の値とクロック信号供給回路（能力可変バッファ１１）の出力インピーダンスとの積に反比例することからして、端子Ｔ2の電圧＞端子Ｔ3の電圧である場合、レベル検出回路１２の出力が端子Ｔ2の電圧と端子Ｔ3の電圧との間に納まるように、能力可変バッファ１１の出力インピーダンスが調整されることになる。
【００２５】
したがって、端子Ｔ2を回路群が供給されるクロック信号に動作するのに必要とする最低限のレベルに対応する電圧（以下、「下限電圧」と呼ぶ）ＶMINより若干高い電圧ＶMIN＋αに、端子Ｔ3を下限電圧ＶMINに、それぞれ接続することによって、回路群に供給されるクロック信号は、回路群が動作するのに必要な最低限のレベルを確保した上で、その最低限のレベル付近で安定する。
【００２６】
尚、能力調整回路１３において、コンパレータＣＯＭＰ１、ＣＯＭＰ２の出力をローパスフィルタを介してロジック回路Ｌに入力することにより、能力可変バッファ１１の出力インピーダンスの調整（切り換え）が発振状態になることを防いでいる。
【００２７】
次に、能力可変バッファ１１及び能力調整回路１３の第２構成例を図３に示す。同図において、１はｐチャネルのＭＯＳ型ＦＥＴ１０とｎチャネルのＭＯＳ型ＦＥＴ２０とで構成されたＣ−ＭＯＳインバータ、４−１、４−２、４−３はｐチャネルのＭＯＳ型ＦＥＴ、５−１、５−２、６−１、６−２はｎチャネル型のＭＯＳ型ＦＥＴ、ＣＣは定電流回路である。
【００２８】
接続関係について説明する。ｐチャネルのＭＯＳ型トランジスタ４−１とｐチャネルのＭＯＳ型トランジスタ４−２とは、ｐチャネルのＭＯＳ型トランジスタ４−１を入力側、ｐチャネルのＭＯＳ型トランジスタ４−２を出力側として、カレントミラー回路ＣＭ１を形成している。
【００２９】
ｐチャネルのＭＯＳ型トランジスタ４−１とｐチャネルのＭＯＳ型トランジスタ４−３とは、ｐチャネルのＭＯＳ型トランジスタ４−１を入力側、ｐチャネルのＭＯＳ型トランジスタ４−３を出力側として、カレントミラー回路ＣＭ２を形成している。
【００３０】
ｎチャネルのＭＯＳ型トランジスタ５−１とｎチャネルのＭＯＳ型トランジスタ５−２とは、ｎチャネルのＭＯＳ型トランジスタ５−１を入力側、ｎチャネルのＭＯＳ型トランジスタ５−２を出力側として、カレントミラー回路ＣＭ３を形成している。そして、カレントミラー回路ＣＭ３の入力側はカレントミラー回路ＣＭ２の出力側に接続されている。
【００３１】
ＣＭＯＳインバータ１の入力端子、出力端子はそれぞれクロック入力端子ＣＬＫIN、クロック出力端子ＣＬＫOUTに接続されている。Ｃ−ＭＯＳインバータ１を構成するｐチャネルのＭＯＳ型ＦＥＴ１０のソースはカレントミラー回路ＣＭ１の出力側に接続されており、また、Ｃ−ＭＯＳインバータ１を構成するｎチャネルのＭＯＳ型ＦＥＴ２０のソースはカレントミラー回路ＣＭ３の出力側に接続されている。
【００３２】
ｎチャネルのＭＯＳ型ＦＥＴ６−１とｎチャネルのＭＯＳ型ＦＥＴ６−２とは差動対を形成しており、これらのソース同士の接続点は電流流出側が接地された定電流回路ＣＣの電流流入側に接続されている。ｎチャネルのＭＯＳ型ＦＥＴ６−１のゲートは端子Ｔに接続されており、また、そのドレインは電源電圧ＶDDに接続されている。ｎチャネルのＭＯＳ型ＦＥＴ６−２のゲートは所定電圧Ｖrefに接続されており、また、そのドレインはカレントミラー回路ＣＭ１の入力側に接続されている。
【００３３】
以上の構成により、端子Ｔの電圧が所定電圧Ｖrefよりも高くなると、定電流回路ＣＣに流れる電流は主にｎチャネルのＭＯＳ型ＦＥＴ６−１を介して流れ、カレントミラー回路ＣＭ１、ＣＭ２の入力側から流出する電流Ｉ1が減少するので、ＣＭＯＳインバータを構成するｐチャネルのＭＯＳ型ＦＥＴ１０、ｎチャネルのＭＯＳ型ＦＥＴ２０のそれぞれのソースに流れ込む電流Ｉ2、Ｉ3がそれぞれ減少する。よって、Ｃ−ＭＯＳインバータ１の電流能力が小さくなる、すなわち、出力インピーダンスが大きくなる。
【００３４】
一方、端子Ｔ2の電圧が所定電圧Ｖrefよりも低くなると、定電流回路ＣＣに流れる電流は主にｎチャネルのＭＯＳ型ＦＥＴ６−２を介して流れ、カレントミラー回路ＣＭ１、ＣＭ２の入力側から流出する電流Ｉ1が増加するので、ＣＭＯＳインバータを構成するｐチャネルのＭＯＳ型ＦＥＴ１０、ｎチャネルのＭＯＳ型ＦＥＴ２０のそれぞれのソースに流れ込む電流Ｉ2、Ｉ3がそれぞれ増加する。よって、Ｃ−ＭＯＳインバータ１の電流能力が大きくなる、すなわち、出力インピーダンスが小さくなる。
【００３５】
このような動作により、端子Ｔをレベル検出回路１２の出力に接続すれば、回路群に供給されるクロック信号のレベルが所定電圧Ｖrefに相当するレベルよりも大きくなると、能力可変バッファ１１の出力インピーダンスが大きくなり、一方、回路群に供給されるクロック信号のレベルが所定電圧Ｖrefに相当するレベルよりも小さくなると、能力可変バッファ１１の出力インピーダンスが小さくなる。
【００３６】
したがって、回路群に供給されるクロック信号の振幅は寄生容量の値とクロック信号供給回路（能力可変バッファ１１）の出力インピーダンスとの積に反比例することからして、回路群に供給されるクロック信号は所定電圧Ｖrefに相当するレベルに保たれる。そして、所定電圧Ｖrefを回路群に供給されるクロック信号に回路群が動作するのに必要とされる最低限のレベルに相当するものとしておけば、回路群には動作するのに最低限必要なレベルのクロック信号が安定して供給されることになる。
【００３７】
【発明の効果】
以上説明したように、本発明のクロック信号供給回路によれば、出力インピーダンスを変化させることにより、回路群に供給されるクロック信号を所定のレベルに保つので、クロック信号を供給する回路群によらず、ダンピング抵抗を設けるなどの処置をすることなく、また、温度変化や回路群のばらつきの影響を受けずに、ノイズを抑制することができ、かつ、回路群を正常に動作させることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態であるクロック信号供給回路のブロック図である。
【図２】 能力可変バッファ及び能力調整回路の一例を示す図である。
【図３】 能力可変バッファ及び能力調整回路の別例を示す図である。
【図４】 クロック信号供給回路の一使用例を示す図である。
【符号の説明】
１、１−１、１−２、…、１−１０ Ｃ−ＭＯＳインバータ
２−１、２−２、…、２−１０、４−１、４−２、４−３
ｐチャネルのＭＯＳ型ＦＥＴ
３−１、３−２、…、３−１０、５−１、５−２、６−１、６−２
ｎチャネルのＭＯＳ型ＦＥＴ
１１ 能力可変バッファ
１２ レベル検出回路
１３ 能力調整回路
１００ クロック信号発振源
２００ クロック信号供給回路
３００ 回路群
ＣＣ 定電流回路
ＣＯＭＰ１、ＣＯＭＰ２ コンパレータ
Ｆ１、Ｆ２ ローパスフィルタ
Ｈ インバータ
Ｌ ロジック回路
【発明の属する技術分野】
本発明は、入力した基準クロック信号に応じたクロック信号を出力するクロック信号供給回路に関するものである。
【０００２】
【従来の技術】
クロック信号供給回路２００は、例えば、図４に示すように、基準クロック信号を発生するクロック信号発振源１００とクロック信号に基づいて動作する１つまたは複数の回路からなる回路群３００との間に挿入され、クロック信号発振源１００から発せられる基準クロック信号を適切なレベルに調整して、及び／あるいは、適切な周波数に分周するなどして、回路群３００に与える。
【０００３】
このようなクロック信号供給回路２００では、従来、出力インピーダンスが固定されており、そして、回路群３００が多数の回路を有している、すなわち、多数の回路にクロック信号を供給することを想定して、出力インピーダンスを小さく設定していた（電流能力を大きくしていた）。
【０００４】
【発明が解決しようとする課題】
ここで、クロック信号供給回路２００と回路群３００との間には回路群３００内に形成された容量や配線容量などの寄生容量が存在している。この寄生容量の値をＣ、クロック信号供給回路２００の出力インピーダンスをＲとすると、回路群３００に供給されるクロック信号の振幅はＣ×Ｒに反比例して小さくなる。
【０００５】
そして、上記寄生容量の値Ｃはクロック信号が供給される回路の構成、回路の個数などに依存している、すなわち、どのような回路群３００にクロック信号を供給するかによって上記寄生容量の値Ｃは変化する。
【０００６】
したがって、従来は、クロック信号供給回路２００の出力インピーダンスを小さな値に固定していたため、上記寄生容量の値Ｃが小さくなる回路群３００が接続された場合は、Ｃ×Ｒが小さくなって、回路群３００に必要以上に大きな振幅のクロック信号が供給され、ノイズが大きくなってしまう。
【０００７】
このため、従来は、回路群３００によっては、ノイズの増大を防止するために、クロック信号供給回路２００と回路群３００との間にダンピング抵抗などを直列に挿入する（これは、クロック信号供給回路２００の出力インピーダンスを大きくしていることと等価である）など、何らかの処置をする必要があった。
【０００８】
その他には、温度変化に伴って回路群３００に供給されるクロック信号のレベルが変化するので、そのレベルが大きくなりすぎてノイズが増大し、逆に、そのレベルが小さくなりすぎて回路群３００が正常に動作しないという問題があった。
【０００９】
また、クロック信号供給回路２００と回路群３００とをセットとして見た場合、各セットにおいて同一の回路群３００にクロック信号を供給するとしても、回路群３００にばらつきが存在する（上記寄生容量の値Ｃがばらつく）ことに起因して、各セットで回路群３００に供給されるクロック信号のレベルがばらつくので、あるセットではレベルが大きくてノイズが大きい、逆に、あるセットではレベルが小さくて回路群３００が正常に動作しないという問題があった。
【００１０】
そこで、本発明は、クロック信号を供給する回路群によらず、ダンピング抵抗を設けるなどの処置をすることなく、また、温度変化や回路群のばらつきの影響を受けずに、ノイズが抑制され、かつ、回路群が正常に動作するクロック信号供給回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記の目的を達成するため、本発明のクロック信号供給回路では、出力インピーダンスが可変な駆動手段と、帰還されたクロック信号の振幅レベルを検出するレベル検出手段と、該レベル検出手段での検出結果に応じて前記駆動手段の出力インピーダンスを変化させる能力調整手段とを有している。
【００１２】
ここで、上述した内容から、回路群に供給されるクロック信号のレベルが大きいほど、寄生容量の値Ｃは小さく、逆に、クロック信号のレベルが小さいほど、寄生容量の値Ｃは大きい。すなわち、回路群に供給されるクロック信号のレベルを検出するということは、回路群に依存した寄生容量の値Ｃを検出することと等価である。
【００１３】
したがって、以上の構成により、上記レベル検出手段では当該クロック信号供給回路の出力に接続された回路群に供給されるクロック信号のレベルを検出することになるので、上記能力調整手段が、上記レベル検出手段での検出結果が所定値よりも小さくなるほど、出力インピーダンスＲを小さくし、一方、検出結果が所定値よりも大きくなるほど、出力インピーダンスＲを大きくするようにして、寄生容量の値Ｃ×出力インピーダンスＲが一定となるようにすれば、回路群に供給されるクロック信号のレベルが一定に保たれる。そして、上記能力調整手段が上記レベル検出手段での検出結果の比較対象とする上記所定値を適切に設定すれば、回路群が動作するのに必要な最低限のレベルのクロック信号が回路群に供給される。
【００１４】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図１は本発明の一実施形態であるクロック信号供給回路のブロック図であって、１１は能力可変バッファ、１２はレベル検出回路、１３は能力調整回路である。能力可変バッファ１１はクロック入力端子ＣＬＫINに入力する基準クロック信号をそのレベルを変化させてクロック出力端子ＣＬＫOUTから出力するが、その出力インピーダンスが可変となっている。
【００１５】
レベル検出回路１２は端子Ｍに入力される信号の振幅レベルを検出し、その検出結果に応じた電圧を能力調整回路１３へ出力する。能力調整回路１３はレベル検出回路１２の検出結果に応じて能力可変バッファ１１の出力インピーダンスを変化させる。尚、本実施形態のクロック信号供給回路は、端子Ｍにクロック出力を帰還するようにして使用され、レベル検出回路１２は当該クロック信号供給回路の出力に接続された回路群に供給されるクロック信号の振幅レベルをピークホールドしたり、平滑したりして、振幅レベルに応じた電圧を出力することになる。
【００１６】
能力可変バッファ１１及び能力調整回路１３の第１構成例を図２に示す。同図において、１−１、１−２、…、１−１０はｐチャネルのＭＯＳ型ＦＥＴ１０とｎチャネルのＭＯＳ型ＦＥＴ２０とで構成されたＣ−ＭＯＳ（相補型ＭＯＳ）インバータ、２−１、２−２、…、２−１０はｐチャネルのＭＯＳ型ＦＥＴ、３−１、３−２、…、３−１０はｎチャネルのＭＯＳ型ＦＥＴ、ＣＯＭＰ１、ＣＯＭＰ２はコンパレータ、Ｆ１、Ｆ２はローパスフィルタ、Ｌはロジック回路である。
【００１７】
接続関係について説明する。Ｃ−ＭＯＳインバータ１−１、１−２、…、１−１０の入力端子（ｐチャネルのＭＯＳ型ＦＥＴ１０とｎチャネルのＭＯＳ型ＦＥＴ２０のゲート同士の接続点）、出力端子（ｐチャネルのＭＯＳ型ＦＥＴ１０とｎチャネルのＭＯＳ型ＦＥＴ２０のドレイン同士の接続点）はそれぞれクロック入力端子ＣＬＫIN、クロック出力端子ＣＬＫOUTに共通に接続されている。
【００１８】
Ｃ−ＭＯＳインバータ１−１、１−２、…、１−１０を構成するｐチャネルのＭＯＳ型ＦＥＴ１０のソースはそれぞれｐチャネルのＭＯＳ型ＦＥＴ２−１、２−２、…、２−１０のドレイン−ソース間を介して電源電圧ＶDDに接続されており、また、Ｃ−ＭＯＳインバータ１−１、１−２、…、１−１０を構成するｎチャネルのＭＯＳ型ＦＥＴ２０のソースはそれぞれｎチャネルのＭＯＳ型ＦＥＴ３−１、３−２、…、３−１０のドレイン−ソース間を介して接地されている。
【００１９】
ロジック回路Ｌの出力端子ＯＵＴ1、ＯＵＴ2、…、ＯＵＴ10には、ｐチャネルのＭＯＳ型ＦＥＴ２−１、２−２、…、２−１０のゲートがそれぞれ接続されているとともに、ｎチャネルのＭＯＳ型ＦＥＴ３−１、３−２、…、３−１０のゲートがインバータＨを介してそれぞれ接続されている。
【００２０】
以上の構成により、ロジック回路Ｌの出力端子ＯＵＴ1、ＯＵＴ2、…、ＯＵＴ10にローレベル出力のものが多くなるほど、能力可変バッファ１１において、ｐチャネルのＭＯＳ型ＦＥＴ２−ｋ（ｋ＝１〜１０）とｎチャネルのＭＯＳ型ＦＥＴ３−ｋとの各ペアについてＯＮするものが多くなり、電源電圧ＶDD、接地のそれぞれとクロック出力端子ＣＬＫOUTとの間に多くの抵抗が並列に接続されることになり、出力インピーダンスが小さくなる。
【００２１】
尚、本実施形態では、全てのＣ−ＭＯＳインバータを制御するようになっているが、このようにせずに、例えば、Ｃ−ＭＯＳインバータ１−１は常にインバータとして動作するようにしておいても良い。
【００２２】
コンパレータＣＯＭＰ１の非反転入力端子（＋）は端子Ｔ1に接続されており、また、その反転入力端子（−）は端子Ｔ2に接続されている。コンパレータＣＯＭＰ２の非反転入力端子（＋）は端子Ｔ3に接続されており、また、その反転入力端子（−）は端子Ｔ1に接続されている。コンパレータＣＯＭＰ１、ＣＯＭＰ２の出力はそれぞれローパスフィルタＦ１、Ｆ２を介してロジック回路Ｌの入力端子ＩＮ1、ＩＮ2に接続されている。
【００２３】
次に、ロジック回路Ｌの動作を説明する。ロジック回路Ｌでは、初期設定として全ての出力端子ＯＵＴ1、ＯＵＴ2、…、ＯＵＴ10からローレベルの出力を行う。そして、入力端子ＩＮ1がローレベルからハイレベルになると、すなわち、端子Ｔ1の電圧が端子Ｔ2の電圧よりも高くなると、ローレベルとなっている出力端子のどれか１つをハイレベルに切り換え、そして、この切り換え動作を入力端子ＩＮ1がローレベルになるまで所定の時間が経過する毎に繰り返して、ハイレベル出力に切り換える端子数を調整する。また、入力端子ＩＮ2がローレベルからハイレベルになると、すなわち、端子Ｔ1の電圧が端子Ｔ3の電圧よりも低くなると、ハイレベルとなっている出力端子のどれか１つをローレベルに切り換え、そして、この切り換え動作を入力端子ＩＮ2がローレベルになるまで所定の時間が経過する毎に繰り返して、ローレベル出力に切り換える端子数を調整する。
【００２４】
このようなロジック回路Ｌの動作により、端子Ｔ1をレベル検出回路１２の出力に接続すれば、能力可変バッファ１１の構成、及び、回路群に供給されるクロック信号の振幅は寄生容量の値とクロック信号供給回路（能力可変バッファ１１）の出力インピーダンスとの積に反比例することからして、端子Ｔ2の電圧＞端子Ｔ3の電圧である場合、レベル検出回路１２の出力が端子Ｔ2の電圧と端子Ｔ3の電圧との間に納まるように、能力可変バッファ１１の出力インピーダンスが調整されることになる。
【００２５】
したがって、端子Ｔ2を回路群が供給されるクロック信号に動作するのに必要とする最低限のレベルに対応する電圧（以下、「下限電圧」と呼ぶ）ＶMINより若干高い電圧ＶMIN＋αに、端子Ｔ3を下限電圧ＶMINに、それぞれ接続することによって、回路群に供給されるクロック信号は、回路群が動作するのに必要な最低限のレベルを確保した上で、その最低限のレベル付近で安定する。
【００２６】
尚、能力調整回路１３において、コンパレータＣＯＭＰ１、ＣＯＭＰ２の出力をローパスフィルタを介してロジック回路Ｌに入力することにより、能力可変バッファ１１の出力インピーダンスの調整（切り換え）が発振状態になることを防いでいる。
【００２７】
次に、能力可変バッファ１１及び能力調整回路１３の第２構成例を図３に示す。同図において、１はｐチャネルのＭＯＳ型ＦＥＴ１０とｎチャネルのＭＯＳ型ＦＥＴ２０とで構成されたＣ−ＭＯＳインバータ、４−１、４−２、４−３はｐチャネルのＭＯＳ型ＦＥＴ、５−１、５−２、６−１、６−２はｎチャネル型のＭＯＳ型ＦＥＴ、ＣＣは定電流回路である。
【００２８】
接続関係について説明する。ｐチャネルのＭＯＳ型トランジスタ４−１とｐチャネルのＭＯＳ型トランジスタ４−２とは、ｐチャネルのＭＯＳ型トランジスタ４−１を入力側、ｐチャネルのＭＯＳ型トランジスタ４−２を出力側として、カレントミラー回路ＣＭ１を形成している。
【００２９】
ｐチャネルのＭＯＳ型トランジスタ４−１とｐチャネルのＭＯＳ型トランジスタ４−３とは、ｐチャネルのＭＯＳ型トランジスタ４−１を入力側、ｐチャネルのＭＯＳ型トランジスタ４−３を出力側として、カレントミラー回路ＣＭ２を形成している。
【００３０】
ｎチャネルのＭＯＳ型トランジスタ５−１とｎチャネルのＭＯＳ型トランジスタ５−２とは、ｎチャネルのＭＯＳ型トランジスタ５−１を入力側、ｎチャネルのＭＯＳ型トランジスタ５−２を出力側として、カレントミラー回路ＣＭ３を形成している。そして、カレントミラー回路ＣＭ３の入力側はカレントミラー回路ＣＭ２の出力側に接続されている。
【００３１】
ＣＭＯＳインバータ１の入力端子、出力端子はそれぞれクロック入力端子ＣＬＫIN、クロック出力端子ＣＬＫOUTに接続されている。Ｃ−ＭＯＳインバータ１を構成するｐチャネルのＭＯＳ型ＦＥＴ１０のソースはカレントミラー回路ＣＭ１の出力側に接続されており、また、Ｃ−ＭＯＳインバータ１を構成するｎチャネルのＭＯＳ型ＦＥＴ２０のソースはカレントミラー回路ＣＭ３の出力側に接続されている。
【００３２】
ｎチャネルのＭＯＳ型ＦＥＴ６−１とｎチャネルのＭＯＳ型ＦＥＴ６−２とは差動対を形成しており、これらのソース同士の接続点は電流流出側が接地された定電流回路ＣＣの電流流入側に接続されている。ｎチャネルのＭＯＳ型ＦＥＴ６−１のゲートは端子Ｔに接続されており、また、そのドレインは電源電圧ＶDDに接続されている。ｎチャネルのＭＯＳ型ＦＥＴ６−２のゲートは所定電圧Ｖrefに接続されており、また、そのドレインはカレントミラー回路ＣＭ１の入力側に接続されている。
【００３３】
以上の構成により、端子Ｔの電圧が所定電圧Ｖrefよりも高くなると、定電流回路ＣＣに流れる電流は主にｎチャネルのＭＯＳ型ＦＥＴ６−１を介して流れ、カレントミラー回路ＣＭ１、ＣＭ２の入力側から流出する電流Ｉ1が減少するので、ＣＭＯＳインバータを構成するｐチャネルのＭＯＳ型ＦＥＴ１０、ｎチャネルのＭＯＳ型ＦＥＴ２０のそれぞれのソースに流れ込む電流Ｉ2、Ｉ3がそれぞれ減少する。よって、Ｃ−ＭＯＳインバータ１の電流能力が小さくなる、すなわち、出力インピーダンスが大きくなる。
【００３４】
一方、端子Ｔ2の電圧が所定電圧Ｖrefよりも低くなると、定電流回路ＣＣに流れる電流は主にｎチャネルのＭＯＳ型ＦＥＴ６−２を介して流れ、カレントミラー回路ＣＭ１、ＣＭ２の入力側から流出する電流Ｉ1が増加するので、ＣＭＯＳインバータを構成するｐチャネルのＭＯＳ型ＦＥＴ１０、ｎチャネルのＭＯＳ型ＦＥＴ２０のそれぞれのソースに流れ込む電流Ｉ2、Ｉ3がそれぞれ増加する。よって、Ｃ−ＭＯＳインバータ１の電流能力が大きくなる、すなわち、出力インピーダンスが小さくなる。
【００３５】
このような動作により、端子Ｔをレベル検出回路１２の出力に接続すれば、回路群に供給されるクロック信号のレベルが所定電圧Ｖrefに相当するレベルよりも大きくなると、能力可変バッファ１１の出力インピーダンスが大きくなり、一方、回路群に供給されるクロック信号のレベルが所定電圧Ｖrefに相当するレベルよりも小さくなると、能力可変バッファ１１の出力インピーダンスが小さくなる。
【００３６】
したがって、回路群に供給されるクロック信号の振幅は寄生容量の値とクロック信号供給回路（能力可変バッファ１１）の出力インピーダンスとの積に反比例することからして、回路群に供給されるクロック信号は所定電圧Ｖrefに相当するレベルに保たれる。そして、所定電圧Ｖrefを回路群に供給されるクロック信号に回路群が動作するのに必要とされる最低限のレベルに相当するものとしておけば、回路群には動作するのに最低限必要なレベルのクロック信号が安定して供給されることになる。
【００３７】
【発明の効果】
以上説明したように、本発明のクロック信号供給回路によれば、出力インピーダンスを変化させることにより、回路群に供給されるクロック信号を所定のレベルに保つので、クロック信号を供給する回路群によらず、ダンピング抵抗を設けるなどの処置をすることなく、また、温度変化や回路群のばらつきの影響を受けずに、ノイズを抑制することができ、かつ、回路群を正常に動作させることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態であるクロック信号供給回路のブロック図である。
【図２】 能力可変バッファ及び能力調整回路の一例を示す図である。
【図３】 能力可変バッファ及び能力調整回路の別例を示す図である。
【図４】 クロック信号供給回路の一使用例を示す図である。
【符号の説明】
１、１−１、１−２、…、１−１０ Ｃ−ＭＯＳインバータ
２−１、２−２、…、２−１０、４−１、４−２、４−３
ｐチャネルのＭＯＳ型ＦＥＴ
３−１、３−２、…、３−１０、５−１、５−２、６−１、６−２
ｎチャネルのＭＯＳ型ＦＥＴ
１１ 能力可変バッファ
１２ レベル検出回路
１３ 能力調整回路
１００ クロック信号発振源
２００ クロック信号供給回路
３００ 回路群
ＣＣ 定電流回路
ＣＯＭＰ１、ＣＯＭＰ２ コンパレータ
Ｆ１、Ｆ２ ローパスフィルタ
Ｈ インバータ
Ｌ ロジック回路
Claims (1)
- 入力した基準クロック信号に応じたクロック信号を出力するクロック信号供給回路において、出力インピーダンスが可変な駆動手段と、帰還された前記クロック信号の振幅レベルをピークホールドし、かつ、平滑することで、前記振幅レベルに応じた電圧を出力するレベル検出手段と、該レベル検出手段での検出結果に応じて前記駆動手段の出力インピーダンスを変化させる能力調整手段とを有して成り、かつ、前記能力調整手段は、前記レベル検出手段の出力電圧と所定の閾値電圧との比較結果をローパスフィルタを介してロジック回路に入力し、該ロジック回路を用いて前記駆動手段の出力インピーダンスを変化させることを特徴とするクロック信号供給回路。
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