JP3904339B2 - クロック信号供給回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、入力した基準クロック信号に応じたクロック信号を出力するクロック信号供給回路に関するものである。
【0002】
【従来の技術】
クロック信号供給回路200は、例えば、図4に示すように、基準クロック信号を発生するクロック信号発振源100とクロック信号に基づいて動作する1つまたは複数の回路からなる回路群300との間に挿入され、クロック信号発振源100から発せられる基準クロック信号を適切なレベルに調整して、及び/あるいは、適切な周波数に分周するなどして、回路群300に与える。
【0003】
このようなクロック信号供給回路200では、従来、出力インピーダンスが固定されており、そして、回路群300が多数の回路を有している、すなわち、多数の回路にクロック信号を供給することを想定して、出力インピーダンスを小さく設定していた(電流能力を大きくしていた)。
【0004】
【発明が解決しようとする課題】
ここで、クロック信号供給回路200と回路群300との間には回路群300内に形成された容量や配線容量などの寄生容量が存在している。この寄生容量の値をC、クロック信号供給回路200の出力インピーダンスをRとすると、回路群300に供給されるクロック信号の振幅はC×Rに反比例して小さくなる。
【0005】
そして、上記寄生容量の値Cはクロック信号が供給される回路の構成、回路の個数などに依存している、すなわち、どのような回路群300にクロック信号を供給するかによって上記寄生容量の値Cは変化する。
【0006】
したがって、従来は、クロック信号供給回路200の出力インピーダンスを小さな値に固定していたため、上記寄生容量の値Cが小さくなる回路群300が接続された場合は、C×Rが小さくなって、回路群300に必要以上に大きな振幅のクロック信号が供給され、ノイズが大きくなってしまう。
【0007】
このため、従来は、回路群300によっては、ノイズの増大を防止するために、クロック信号供給回路200と回路群300との間にダンピング抵抗などを直列に挿入する(これは、クロック信号供給回路200の出力インピーダンスを大きくしていることと等価である)など、何らかの処置をする必要があった。
【0008】
その他には、温度変化に伴って回路群300に供給されるクロック信号のレベルが変化するので、そのレベルが大きくなりすぎてノイズが増大し、逆に、そのレベルが小さくなりすぎて回路群300が正常に動作しないという問題があった。
【0009】
また、クロック信号供給回路200と回路群300とをセットとして見た場合、各セットにおいて同一の回路群300にクロック信号を供給するとしても、回路群300にばらつきが存在する(上記寄生容量の値Cがばらつく)ことに起因して、各セットで回路群300に供給されるクロック信号のレベルがばらつくので、あるセットではレベルが大きくてノイズが大きい、逆に、あるセットではレベルが小さくて回路群300が正常に動作しないという問題があった。
【0010】
そこで、本発明は、クロック信号を供給する回路群によらず、ダンピング抵抗を設けるなどの処置をすることなく、また、温度変化や回路群のばらつきの影響を受けずに、ノイズが抑制され、かつ、回路群が正常に動作するクロック信号供給回路を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記の目的を達成するため、本発明のクロック信号供給回路では、出力インピーダンスが可変な駆動手段と、帰還されたクロック信号の振幅レベルを検出するレベル検出手段と、該レベル検出手段での検出結果に応じて前記駆動手段の出力インピーダンスを変化させる能力調整手段とを有している。
【0012】
ここで、上述した内容から、回路群に供給されるクロック信号のレベルが大きいほど、寄生容量の値Cは小さく、逆に、クロック信号のレベルが小さいほど、寄生容量の値Cは大きい。すなわち、回路群に供給されるクロック信号のレベルを検出するということは、回路群に依存した寄生容量の値Cを検出することと等価である。
【0013】
したがって、以上の構成により、上記レベル検出手段では当該クロック信号供給回路の出力に接続された回路群に供給されるクロック信号のレベルを検出することになるので、上記能力調整手段が、上記レベル検出手段での検出結果が所定値よりも小さくなるほど、出力インピーダンスRを小さくし、一方、検出結果が所定値よりも大きくなるほど、出力インピーダンスRを大きくするようにして、寄生容量の値C×出力インピーダンスRが一定となるようにすれば、回路群に供給されるクロック信号のレベルが一定に保たれる。そして、上記能力調整手段が上記レベル検出手段での検出結果の比較対象とする上記所定値を適切に設定すれば、回路群が動作するのに必要な最低限のレベルのクロック信号が回路群に供給される。
【0014】
【発明の実施の形態】
以下に、本発明の実施形態を図面を参照しながら説明する。図1は本発明の一実施形態であるクロック信号供給回路のブロック図であって、11は能力可変バッファ、12はレベル検出回路、13は能力調整回路である。能力可変バッファ11はクロック入力端子CLKINに入力する基準クロック信号をそのレベルを変化させてクロック出力端子CLKOUTから出力するが、その出力インピーダンスが可変となっている。
【0015】
レベル検出回路12は端子Mに入力される信号の振幅レベルを検出し、その検出結果に応じた電圧を能力調整回路13へ出力する。能力調整回路13はレベル検出回路12の検出結果に応じて能力可変バッファ11の出力インピーダンスを変化させる。尚、本実施形態のクロック信号供給回路は、端子Mにクロック出力を帰還するようにして使用され、レベル検出回路12は当該クロック信号供給回路の出力に接続された回路群に供給されるクロック信号の振幅レベルをピークホールドしたり、平滑したりして、振幅レベルに応じた電圧を出力することになる。
【0016】
能力可変バッファ11及び能力調整回路13の第1構成例を図2に示す。同図において、1−1、1−2、…、1−10はpチャネルのMOS型FET10とnチャネルのMOS型FET20とで構成されたC−MOS(相補型MOS)インバータ、2−1、2−2、…、2−10はpチャネルのMOS型FET、3−1、3−2、…、3−10はnチャネルのMOS型FET、COMP1、COMP2はコンパレータ、F1、F2はローパスフィルタ、Lはロジック回路である。
【0017】
接続関係について説明する。C−MOSインバータ1−1、1−2、…、1−10の入力端子(pチャネルのMOS型FET10とnチャネルのMOS型FET20のゲート同士の接続点)、出力端子(pチャネルのMOS型FET10とnチャネルのMOS型FET20のドレイン同士の接続点)はそれぞれクロック入力端子CLKIN、クロック出力端子CLKOUTに共通に接続されている。
【0018】
C−MOSインバータ1−1、1−2、…、1−10を構成するpチャネルのMOS型FET10のソースはそれぞれpチャネルのMOS型FET2−1、2−2、…、2−10のドレイン−ソース間を介して電源電圧VDDに接続されており、また、C−MOSインバータ1−1、1−2、…、1−10を構成するnチャネルのMOS型FET20のソースはそれぞれnチャネルのMOS型FET3−1、3−2、…、3−10のドレイン−ソース間を介して接地されている。
【0019】
ロジック回路Lの出力端子OUT1、OUT2、…、OUT10には、pチャネルのMOS型FET2−1、2−2、…、2−10のゲートがそれぞれ接続されているとともに、nチャネルのMOS型FET3−1、3−2、…、3−10のゲートがインバータHを介してそれぞれ接続されている。
【0020】
以上の構成により、ロジック回路Lの出力端子OUT1、OUT2、…、OUT10にローレベル出力のものが多くなるほど、能力可変バッファ11において、pチャネルのMOS型FET2−k(k=1〜10)とnチャネルのMOS型FET3−kとの各ペアについてONするものが多くなり、電源電圧VDD、接地のそれぞれとクロック出力端子CLKOUTとの間に多くの抵抗が並列に接続されることになり、出力インピーダンスが小さくなる。
【0021】
尚、本実施形態では、全てのC−MOSインバータを制御するようになっているが、このようにせずに、例えば、C−MOSインバータ1−1は常にインバータとして動作するようにしておいても良い。
【0022】
コンパレータCOMP1の非反転入力端子(+)は端子T1に接続されており、また、その反転入力端子(−)は端子T2に接続されている。コンパレータCOMP2の非反転入力端子(+)は端子T3に接続されており、また、その反転入力端子(−)は端子T1に接続されている。コンパレータCOMP1、COMP2の出力はそれぞれローパスフィルタF1、F2を介してロジック回路Lの入力端子IN1、IN2に接続されている。
【0023】
次に、ロジック回路Lの動作を説明する。ロジック回路Lでは、初期設定として全ての出力端子OUT1、OUT2、…、OUT10からローレベルの出力を行う。そして、入力端子IN1がローレベルからハイレベルになると、すなわち、端子T1の電圧が端子T2の電圧よりも高くなると、ローレベルとなっている出力端子のどれか1つをハイレベルに切り換え、そして、この切り換え動作を入力端子IN1がローレベルになるまで所定の時間が経過する毎に繰り返して、ハイレベル出力に切り換える端子数を調整する。また、入力端子IN2がローレベルからハイレベルになると、すなわち、端子T1の電圧が端子T3の電圧よりも低くなると、ハイレベルとなっている出力端子のどれか1つをローレベルに切り換え、そして、この切り換え動作を入力端子IN2がローレベルになるまで所定の時間が経過する毎に繰り返して、ローレベル出力に切り換える端子数を調整する。
【0024】
このようなロジック回路Lの動作により、端子T1をレベル検出回路12の出力に接続すれば、能力可変バッファ11の構成、及び、回路群に供給されるクロック信号の振幅は寄生容量の値とクロック信号供給回路(能力可変バッファ11)の出力インピーダンスとの積に反比例することからして、端子T2の電圧>端子T3の電圧である場合、レベル検出回路12の出力が端子T2の電圧と端子T3の電圧との間に納まるように、能力可変バッファ11の出力インピーダンスが調整されることになる。
【0025】
したがって、端子T2を回路群が供給されるクロック信号に動作するのに必要とする最低限のレベルに対応する電圧(以下、「下限電圧」と呼ぶ)VMINより若干高い電圧VMIN+αに、端子T3を下限電圧VMINに、それぞれ接続することによって、回路群に供給されるクロック信号は、回路群が動作するのに必要な最低限のレベルを確保した上で、その最低限のレベル付近で安定する。
【0026】
尚、能力調整回路13において、コンパレータCOMP1、COMP2の出力をローパスフィルタを介してロジック回路Lに入力することにより、能力可変バッファ11の出力インピーダンスの調整(切り換え)が発振状態になることを防いでいる。
【0027】
次に、能力可変バッファ11及び能力調整回路13の第2構成例を図3に示す。同図において、1はpチャネルのMOS型FET10とnチャネルのMOS型FET20とで構成されたC−MOSインバータ、4−1、4−2、4−3はpチャネルのMOS型FET、5−1、5−2、6−1、6−2はnチャネル型のMOS型FET、CCは定電流回路である。
【0028】
接続関係について説明する。pチャネルのMOS型トランジスタ4−1とpチャネルのMOS型トランジスタ4−2とは、pチャネルのMOS型トランジスタ4−1を入力側、pチャネルのMOS型トランジスタ4−2を出力側として、カレントミラー回路CM1を形成している。
【0029】
pチャネルのMOS型トランジスタ4−1とpチャネルのMOS型トランジスタ4−3とは、pチャネルのMOS型トランジスタ4−1を入力側、pチャネルのMOS型トランジスタ4−3を出力側として、カレントミラー回路CM2を形成している。
【0030】
nチャネルのMOS型トランジスタ5−1とnチャネルのMOS型トランジスタ5−2とは、nチャネルのMOS型トランジスタ5−1を入力側、nチャネルのMOS型トランジスタ5−2を出力側として、カレントミラー回路CM3を形成している。そして、カレントミラー回路CM3の入力側はカレントミラー回路CM2の出力側に接続されている。
【0031】
CMOSインバータ1の入力端子、出力端子はそれぞれクロック入力端子CLKIN、クロック出力端子CLKOUTに接続されている。C−MOSインバータ1を構成するpチャネルのMOS型FET10のソースはカレントミラー回路CM1の出力側に接続されており、また、C−MOSインバータ1を構成するnチャネルのMOS型FET20のソースはカレントミラー回路CM3の出力側に接続されている。
【0032】
nチャネルのMOS型FET6−1とnチャネルのMOS型FET6−2とは差動対を形成しており、これらのソース同士の接続点は電流流出側が接地された定電流回路CCの電流流入側に接続されている。nチャネルのMOS型FET6−1のゲートは端子Tに接続されており、また、そのドレインは電源電圧VDDに接続されている。nチャネルのMOS型FET6−2のゲートは所定電圧Vrefに接続されており、また、そのドレインはカレントミラー回路CM1の入力側に接続されている。
【0033】
以上の構成により、端子Tの電圧が所定電圧Vrefよりも高くなると、定電流回路CCに流れる電流は主にnチャネルのMOS型FET6−1を介して流れ、カレントミラー回路CM1、CM2の入力側から流出する電流I1が減少するので、CMOSインバータを構成するpチャネルのMOS型FET10、nチャネルのMOS型FET20のそれぞれのソースに流れ込む電流I2、I3がそれぞれ減少する。よって、C−MOSインバータ1の電流能力が小さくなる、すなわち、出力インピーダンスが大きくなる。
【0034】
一方、端子T2の電圧が所定電圧Vrefよりも低くなると、定電流回路CCに流れる電流は主にnチャネルのMOS型FET6−2を介して流れ、カレントミラー回路CM1、CM2の入力側から流出する電流I1が増加するので、CMOSインバータを構成するpチャネルのMOS型FET10、nチャネルのMOS型FET20のそれぞれのソースに流れ込む電流I2、I3がそれぞれ増加する。よって、C−MOSインバータ1の電流能力が大きくなる、すなわち、出力インピーダンスが小さくなる。
【0035】
このような動作により、端子Tをレベル検出回路12の出力に接続すれば、回路群に供給されるクロック信号のレベルが所定電圧Vrefに相当するレベルよりも大きくなると、能力可変バッファ11の出力インピーダンスが大きくなり、一方、回路群に供給されるクロック信号のレベルが所定電圧Vrefに相当するレベルよりも小さくなると、能力可変バッファ11の出力インピーダンスが小さくなる。
【0036】
したがって、回路群に供給されるクロック信号の振幅は寄生容量の値とクロック信号供給回路(能力可変バッファ11)の出力インピーダンスとの積に反比例することからして、回路群に供給されるクロック信号は所定電圧Vrefに相当するレベルに保たれる。そして、所定電圧Vrefを回路群に供給されるクロック信号に回路群が動作するのに必要とされる最低限のレベルに相当するものとしておけば、回路群には動作するのに最低限必要なレベルのクロック信号が安定して供給されることになる。
【0037】
【発明の効果】
以上説明したように、本発明のクロック信号供給回路によれば、出力インピーダンスを変化させることにより、回路群に供給されるクロック信号を所定のレベルに保つので、クロック信号を供給する回路群によらず、ダンピング抵抗を設けるなどの処置をすることなく、また、温度変化や回路群のばらつきの影響を受けずに、ノイズを抑制することができ、かつ、回路群を正常に動作させることができる。
【図面の簡単な説明】
【図1】 本発明の一実施形態であるクロック信号供給回路のブロック図である。
【図2】 能力可変バッファ及び能力調整回路の一例を示す図である。
【図3】 能力可変バッファ及び能力調整回路の別例を示す図である。
【図4】 クロック信号供給回路の一使用例を示す図である。
【符号の説明】
1、1−1、1−2、…、1−10 C−MOSインバータ
2−1、2−2、…、2−10、4−1、4−2、4−3
pチャネルのMOS型FET
3−1、3−2、…、3−10、5−1、5−2、6−1、6−2
nチャネルのMOS型FET
11 能力可変バッファ
12 レベル検出回路
13 能力調整回路
100 クロック信号発振源
200 クロック信号供給回路
300 回路群
CC 定電流回路
COMP1、COMP2 コンパレータ
F1、F2 ローパスフィルタ
H インバータ
L ロジック回路
Claims (1)
- 入力した基準クロック信号に応じたクロック信号を出力するクロック信号供給回路において、出力インピーダンスが可変な駆動手段と、帰還された前記クロック信号の振幅レベルをピークホールドし、かつ、平滑することで、前記振幅レベルに応じた電圧を出力するレベル検出手段と、該レベル検出手段での検出結果に応じて前記駆動手段の出力インピーダンスを変化させる能力調整手段とを有して成り、かつ、前記能力調整手段は、前記レベル検出手段の出力電圧と所定の閾値電圧との比較結果をローパスフィルタを介してロジック回路に入力し、該ロジック回路を用いて前記駆動手段の出力インピーダンスを変化させることを特徴とするクロック信号供給回路。
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