KR100627006B1 - 인덴트 칩과, 그를 이용한 반도체 패키지와 멀티 칩 패키지 - Google Patents

인덴트 칩과, 그를 이용한 반도체 패키지와 멀티 칩 패키지 Download PDF

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Abstract

본 발명은 인덴트 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지에 관한 것으로, 종래의 획일적인 사각 형태의 반도체 칩을 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 인덴트 칩으로 구현함으로써, 다양한 형태의 반도체 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지를 제공한다. 이로 인하여 인덴트 칩을 갖는 반도체 패키지 또한 다양한 형태로 구현이 가능하여, 반도체 패키지가 실장되는 기판에의 실장 밀도를 높이는 등 공간 활용효율을 높일 수 있다. 그리고 인덴트 칩을 포함한 반도체 칩들을 평면적으로 배선기판에 실장하여 멀티 칩 패키지로 구현시, 다양한 형태의 인덴트 칩을 활용함으로써 배선기판에의 실장 밀도를 높이는 등 공간활용 효율을 높일 수 있다. 또한 인덴트 칩을 적층한 멀티 칩 패키지 구현시, 피적층 인덴트 칩의 칩 패드가 노출되게 적층 인덴트 칩에 요부를 형성함으로써, 적층되는 인덴트 칩의 실장 면적의 증가없이 적층되는 인덴트 칩 두께의 합에 대응되는 두께로 칩 적층을 구현할 수 있다.
반도체 칩, 인덴트, 요부, 스텔스 다이싱, 적층

Description

인덴트 칩과, 그를 이용한 반도체 패키지와 멀티 칩 패키지{Indent chip, semiconductor package and multi chip package using the same}
도 1은 종래기술에 따른 웨이퍼 다이싱 방법으로 웨이퍼를 개별 반도체 칩으로 다이싱하는 상태를 보여주는 사시도이다.
도 2는 본 발명에 따른 외측면에 요부가 형성된 인덴트 칩을 보여주는 평면도이다.
도 3 및 도 4는 본 발명에 따른 인덴트 칩을 갖는 웨이퍼를 스텔스 다이싱 방법으로 개별 인덴트 칩으로 분리한 상태를 보여주는 평면도들이다.
도 5는 스텔스 다이싱 방법에 의해 제공되는 다양한 형태의 요부를 갖는 인덴트 칩을 보여주는 평면도이다.
도 6a 및 도 6b는 본 발명의 제 1 실시예에 따른 셀 영역에 요부가 형성된 인덴트 칩을 보여주는 평면도이다.
도 7은 본 발명의 제 1 실시예에 따른 인덴트 칩을 이용한 반도체 패키지를 보여주는 사시도이다.
도 8은 본 발명의 제 1 실시예에 따른 인덴트 칩을 포함하는 멀티 칩 패키지를 보여주는 사시도이다.
도 9a 내지 도 9d는 본 발명의 제 1 실시예에 따른 인덴트 칩을 포함하는 멀 티 칩 패키지의 다른 예를 보여주는 평면도들이다.
도 10은 본 발명의 제 2 실시예에 따른 주변회로 영역에 요부가 형성된 인덴트 칩들을 보여주는 평면도이다.
도 11 및 도 12는 본 발명의 제 2 실시예에 따른 인덴트 칩을 갖는 웨이퍼를 스텔스 다이싱 방법으로 개별 인덴트 칩으로 분리한 상태를 보여주는 평면도들이다.
도 13 및 도 14는 본 발명의 제 2 실시예에 따른 인덴트 칩들이 적층된 멀티 칩 패키지를 보여주는 도면이다.
도 15 내지 도 22은 본 발명의 제 2 실시예에 따른 다른 형상의 인덴트 칩들이 적층된 멀티 칩 패키지를 보여주는 평면도들이다.
도 23 내지 도 25는 본 발명에 따른 서로 다른 형태의 인덴트 칩이 적층된 멀티 칩 패키지를 보여주는 평면도들이다.
* 도면의 주요 부분에 대한 설명 *
20, 40 : 웨이퍼 26, 46 : 절단선
30, 50, 80 : 인덴트 칩 31, 51, 81 : 외측면
32, 52, 82 : 요부 53, 83 : 셀 영역
54, 84 : 주변회로 영역 55, 85 : 칩 패드
60 : 반도체 패키지 70, 90 : 멀티 칩 패키지
88 : 제 1 주변회로 영역 88' : 칩 패드 영역
88" : 인덴트 영역 89 : 제 2 주변회로 영역
본 발명은 반도체 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지에 관한 것으로, 더욱 상세하게는 외측면에 적어도 하나 이상의 요부를 갖는 인덴트 칩과, 그를 이용한 반도체 패키지 및 멀티 칩 패키지에 관한 것이다.
반도체 패키지의 제조 공정은 크게 반도체 웨이퍼 가공(semiconductor wafer fabrication), 패키지 조립(package assembly) 및 테스트(test)로 구분할 수 있다. 웨이퍼 가공 공정은 반도체 물질의 얇고 둥근 판인 웨이퍼의 안 또는 표면에 회로나 소자를 만드는 일련의 조작을 말한다. 이 과정이 끝나면 웨이퍼를 다이싱하여 웨이퍼 상의 반도체 소자를 개별 반도체 칩으로 분리하는 웨이퍼 다이싱(wafer dicing) 공정을 거쳐서, 각각의 개별 반도체 칩을 패키지 상태로 조립하는 패키지 조립 공정을 진행하게 된다.
현재 사용되는 대부분의 반도체 칩(12)은, 도 1에 도시된 바와 같이, 사각 형태를 갖는데 이는 종래의 웨이퍼 다이싱 방법에 기안한다. 종래의 일반적인 웨이퍼 다이싱 공정은 고속으로 회전하는 다이싱 날(18; dicing blade)을 갖는 다이싱 장치(17)를 이용하여 웨이퍼(10) 상에 형성된 다수의 반도체 칩(12) 사이의 절단선(16; scribe line)을 따라 직선 방향으로 다이싱을 수행함으로써 어루어지기 때문에, 웨이퍼(10)에 형성할 수 있는 반도체 칩(12)의 형태를 단순하고 일정한 사각의 형태로만 선택할 수 있었을 뿐, 다양한 형태의 반도체 칩에 대해서는 그 다이 싱이 용이하게 이루어질 수 없었다. 즉, 종래의 웨이퍼 다이싱 방법에서는 원판 형태의 다이싱 날(18)의 물리적 특성을 인해서 직선 경로로만 다이싱을 수행할 수 있었기 때문에, 제조할 수 있는 반도체 칩(12) 또한 사각 형태가 주류를 이루고 있다.
물론 다이싱 날을 이용하지 않고 레이저를 이용한 레이져 다이싱 방법이 한국공개특허공보 제1998-084225호 및 제1998-067184호에 개시되어 있지만, 이들 모두는 다이싱 날 사용에 따른 문제나 웨이퍼의 손상 방지 등에 대해서만 언급하고 있을 뿐, 사각 형태가 아닌 다른 형태의 반도체 칩을 제조하기 위한 웨이퍼 다이싱 방법에 대해서는 예시하고 있지 못하다. 이것은 현재 출시되고 있는 반도체 칩 형태가 모두 사각 형태를 갖는 것으로부터도 쉽게 짐작할 수도 있다.
이와 같은 사각 형태의 반도체 칩을 이용하여 반도체 패키지나 멀티 칩 패키지를 구현할 경우, 예컨대 배선기판에 반도체 칩을 실장하거나, 반도체 칩들을 3차원으로 적층하거나, 동일 평면상에 배치할 수 있는데, 이러한 구성에 있어서 반도체 패키지나 멀티 칩 패키지가 반도체 칩의 형태에 대응되는 획일적인 사각 형태로밖에 제조할 수 없었기 때문에, 기판에의 실장 배치와 공간 활용성에 한계성을 갖는다.
특히 칩 적층 형태의 멀티 칩 패키지를 구현할 때 반도체 칩이 사각 형태를 갖기 때문에, 적층 칩의 두께를 줄이거나 실장 면적을 줄이는데 한계가 있었다. 예를 들어 적층 칩을 구현할 때, 패키지 내에 두 개 이상의 반도체 칩을 적층함에 있어서, 상부에 적층되는 반도체 칩(이하, 적층 칩)이 하부의 반도체 칩(이하, 피 적층 칩)보다 작은 경우에는 문제가 되지 않지만, 반대로 적층 칩이 피적층 칩보다 크기가 동일하거나 유사 혹은 더 클 경우에는 적층 칩과 피적층 칩 사이에 스페이서(spacer)를 개재한다. 스페이서는 피적층 칩에서 인출된 전기적 연결 수단인 본딩 와이어가 적층 칩의 바닥면에 기계적으로 접촉하여 발생될 수 있는 전기적 쇼트를 방지하기 위해서, 본딩 와이어의 루프보다는 높게 형성된다. 그런데 스페이서를 사용하게 되면, 멀티 칩 패키지의 두께가 두꺼워지는 문제가 있다.
이와 같은 문제점을 극복하기 위해서, 일본공개특허공보 제2000-49279호, 한국공개특허공보 제2003-2476호에는, 피적층 칩의 칩 패드에서 인출된 본딩 와이어의 간섭을 방지하기 위해서, 피적층 칩의 칩 패드에 대응되는 상부의 적층 칩의 배면 부분을 깎아서 피적층 칩 위에 적층 칩이 직접 적층된 예가 개시되어 있다. 그런데 적층 칩의 칩 패드는 배면이 깎여진 가장자리 부분의 상부면에 형성되기 때문에, 와이어 본딩 공정 중에 두께가 얇은 적층 칩의 가장자리 부분이 깨지는 불량이 발생될 수 있다.
피적층 칩 위에 직접 적층 칩을 적층하는 다른 방법으로 일본공개특허공보 제2001-196526호에 개시된 바와 같이, 피적층 칩 위에 적층 칩을 비스듬하게 계단식으로 적층할 수도 있는데. 이 경우 적층할 수 있는 반도체 칩 수에 한계가 있으며 적층된 반도체 칩의 실장 면적이 증가하는 문제점을 안고 있다.
따라서, 본 발명의 목적은 다양한 형태의 반도체 칩을 제공하여 기판에의 공간활용 효율을 높이는 데 있다.
본 발명의 다른 목적은 적층되는 반도체 칩의 실장 면적의 증가없이 피적층 칩에 대응되는 크기의 적층 칩을 직접 적층할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 스텔스 다이싱 방법으로 웨이퍼를 다이싱하여 얻어진 인덴트 칩으로, 외측면에서 안쪽으로 적어도 하나 이상의 요부를 갖는 인덴트 칩을 제공한다.
즉, 본 발명은 활성면에 다수개의 칩 패드가 형성되고, 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 것을 특징으로 하는 인덴트 칩을 제공한다.
바람직한 실시 양태에 따른 인덴트 칩은, 중심 부분의 셀 영역과; 상기 셀 영역을 둘러싸며 칩 패드들이 형성되는 주변회로 영역;을 포함하며, 상기 셀 영역의 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된다.
본 발명은 전술된 인덴트 칩을 포함하는 반도체 패키지를 제공한다. 즉, 활성면에 다수개의 칩 패드가 형성되고, 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 인덴트 칩과; 상기 인덴트 칩의 형상에 대응되는 배선기판과; 상기 인덴트 칩의 칩 패드와 상기 배선기판을 전기적으로 연결하는 전기적 연결 수단과; 상기 배선기판 위의 인덴트 칩과 전기적 연결 수단을 봉합하는 수지 봉합부; 및 상기 배선기판의 하부면에 형성된 외부접속단자;를 포함하는 것을 특징으로 하는 인덴트 칩을 갖는 반도체 패키지를 제공한다.
본 발명은 또한 전술된 인덴트 칩을 포함하여 다수의 반도체 칩이 평면적으로 실장된 멀티 칩 패키지를 제공한다. 즉, 배선기판에 적어도 하나 이상의 반도 체 칩이 평면적으로 실장된 멀티 칩 패키지로서, 상기 반도체 칩은 활성면에 다수개의 칩 패드가 형성되고, 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 인덴트 칩을 적어도 하나 이상 포함하는 것을 특징으로 하는 멀티 칩 패키지를 제공한다.
본 발명의 바람직한 다른 실시 양태에 따른 인덴트 칩은, 중심 부분의 셀 영역과; 상기 셀 영역을 둘러싸며 칩 패드들이 형성되는 주변회로 영역;을 포함하며, 상기 주변회로 영역에는 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된다.
그리고 본 발명은 다른 실시 양태에 따른 다수개의 인덴트 칩을 적층한 멀티 칩 패키지를 제공한다. 즉, 배선기판 위에 적층된 다수개의 인덴트 칩을 포함하는 멀티 칩 패키지에 있어서, 상기 인덴트 칩은, 중심 부분의 셀 영역과, 상기 셀 영역을 둘러싸며 칩 패드들이 형성되며, 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 주변회로 영역을 포함하며, 피적층 인덴트 칩의 칩 패드가 노출되게 적층 인덴트 칩에는 요부가 형성된 것을 특징으로 하는 멀티 칩 패키지를 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명에 따른 요부(32)를 갖는 인덴트 칩(30)을 보여주는 평면도이다. 도 2를 참조하면, 본 발명에 따른 반도체 칩(30)은 외측면(31)에서 안쪽으로 요부(36; indent)가 형성된 구조를 갖는다. 이하 설명에 있어서 본 발명에 따른 반도체 칩(30)을 인덴트 칩(indent chip)이라 하고, 일반적인 사각 형태의 반도체 칩을 노말 칩(normal chip)이라 한다. 즉 종래의 노말 칩은 사각 형태인데 반하여, 본 발명에 따른 인덴트 칩(30)은 외측면(31)에서 안쪽으로 적어도 하나 이상의 요부(36)가 형성됨으로써 다양한 형태로 구현된다.
구체적으로 설명하면, 인덴트 칩의 외측면(31)은 마주보는 수직 방향의 제 1 외측면(36)과, 제 1 외측면(36)과 이웃하여 서로 마주보는 수평 방향의 제 2 외측면(37)으로 정의되며, 제 1 외측면(36)과 제 2 외측면(37)이 만나는 일측의 모서리에 요부(32)가 형성된 구조를 갖는다. 따라서 인덴트 칩(30)은 영문자 "L"자 형태로 구현할 수 있다.
이와 같은 인덴트 칩(30)을 갖는 웨이퍼(20, 40)는 도 3 및 도 4에 도시된 바와 같이 구현이 가능하며, 인덴트 칩(30)을 제조하기 위한 웨이퍼 다이싱 방법으로는 인덴트 칩(30)의 형상에 따른 다이싱 경로를 자유롭게 바꿀 수 있는 레이저 다이싱 방법이 사용되며, 특히 동경정밀(TOKYO SEIMITSU CO.,LTD.)의 레이져 다이싱 장치인 마호 다이싱 장치(Mahoh dicing machine)를 이용한 스텔스 다이싱 방법(stealth dicing method)을 사용하는 것이 바람직하다. 스텔스 다이싱 방법은 웨이퍼에 대해서 투과성 파장의 레이저광의 초점을 웨이퍼(20, 40) 내부에 맞춰 웨이퍼 다이싱을 진행한 다음, 실리콘 소재의 웨이퍼의 결정성을 이용하여 웨이퍼를 지지하는 테이프를 확장시켜 개별 반도체 칩으로 분리하는 방법이다. 스텔스 다이싱 방법은 일반적인 레이저 다이싱 방법과 달리 웨이퍼의 내부만을 선택적으로 개질하고, 웨이퍼 표면에서는 레이저광을 거의 흡수하지 않기 때문에, 웨이퍼 표면이 용융되는 일이 없어 발진이나 열변성층 없이 깨끗하게 다이싱할 수 있는 방법이다. 그 외 웨이퍼의 두께에 상관없이 웨이퍼의 고속 및 정밀한 다이싱이 가능하고, 완전 드라이 프로세스로 세정이 필요 없으며, 비접촉 다이싱 방식으로 정전기가 발생하지 않는 등의 장점이 있다.
먼저 도 3을 참조하면, 웨이퍼(20)는 개별 인덴트 칩(30)이 독립적으로 격자 배열된 형태로 구현될 수 있다. 이 경우 인덴트 칩(30)을 구분하는 절단선(26)은 수직 방향의 수직 절단선(26a)과 수평 방향의 수평 절단선(26b)이 직선 형태로 형성되고, 그리고 인덴트 칩의 요부(36)에 대응되게 수직 절단선(26a)과 수평 절단선(26b)이 교차하는 일측의 모서리 안쪽에 요부 절단선(26c)이 형성된다. 따라서 웨이퍼(20) 절단은 수평과 수직 절단선(26a, 26b)을 따라서 일차 다이싱을 진행한 다음, 요부 절단선(26c)을 포함할 수 있도록 수직 또는 수평 절단선(26a, 26b)을 따라서 이차 다이싱을 진행한다. 반대로 일차 다이싱과 이차 다이싱의 순서를 바꾸어 진행하여도 무방하다. 아울러 일차 다이싱을 진행한 다음 요부 절단선(26c)만 선별적으로 다이싱을 진행할 수도 있다. 이 또한 요부 절단선(26c)만 먼저 선별적으로 다이싱을 진행한 다음 일차 다이싱을 진행할 수도 있다.
다음으로 도 4를 참조하면, 웨이퍼(40)는 두 개의 인덴트 칩(30)이 맞물려 사각 형태를 이루는 인덴트 칩 세트(30a)가 격자 배열된 형태로 구현될 수 있다. 웨이퍼(40) 다이싱은 인덴트 칩 세트(30a) 외곽의 수직 및 수평 절단선(46a, 46b)을 따라서 일차 다이싱을 진행한 다음, 수직 방향의 요부 절단선(46c)을 따라서 이차 다이싱을 진행한다. 반대로 일차 다이싱과 이차 다이싱의 순서를 바꾸어 진행 하여도 무방하다. 이때 두 개의 인덴트 칩 세트(30a)로 사각 형태를 이루기 때문에, 도 2의 웨이퍼(20)에 비해서 인덴트 칩(30)을 조밀하게 형성하여 스크랩되는 웨이퍼 부분을 최소화함으로써, 웨이퍼(40)당 제조할 수 있는 인덴트 칩(30)의 수에 이득이 있다.
한편 도 2 내지 도 4에 개시된 인덴트 칩(30)은 일측의 모서리에 요부(36)가 형성된 예를 개시하였지만, 도 5에 도시된 바와 같이, 외측면에 적어도 하나 이상의 요부를 형성하여 다양한 형태로 구현할 수 있다. 즉, 도 5의 (a) 내지 (e)에는 제 1 외측면과 제 2 외측면으로 정의된 면에 각기 적어도 하나 이상의 요부가 형성된 인덴트 칩이 개시되어 있고, 도 5의 (f) 내지 (j)에는 제 1 외측면과 제 2 외측면이 만나는 모서리 중 적어도 하나 이상에 요부가 형성된 인덴트 칩이 개시되어 있다. 도 5의 (a) 내지 (j)에서는 인덴트 칩의 제 1 외측면 또는 제 2 외측면에 하나의 요부가 형성된 예를 개시하였지만, 하나 이상의 요부를 제 1 외측면 또는 제 2 외측면에 형성할 수도 있다. 예컨대, 도 5의 (k)에 도시된 바와 같이, 인덴트 칩은 일측의 제 2 외측면에 두 개의 요부가 형성되어 있다.
한편 인덴트 칩은 중심 부분에 집적회로들이 형성되는 셀 영역과, 셀 영역을 둘러싸는 주변회로 영역을 포함하며, 주변회로 영역에 칩 패드들이 형성된다. 이때 요부는, 도 6a 및 도 도6b에 도시된 바와 같이 셀 영역(53)을 침범하여 형성할 수도 있고, 도 10에 도시된 바와 같이 주변회로 영역(84)에만 형성할 수도 있다.
먼저 도 6a는 본 발명의 제 1 실시예에 따른 셀 영역(53)에 요부(52)가 형성된 인덴트 칩(50)을 보여주는 평면도이다. 도 6a를 참조하면, 제 1 실시예에 따른 인덴트 칩(50)은 셀 영역(53)의 외측면(51)에서 안쪽으로 요부(52)가 형성되며, 요부(52)가 형성된 셀 영역의 외측면(51)을 따라서 주변회로 영역(54)이 형성된 구조를 갖는다. 이때 칩 패드(55)는 인덴트 칩(50)의 활성면의 가장자리 영역에 형성된 주변회로 영역(54)을 따라서 형성된다. 즉, 제 1 실시예에 따른 인덴트 칩(50)은 셀 영역(53) 일측의 제 1 외측면(56)과 제 2 외측면(57)이 만나는 가상의 모서리에서 안쪽으로 요부(52)가 형성되며, 요부(52)를 갖는 셀 영역의 외측면(51)을 따라서 주변회로 영역(54)이 형성되어 있다.
한편 칩 패드(55)는 요부(52)가 형성된 주변회로 영역(54a)에 형성되어 있지만, 도 6b에 도시된 바와 같이 요부(52)가 형성된 주변회로 영역(54a)에 칩 패드가 형성되지 않을 수도 있다.
제 1 실시예에 따른 인덴트 칩(50)을 이용한 반도체 패키지(60)의 일 예가 도 7에 도시되어 있다. 도 7을 참조하면, 반도체 패키지(60)는 "L"자형의 인덴트 칩(50)을 포함할 수 있는 "L"자형의 배선기판(61) 위에 인덴트 칩(50)이 실장된 구조를 갖는다. 인덴트 칩(50)과 배선기판(61)은 본딩 와이어(62)에 의해 전기적으로 연결되며, 배선기판(61) 상부면에 형성된 인덴트 칩(50)과 본딩 와이어(62)는 수지 봉합부(63)에 의해 보호된다. 그리고 배선기판(61)의 하부면에 인덴트 칩(50)과 전기적으로 연결된 외부접속단자(64)가 형성된 구조를 갖는다. 외부접속단자로(64)로 주로 솔더 볼이 사용된다.
즉, 제 1 실시예에 따른 인덴트 칩(50)을 갖는 반도체 패키지(60)는 종래의 획일적인 사각 타입의 반도체 패키지 형태에서 벗어나 인덴트 칩(50)의 형상에 대 응되는 "L"자형의 반도체 패키지(60)로 구현할 수 있다. 즉, 반도체 패키지(60)는 내장되는 인덴트 칩(50)의 형상에 따라서 다양한 형태로 구현할 수 있기 때문에, 반도체 패키지(60)가 실장되는 기판의 공간활용의 효율을 높일 수 있다. 아울러 기판 내의 반도체 패키지들의 실장 밀도를 높일 수 있기 때문에, 기판 크기를 줄일 수 있는 장점도 있다.
한편 본 발명의 실시예에서는 인덴트 칩(50)과 배선기판(60)의 전기적 연결 방법으로 와이어 본딩법을 개시하였지만, 플립 칩 본딩법 또는 탭 본딩법을 사용할 수도 있다. 배선기판(60)으로는 리드 프레임, 인쇄회로기판, 테이프 배선기판, 세라믹 기판 등이 사용될 수 있다.
제 1 실시예에 따른 인덴트 칩(50)을 포함하는 멀티 칩 패키지(70)의 일 예가 도 8에 도시되어 있다. 도 8을 참조하면, 멀티 칩 패키지(70)는 "L"자형의 인덴트 칩(50)의 형상에 대응되는 "L"자형의 배선기판(71)에 인덴트 칩(50)이 실장되고, 인덴트 칩(50)의 일측에 노말 칩(12)이 실장된 구조를 갖는다. 즉, 획일적인 사각 타입의 종래의 멀티 칩 패키지 형태를 본 발명에 개시된 바와 같이 "L"자형의 멀티 칩 패키지(70)로 구현할 수도 있다.
그 외 제 1 실시예에 따른 인덴트 칩(50, 50a, 50b)을 이용하여, 도 9a 내지 도 9c에 개시된 바와 같이, 다양한 배치 구조의 멀티 칩 패키지(70a, 70b, 70c, 70d)를 구현할 수 있다. 한편 도 9c 및 도 9d에서는 인덴트 칩(50)과 노말 칩(12, 12a, 12b, 12c)의 배치에 주목하여 멀티 칩 패키지(70c, 70d)의 구조를 단순하게 나타내었다. 그리고 도 9bb는 도 9b의 9b'-9b'선 단면도이다.
도 9a를 참조하면, 멀티 칩 패키지(70a)는 배선기판(71) 위에 인덴트 칩(50)과 노말 칩(12)이 평면적으로 배치되는데, 인덴트 칩의 요부(52)와 이웃하게 노말 칩(12)이 배치된 구조를 갖는다. 인덴트 칩(50)과 노말 칩(12)은 본딩 와이어(73)에 의해 배선기판의 기판 패드(72)에 전기적으로 연결된다. 이때 인덴트 칩의 요부(52)와 이웃하는 노말 칩(12)의 일측에 형성된 칩 패드(15)와 인덴트 칩의 요부(52) 영역에 노출된 배선기판(71) 부분에 형성된 기판 패드(72a)가 본딩 와이어(73a)에 의해 전기적으로 연결된 구조를 갖는다. 즉, 인덴트 칩의 요부(52) 영역에 노출된 배선기판(12) 부분이 기판 패드(72a)를 형성할 수 있는 영역으로 사용되었다.
한편 인덴트 칩의 요부 영역은, 도 9b 내지 도 9d에 도시된 바와 같이, 인덴트 칩 또는 노말 칩이 배치될 수 있는 영역으로 사용될 수도 있다. 즉, 도 9b 및 도 9bb를 참조하면, 멀티 칩 패키지(70b)는 배선기판(71) 위에 인덴트 칩(50)과 노말 칩(12)이 평면적으로 배치되는데, 인덴트 칩의 요부(52) 안에 노말 칩(12)이 배치된 구조를 갖는다. 이때 인덴트 칩(50)은 배선기판(71)과 본딩 와이어(73)에 의해 전기적으로 연결되고, 노말 칩(12)은 배선기판(71)에 플립 칩 본딩된다.
도 9c를 참조하면, 멀티 칩 패키지(70c)는 인덴트 칩의 요부(52)에 다른 노말 칩(12b, 12c)에 비해서 상대적으로 큰 제 1 노말 칩(12a)의 일측이 배치되고, 인덴트 칩(50)과 제 1 노말 칩(12a) 사이의 공간에 두 개 노말 칩(12b, 12c)이 배치되어 전체적으로는 사각 형태를 이룬다.
그리고 도 9d를 참조하면, 멀티 칩 패키지(70d)는 두 개의 인덴트 칩(50a, 50b)의 요부(52a, 52b)가 사각 링을 이루도록 배치되고, 두 개의 인덴트 칩(50a, 50b) 사이의 요부(52a, 52b)가 형성하는 공간에 노말 칩(12)이 배치된 구조를 갖는다.
따라서 평면적인 멀티 칩 패키지의 반도체 칩 배치에 있어서 인덴트 칩을 사용함으로써, 배선기판의 공간활용의 효율을 높일 수 있다. 예컨대, 인덴트 칩의 요부에 노출된 배선기판 부분에 기판 패드를 형성할 수도 있고, 다른 반도체 칩들이 실장될 수 있는 영역으로 사용할 수 있다. 아울러 배선기판 내의 반도체 칩들의 실장 밀도를 높일 수 있기 때문에, 멀티 칩 패키지 크기를 줄일 수 있는 장점도 있다.
한편, 제 1 실시예에 따른 "L"자형의 인덴트 칩을 갖는 반도체 패키지 및 멀티 칩 패키지는 일 예에 불과하며, 도 5에 개시된 바와 같은 다양한 형태의 인덴트 칩을 이용하여 다양한 형태의 반도체 패키지 및 멀티 칩 패키지를 구현할 수 있음은 물론이다.
도 10은 본 발명의 제 2 실시예에 따른 주변회로 영역(84)에 요부(82)가 형성된 인덴트 칩(80)을 보여주는 평면도이다. 도 10을 참조하면, 제 2 실시예에 따른 인덴트 칩(80)은 중심 부분의 셀 영역(83)과, 셀 영역(83)을 둘러싸며 칩 패드들(85)이 형성되는 주변회로 영역(84)을 포함하며, 주변회로 영역(84)에는 외측면(81)에서 안쪽으로 적어도 하나 이상의 요부(82)가 형성된 구조를 갖는다.
좀 더 구체적으로 설명하면, 주변회로 영역(84)은 마주보는 제 1 외측면(86)에 대응되는 위치의 제 1 주변회로 영역(88)과, 제 1 주변회로 영역(88)에 이웃하 며 마주보는 제 2 외측면(87)에 대응되는 제 2 주변회로 영역(89)을 포함한다. 이때 칩 패드(85)는 인덴트 칩(80)의 활성면 양쪽의 가장자리 영역에 형성된 제 1 주변회로 영역(88)을 따라서 형성된다. 제 1 주변회로 영역(88)은 칩 패드(85)가 형성된 칩 패드 영역(88')과, 요부(82)가 형성되는 인덴트 영역(88")을 포함한다.
제 2 실시예에 따른 인덴트 칩(80)은 인덴트 칩(80)을 3차원으로 적층하여 멀티 칩 패키지로 구현 시, 적층되는 인덴트 칩의 실장 면적의 증가없이 인덴트 칩의 두께의 합에 대응되는 두께로 적층할 수 있는 소스를 제공한다. 인덴트 칩들을 3차원으로 적층할 때, 피적층 인덴트 칩의 칩 패드가 적층 인덴트 칩의 요부로 노출될 수 있도록, 인덴트 영역(88")에 칩 패드 영역(88')보다는 적어도 크게 요부(82)를 형성하는 것이 바람직하다. 제 2 실시예에서는 칩 패드 영역(88')과 요부(82)가 거의 동일한 크기로 형성된 예를 개시하고 있다.
한편 제 2 실시예에 따른 인덴트 칩(80)을 갖는 웨이퍼는 도 11 및 도 12에 도시된 바와 같이 구현이 가능하며, 인덴트 칩(80)을 제조하기 위한 웨이퍼 다이싱 방법으로 스텔스 다이싱 방법이 사용된다.
도 11을 참조하면, 웨이퍼는 개별 인덴트 칩(80)이 독립적으로 격자 배열된 형태로 구현된다. 바람직하게는 이웃하는 인덴트 칩의 칩 패드 영역(88')과 인덴트 영역(88")이 서로 마주보게 배치된 구조로 구현하는 것이다.
도 12를 참조하면, 웨이퍼는 인덴트 칩의 요부(82)에 인접한 인덴트 칩의 칩 패드 영역(88')이 배치되어 서로 맞물린 형태로 구현할 수 있다. 이 경우 인덴트 칩의 칩 패드 영역(88')과 요부(82)가 거의 동일한 크기로 구현된다.
도 13 및 도 14는 본 발명의 제 2 실시예에 따른 인덴트 칩들(80)이 적층된 멀티 칩 패키지(90)를 보여주는 도면이다. 도 13 및 도 14를 참조하면, 멀티 칩 패키지(90)는 배선기판(91) 위에 제 2 실시예에 따른 인덴트 칩(80) 3개가 3차원으로 적층된 구조를 갖는다. 이때 피적층 인덴트 칩(80a, 80b)의 칩 패드들(85a, 85b)이 적층 인덴트 칩(80b, 80c)의 요부(82b, 82c)를 통하여 노출될 수 있도록 칩 적층이 이루어진다. 적층 인덴트 칩의 요부(82b, 82c)로 노출된 피적층 인덴트 칩의 칩 패드(85a, 85b)와 배선기판(91)은 본딩 와이어(96)에 의해 전기적으로 연결된다. 즉, 피적층 인덴트 칩(80a, 80b)이 적층된 방향에 대해서 적층 인덴트 칩(80b, 80c)은 180도 회전된 방향으로 적층된다. 따라서, 인덴트 칩 위에 스페이서의 개재 없이 크기가 동일한 인덴트 칩을 직접 적층할 수 있다. 한편 이하의 설명에 있어서, 배선기판(91) 위에 적층되는 인덴트 칩(80)의 순서에 따라서 제 1 칩(80a), 제 2 칩(80b), 제 3 칩(80c)이라 하며, 본 실시예에서는 동일한 인덴트 칩(80) 3개가 적층된 예를 개시하였다. 적층 인덴트 칩과 피적층 인덴트 칩은 상대적인 것으로, 제 1 칩(80a)이 피적층 인덴트 칩인 경우 제 2 칩(80b)이 적층 인덴트 칩이 되고, 제 2 칩(80b)이 피적층 인덴트 칩인 경우 제 3 칩(80c)이 적층 인덴트 칩이 된다.
좀 더 구체적으로 설명하면, 배선기판(91) 위에 제 1 칩(80a)이 실장된다. 제 1 칩(80a)으로는 제 2 실시예에 따른 인덴트 칩이 사용된 예를 개시하였지만, 제 2 실시예에 따른 인덴트 칩과 칩 패드 배열이 동일한 노말 칩이 사용될 수 있다. 배선기판(91)의 상부면에는 제 1 칩의 제 1 외측면(86)을 향하여 근접하게 기 판 패드들(92)이 뻗어 있다.
제 2 칩(80b)이 제 1 칩(80a) 위에 비전도성 접착제(97)를 개재하여 적층된다. 이때 제 1 칩의 제 1 칩 패드들(85a)이 제 2 칩의 제 2 요부(82b)에 노출될 수 있도록 적층된다. 즉, 제 1 칩(80a)이 실장된 방향에 대해서 180도 회전된 방향으로 제 2 칩(80b)이 제 1 칩(80a) 위에 적층된다. 이때 제 1 칩 패드들(85a)이 제 2 요부(82b)를 통하여 외부로 노출될 수 있도록 제 1 칩 패드 영역(88a')보다는 동일하거나 크게 제 2 요부(82b)를 형성하는 것이 바람직하다. 비전도성 접착제(97)로는 비전도성의 액상이나 얇은 필름이나 테이프 형상의 접착제가 사용될 수 있다.
제 3 칩(80c)이 제 2 칩(80b) 위에 비전도성 접착제(97)를 개재하여 적층된다. 제 3 칩(80c)은 제 2 칩 패드들(85b)이 제 3 요부(82c)에 노출되게 적층될 수 있도록, 제 1 칩(80a)과 동일 방향으로 적층된다. 이때 제 1 칩(80a)과 제 3 칩(80c)은 동일 방향으로 적층되기 때문에, 제 2 칩(80b)을 사이에 두고 제 3 칩 패드 영역(88c')에 의해 제 1 칩의 칩 패드 영역(88a')이 가려진다.
따라서 제 2 실시예에 따른 인덴트 칩(80)을 사용하여 칩 적층을 구현함으로써, 종래의 동일 칩 적층시 필요했던 스페이서의 개재 없이 3차원으로 칩 적층이 가능하다. 아울러 인덴트 칩(80)의 실장 면적의 증가없이 적층되는 인덴트 칩(80)들의 두께의 합에 대응되는 두께로 적층이 가능하다. 이때 종래의 스페이서의 역할은 피적층 인덴트 칩 위에 적층되는 적층 인덴트 칩이 대신하게 된다. 물론, 본 실시예에서는 3개의 인덴트 칩(80)이 적층된 예를 개시하였지만, 더 많은 수의 인 덴트 칩을 적층할 수도 있다.
그리고 제 1 내지 제 3 칩 패드(85a, 82b, 82c)와 배선기판의 기판 패드(92)는 본딩 와이어(96)에 의해 전기적으로 연결된다. 본딩 와이어(96)는 필요에 따라서 볼 본딩법, 리버스 본딩법 또는 범프 리버스 본딩법으로 형성할 수 있다. 본 실시예에서는 제 1 칩(80a)과 배선기판(91)은 볼 본딩법으로 형성된 제 1 와이어(93)에 의해 전기적으로 연결되며, 제 2 칩(80b) 및 제 3 칩(80c)은 범프 리버스 본딩법으로 형성된 제 2 및 제 3 와이어(94, 95)에 의해 전기적으로 연결된다. 범프 리버스 본딩법은 와이어 본딩의 접합 신뢰성을 유지하면서 와이어 루프를 최대한 낮게 형성할 수 있는 와이어 본딩 방법 중의 하나이다.
한편 제 1 칩 패드 영역(88a')이 제 3 칩 패드 영역(88c')에 의해 가려지기 때문에, 제 1 칩 패드(85a)에서 인출된 제 1 와이어(93)는 제 3 칩 패드 영역(88c')의 배면보다는 아래쪽에 형성해야 한다. 제 1 칩(80a)을 제외한 제 1 칩(80a) 위에 적층되는 제 2 및 제 3 칩(80b, 80c)의 와이어 본딩법으로는 본딩 와이어(94, 95)의 루프 높이를 최소화할 수 있는 범프 리버스 본딩법을 사용하였다. 이때 제 1 칩(80a)의 와이어 본딩법으로 볼 본딩법을 사용한 이유는, 제 1 칩(80a)의 경우는 배선기판(91) 위에 바로 적층되기 때문에, 볼 본딩으로 제 1 와이어(93)를 형성하더라도 제 3 칩 패드 영역(88c')의 배면보다는 낮게 제 1 와이어(93)를 형성할 수 있기 때문이다. 하지만 제 2 칩(80b)의 두께가 볼 본딩으로 형성되는 제 1 와이어(93)의 루프의 높이보다 낮다면, 제 1 와이어(93)가 제 3 칩 패드 영역(88c')의 배면에 접촉할 수 있기 때문에, 제 1 와이어(93) 또한 범프 리버스 본딩법으로 형성하는 것이 바람직하다. 즉, 제 1 내지 제 3 와이어를 형성하는 방법은 적층되는 인덴트 칩의 두께에 따라서 적절하게 선택하여 사용할 수 있다.
그리고 제 1 내지 제 3 와이어(93, 94, 95) 본딩 공정은 아래의 3가지 방법으로 진행할 수 있다. 첫째 제 1 내지 제 3 칩(80a, 80b, 80c) 적층 공정과 연계하여 차례로 제 1 내지 제 3 와이어(93, 94, 95) 본딩 공정을 차례로 진행하는 방법이다. 둘째 제 1 및 제 2 칩(80a, 80b)을 적층한 다음 제 1 및 제 2 와이어(93, 94) 본딩 공정을 함께 진행하고, 제 3 칩(80c)을 적층한 다음 제 3 와이어(95) 본딩 공정을 진행하는 방법이다. 마지막으로 제 1 칩(80a)을 적층한 다음 제 1 와이어(93) 본딩 공정을 진행하고, 제 2 및 제 3 칩(80b, 80c)을 적층한 다음 제 2 및 제 3 와이어(94, 95) 본딩 공정을 함께 진행하는 방법이다.
한편 제 1 내지 3 칩(80a, 80b, 80c)은 동일 형태의 인덴트 칩으로, 기능 또한 동일한 동일 칩일 수도 있고 기능이 상이한 이종 칩일 수도 있다. 예컨대, 제 1 내지 3 칩(80a, 80b, 80c)이 모두 동일 칩인 경우, 도시되지는 않았지만 동일한 역할을 하는 칩 패드들끼리 서로 연결될 수 있도록, 동일한 역할을 하는 칩 패드들이 본딩되는 기판 패드들을 서로 연결하는 회로 배선이 배선기판(91)에 형성된다. 즉, 제 1 및 제 3 칩(80a, 80c)은 동일 칩 패드(85a, 85c)가 동일 기판 패드(92)에 직접 연결되지만, 제 2 칩(80b)의 경우는 그렇지 못하다. 따라서 제 1 칩(80a)과 연결된 기판 패드(92)와 서로 대응되는 제 2 칩(80b)이 연결된 기판 패드(92)를 서로 연결하는 회로 배선을 배선기판(91)에 형성할 수 있다.
따라서 인덴트 칩 적층시, 피적층 인덴트 칩의 칩 패드들이 적층 인덴트 칩 의 요부에 노출되게 인덴트 칩을 적층함으로써, 적층되는 인덴트 칩의 실장 면적의 증가없이 실질적으로 인덴트 칩 두께로 적층할 수 있다. 물론 칩 패드가 형성되는 주변회로 영역에 요부를 형성함으로써 칩 패드 영역이 축소되지만, 필요에 따라서 칩 패드 영역에 칩 패드를 2렬 이상으로 형성함으로써 필요한 수의 칩 패드를 축소된 칩 패드 영역 안에 형성할 수 있다.
전술된 멀티 칩 패키지(90)는 마주보는 제 1 주변회로 영역에 요부가 형성된 인덴트 칩이 적층된 예를 개시하였지만, 도 5에 개시된 바와 같이, 제 2 실시예에 따른 인덴트 칩 또한 다양한 형태로 구현이 가능하며 또한 그를 이용한 적층 타입의 멀티 칩 패키지로의 구현도 가능하다. 즉, 도 15 내지 도 22은 본 발명의 제 2 실시예에 따른 다른 형상의 인덴트 칩들이 적층된 멀티 칩 패키지의 다른 예를 보여주는 평면도들이다. 한편 적층시 교대로 동일한 인덴트 칩의 적층이 이루어지기 때문에, 설명의 편의상 2개의 인덴트 칩이 적층된 예를 개시하였다. 물론 2개 이상의 인덴트 칩을 적층하여 멀티 칩 패키지를 구현할 수 있다. 그리고 인덴트 칩의 적층 구조에 주목하여 멀티 칩 패키지 구조를 단순하게 나타내었다.
도 15 및 도 16를 참조하면, 제 2-1 실시예에 따른 인덴트 칩(180a, 180b)은 일측의 주변회로 영역(188a, 188b)에 칩 패드(185a, 185b)와 요부(182a, 182b)가 형성된 구조를 갖는다. 즉, 도 15을 참조하면, 제 1 칩(180a)은 일측의 제 1 주변회로 영역(188a)의 위쪽에 제 1 칩 패드들(185a)이 형성되는 제 1 칩 패드 영역(188a')이, 제 1 칩 패드 영역(188a') 아래쪽에 제 1 요부(182a)가 형성되는 제 1 인덴트 영역(188a")가 형성된 구조를 갖는다. 그리고 도 16를 참조하면, 제 1 칩(180a) 위에 적층되는 제 2 칩(180b)은 일측의 제 1 주변회로 영역(188b)의 위쪽에 제 1 칩 패드 영역(188a')이 노출되게 제 2 요부(182b)가 제 2 인덴트 영역(188b")에 형성되고, 제 2 요부(182b) 아래쪽에 제 2 칩 패드 영역(188b')이 형성된 구조를 갖는다. 한편 칩 적층시 제 2 요부(182b)를 통하여 제 1 칩 패드 영역(188a')이 노출될 수 있도록, 제 2 요부(182b)는 제 1 칩 패드 영역(188a')보다는 적어도 크게 형성하는 것이 바람직하다. 제 1 칩(180a)과 제 2 칩(180b)은 미러(mirror) 칩 형태로 형성된다.
따라서 제 2-1 실시예에 따른 인덴트 칩(180a, 180b)이 적층된 멀티 칩 패키지(190)는 제 2 칩의 제 2 요부(182b)를 제 1 칩의 제 1 칩 패드들(185a)이 외부로 노출됨으로써, 제 1 및 제 2 칩 패드들(185a, 185b) 모두가 외부로 노출된 구조를 갖는다.
도 17 및 도 18을 참조하면, 제 2-2 실시예에 따른 인덴트 칩(280a, 280b)은 마주보는 일측의 주변회로 영역(288a, 288b)에 각기 칩 패드 영역(288a', 288b')과 인덴트 영역(288a", 288b")이 형성되며, 마주보는 일측의 주변회로 영역(288a, 288b)에서 칩 패드 영역(288a', 288b')과 인덴트 영역(288a", 288b")이 서로 마주보게 형성되어 있다. 즉, 도 17을 참조하면, 제 1 칩(280a)은 마주보는 제 1 주변회로 영역(288a)에 각기 제 1 칩 패드 영역(288a')과 제 1 요부(282a)를 갖는 제 1 인덴트 영역(288a")이 형성되며, 마주보는 제 1 주변회로 영역(288a)에서 제 1 칩 패드 영역(288a')과 제 1 요부(282a)는 서로 마주보게 형성되어 있다. 그리고 도 18를 참조하면, 제 1 칩(280a) 위에 적층되는 제 2 칩(280b)은 제 1 칩(280a)과는 반대로 제 1 칩 패드 영역(288a')에 대응되는 위치에 제 2 요부(282b)를 갖는 제 2 인덴트 영역(288b")이 형성되고, 제 1 요부(282a)에 대응되게 제 2 칩 패드 영역(288b')이 형성된 구조를 갖는다. 즉, 제 1 칩(280a)과 제 2 칩(280b)은 미러 칩 형태로 형성된다.
따라서 제 2-2 실시예에 따른 인덴트 칩(280a, 280b)이 적층된 멀티 칩 패키지(290)는 제 2 칩의 제 2 요부(282b)를 제 1 칩의 제 1 칩 패드들(285a)이 외부로 노출됨으로써, 제 1 및 제 2 칩 패드들(285a, 285b) 모두가 외부로 노출된 구조를 갖는다.
도 19 및 도 20을 참조하면, 제 2-3 실시예에 따른 인덴트 칩(380a, 380b)은 일측의 대각선 방향의 모서리에 칩 패드 영역(388a', 388b')이 형성되고, 타측의 대각선 방향의 모서리에 요부(382a, 382b)를 갖는 인덴트 영역(388a", 388b")이 형성된 구조를 갖는다. 즉, 제 1 칩(380a)은 오른쪽 상단 모서리와 왼쪽 하단의 모서리에 제 1 칩 패드 영역(388a)'이 형성되고, 왼쪽 상단 모서리와 왼쪽 상단의 모서리에 제 1 요부(382a)가 형성된 구조를 갖는다. 그리고 제 1 칩(382a) 위에 적층되는 제 2 칩(382b)은 제 1 칩(382a)과 반대로 제 1 칩 패드 영역(388a')에 대응되는 대각선 방향의 모서리에 제 2 요부(382b)가 형성되고, 제 1 요부(382a)에 대응되는 위치에 제 2 칩 패드 영역(388b')이 형성된 구조를 갖는다. 즉, 제 1 칩(380a)과 제 2 칩(380b)은 형상이 서로 미러 칩 형태로 형성된다.
따라서 제 2-3 실시예에 따른 인덴트 칩(380a, 380b)이 적층된 멀티 칩 패키지(390)는 제 2 칩의 제 2 요부(382b)를 제 1 칩의 제 1 칩 패드들(285a)이 외부로 노출됨으로써, 제 1 및 제 2 칩 패드들(385a, 385b) 모두가 외부로 노출된 구조를 갖는다.
한편 제 1 칩과 제 2 칩은 동일 형상의 칩이어도 무방하다. 즉, 제 2 칩을 제 1 칩(380)에 대해서 일방향으로 90도 또는 270도 회전시켜 적층할 경우, 전술된 적층 구조와 동일한 구조로 적층이 가능하다.
그리고 도 21 및 도 22를 참조하면, 제 1 칩(480a)은 양측의 대각선 방향의 모서리에 제 1 칩 패드 영역(488a')이 형성되고, 마주보는 제 1 및 제 2 주변회로 영역(488a, 489a)에 제 1 요부(482a)가 형성된 구조를 갖는다. 그리고 제 1 칩(480a) 위에 적층되는 제 2 칩(480b)은 제 1 칩(480a)과는 반대로 양측의 대각선 방향의 모서리에 제 1 칩 패드 영역(488a')이 노출될 수 있는 제 2 요부(482b)가 형성되고, 제 1 요부(482a)에 대응되는 위치에 제 2 칩 패드 영역(488b')이 형성된 구조를 갖는다.
따라서 제 2-4 실시예에 따른 인덴트 칩(480a, 480b)이 적층된 멀티 칩 패키지(490)는 제 2 칩의 제 2 요부(482b)를 제 1 칩의 제 1 칩 패드들(485a)이 외부로 노출됨으로써, 제 1 및 제 2 칩 패드들(485a, 485b) 모두가 외부로 노출된 구조를 갖는다.
정리하면 인덴트 칩 적층은, 홀수층에 위치하는 인덴트 칩과 짝수층에 위치하는 인덴트 칩들끼리는 동일 방향으로 적층되며, 홀수층 인덴트 칩의 칩 패드 영역이 짝수층 인덴트 칩의 요부에 노출되고, 짝수층 인덴트 칩의 칩 패드 영역이 홀수층 인덴트 칩의 요부에 노출될 수 있도록 적층이 이루어진다.
지금까지는 동일 형태의 제 2 실시예에 따른 인데트 칩이 적층된 멀티 칩 패키지를 개시하였지만, 도 23 내지 도 25에 도시된 바와 같이, 노말 칩과 서로 다른 형태의 인덴트 칩을 적층하여 멀티 칩 패키지를 구현할 수 있다. 물론, 피적층 칩의 칩 패드들이 적층 인덴트 칩의 요부에 노출되게 칩 적층이 이루어진다. 반도체 칩의 적층 구조에 주목하여 멀티 칩 패키지 구조를 단순하게 나타내었다.
도 23을 참조하면, 멀티 칩 패키지(590)는 3개의 서로 다른 형태의 반도체 칩(512, 580a, 580b)이 적층된 멀티 칩 패키지로서, 제 1 칩(512)은 양측의 제 1 주변회로 영역(518)에 제 1 칩 패드들(512)이 형성된 노말 칩이다. 제 1 칩(512) 위에 적층되는 제 2 칩(580a)은 제 1 칩의 제 1 칩 패드들(512)이 노출되게 제 1 요부(582a)가 형성된 인덴트 칩으로, 일측의 제 1 주변회로 영역(588a)에 제 2 칩 패드들(585a)이 형성되어 있다. 그리고 제 3 칩(580b)은 제 2 칩의 제 2 칩 패드들(585a)에 이격되게 제 2 칩(580a) 영역 안에 적층되며, 가장자리 둘레에 제 3 칩 패드들(585b)이 형성되어 있다. 제 3 칩(580b)은 제 1 요부(582a)에 대응되는 일측에 제 2 요부(582b)가 형성되어 있다.
도 24를 참조하면, 멀티 칩 패키지(690)는 2개의 서로 다른 형태의 반도체 칩(612, 680)이 적층된 멀티 칩 패키지로서, 제 1 칩(612)은 일측의 제 2 주변회로 영역(619)에 제 1 칩 패드들(615)이 형성된 노말 칩이다. 그리고 제 1 칩(612) 위에 적층되는 제 2 칩(680)은 제 1 칩의 제 1 칩 패드들(615)이 노출되게 요부(682)가 형성된 인덴트 칩으로, 가장자리 둘레에 제 2 칩 패드(685)가 형성되어 있다.
그리고 도 25를 참조하면, 멀티 칩 패키지(790)는 2개의 서로 다른 형태의 반도체 칩(712, 782)이 적층된 멀티 칩 패키지로서, 제 1 칩(712)은 마주보는 양측의 제 1 주변회로 영역(718a, 718b)에 제 1 칩 패드들(715a, 715b)이 형성되어 있다. 이때 제 1 칩 패드들(715a, 715b)은 일측의 제 1 주변회로 영역(718a)을 따라서 균일하게 형성된 제 1-1 칩 패드(715a)와, 타측의 제 1 주변회로 영역(718b)의 중심 부분에 형성된 제 1-2 칩 패드(715b)를 포함한다. 그리고 제 1 칩(712) 위에 적층되는 제 2 칩(780)은 제 1-2 칩 패드들(715b)이 노출되게 요부(782)가 형성된 인덴트 칩이다. 물론 제 2 칩(780)은 제 1-1 칩 패드들(615a)에 이격되게 제 1 칩(712) 영역 안에 적층된다.
그 외 다양한 형태의 인덴트 칩을 이용하여 다양한 형태의 칩 적층을 구현할 수 있음은 물론이다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다.
따라서, 본 발명의 구조를 따르면 스텔스 다이싱 방법을 이용하여 외측면에서 안쪽으로 요부를 갖는 인덴트 칩을 제공함으로써, 다양한 형태의 반도체 칩의 제공이 가능하다. 이로 인하여 인덴트 칩을 갖는 반도체 패키지 또한 다양한 형태로 구현이 가능하고, 인덴트 칩을 포함하는 다수개의 반도체 칩이 평면적으로 실장 된 멀티 칩 패키지 구현시 배선기판의 공간활용 효율을 높일 수 있다.
그리고 칩 적층형 멀티 칩 패키지 구현시, 피적층 인덴트 칩의 칩 패드가 노출되게 적층 인덴트 칩에 요부를 형성함으로써, 적층되는 인덴트 칩의 실장 면적의 증가없이 적층되는 인덴트 칩 두께의 합에 대응되는 두께로 칩 적층을 구현할 수 있다.

Claims (39)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 배선기판에 적어도 하나 이상의 반도체 칩이 평면적으로 실장된 멀티 칩 패키지로서,
    상기 반도체 칩은 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성되고, 활성면의 가장자리 둘레에 다수개의 칩 패드가 형성된 인덴트 칩을 적어도 하나 이상 포함하며,
    상기 인덴트 칩은,
    중심 부분의 셀 영역과;
    상기 셀 영역을 둘러싸며 칩 패드들이 형성되는 주변회로 영역;을 포함하며,
    상기 요부는 상기 셀 영역의 외측면에서 안쪽으로 적어도 하나 이상 형성된 것을 특징으로 하는 멀티 칩 패키지.
  11. 제 10항에 있어서, 상기 반도체 칩은 적어도 일측이 상기 인덴트 칩의 요부에 근접하게 배치되는 반도체 칩을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  12. 제 11항에 있어서, 상기 반도체 칩은 상기 인덴트 칩의 요부 안에 위치하는 반도체 칩을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  13. 삭제
  14. 중심 부분의 셀 영역과;
    상기 셀 영역을 둘러싸며 칩 패드들이 형성되는 주변회로 영역;을 포함하며,
    상기 주변회로 영역에는 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 것을 특징으로 하는 인덴트 칩.
  15. 제 14항에 있어서, 상기 주변회로 영역은,
    서로 마주보는 제 1 주변회로 영역과;
    상기 제 1 주변회로 영역과 이웃하며 서로 마주보는 제 2 주변회로 영역;을 포함하는 것을 특징으로 하는 인덴트 칩.
  16. 제 15항에 있어서, 상기 주변회로 영역은,
    상기 칩 패드가 형성되는 칩 패드 영역과;
    상기 칩 패드 영역과 이웃하며 상기 요부가 형성되는 인덴트 영역;을 포함하는 것을 특징으로 하는 인덴트 칩.
  17. 제 16항에 있어서, 상기 요부가 형성된 일측의 상기 주변회로 영역에서 상기 요부와 상기 칩 패드 영역은 거의 동일한 크기를 갖는 것을 특징으로 하는 인덴트 칩.
  18. 제 17항에 있어서, 상기 요부는 일측의 상기 제 1 주변회로 영역에 형성된 것을 특징으로 하는 인덴트 칩.
  19. 제 18항에 있어서, 상기 요부는 마주보는 상기 제 1 주변회로 영역에 각기 대칭되게 형성된 것을 특징으로 인덴트 칩.
  20. 제 19항에 있어서, 상기 요부는 일측의 상기 제 2 주변회로 영역에 형성된 것을 특징으로 하는 인덴트 칩.
  21. 제 19항에 있어서, 상기 요부는 마주보는 상기 제 2 주변회로 영역에 각기 대칭되게 형성된 것을 특징으로 인덴트 칩.
  22. 제 17항에 있어서, 상기 요부는 상기 제 1 주변회로 영역과 상기 제 2 주변회로 영역이 만나는 모서리 중 적어도 하나 이상에 형성된 것을 특징으로 하는 인덴트 칩.
  23. 배선기판 위에 적층된 다수개의 인덴트 칩을 포함하는 멀티 칩 패키지에 있어서,
    상기 인덴트 칩은, 중심 부분의 셀 영역과, 상기 셀 영역을 둘러싸며 칩 패드들이 형성되며, 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 주변회로 영역을 포함하며,
    피적층 인덴트 칩의 칩 패드가 노출되게 적층 인덴트 칩에는 요부가 형성된 것을 특징으로 하는 멀티 칩 패키지.
  24. 제 23항에 있어서, 상기 피적층 인덴트 칩의 요부는 상기 적층 인덴트 칩에 의해 가려지는 것을 특징으로 하는 멀티 칩 패키지.
  25. 제 24항에 있어서, 상기 피적층 인덴트 칩의 요부를 덮는 상기 적층 인덴트 칩 부분은 주변회로 영역이며, 상기 주변회로 영역에 칩 패드가 형성된 것을 특징으로 하는 멀티 칩 패키지.
  26. 제 25항에 있어서, 상기 배선기판과 상기 인덴트 칩들의 칩 패드는 본딩 와 이어에 의해 전기적으로 연결된 것을 특징으로 하는 멀티 칩 패키지.
  27. 제 26항에 있어서, 상기 적층 인덴트 칩 배면 아래에 위치하는 상기 본딩 와이어 부분은 상기 적층 인덴트 칩 배면보다는 아래쪽에 형성된 것을 특징으로 하는 멀티 칩 패키지.
  28. 제 24항에 있어서, 상기 인덴트 칩의 주변회로 영역은,
    마주보는 제 1 주변회로 영역과;
    상기 제 1 주변회로 영역에 이웃하며 마주보는 제 2 주변회로 영역을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  29. 제 28항에 있어서, 상기 주변회로 영역은,
    상기 칩 패드가 형성되는 칩 패드 영역과;
    상기 칩 패드 영역 사이에 상기 요부가 형성되는 인덴트 영역;을 포함하며,
    상기 피적층 인덴트 칩의 칩 패드 영역은 상기 적층 인덴트 칩의 요부에 의해 노출되고, 상기 피적층 인덴트 칩의 요부는 상기 적층 인덴트 칩의 칩 패드 영역에 의해 가려지는 것을 특징으로 하는 멀티 칩 패키지.
  30. 제 29항에 있어서, 상기 요부가 형성된 일측의 상기 주변회로 영역에서 상기 요부와 상기 칩 패드 영역은 거의 동일한 크기를 갖는 것을 특징으로 하는 멀티 칩 패키지.
  31. 제 30항에 있어서, 상기 요부는 일측의 상기 주변회로 영역에 형성되며, 상기 요부가 형성된 일측의 상기 주변회로 영역의 칩 패드 영역에 상기 칩 패드가 형성된 것을 특징으로 하는 멀티 칩 패키지.
  32. 제 31항에 있어서, 상기 요부는 일측의 상기 제 1 주변회로 영역에 형성된 것을 특징으로 하는 멀티 칩 패키지.
  33. 제 31항에 있어서, 상기 요부는 마주보는 상기 제 1 주변회로 영역에 각기 대칭되는 위치에 형성된 것을 특징으로 멀티 칩 패키지.
  34. 제 33항에 있어서, 상기 요부는 일측의 상기 제 2 주변회로 영역에 형성된 것을 특징으로 하는 멀티 칩 패키지.
  35. 제 31항 또는 제 34항에 있어서, 상기 요부는 마주보는 상기 제 2 주변회로 영역에 각기 대칭되는 위치에 형성된 것을 특징으로 멀티 칩 패키지.
  36. 제 30항에 있어서, 상기 요부는 상기 제 1 주변회로 영역과 상기 제 2 주변회로 영역이 만나는 모서리 중 적어도 하나 이상에 형성된 것을 특징으로 하는 멀 티 칩 패키지.
  37. 제 23항에 있어서, 적층된 상기 인덴트 칩들의 최하부에 위치하며, 최하부 상기 인덴트 칩의 요부에 노출되게 칩 패드들이 형성된 반도체 칩;을 더 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  38. 배선기판 위에 적층된 다수개의 인덴트 칩을 포함하는 멀티 칩 패키지에 있어서,
    상기 인덴트 칩들은,
    활성면의 가장자리 영역에 제 1 칩 패드들이 형성되며, 상기 제 1 칩 패드 외측의 상기 가장자리 영역에 적어도 하나 이상의 제 1 요부가 형성된 홀수층 인덴트 칩과;
    상기 홀수층 인덴트 칩 사이에 개재되는 짝수층 인덴트 칩으로, 활성면의 가장자리 영역에 상기 제 1 칩 패드들이 노출되게 제 2 요부가 형성되고, 상기 제 1 요부를 덮는 상기 가장자리 영역에 제 2 칩 패드들이 형성된 짝수층 인덴트 칩;을 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  39. 활성면에 다수개의 칩 패드가 형성되고, 외측면에서 안쪽으로 적어도 하나 이상의 요부가 형성된 인덴트 칩과;
    상기 인덴트 칩의 형상에 대응되는 배선기판과;
    상기 인덴트 칩의 칩 패드와 상기 배선기판을 전기적으로 연결하는 전기적 연결 수단과;
    상기 배선기판 위의 인덴트 칩과 전기적 연결 수단을 봉합하는 수지 봉합부; 및
    상기 배선기판의 하부면에 형성된 외부접속단자;를 포함하는 것을 특징으로 하는 인덴트 칩을 갖는 반도체 패키지.
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