JP3661162B2 - 不揮発性半導体メモリ装置のセンスアンプ - Google Patents
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Description
【発明の属する技術分野】
本発明は不揮発性半導体メモリ装置のセンスアンプに関し、より具体的にはNAND構造からなるセルを有するフラシュEEPROM装置のセンスアンプに関する。
【0002】
【従来の技術】
一般に、ノートブックの大きさの携帯用のマイクロコンピューターのようなバッテリ稼動のコンピューターシステムでは、補助記憶装置として主に用いられているハードディスクは相対的に広い面積を占めるので、システム設計者達は、より狹い面積を占める高密度、高性能のEEPROMの開発に深い関心を示している。このような高密度、高性能のEEPROMを作るためにはメモリセルが占める面積を狹くすることが重要な課題である。このような課題を解決するために、一つのセル当りの選択トランジスタの数とビットラインとのコンタクトホールの数を少なくすることができるNAND構造のセルを有するEEPROMが開発された。このようなNANDEEPROMの改良された構造と、その構造の装置を用いる改良された消去及びプログラミング技術が1990年に発行されたSymposium on VLSI Technology、129ページないし130ページに“A NAND STRUCTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELI−ABLE 5V−ONLY FLASH EEPROM”というテーマで開示されている。前記文献に開示のNANDEEPROMは、メモリセルにプログラムされた情報を一時に消去するモードを有する。そのためこのようなEEPROMは、一般的にフラシュEEPROM又はフラシュメモリと呼ばれる。
【0003】
一般的なフラシュメモリの場合、読出動作の際、選択されたセルトランジスタのゲート端子すなわち、ワードラインには0Vが印加される。この際、選択されたセルトランジスタが正のしきい電圧を有するようにプログラムされた場合であると、前記選択されたセルトランジスタと連結されたビットラインは初期のプリチャージレベルに維持される。これと違って、上記選択されたセルトランジスタが負のしきい電圧を有するようにプログラムされた場合であると、上記選択されたセルトランジスタと連結されたビットラインは接地レベルにディスチャージされる。このようなフラシュメモリで用いられるセンスアンプは、読出動作の際に選択されたセルトランジスタのしきい電圧によってプリチャージレベルに維持されるか、又は接地電圧レベルにディベロップするビットラインの電位とリファレンスビットラインの電位との間の差を感知して増幅する機能を有する。図12には、折り返しビットライン構造を有するNANDフラシュEEPROMで採用されている従来のセンスアンプが示されている。
【0004】
図12を参照すると、センスアンプ1は、セルアレー100と入出力ゲート回路200との間に位置する。セルアレー100は、基準電圧を供給するためのリファレンスセルアレーを含む。入出力ゲート回路200は、センスアンプ1によって増幅されたデータを各入出力ラインによって伝える。センスアンプ1においては、セルアレー100に連結されたビットラインBLi,BLjと入出力ゲート回路200に連結されたサブビットラインSBLi,SBLjとの間に、ビットライン絶縁部2が位置する。このビットライン絶縁部2は、NMOSFETQ1,Q2から構成され、これらによってビットラインBLi,BLjとサブビットラインSBLi,SBLjは、互いに選択的に電気的な絶縁がなされる。サブビットラインSBLi,SBLjには、NMOSトランジスタQ3,Q4から構成されるNラッチセンスアンプ部3と、PMOSトランジスタQ5,Q6から構成されるPラッチセンスアンプ部4と、PMOSトランジスタQ7,Q8から構成されるプリチャージング部5及び、PMOSトランジスタQ9から構成されるイコライジング部6が連結されている。このセンスアンプ1の動作を説明する前に、説明の便宜上、ビットラインBLiには消去されたセルが選択されることによってディベロップした電圧が伝達され、ビットラインBLjにはリファレンスセルが選択されることによって得ることができる読出基準電圧が伝達されると仮定する。この場合一般的に、上記基準電圧は、消去されたセルの選択による電圧と、プログラムされたセルの選択による電圧との中間レベルになるように設計される。
【0005】
図13はNANDフラシュメモリの読出動作のための図12に示されたセンスアンプ1のセンシング動作タイミング図を示している。図13を参照すると、ビットラインBLi,BLjとラッチアンプの駆動ラインLA,バーLAはあらかじめ電源電圧Vccレベルにプリチャージされる。またサブビットラインSBLi,SBLjもプリチャージ制御信号バーφEQによってVccレベルにプリチャージされる。セルの選択によってビットラインBLi,BLjの電圧が充分充電されると、パルス波形の絶縁制御信号ISOが発生する。この絶縁制御信号ISOによって絶縁トランジスタQ1,Q2がそれぞれ導通状態になり、Nラッチセンスアンプの駆動ラインバーLAの電位は接地電圧GNDレベルすなわち、0Vまで落る。この際、絶縁トランジスタQ1,Q2によってビットライン電圧が降下することを防ぐためには、絶縁制御信号ISOのハイレベルはVcc+2Vth(ここで、VthはNMOSトランジスタのしきい電圧)レベル以上に維持されなければならない。トランジスタQ1,Q2が導通状態になると、ビットラインBLi,BLjとサブビットラインSBLi,SBLjとの間の電荷配分によってサブビットライン電圧が変る。この際、消去されたセルと電気的に連結されたビットラインBLiとの電荷配分がなされたサブビットラインSBLiの電位が相対的に早く低くなることにより、トランジスタQ3とQ6が導通する。その結果、ラッチアンプの駆動ラインLA,バーLAにより、サブビットラインSBLiの電位はGNDレベルに降下し、サブビットラインSBLjの電位はVccレベルまで上昇する。このように、ビットラインBLi,BLjとの間の微細な電位差はセンスアンプ1によって増幅されて入出力ゲート回路200に提供される。
【0006】
しかし、前述した感知増幅回路では、センシング動作中に、絶縁制御信号ISOがパルス波形を有しなければならないし、この絶縁制御信号のハイレベルもVcc+2Vthレベル以上に維持されなければならない。またセンシング動作の際、センスアンプ1がセルアレーでのビットラインローディングの影響を受けるようになり、これにより、センシング速度の遅延及びピーク電流の増加などのような問題が発生する。その上に、このセンスアンプによってはノーマルセンシング動作のみを遂行でき、選択されたセルに記憶のデータを反転させたデータを出力するインバーテッドセンシング動作(inverted sensing operation)は遂行できない。これは入出力回路の設計を制限する要素として作用する。
【0007】
図14は折り返しビットライン構造を有するNANDフラシュのEEPROMで採用されている他の従来のセンスアンプを示している。図14を参照すると、PMOSトランジスタQ10,Q11からなるプリチャージング部7と、NMOSトランジスタQ12からなるイコライジング部8との間にセルアレー100が位置する。セルアレー100のビットラインBLi,BLjとサブビットラインSBLi,SBLjとの間にはNMOSトランジスタQ13,Q14からなるビットライン絶縁部9が位置する。このビットライン絶縁部9によってビットラインBLi,BLjとサブビットラインSBLi,SBLjとは互いにそれぞれ選択的に電気的に絶縁される。サブビットラインSBLi,SBLjには、NMOSトランジスタQ15,Q16から構成されるNラッチセンスアンプ部10と、PMOSトランジスタQ17,Q18から構成されるPラッチセンスアンプ部11とが連結される。NMOSトランジスタQ15,Q16の各ドレーンはラッチアンプの駆動ラインVsal に共通的に連結され、PMOSトランジスタQ17,18の各ソースはラッチアンプの駆動ラインVsah に共通的に連結される。
【0008】
図15はNANDフラシュメモリの読出動作のための図14に示されたセンスアンプのセンシング動作のタイミング図を示している。図15を参照すると、まず、プリチャージ及びイコライジング動作の後、ワードラインの信号WLによって選択されたセルの状態に応じてビットラインBLiの電位がディベロップする。この際、選択されたセルがオフセル(off-cell)すなわちプログラムされたセルであると、選択されたセルトランジスタは正のしきい電圧を有するので、上記選択されたセルトランジスタのゲートに0Vのワードラインの選択信号が印加されると、上記選択されたセルトランジスタがターンオフとなる。これにより、ビットラインBLiの電位はプリチャージレベルをそのまま維持する。反面、選択されたセルがオンセル(on-cell)すなわち、消去されたセルであると、選択されたセルトランジスタは負のしきい電圧を有するので、上記選択されたセルトランジスタのゲートに0Vのワードライン選択信号が印加されても上記選択されたセルトランジスタは導通する。これにより、ビットラインBLiの電位が基準セルと連結されたビットラインBLjの電位より低くなる。この後、所定のパルス幅を有する絶縁制御信号ISOi,ISOjが発生させられて絶縁トランジスタQ13,Q14がそれぞれ導通状態になる。反面、パルス波形の絶縁制御信号ISOi,ISOjがアクティブ状態である間に、Nラッチセンスアンプの駆動ラインVsal の電位はプリチャージレベル(すなわち、ハイレベル)からローレベル(0 Volts)に落ち、Pラッチセンスアンプの駆動ラインVsah の電位はプリチャージレベル(すなわち、ローレベル)からハイレベルに上昇する。その結果、Nラッチセンスアンプ部10及びPラッチセンスアンプ部11によってビットラインBLi上のデータがセンシングされる。このように、ビットラインBLi,BLjの間の微細な電位差はセンスアンプによって増幅されて入出力ゲート回路200に提供される。
【0009】
図16は、図14のセンスアンプにおけるNANDフラシュメモリのプログラム検証及びプログラム防止のためのセンシング動作のタイミング図を示している。ここで、プログラム検証とは、選択されたオンセルの負のしきい電圧をプログラム動作によって正のしきい電圧に遷移させる際に所定のしきい電圧でのプログラムの完了を認識してプログラム動作を終了するようにすることを言い、プログラム防止とは、プログラム動作の際に非選択とされたオンセルがプログラムされないようにすることを言う。
【0010】
まず、プログラム動作中に選択されたビットラインBLiと連結されたオンセルがプログラムされないようにするためには、上記選択されたビットラインBLiに対応するサブビットラインSBLiがVccレベルを持続的に維持しなければならない。このプログラム防止動作では、図16を参照すると、I/Oゲート回路200を通じて提供される外部データ信号によってサブビットラインSBLi,SBLjの電位がそれぞれVccレベル及びGNDレベル(0 Volts)にプリチャージされた状態で、絶縁制御信号ISOjが活性状態になる。これによって、基準セルと連結されてそして非選択とされたビットラインBLjの放電がなされ、ビットラインBLjの電位がGNDレベルに落る。この際、ラッチ駆動信号Vsal ,Vsah は非活性状態にあるようにする。その結果、次に続く読出動作中に、オンセルと連結されたビットラインBLiの電位がローレベルに充電されてもサブビットラインSBLjの電位がすでにGNDレベルであるのでサブビットラインSBLiの電位はVccレベルをそのまま維持する。
【0011】
次いで、選択されたビットラインBLiと連結されたオンセル(すなわち、消去されたセル)をプログラムするプログラム動作(この動作中に選択されたビットラインBLiはGNDレベルを維持する)では、外部データ信号によって各サブビットラインSBLi,SBLjの各電位がそれぞれGNDレベル及びVccレベルにプリチャージされた後、すでによく知られているプログラム検証モードでと同一動作が遂行される。この後のセル読出動作中に、サブビットラインSBLiの電位がGNDレベルからVccレベルに遷移すると、プログラム防止状態になってプログラム動作が自動に中止される。
【0012】
このようなセンスアンプでは、ビットラインセンシングの間、絶縁制御信号ISOi,ISOjとラッチ駆動信号Vsal ,Vsah がオーバーラップする程度及びプロセスパラメータに応じて、各ビットラインと各サブビットラインとの間のディカップリングのためのディカップリングマージンの変化と、センシングマージンの変化が発生する。またプログラム検証及び防止動作中に、まずビットラインBLjに連結された絶縁トランジスタQ14を導通状態にしなければならないので正常的な読出動作が遂行されるセンスアンプと違って別の制御ロジックも必要であるし、検証時間もさらに長くなるなどの問題が発生する。
【0013】
【発明の目的】
したがって本発明は、パルス波形のビットライン絶縁信号を使用せずにも安定さしたセンシング動作を遂行できるような折り返しビットライン構造の揮発性半導体メモリ装置用のセンスアンプを提供することを目的とする。
【0014】
本発明の他の目的は、メモリセルと連結されたビットラインのローディングに影響されない感知動作を可能とする折り返しビットライン構造の不揮発性半導体メモリ装置用のセンスアンプを提供することにある。
【0015】
本発明の他の目的は、より小さい消費電力の不揮発性半導体メモリ装置用のセンスアンプを提供することにある。
【0016】
本発明の他の目的は、ノーマルセンシング動作の遂行のみではなくインバーテッドセンシング動作の遂行も可能であるフラシュメモリ装置用のセンスアンプを提供することにある。
【0017】
本発明の他の目的は、ビットラインセンシングの際にディカップリングマージン及びセンシングマージンの変化を最小化できるフラシュメモリ装置用のセンスアンプを提供することにある。
【0018】
本発明の他の目的は、高速センシング動作を可能とするフラシュメモリ装置用のセンスアンプを提供することにある。
【0019】
本発明の他の目的は、プログラム検証動作及びプログラム防止動作を円滑に遂行できるようなフラシュメモリ装置用のセンスアンプを提供することにある。
【0020】
【課題を解決するための手段】
上記目的を達成するための本発明の一つの特徴によると、不揮発性半導体メモリ装置のセンスアンプは、書き込まれたデータを記憶するためのNAND構造のメモリセルアレーと所定の基準電圧を供給するための基準セルアレーにそれぞれ連結される第1及び第2の各ビットラインと;前記第1及び第2の各ビットラインにそれぞれ対応する第1及び第2の各サブビットラインと;前記各ビットラインと前記各サブビットラインとに連結されて、所定の絶縁制御信号に応じてこれら各ビットラインと各サブビットラインを選択的に絶縁させるビットライン絶縁手段と;所定のプリチャージ期間の間、前記各サブビットラインをプリチャージング及びイコライジングする手段と;所定の外部電圧信号に連結される信号ラインと;前記第1及び第2の各サブドットラインにそれぞれ連結される第1及び第2の電流通路を有し、所定のセンシング期間の間、上記第1のビットラインの電圧レベルに応じて前記第2の電流通路を通じて流れる電流を制御すると共に、前記第2のビットラインの電圧レベルに応じて前記第1の電流通路を通じて流れる電流を制御する電圧制御電流源と;所定のスイッチング制御信号に応じて上記信号ラインに選択的に前記第1及び第2の電流通路を連結するスイッチング手段と;及び前記第1のサブビットラインの電圧と前記第2のサブビットラインの電圧との間の電位差が所定の値以上である際、これら第1及び第2の各サブビットラインを所定の第1及び第2の各電圧レベルにそれぞれラッチさせるラッチ増幅手段とを備えている。
【0021】
このような本発明によるセンスアンプにあって、ビットラインの絶縁手段は、プリチャージ期間及びセンシング期間の間、各ビットラインと各サブビットラインを完全に絶縁させる。これによって感知動作は、ビットラインローディングにまったく影響されない。その結果、センシング速度が向上してピーク電流が減少する。また本発明によるセンスアンプにあっては、信号ラインがVccレベルにプリチャージされ、また各サブビットラインがGNDレベルにそれぞれプリチャージされた状態でセンシング動作が遂行する場合には、メモリセルデータの位相と正反対の位相のデータがアクセスされる。
【0022】
本発明の他の特徴によると、不揮発性半導体メモリ装置のセンスアンプは、書き込まれたデータを記憶するためのNAND構造のメモリセルアレーと所定の基準電圧を供給するための基準セルアレーとにそれぞれ連結される第1及び第2の各ビットラインと;所定のプリチャージ期間の間、前記各ビットラインをプリチャージング及びイコライジングする手段と;前記第1及び第2の各ビットラインにそれぞれ対応し、外部から提供されるデータ信号によってそれぞれプリチャージされる第1及び第2の各サブビットラインと;前記各ビットラインと前記各サブビットラインとに連結され、所定の第1及び第2の絶縁制御信号に応じて選択的に前記各ビットラインと前記各サブビットラインを絶縁させるビットライン絶縁手段と;前記第1及び第2の各サブビットラインにそれぞれ連結される第1及び第2の電流通路を有し、所定のセンシング期間の間、前記第1のビットラインの電圧レベルに応じて前記第2の電流通路を通じて流れる電流を制御すると共に、前記第2のビットラインの電圧レベルに応じて前記第1の電流通路を通じて流れる電流を制御する電圧制御の電流源と;所定の定電圧信号を出力する定電圧源と;第1及び第2の各スイッチング制御信号に応じてそれぞれ選択的に前記定電圧源に前記第1及び第2の各電流通路を連結するスイッチング手段と;及び前記第1のサブビットラインの電圧と前記第2のサブビットラインの電圧との間の電位差が所定の値以上である際に前記第1及び第2の各サブビットラインを所定の第1及び第2の各電圧レベルにそれぞれラッチさせるラッチ増幅手段とを備えている。
【0023】
このような構成のセンスアンプによると、ビットラインの絶縁手段にパルス波形のビットライン絶縁信号を印加しなくとも安定したセンシング動作を遂行でき、しかもプログラム検証及び防止に要する時間も節約できる。
【0024】
この特徴のセンスアンプは、上記スイッチング手段と上記定電圧源との間に互いにそれぞれ並列に連結される第3及び第4の電流通路を有し、上記センシング期間の間、上記第1ビットラインの電圧レベルに応じて前記第3の電流通路を通じて流れる電流の量を制御すると共に、上記第2のビットラインの電圧レベルに応じて前記第4の電流通路を通じて流れる電流の量を制御する他の一つの電圧制御電流源を付加的に備えることができる。
【0025】
【発明の実施の形態】
以下、添付の図面に基づいて本発明の適切な実施形態について詳細に説明する。なお以下では、説明の便宜上、ビットラインBLiには消去されたセルが選択されることによって充電された電圧が伝達され、ビットラインBLjにはリファレンスセルが選択されることによって得ることができる読出基準電圧が伝達されるという仮定の下で説明する。
【0026】
第1の実施形態;図1は第1の実施形態による折り返しビットライン構造を有するNANDフラシュメモリ装置用のセンスアンプの構成を示している。図1を参照すると、本実施形態のセンスアンプは、書き込まれた情報を記憶するためのNAND構造からなるメモリセルアレーと基準電圧を供給するためのリファレンスセルアレーとを含むセルアレー100と入出力ゲート回路200との間に位置する。このセンスアンプにあっては、セルアレー100に連結されたビットラインBLi,BLjと入出力ゲート回路200に連結されたサブビットラインSBLi,SBLjとの間に、ビットライン絶縁部12が位置する。このビットライン絶縁部12は、NMOSトランジスタQ19,Q20から構成される。このトランジスタQ19,Q20のゲートには絶縁制御信号ISOが印加される。ビットラインBLi,BLjとサブビットラインSBLi,SBLjは、ビットライン絶縁部12によって選択的に電気的な絶縁がなされる。サブビットラインSBLi,SBLjにはNMOSトランジスタQ21,Q22から構成されるラッチ形態の電圧制御電流源13が連結され、この電圧制御電流源13と信号ラインVSAとの間に、NMOSトランジスタQ23,Q24から構成されるスイッチング部14が連結される。電圧制御電流源13におけるトランジスタQ21は、そのドレーンがサブビットラインSBLiに連結され、それソースがトランジスタQ23のドレーンと連結され、そのゲートがビットラインBLjと絶縁トランジスタQ20のドレーンとに共通的に連結される。またトランジスタQ22は、そのドレーンがサブビットラインSBLjに連結され、それソースがトランジスタQ24のドレーンと連結され、そのゲートはビットラインBLiと絶縁トランジスタQ19のドレーンとに共通的に連結される。スイッチング部14を構成するトランジスタQ23,Q24は、それぞれのソースが信号ラインVSAに共通的に連結され、それぞれのゲートにパルス形態のスイッチング制御信号φSAが印加される。またサブビットラインSBLi,SBLjには、NMOSトランジスタQ25,Q26からなるNラッチセンスアンプ部15と、PMOSトランジスタQ27,Q28から構成されるPラッチセンスアンプ部16と、NMOSトランジスタQ29,Q30から構成されるプリチャージング部17と、及びNMOSトランジスタQ31から構成されるイコライジング部18とが連結されている。
【0027】
図2は、図1に示されたセンスアンプのノーマルセンシング動作のためのタイミング図を示している。図2を参照すると、ビットラインBLi,BLjはVccレベルにプリチャージされる。プリチャージング及びイコライジングの制御信号φEQがVcc+2Vtn(ここで、VtnはNMOSトランジスタのしきい電圧)レベルを維持する間、サブビットラインSBLi,SBLjはプリチャージング部17及びイコライジング部18によってVccレベルにそれぞれプリチャージされる。このセンシング動作において、信号ラインVSA及びPラッチセンスアンプ部の駆動ラインLAの電位はGNDレベル及びVccレベルをそれぞれ維持し、パルス形態のスイッチング制御信号φSAが発生する前にはNラッチセンスアンプ部の駆動ラインバーLAもVccレベルを維持する。このような状態において、ワードライン信号WLによってメモリセルが選択される。図2には選択されたメモリセルがオンセルである場合のみを例として示している。選択されたセルの状態(すなわち、オンセルであるかどうか、或いはオフセルであるかどうか)によってビットラインBLi,BLjのそれぞれの電位がディベロップして二つのビットラインBLi,BLjの間に所定の電位差を発生させる、すなわち、ビットラインBLiの電位がビットラインBLjの電位より低くなり始めてから所定の時間が経過すると、スイッチング制御信号φSAが活性状態になる。この際からビットラインBLi,BLjの間の電位差をセンシングするセンシング動作が始まる。スイッチング制御信号φSAがハイレベルに遷移するとトランジスタQ23,Q24が導通する。この際、ビットラインBLjの電位がビットラインBLiの電位より高いので、トランジスタQ21によってサブビットラインSBLiがサブビットラインSBLjよりさらに早く放電する。その結果、サブビットラインSBLiの電位がサブビットラインSBLjの電位よりさらに低くなる。この際、Nラッチセンスアンプの駆動ラインバーLAの電位がVccレベルからGNDレベルに遷移してPラッチセンスアンプの駆動ラインLAの電位はVccレベルを維持するので、トランジスタQ25とQ28とが導通する。これによってサブビットラインSBLiの電位がGNDレベルになって、サブビットラインSBLjの電位がVccレベルになることにより、ビットラインBLi,BLjの間の微細な電位差がセンスアンプによって増幅される。
【0028】
前述したセンシング動作においては、図2に示されたように、信号ラインVSAがGNDレベルにプリチャージされ、サブビットラインSBLi,SBLjがVccレベルにプリチャージされた条件でセンシング動作が遂行される。図2を参照すると、例えば、ビットラインBLi及びBLjがGNDレベル0V及び基準電圧(Vref)レベルにそれぞれ充電されるオンセルデータのセンシングである場合、サブビットラインSBLi及びSBLjはGNDレベル及びVccレベルにそれぞれ充電されることが見られる。従って、上記条件によると、本実施形態のセンスアンプにより、セルデータの位相と同一位相のデータがアクセスされる。
【0029】
反面、この実施形態では、充電されたビットラインBLi,BLjによってサブビットラインSBLi,SBLjから電圧制御電流源13及びスイッチング部14を通じてGND(すなわち、信号ラインVSA)までのDC電流通路が実質的なセンシング動作の後にも続いて形成されることを防ぐために、スイッチング制御信号φSAは図2に示されたようにパルス波形を有する。またこの実施形態では、絶縁制御信号ISOがセンシング動作中に非活性状態になってGNDレベルを維持するので、感知動作でのビットラインBLi,BLjとセンスアンプが完全に絶縁されることになり、感知動作はビットラインローディングにまったく影響されない。これにより、センシング速度を向上させてピーク電流を減少させる効果が得られる。
【0030】
図3は、図1のセンスアンプにおけるインバーテッドセンシング動作のためのタイミング図を示している。図3を参照すると、ビットラインBLi,BLjはVccレベルにプリチャージされる。プリチャージング及びイコライジング制御信号φEQがVcc+2Vthレベルを維持する間、サブビットラインSBLi,SBLjはプリチャージング部17及びイコライジング部18によってGNDレベルにそれぞれプリチャージされる。このセンシング動作、すなわち、インバーテッド読出動作において、信号ラインVSA及びPラッチセンスアンプ部の駆動ラインLAの電位はVccレベル及びGNDレベルをそれぞれ維持し、パルス形態のスイッチング制御信号φSAが発生する前にラッチアンプの駆動ラインLA,バーLAがGNDレベルをそれぞれ維持する。このような状態で、ワードライン信号WLによってメモリセルが選択される。選択されたセルの状態に応じてビットラインBLi,BLjのそれぞれの電位がディベロップして二つのビットラインBLi,BLjの間の所定の電位差が発生すると、スイッチング制御信号φSAが活性状態になる。スイッチング制御信号φSAがハイレベルに遷移すると、トランジスタQ23,Q24が導通されてセンシング動作が始まる。この際、ビットラインBLjの電位がビットラインBLiの電位より高いのでトランジスタQ21によってサブビットラインSBLiがサブビットラインSBLjよりさらに早く充電される。その結果、サブビットラインSBLiの電位がサブビットラインSBLjの電位よりさらに高くなる。この際、Pラッチセンスアンプの駆動ラインLAの電位がGNDレベルからVccレベルに遷移してPラッチセンスアンプの駆動ラインバーLAの電位はGNDレベルを維持するのでNラッチセンスアンプ部15とPラッチセンスアンプ部16のトランジスタQ26とQ27が導通する。これによって、サブビットラインSBLiの電位がVccレベルになり、サブビットラインSBLjの電位がGNDレベルになることにより、ビットラインBLi,BLjの間の微細な電位差がセンスアンプによって増幅される。
【0031】
このようなセンシング動作では、図3に示されたように、信号ラインVSAがVccレベルにプリチャージされてサブビットラインSBLi,SBLjはGNDレベルにそれぞれプリチャージされた条件の下でセンシング動作が遂行される。図3を参照すると、例えば、ビットラインBLi及びBLjがGNDレベル及び基準電圧レベルにそれぞれ充電されるオンセルデータのセンシングである場合、サブビットラインSBLi及びSBLjはGNDレベル及びVccレベルにそれぞれディベロップすることが見られる。従って、前記条件によると、この実施形態のセンスアンプにより、セルデータの位相と正反対の位相のデータがアクセスされる。
【0032】
図4及び図5は第1の実施形態によるセンスアンプにおけるノーマルセンシング及びインバーテッドセンシング動作のシミュレーション(simulation)結果による各ビットライン電圧の波形を示している。このシミュレーションは、電源電圧Vccが3.8V、温度が−5℃である条件の下で遂行されたものである。図4及び図5でに、各ラインに対応する波形に該当ラインの符号が並記してある。本実施形態によると、センシング動作の際、センスアンプとセルアレーステージのビットラインBLi,BLjが互いに電気的に絶縁されるが、これにより、前記図面に示されたように、センシング速度が向上してピーク電流はほとんど流れないことが見られる。
【0033】
以上のように、本実施形態によると、ビットライン絶縁部にパルス波形のビットライン絶縁信号ISOを印加しなくても安定したセンシング動作を遂行できる。またセンシング速度の向上とピーク電流の減少以外にも、ノーマルセンシング動作とインバーテッドセンシング動作のすべてを遂行できるようになり、設計上の応用を自由にすることができるという利点もある。
【0034】
第2の実施形態;図6は第2の実施形態による折り返しビットライン構造のNANDフラシュメモリ装置用のセンスアンプの構成を示している。図6を参照すると、センスアンプは、リファレンスセルアレーを含むセルアレー100と入出力ゲート回路200との間に位置する。このセンスアンプにあっては、セルアレー100に連結されたビットラインBLi,BLjと入出力ゲート回路200に連結されたサブビットラインSBLi,SBLjの間に、NMOSトランジスタQ35,Q36から構成されるビットライン絶縁部21が位置する。このビットライン絶縁部21とセルアレー100との間のビットラインBLi,BLjには、PMOSトランジスタQ32,Q33から構成されるプリチャージング部19とNMOSトランジスタQ34から構成されるイコライジング部20が連結される。サブビットラインSBLi,SBLjにはNMOSトランジスタQ37,Q38から構成される電圧制御電流源22が連結され、この電圧制御電流源22と接地(又は、Vccレベルより低い所定の電位)との間には、NMOSトランジスタQ39,Q40から構成されるスイッチング部23が連結される。電圧制御電流源22のトランジスタQ37は、そのドレーンがサブビットラインSBLiに連結され、それソースがトランジスタQ39のドレーンと連結され、そのゲートはビットラインBLjと絶縁トランジスタQ36のドレーンとに共通的に連結される。またトランジスタQ38は、そのドレーンがサブビットラインSBLjに連結され、そのソースがトランジスタQ40のドレーンと連結され、そのゲートはビットラインBLiと絶縁トランジスタQ35のドレーンとに共通的に連結される。スイッチング部23を構成するトランジスタQ39,Q40は、その各ソースが接地又はVccレベルより低い所定の電位に共通的に連結され、それらのゲートにパルス形態のスイッチング制御信号φSAi,φSAjがそれぞれ印加される。またサブビットラインSBLi,SBLjには、NMOSトランジスタQ41,Q42からなるNラッチセンスアンプ部24と、PMOSトランジスタQ43,Q44からなるPラッチセンスアンプ部25とが連結される。
【0035】
図7は図6のセンスアンプにおける読出動作のためのセンシング動作のタイミング図を示している。図7を参照すると、ワードライン信号WLがローレベルに維持される間、ビットラインBLi,BLjはVccレベルにプリチャージされる。この際、絶縁制御信号ISOi,ISOj及びPラッチセンスアンプ部の駆動ラインVsah の電位はGNDレベルに維持され、Nラッチセンスアンプ部の駆動ラインVsal の電位はVccレベルを維持する。このような状態で、ワードライン信号WLがハイレベルに遷移することによってメモリセルが選択される。選択されたセルの状態に応じて、図7に示されたように、ビットラインBLi,BLjのそれぞれに電位がディベロップして二つのビットラインBLi,BLjの間に所定の電位差を発生する。この後、スイッチング制御信号φSAi,φSAjが活性状態になり、Pラッチセンスアンプ部の駆動ラインVsah の電位とNラッチセンスアンプ部の駆動ラインVsal の電位とがプリチャージレベルからそれぞれハイレベル(Vccレベル)及びローレベル(GNDレベル)に遷移する。この際からビットラインBLi,BLjの間の電位差をセンシングするセンシング動作が始まる。スイッチング制御信号φSAi,φSAjがハイレベルに遷移するとトランジスタQ39,Q40がそれぞれ導通する。
【0036】
この際、ワードライン信号WLによって選択されたセルがオンセル(すなわち、消去されたセル)である場合、ビットラインBLjの電位がビットラインBLiの電位より高いのでトランジスタQ37を通じて流れる電流の量がトランジスタQ38を通じて流れる電流の量より多くなる。これによって、サブビットラインSBLiがサブビットラインSBLjよりさらに早く放電する。その結果、サブビットラインSBLiの電位がサブビットラインSBLjの電位よりさらに低くなる。この際、ラッチ駆動ラインVsal ,Vsah によってNラッチセンスアンプ部24とPラッチセンスアンプ部25のトランジスタQ41とQ44が導通する。これによって、サブビットラインSBLiの電位がGNDレベルにディベロップすると共に、サブビットラインSBLjの電位がVccレベルにディベロップし、ビットラインBLi,BLjの間の微細な電位差がセンスアンプによって増幅される。
【0037】
反面、選択されたセルがオフセル(すなわち、プログラムされたセル)である場合、ビットラインBLiの電位がビットラインBLjの電位より高いのでトランジスタQ38を通じて流れる電流の量がトランジスタQ37を通じて流れる電流の量より多くなる。これによって、サブビットラインSBLjがサブビットラインSBLiよりさらに早く放電する。その結果、サブビットラインSBLjの電位がサブビットラインSBLiの電位よりさらに低くなる。この際、サブビットラインSBLjの電位がGNDレベルになり、サブビットラインSBLiの電位はVccレベルになって、ビットラインBLi,BLjの間の微細な電位差がセンスアンプによって増幅される。
【0038】
この実施形態でも、第1の実施形態と同じように、充電されたビットラインBLi,BLjによって、プリチャージされたサブビットラインSBLi,SBLjから電圧制御電流源22及びスイッチング部23を通じてGNDまでのDC電流通路が実質的なセンシング動作期間以外にも続いて形成されることを防ぐために、スイッチング制御信号φSAi,φSAjは図7に示されたようにパルス波形を有する。またこの実施形態において、絶縁制御信号ISOi,ISOjがセンシング動作中に非活性状態になってGNDレベルを維持するので、感知動作でビットラインBLi,BLjとサブビットラインSBLi,SBLjが完全にディカップリングされる。このような状態でサブビットラインSBLi,SBLjがディベロップできるのでセンシング速度が向上して消費電流が減少し、安定したセンシング動作を遂行することができる。
【0039】
図8は図6のセンスアンプにおけるプログラム検証及びプログラム防止のためのセンシング動作のタイミング図を示している。まず、プログラム動作中に選択されたビットラインBLiと連結するオンセルがプログラムされないようにするためには、上記選択されたビットラインBLiに対応するサブビットラインSBLiがVccレベルを続いて維持しなければならない。このプログラム防止動作では、I/Oゲート回路200から提供される各外部データ信号をラッチセンスアンプ部24,25がラッチすることにより、サブビットラインSBLi,SBLjはそれぞれVccレベル及びGNDレベルになる。このような状態で、図8を参照すると、絶縁制御信号ISOi,ISOjが非活性状態にあるようになり、読出(すなわち、センシング)動作が遂行される。この際、スイッチング制御信号φSAjのみが活性状態になることにより、スイッチンク部23で、トランジスタQ40のみが導通することによって選択されないサブビットラインSBLjがGNDレベルにプリチャージされ、ラッチ駆動信号Vsal ,Vsah が活性状態になるようになる。これとは違って、Nラッチセンスアンプ部24の駆動信号Vsal はしばらくの間非活性状態になってスイッチング制御信号φSAjが活性状態になる際にそれと共に活性状態になる可能性もある。前述したように、サブビットラインSBLjがGNDレベルを維持することにより、次に続くセンシング動作中に選択されたビットラインBLiの電位がローレベルにディベロップしても、サブビットラインSBLjの電位がすでにGNDレベルであるので、サブビットラインSBLiの電位はVccレベルをそのまま維持する。従って、選択されたオンセルについてのプログラムが防止される。
【0040】
次いで、選択されたビットラインBLiと連結されたオンセル(すなわち、消去されたセル)をプログラムするプログラム動作(この動作の間、選択されたビットラインBLiはGNDレベルを維持する)では、I/Oゲート回路200から提供される外部データ信号によってサブビットラインSBLi,SBLjがそれぞれGNDレベル及びVccレベルにラッチされた後、すでによく知られているプログラム検証モードでと同一の動作が遂行される。プログラム動作の途中、選択されたセルが充分プログラムされると、すなわち、ビットラインBLiの電位ビットラインBLjの基準電圧レベルよりさらに高くなると、トランジスタQ38の導電性はトランジスタQ37のそれよりさらによくなる。結局、選択されたセルが充分にプログラムされた状態でスイッチング制御信号φSAjが活性状態になると、サブビットラインSBLjからラッチアンプ22のトランジスタQ38を通じて接地に流れる電流の量(この電流の量はセルプログラムの程度によって変化する)が急激に増加する。これによってサブビットラインSBLjが充分に放電されてGNDレベルになる。この後、ラッチセンスアンプ部24,25によってサブビットラインSBLiの電位がGNDレベルからVccレベルに遷移するとプログラム防止状態になる。これにより、選択されたオンセルについてのプログラム動作が自動に中止される。以上のように、プログラム検証及び防止動作のために、基準ビットラインに連結された絶縁トランジスタQ36をセンシング動作が始まる前にあらかじめ導通させる必要がない。これによって、センシング動作の前に絶縁トランジスタQ36を導通させるための別の制御ロジックを必要としなくなるので、従来技術と比べると、メモリ装置はさらに簡単な構成を有するだけではなくプログラム検証及び防止時間も節約できることになる。
【0041】
反面、プログラム動作では、外部データ信号によってプリチャージされたサブビットラインSBLiの電位をビットラインBLiに伝達するようにするため、ビットライン絶縁部21のトランジスタQ31のみを導通させ、非選択のビットラインBLjに連結されたセルのプログラム防止のためにプリチャージトランジスタQ33のみを導通させてビットラインBLjをVccレベルにプリチャージさせるようにする。
【0042】
以上のように、この実施形態によると、ビットライン絶縁部にパルス波形のビットライン絶縁信号ISOi,ISOjを印加しなくても安定したセンシング動作を遂行することがき、しかもプログラム検証及び防止時間も節約できる。
【0043】
第3の実施形態;図9は第3の実施形態による折り返しビットライン構造のNANDフラシュメモリ装置用のセンスアンプの構成を示している。図9を参照すると、この実施形態のセンスアンプは前述した第2の実施形態による回路の構成に他の一つの電圧制御電流源30が追加された構成を有する。絶縁電圧制御電流源30は、NMOSトランジスタQ45,Q46から構成される。このトランジスタQ45,Q46は、それぞれのドレーンは互いに連結され、またそれぞれのソースも互いに連結される。トランジスタQ39,Q40の各ソースとトランジスタQ45,Q46の各ドレーンは互いに連結され、トランジスタQ45,Q46の各ソースは信号ラインVsan に連結される。トランジスタQ45のゲートはビットラインBLiと連結され、トランジスタQ46のゲートはビットラインBLjと連結される。
【0044】
図10は、図9のセンスアンプにおける読出動作のためのセンシング動作タイミング図を示している。図10を参照すると、プリチャージ及びイコライジング動作の後、ワードライン信号WLがハイレベルに遷移することによってメモリセルが選択される。選択されたセルの状態に応じて、図10に示されたように、ビットラインBLi,BLjのそれぞれの電位が充電されて二つのビットラインBLi,BLjとの間に所定の電位差が発生する。この後、スイッチング制御信号φSAi,φSAjが活性状態になり、Pラッチセンスアンプ部の駆動ラインVsah の電位とNラッチセンスアンプ部の駆動ラインVsal の電位がプリチャージレベルからそれぞれハイレベル(Vccレベル)及びローレベル(GNDレベル)に遷移する。この際からビットラインBLi,BLjの間の電位差をセンシングするセンシング動作が始まる。センシング動作の際、GNDレベルに維持される信号ラインVsan によって電圧制御電流源30のトランジスタQ45,Q46には充分なゲートバイアスが提供される。スイッチング制御信号φSAi,φSAjがハイレベルに遷移するとトランジスタQ39,Q40がそれぞれ導通する。このセンスアンプの他の読出動作は、第2の実施形態のそれと同様にして遂行されるので、それについての説明は省略する。この実施形態からも、前の実施形態と同じように、充電されたビットラインBLi,BLjによってサブビットラインSBLi,SBLjから電圧制御電流源22及びスイッチング部23を通じてGNDまでのDC電流通路が実質的なセンシング動作中に形成されることを防ぐために、上記スイッチング制御信号φSAi,φSAjが図7に示されるようにパルス波形を有する。またこの実施形態では、絶縁制御信号ISOi,ISOjがセンシング動作中に非活性状態になってGNDレベルを維持するので、感知動作でビットラインBLi,BLjとサブビットラインSBLi,SBLjが完全にディカップリングされる。このような状態でサブビットラインSBLi,SBLjが充電できるのでセンシング速度が向上し、そして消費電流が減少し、安定したセンシング動作を遂行できる。
【0045】
図11は、図9のセンスアンプにおけるセンシング動作のプログラム検証及びプログラム防止のためのタイミング図を示している。まず、プログラム動作中に選択されたビットラインBLiと連結されたオンセルがプログラムをされないようにするためには、I/Oゲート回路200から提供される外部データ信号により、サブビットラインSBLi,SBLjがそれぞれVccレベル及びGNDレベルにプリチャージされた状態で、読出動作が遂行される。この際、信号ラインVsan には、基準電圧(Vref)レベルからトランジスタQ45又はQ46のしきい電圧(Vtn)程度を引いた電位よりもう少し高い電位が印加される。これによって、ビットラインBLjにゲートが連結されたトランジスタQ46とビットラインBLiにゲートが連結されたトランジスタQ45の二つが共に不導通となる。その結果、サブビットラインSBLi及びSBLjは、プリチャージレベル、すなわち、Vccレベル及びGNDレベルをそのままそれぞれ維持する。従って、選択されたオンセルについてのプログラムが防止される。反面、図11に示されたように、Pラッチセンスアンプ部の駆動ラインVsah はしばらくの間非活性状態になった後スイッチング制御信号φSAiが活性状態になる際に、それと共に活性状態になる可能性もある。
【0046】
次いで、選択されたビットラインBLiと連結されたオンセル(すなわち、消去されたセル)をプログラムするプログラム動作では、I/Oゲート回路200から提供される外部データ信号によってサブビットラインSBLi,SBLjがそれぞれGNDレベル及びVccレベルにプリチャージされた後、すでによく知られているプログラム検証モードでと同一の動作が遂行される。選択されたセルが充分にプログラムされてビットラインBLiの電位がVsan +Vtn以上になるとトランジスタQ45が導通する。選択されたセルが充分にプログラムされた状態でスイッチング制御信号φSAjが活性状態になると、サブビットラインSBLjが充分に放電されてGNDレベルになる。この後、ラッチセンスアンプ部24,25によってサブビットラインSBLiの電位がGNDレベルからVccレベルに遷移するとプログラム防止状態になる。これによって、選択されたオンセルについてのプログラム動作が自動に中止される。
【図面の簡単な説明】
【図1】本発明の第1の実施形態によるセンスアンプの構成を示す回路図。
【図2】図1のセンスアンプにおけるノーマルセンシング動作を示すタイミング図。
【図3】図1のセンスアンプにおけるインバーテッドセンシング動作を示すタイミング図。
【図4】図1のセンスアンプにおけるノーマルセンシング動作のシミュレーション結果によるビットライン電圧の波形図。
【図5】図1のセンスアンプにおけるインバーテッドセンシング動作のシミュレーション結果によるビットライン電圧の波形図。
【図6】本発明の第2の実施形態によるセンスアンプの構成を示す回路図。
【図7】図6のセンスアンプにおける読み動作のためのセンシング動作を示すタイミング図。
【図8】図6のセンスアンプにおけるプログラム検証及び防止のためのセンシング動作を示すタイミング図。
【図9】本発明の第3の実施形態によるセンスアンプの構成を示す回路図。
【図10】図9のセンスアンプにおける読み動作のためのセンシング動作を示すタイミング図。
【図11】図10のセンスアンプにおけるプログラム検証及び防止のためのセンシング動作を示すタイミング図。
【図12】従来のセンスアンプの構成を示す回路図。
【図13】図12のセンスアンプにおけるセンシング動作を示すタイミング図。
【図14】他の従来のセンスアンプの構成を示す回路図。
【図15】図14のセンスアンプにおける読み動作のためのセンシング動作を示すタイミング図。
【図16】図14のセンスアンプにおけるプログラム検証及び防止のためのセンシング動作を示すタイミング図。
Claims (25)
- 書き込まれたデータを記憶するためのNAND構造のメモリセルアレーと所定の基準電圧を供給するための基準セルアレーにそれぞれ連結される第1及び第2の各ビットライン(BLi,BLj)と、
前記第1及び第2の各ビットラインにそれぞれ対応する第1及び第2の各サブビットライン(SBLi,SBLj)と、
前記各ビットラインと前記各サブビットラインとに連結され、所定の絶縁制御信号(ISO)に応じてこれらビットラインとサブビットラインを選択的に絶縁させるビットライン絶縁手段(12)と、
所定のプリチャージ期間の間、前記各サブビットラインをプリチャージング及びイコライジングする手段(17,18)と、
所定の外部電圧信号に連結される信号ライン(VSA)と、
前記第1及び第2の各サブビットラインにそれぞれ連結される第1及び第2の各電流通路を有し、所定のセンシング期間の間、前記第1のビットラインの電圧レベルに応じて前記第2の電流通路を通じて流れる電流を制御すると共に、前記第2のビットラインの電圧レベルに応じて前記第1の電流通路を通じて流れる電流を制御する電圧制御電流源(13)と、
所定のスイッチング制御信号(φSA)に応じて前記信号ラインに選択的に前記第1及び第2の各電流通路を連結するスイッチング手段(14)と、及び
前記第1のサブビットラインの電圧と前記第2のサブビットラインの電圧との間の電位差が所定の値以上である際に、これら第1及び第2の各サブビットラインを所定の第1及び第2の各電圧レベルにそれぞれラッチさせるラッチ増幅手段とを備えた不揮発性半導体メモリ装置のセンスアンプ。 - 上記ビットライン絶縁手段は、上記プリチャージ期間及び上記センシング期間の間、上記各ビットラインと上記各サブビットラインを絶縁させるようになっている請求項1に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記電圧制御電流源は、上記第1のサブビットラインに連結されるソースドレーンチャンネルと、上記第2のビットラインに連結されるゲートとを有する第1のNMOSトランジスタ(Q21)と;及び上記第2のサブビットラインに連結されるソースドレーンチャンネルと、上記第1のビットラインに連結されるゲートとを有する第2のNMOSトランジスタ(Q22)とを備えている請求項1又は請求項2に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記スイッチング手段は、上記信号ラインと上記第1のNMOSトランジスタの上記ソースドレーンチャンネルとに直列に連結されるソースドレーンチャンネルと、上記スイッチング制御信号に連結されるゲートとを有するMOSトランジスタと;前記信号ラインと前記第2のNMOSトランジスタの前記ソースドレーンチャンネルとに直列に連結されるソースドレーンチャンネルと、前記スイッチング制御信号に連結されるゲートとを有するMOSトランジスタとを備えている請求項3に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記スイッチング制御信号はセンシング動作が始まる際から所定の時間が経過する際まで発生されるパルス信号である請求項1〜請求項4の何れか1項に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記ラッチ増幅手段は、所定の第1の駆動電圧信号が印加される第1の駆動ライン(バーLA)と上記第1のサブビットラインとの間に連結されるソースドレーンチャンネルと、上記第2のサブビットラインに連結されるゲートとを有するNMOSトランジスタ(Q25)と;前記第1の駆動ラインと前記第2のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第1のサブビットラインに連結されるゲートとを有するNMOSトランジスタ(Q26)と;所定の第2の駆動電圧信号が印加される第2の駆動ライン(LA)と前記第1のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第2のサブビットラインに連結されるゲートとを有するPMOSトランジスタ(Q27)と;及び前記第2の駆動ラインと前記第2のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第1のサブビットラインに連結されるゲートとを有するPMOSトランジスタ(Q28)とを備えている請求項1〜請求項5の何れか1項に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記プリチャージング及びイコライジングする手段は、上記各サブビットラインを電源電圧レベルにそれぞれプリチャージングするようになっている請求項1〜請求項6の何れか1項に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記外部電圧信号は、上記プリチャージ期間及び上記センシング期間の間、接地電圧レベルを維持するようになっている請求項7に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記第1の駆動電圧信号は、上記プリチャージ期間の間、電源電圧レベルを維持し、上記センシング期間の間、接地電圧レベルを維持し、上記第2の駆動電圧信号は、前記プリチャージ期間及び前記センシング期間の間、電源電圧レベルを維持するようになっている、請求項6を引用する請求項7に係る請求項8に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記プリチャージング及びイコライジングする手段は、上記各サブビットラインを接地電圧レベルにそれぞれプリチャージングするようになっている請求項1〜請求項6の何れか1項に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記外部電圧信号は、上記プリチャージ期間及び上記センシング期間の間、上記電源電圧レベルを維持するようになっている請求項10に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記第1の駆動電圧信号は、上記プリチャージ期間及び上記センシング期間の間、接地電圧レベルを維持し、上記第2の駆動電圧信号は、前記プリチャージ期間の間、接地電圧レベルを維持し、前記センシング期間の間、電源電圧レベルを維持するようになっている請求項6を引用する請求項10に係る請求項11に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 書き込まれたデータを記憶するためのNAND構造のメモリセルアレーと所定の基準電圧を供給するための基準セルアレーにそれぞれ連結される第1及び第2のビットライン(BLi,BLj)と、
所定のプリチャージ期間の間、前記各ビットラインをプリチャージング及びイコライジングする手段(19,20)と、
前記第1及び第2の各ビットラインにそれぞれ対応し、外部から提供される各データ信号によってそれぞれプリチャージされる第1及び第2のサブビットライン(SBLi,SBLj)と、
前記各ビットラインと前記各サブビットラインとに連結され、所定の第1及び第2の各絶縁制御信号(ISOi,ISOj)に応じて選択的に前記各ビットラインと各サブビットラインを絶縁させるビットライン絶縁手段(21)と、
前記第1及び第2の各サブビットラインにそれぞれ連結される第1及び第2の各電流通路を有し、所定のセンシング期間の間、前記第1のビットラインの電圧レベルに応じて前記第2の電流通路を通じて流れる電流を制御すると共に、前記第2のビットラインの電圧レベルに応じて前記第1の電流通路を通じて流れる電流を制御する電圧制御電流源(22)と、
所定の定電圧信号を出力する定電圧源と、
第1及び第2の各スイッチング制御信号(φSAi,φSAj)に応じてそれぞれ選択的に前記定電圧源に前記第1及び第2の各電流通路を連結するスイッチング手段と、及び
前記第1のサブビットラインの電圧と前記第2のサブビットラインの電圧との間の電位差が所定の値以上である際に前記第1及び第2の各サブビットラインを所定の第1及び第2の各電圧レベルにそれぞれラッチさせるラッチ増幅手段とを備えた不揮発性半導体メモリ装置のセンスアンプ。 - 上記ビットライン絶縁手段は、上記プリチャージ期間及び上記センシング期間の間、前記各ビットラインと上記各サブビットラインを絶縁させるようになっている請求項13に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記電圧制御電流源は、上記第1のサブビットラインに連結されるソースドレーンチャンネルと、上記第2のビットラインに連結されるゲートとを有する第1のNMOSトランジスタ(Q37)と;上記第2のサブビットラインに連結されるソースドレーンチャンネルと、上記第1のビットラインに連結されるゲートとを有する第2のNMOSトランジスタ(Q38)とを備えている請求項13又は請求項14に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記スイッチング手段は、上記定電圧源と上記第1のNMOSトランジスタの上記ソースドレーンチャンネルとに直列に連結されるソースドレーンチャンネルと、上記第1のスイッチング制御信号(φSAi)に連結されるゲートとを有するMOSトランジスタと;上記定電圧源と上記第2のNMOSトランジスタの前記ソースドレーンチャンネルとに直列に連結されるソースドレーンチャンネルと、上記第2のスイッチング制御信号(φSAj)に連結されるゲートとを有するMOSトランジスタとを備えている請求項15に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記ラッチ増幅手段は、所定の第1の駆動電圧信号が印加される第1の駆動ライン(Vsal )と上記第1のサブビットラインとの間に連結されるソースドレーンチャンネルと、上記第2のサブビットラインに連結されるゲートとを有するNMOSトランジスタ(Q41)と;前記第1の駆動ラインと前記第2のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第1のサブビットラインに連結されるゲートとを有するNMOSトランジスタ(Q42)と;所定の第2の駆動電圧信号が印加される第2の駆動ライン(Vsah )と前記第1のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第2のサブビットラインに連結されるゲートとを有するPMOSトランジスタ(Q43)と;及び前記第2の駆動ラインと前記第2のサブビットラインとの間に連結されるソースドレーンチャンネルと、前記第1のサブビットラインに連結されるゲートとを有するPMOSトランジスタ(Q44)とを備えている請求項13〜請求項16の何れか1項に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記プリチャージング及びイコライジングする手段は、上記各ビットラインを電源電圧レベルにそれぞれプリチャージングするようになっている請求項17に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記定電圧信号は、上記プリチャージ期間及び上記センシング期間の間、接地電圧レベルを維持するようになっている請求項18に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記第1の駆動電圧信号は、上記プリチャージ期間の間、電源電圧レベルを維持し、上記センシング期間の間、接地電圧レベルを維持し、上記第2の駆動電圧信号は、上記プリチャージ期間の間、接地電圧レベルを維持し、前記センシング期間の間、電源電圧レベルを維持するようになっている請求項19に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記スイッチング手段と上記定電圧源との間に互いに並列にそれぞれ連結される第3及び第4の各電流通路を有し、上記センシング期間の間、上記第1のビットラインの電圧レベルに応じて上記第3の電流通路を通じて流れる電流の量を制御すると共に、上記第2のビットラインの電圧レベルに応じて上記第4の電流通路を通じて流れる電流の量を制御する他の一つの電圧制御電流源(30)を付加的に備える請求項13〜請求項20の何れか1項に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記第1及び第2の各スイッチング制御信号は、読出動作のためのセンシング動作が始められる際から所定の時間が経過する際までにそれぞれ発生させられるパルス信号である請求項13〜請求項21の何れか1項に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記第1の駆動電圧信号は、プリチャージ期間及び上記センシング期間の間、接地電圧レベルを維持し、上記第2の駆動電圧信号は、プログラムの検証及び防止のための上記プリチャージ期間及び前記センシング期間の間、電源電圧レベルを維持するようになっている請求項17〜請求項20、請求項17〜20を引用する請求項21及び、請求項17〜請求項21を引用する請求項22の何れか1項に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記第1のスイッチング制御信号は、前記プログラムの検証及び防止のためのプリチャージ期間及びセンシング期間の間、接地電圧レベルを維持し、上記第2のスイッチング制御信号は、前記プログラムの検証及び防止のためのセンシング動作が始められる際から所定の時間が経過する際までに発生させられるパルス信号である請求項23に記載の不揮発性半導体メモリ装置のセンスアンプ。
- 上記ビットライン絶縁手段は、上記第1のビットラインに連結されたオンセルをプログラムするプログラム動作の間、上記第2のスイッチング制御信号が活性状態になることに応じて上記第1のビットラインと上記第1のサブビットラインとを連結するようになっている請求項13〜請求項24の何れか1項に記載の不揮発性半導体メモリ装置のセンスアンプ。
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