KR0177770B1 - 불 휘발성 반도체 메모리 장치 - Google Patents

불 휘발성 반도체 메모리 장치 Download PDF

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Abstract

1.청구 범위에 기재된 발명이 속한 기술분야:
폴디드-비트라인(Folded Bit Line) 구조를 가지는 난드 형의 불 휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제:
프로그램 검증과 프로그램 인히빗의 원할한 동작을 위한 불 휘발성 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지:
프로그램 검증과 프로그램 인히빗의 원할한 동작을 하기 위한 불 휘발성 반도체 메모리 장치에 있어서, 메모리 셀 어레이와, 상기 열들과 평행하게 배열된 비트라인들과, 워드라인들과, 상기 유닛셀의 일단과 연결되는 비트라인을 프리차아징 및 이퀄라이징 하는 부와, 데이타를 일시적으로 저장하고 증폭하는 센스증폭부와, 격리제어신호에 응답하여 센싱시 전기적으로 상기 메모리 셀 어레이와 상기 센스증폭부를 차단 또는 연결시키며, 상기 메모리 셀 어레이의 대응하는 비트라인과 상기 센스증폭부의 대응하는 비트라인을 차단 또는 연결시키는 격리트랜지스터과, 상기 센스증폭부의 하부와 연결되고 입출력라인으로 데이타를 전송하기 위한 입출력게이팅부와, 각기 드레인은 대응하는 비트라인과 연결되고 각기 게이트는 상기 메모리 셀 어레이의 대응하는 비트라인과 연결되는 트랜지스터를 가지는 래치부와, 각기의 게이트에는 래치 제어신호가 인가되고 각기 드레인은 상기 래치부의 트랜지스터의 소오스와 연결되고 각기 소오스는 접지전압과 연결되는 래치 콘트롤 트랜지스터를 가지는 것을 요지로 한다.
4. 발명의 중요한 용도
불 휘발성 반도체 메모리 장치에 적합하게 사용된다.

Description

불 휘발성 반도체 메모리 장치
제1도는 종래의 불 휘발성 반도체 메모리 장치에 대한 회로도.
제2(a)도는 제1도의 리이드 동작 타이밍도.
제2(b)도는 제1도의 프로그램 검증(verify) 및 인히빗(inhibit) 동작 타이밍도.
제3도는 본 발명의 일실시예에 따른 불 휘발성 반도체 메모리 장치에 대한 회로도.
제4(a)도는 제3도의 리이드 동작 타이밍도.
제4(b)도는 제3도의 프로그램 검증 및 인히빌 동작 타이밍도.
본 발명은 불 휘발성 반도체 메모리 장치에 있어서, 폴디드-비트라인(Folded Bit Line) 구조를 가지는 난드 형의 불 휘발성 플래시 반도체 메모리 장치에 관한 것으로, 특히 프로그램 검증(Program Verify)과, 프로그램 인히빗(Program inhibit)동작을 원활하게 수행하기 위한 회로 및 이의 제어수단에 관한 것이다.
일반적으로, 디지털 컴퓨터 시스템의 신뢰성 및 향상된 성능에 대한 요구에 따라 마그네틱 플로피 디스켓 드라이브 유닛과 같은 기존의 불 휘발성 데이타 저장소자들이 대체될 수 있는 고용량을 가진 불 휘발성 반도체 메모리 장치의 개발이 진행되어 오고 있다.
제1도는 종래의 불 휘발성 반도체 메모리 장치의 회로를 도시하고 있다. 상기 불 휘발성 반도체 메모리 장치의 구조는 제1도에서와 같이 비트라인 프리차아지부(2)와, NAND형의 셀 어레이부 및 기준 셀 어레이부(6)와, 비트라인 이퀄라이즈부(8)와, 상기 셀 어레이부와 센스 증폭부(14)를 전기적으로 차단 및 연결시켜주는 격리트랜지스터들로 이루어진 격리부(10,12)와, 센스증폭부(14)와, I/O라인으로의 데이타를 전송하기 위한 I/O게이팅부(16)등으로 이루어져 있다. 제2(a)도 및 제2(b)도는 각각 상기 제1도의 리이드 동작 타이밍도와, 리이드 동작과 프로그램 검증 및 프로그램 인히빗 동작을 나타내는 타이밍도이다.
먼저, 리이드 동작을 살펴보면, 프리차아징 및 이퀄라이징 동작 이후에 셀 어레이부의 비트라인이 워드라인 선택신호(WL)에 의해 선택되어진 셀의 상태에 따라 디벨롭(develop)되면, 일정 시간 이후 디벨롭된 비트라인 및 기준 비트라인 전위를 센스증폭부(14)로 전이시키기 위해 상기 격리트랜지스터(10,12)를 짧은 구간동안 펄스 형태로 열어주고, 이와 동시에 상기 센스증폭부(14)를 동작시켜 비트라인에 실린 데이타가 센싱된다.
상기 선택되어진 셀의 상태가 소거된 셀인 경우에는 문턱전압이 네가티브(Negative)이므로 접지전압레벨인 워드라인에 의해 상기 셀의 게이트 바이어스가 0 볼트가 걸리더라도 턴-온 되므로 비트라인은 프리차아지된 레벨에서 로우레벨로 디벨롭된다.
상기 선택되어진 셀의 상태가 프로그램된 셀인 경우에는 문턱전압이 포지티브(Positive)이므로 상기 접지전압레벨인 워드라인에 의해 상기 셀 바이어스가 0 볼트 걸리면 이 셀은 턴-오프 되므로 비트라인은 프리차아지된 레벨을 그대로 유지하게 된다. 이 때 반대편 비트라인은 reference cell이 선택되어 상기 소거된 셀과 상기 프로그램된 셀의 중간 레벨을 가지며 디벨롭된다.
이어, 프로그램 검증(Program Verify) 및 프로그램 인히빗(Program inhibit) 동작을 살펴보면, 비트라인 BLi에 연결된 소거된 셀을 프로그램할 때에 그 셀을 인히빗 할 경우에는 외부 신호에 의해 BLi', BLj'이 각각 전원전압레벨 및 0 볼트로 래치된 상태에서 격리제어신호 ISOj만 먼저 인에이블시켜 기준셀 비트라인인 BLj를 0 볼트로 방전시킨 다음, 리이드 동작을 수행하게 하여 상기 비트라인 BLj가 로우레벨로 디벨롭되더라도 센싱시 상기 비트라인 BLj가 이미 접지전압레벨 이므로 BLi'은 전원전압레벨을 그대로 유지하게 된다. 또한, 상기 비트라인 BLi에 연결된 소거된 셀을 프로그램 동작을 통해 프로그램된 셀로 프로그램할 경우에는 외부 신호에 의해 BLi', BLj'이 각각 0 볼트, 전원전압레벨로 래치된 상태에서 상기 프로그램 검증시와 동일한 동작을 하게 된다. 또한, 셀의 프로그램 정도에 따른 센싱시 BLi' 레벨이 0 볼트에서 전원전압레벨로 전이될 때 프로그램 인히빗 상태가 되어 프로그램이 자동적으로 중지된다.
이상과 같은 상기 종래 기술에서는 비트라인 센싱 시 비트라인 디커플링을 위한 펄스 신호인 ISOj, ISOj와 센스증폭기 인에이블 신호 Vsal, Vsah의 오버랩(Overlap) 정도 및 프로세스에 따라 상기 디커플링(Decoupling)과 센싱 마인(Margin)의 변화가 발생되고, 상기 프로그램 검증 및 인히빗시 기준비트라인에 연결된 격리트랜지스터(12)을 먼저 한번 열어야 하기 때문에 정상적인 리이드동작과는 별도의 제어신호가 필요할 뿐만 아니라 검증시간 자체가 그만큼 더 길어지는 등의 문제가 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 불 휘발성 플래시 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 비트라인 센싱시 디커플링과 센싱마진의 변화를 최소화하는 불 휘발성 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 상기 프로그램 검증과 프로그램 인히빗의 원활한 동작을 위한 불 휘발성 반도체 메모리 장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 기술적 사상에 따르면, 프로그램 검증과 프로그램 인히빗의 원활한 동작을 하기 위한 불 휘발성 반도체 메모리 장치에 있어서, 행들과 열들의 매트릭스 형식으로 배열된 다수의 난드셀 유닛들을 가지는 메모리 셀 어레이와, 상기 열들과 평행하게 배열된 비트라인들과, 상기 비트라인들과 절연되게 교차하면서 배열된 워드라인들과, 상기 유닛셀의 일단과 연결되는 비트라인을 프리차아징 및 이퀄라이징 하는 부와, 데이타를 일시적으로 저장하고 증폭하는 센스증폭부와, 센싱시 격리제어신호에 응답하여 상기 메모리 셀 어레이부와 상기 센스증폭부를 전기적으로 격리시키고 프로그램시에 선택된 비트라인만 상기 셀 어레이부 및 센스증폭부를 전기적으로 연결시키며, 상기 메모리 셀 어레이의 대응하는 비트라인에 각기 드레인이 연결되고 상기 센스증폭부의 대응하는 비트라인에 각기 소오스가 연결되어 채널이 상기 비트라인들에 직렬도 형성된 다수의 엔형 모오스트랜지스터로 이루어지는 격리트랜지스터들과, 상기 센스증폭부의 하부와 연결되고 입출력라인으로 데이타를 전송하기 위한 입출력게이팅부와, 각기 드레인은 상기 센스증폭부의 대응하는 비트라인과 연결되고 각기 게이트는 상기 메모리 셀 어레이의 대응하는 비트라인과 연결되는 트랜지스터를 가지는 래치부와, 상기 래치부의 최적동작 조건을 보장하기 위하여 각기의 게이트에는 래치 제어신호가 인가되고 각기 드레인은 상기 래치부의 트랜지스터의 소오스와 연결되고 각기 소오스는 접지전압과 연결되는 래치 콘트롤 트랜지스터를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
제3도는 본 발명의 일 실시예에 따른 불 휘발성 반도체 메모리 장치에 대한 회로를 도시한다.
본 발명에서는 제3도에서와 같이 비트라인 프리차아지부(200), 난드형의 셀 어레이 및 기준 셀 어레이(100), 비트라인 이퀄라이즈부(103), 센싱시 셀 어레이(100)와 센스증폭부(400)을 전기적으로 격리시키는 격리트랜지스터들(104,105)과, 래치형의 센스증폭부(400)와, I/O라인으로의 데이타 전송을 위한 I/O게이팅부(500)와, 각각의 비트라인 BLi', BLj'은 드레인 단자와 연결되고 상기 격리트랜지스터(104,105)에 의해 격리된 셀 어레이(100)의 이웃한 비트라인 BLi, BLj이 Cross 되게 각각의 게이트에 연결되는 래치 트랜지스터들(106,107)과, 이의 각 소오스단자를 드레인단자로 하고 외부 제어신호 PISAi로 게이팅되고 소오스단자는 접지와 연결되는 래치 콘트롤 트랜지스터(108,109)로 이루어진다.
제4(a)도 및 제4(b)는 상기 제3도의 리이드 동작 타이밍도와 프로그램 검증 및 인히빗 동작 타이밍을 도시한다.
먼저 리이드 동작을 살펴보면, 프리차아징 및 이퀄라이징 동작 이후 비트라인이 워드라인 선택신호에 의해 선택된 셀의 상태에 따라 디벨롭되면 일정 시간 이후 디벨롭된 비트라인 및 기준비트라인 전위차를 센싱하기 위해 상기 래치 콘트롤 트랜지스터(108,109)을 턴-온 시키는 동시에 상기 센스증폭부(400)를 동작시킨다. 이 때, 상기 래치 콘트롤 트랜지스터(108,109)의 제어신호인 PISAi, PISAj는 센싱 이후 디벨롭된 BLi, BLj의 게이트 바이어스에 의해 야기되는 BLi', BLj'의 접지 DC 전류 패스를 방지하고자 일정 시간 뒤에 디스에이블 되도록 펄스 형태로 제어하였다. 또한, 상기 격리트랜지스터 ISOi, ISOj를 계속 로우로 디스에이블시킴으로써 리이드 동작 구간 동안 상기 비트라인의 로딩을 완전히 디커플링한 상태에서 BLi', BLj'라인을 디벨롭시킬 수 있어 센싱 속도를 개선시킬 수 있는 효과가 있다.
이어, 프로그램 검증 및 프로그램 인히빗 동작을 살펴보면, 먼저 비트라인 BLi에 연결된 소거된 셀(온 셀)을 프로그램시 인히빗 할 경우에는 외부 신호에 의해 BLi', BLj'이 각각 전원전압레벨, 0 볼트로 래치된 상태에서 리이드 동작을 수행하므로 이 때 선택되지 않은 기준비트라인에 연결된 래치 콘트롤 트랜지스터(109)만 턴-온 시킴으로서 센싱시 BLi의 디벨롭레벨에 관계없이 BLj'를 0 볼트로 유지시키므로 상기 BLi'도 전원전압레벨을 그대로 유지하게 된다. 또한 비트 라인 BLi에 연결된 소거된 셀(온 셀)을 프로그램 동작을 통해 프로그램된 셀(오프 셀)로 프로그램할 경우에는 외부 신호에 의해 BLi', BLj'이 각각 0 볼트, 전원전압레벨로 래치된 상태에서 프로그램 검증시와 동일한 동작을 하므로 셀이 충분히 프로그램 되어 래치 트랜지스터(106,107)에 흐르는 커런트 양이 많아질 때 상기 센스 앰프(400)에 래치된 Vcc 레벨이 충분히 방전되어 BLi' 레벨이 이 볼트에서 전원전압레벨로 전이되면 프로그램 인히빗 상태가 되어 프로그램은 자동적으로 중지된다.
따라서 프로그램 검증 및 인히빗에 필요한 시간을 줄일 수 있는 이점이 있다. 그러나, 센싱시 래치 트랜지스터(106,107)의 커런트가 프로세서에 매우 인감하며 이의 최적조건 및 콘트롤의 어려움은 제어신호 PISAj의 레벨을 외부에서 조정하는 방법을 이용하여 쉽게 해결할 수 있음을 알 수 있다.
프로그램시 상기 센서증폭기(400)에 래치된 데이타를 선택된 셀 어레이부 비트라인에 인가해주기 위해 선택된 비트라인에 연결된 격리트랜지스터만 턴-온시키고, 이 때 비선택된 반대편 비트 라인을 인히빗시키기 위해 이와 연결된 프리차아지 트랜지스터만 턴-온시켜 접지전압레벨로 프리차아지 시킨다.
상기한 바와같은 본 발명에 따르면, 비트라인 센싱시 커플링현상과 센싱 마진을 최소화할 수 있으며, 원활하고 고속의 프로그램 검증 및 프로그램 인히빗의 동작을 수행할 수 있는 효과가 있다.

Claims (7)

  1. 프로그램 검증과 프로그램 인히빗의 원활한 동작을 하기 위한 불 휘발성 반도체 메모리 장치에 있어서: 행들과 열들의 매트릭스 형식으로 배열된 다수의 난드셀 유닛들을 가지는 메모리 셀 어레이와; 상기 열들과 평행하게 배열된 비트라인들과; 상기 비트라인들과 절연되게 교차하면서 배열된 워드라인들과; 상기 유닛셀의 일단과 연결되는 비트라인을 프리차아징 및 이퀄라이징하는 부와; 데이타를 일시적으로 저장하고 증폭하는 센스증폭부와; 센싱시 격리제어신호에 응답하여 상기 메모리 셀 어레이부와 상기 센스증폭부를 전기적으로 격리시키고, 프로그램시에 선택된 비트라인만 상기 셀 어레부 및 센스증폭부를 전기적으로 연결시키며, 상기 메모리 셀 어레이의 대응하는 비트라인에 각기 드레인이 연결되고 상기 센스증폭부의 대응하는 비트라인에 각기 소오스가 연결되어 채널이 상기 비트라인들에 직렬로 형성된 다수의 엔형 모오스트랜지스터로 이루어지는 격리트랜지스터들과; 상기 센스증폭부의 하부와 연결되고 입출력라인으로 데이타를 전송하기 위한 입출력게이팅부와; 각기 드레인은 상기 센스증폭부의 대응하는 비트라인과 연결되고 각기 게이트는 상기 메모리 셀 어레이의 대응하는 비트라인과 연결되는 트랜지스터를 가지는 래치부와; 상기 래치부의 래치동작 조건을 보장하기 위하여 각기의 게이트에는 래치 제어신호가 인가되고 각기 드레인은 상기 래치부의 트랜지스터의 소오스와 연결되고 각기 소오스는 접지전압과 연결되는 래치 콘트롤 트랜지스터를 가지는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 격리트랜지스터들은 게이트에 격리 제어 신호가 수신되며 상기 격리제어신호 전달시에는 상기 신호보다 높은 전원으로 게이팅되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 래치부의 트랜지스터의 각기의 게이팅신호는 리이드시에는 동시에 인에이블되고 상기 프로그램 검증 및 인히빗에는 선택된 비트라인에 이웃한 래치부의 트랜지스터의 상기 게이팅 신호만 인에이블되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 래치부의 트랜지스터의 각기의 게이팅신호는 인에이블 시점 기준 일정시간 이후에 다시 디스에이블되는 펄스형태로 제어되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 센스증폭부는 피형 모오스 트랜지스터와 엔형 모오스트랜지스터와의 래치 형태로 구성되어지며, 이의 제어신호는 리이드시에의 인에이블 시점이 상기 래치부의 트랜지스터의 인에이블 시점과 동시 또는 그 이후로 하고, 상기 프로그램 검증 및 인히빗시에는 전 구간동안 인에이블되거나 상기 엔형모오스 트랜지스터의 래치만 상기 래치부의 게이팅신호인에이블 시점이전에 잠시 디스에이블 되었다가 다시 인에이블 되는 펄스형태로 제어되는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 프로그램 검증 및 인히빗시에 상기 래치부의 트랜지스터의 전류량을 조정하는 수단으로 상기 트랜지스터의 게이팅신호의 레벨을 외부에서 조정하거나 선택된 비트라인 프리차아지 트랜지스터의 게이트전압의 외부조정을 통해 상기 비트라인 프리차아지 트랜지스터에서 해당 래치부의 트랜지스터의 드레인단자로 전류를 계속 공급하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
  7. 제2항에 있어서, 상기 프로그램 동작시 상기 센스증폭부에 래치된 전위를 해당 셀 어레이의 비트라인에 인가시키기 위해 해당 비트라인에 연결된 상기 격리트랜지스터만 턴-온 시키고 이에 반대편 해당 비트라인은 상기 프리차아지 트랜지스터를 통해 프리차아지시켜 인히빗 동작을 수행하는 것을 특징으로 하는 불 휘발성 반도체 메모리 장치.
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