KR100193450B1 - 불휘발성 반도체 메모리의 격리형 센스앰프 - Google Patents

Abstract

1. 청구 범위에 기재된 발명이 속한 기술분야

반도체 메모리의 센스앰프 소자.

2. 발명이 해결하려고 하는 기술적 과제

개선된 격리형 센스앰프 제공한다.

3. 발명의 해결방법의 요지

셀 어레이에 각기 연결된 제1,2 비트라인에 연결되고 센싱동작시 인가되는 격리신호에 응답하여 상기 제1,2비트라인을 전기적으로 격리시키기 위한 격리부와, 입출력 게이팅부의 전단에 각기 연결된 제1,2증폭 비트 라인에 연결되고 인가되는 프리차아지 및 등화신호에 응답하여 상기 제1,2증폭 비트라인을 프리차아지 및 등화하는 프리차아지 및 등화부와, 상기 프리차아지 및 등화부의 전단에 위치하고 상기 제1,2증폭 비트라인에 연결되어 인가되는 래치전압에 따라 센싱동작을 수행하는 래치타입 센스앰프부와, 상기 래치타입 센스앰프부와 상기 격리부간에 위치되며 상기 제1,2비트라인에 각각의 게이트단자가 연결되고 그의 드레인 단자들은 각기 상기 제1,2증폭 비트라인에 연결되며 소오스 단자들은 외부제어신호에 응답되덩진 미리설정된 전원전압을 각기 수신하는 제1,2트랜지스터로 이루어진 격리 래치부를 센스앰프는 가진다.

4. 발명의 중요한 용도

반도체 메모리에 적합하게 사용된다.

Description

불휘발성 반도체 메모리의 격리형 센스앰프

제1도는 종래 기술에 대한 센스앰프의 회로도.

제2도는 제1도에 따르는 노말 센싱동작의 타이밍도.

제3도는 본 발명의 일 실시예에 따른 격리형 센스앰프의 회로도.

제4a,b는 각기 제3,6도에 따른 노말 센싱동작 및 인버티드 센싱동작에 대한 타이밍도.

제5a,b도는 각기 제3,6도에 따른 노말 센싱 및 인버티드 센싱의 시뮬레이션 결과에 대한 그래프를 보여주는 도면.

제6도는 본 발명의 또 다른 실시예에 따른 격리형 센스앰프의 회로도.

본 발명은 불휘발성 반도체 메모리에 관한 것으로, 특히 낸드 셀 구조를 가지는 플래쉬 메모리의 격리형 센스앰프에 관한 것이다.

일반적으로, 컴퓨터 또는 마이크로 프로쎄서에 의해 제어되는 여러 장치들은 고밀도의 전기적으로 소거 및 프로그램 가능한 불휘발성 반도체 메모리(이하“EEPROM”)의 개발을 필요로 하고 있다. 더욱이, 휴대용 컴퓨터 또는 노트북 크기의 바테리 전원 시스템에서 보조 메모리 장치로서 회전 자기 디스크를 가지는 하드 디스크 장치를 사용하는 것은 상대적으로 넓은 면적을 점유하기 때문에 그러한 시스템의 설계자들은 보다 작은 면적을 점유하는 고밀도, 고성능의 EEPROM의 개발에 더욱 흥미를 가지고 있다. 이러한 고밀도, 고성능의 EEPROM을 만들기 위해서는 메모리 셀들이 점유하는 면적을 줄이는 것이 중요한 과제이다. 최근에 그러한 과제를 해결한 기술들중의 하나로서 셀당 선택 트랜지스터의 갯수와 비트라인과의 접속개구들의 갯수를 줄일 수 있는 낸드 구조로 된 셀들을 가지는 EEPROM이 본 분야에서 개발되었으며, 그러한 낸드셀 유닛들이 엔(N)형 반도체 기판에 형성된 피(P)형 웰 영역상에 형성되어진 개량된 장치구조와 이 장치 구조를 사용하는 개량된 소거 및 프로그램 기술이 또한 1990년에 발행된 Symposium on VLSI Technology, 페이지 129내지 130에서 제목 “A NAND STRECTURED CELL WITH A NEW PROGRAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLASH EEPROM”하에 개시되어져 있다.

한편, 본 분야에서는 상기한 바와 같이 낸드 셀 구조를 가지는 EEPROM이 메모리 셀 어레이 내에 있는 메모리 트랜지스터들을 일시에 소거하는 모드를 가지고 있는 바, 이를 통상 플래쉬 메모리라고 하기도 한다.

그러한 플래쉬 메모리에 사용되는 센스앰프는 메모리 셀 어레이의 비트라인에 나타나는 전압을 센싱 및 증폭하는 기능을 담당한다. 통상적으로 상기 메모리의 경우, 리드동작시 선택된 셀 트랜지스터의 게이트 단자에는 OV가 인가된다.

이때 선택된 셀이 포지티프(Positive)의 문턱전압을 가지도록 프로그램된 경우라면, 이와 연결된 비트 라인은 초기의 프리차아지 레벨을 유지하는 상태로 나타나며, 이와는 반대로 네가티브(negative)의 문턱전압을 가지게끔 소거된 셀이 선택된 경우라면 상기 비트 라인은 그라운드 레벨로 유지된다.

따라서, 상기한 바와같이 리드 동작시 선택된 셀의 문턱전압에 의해 프리차아지 레벨 또는 접지레벨로 나타나는 디벨롭된 비트라인가 레페런스 비트라인사이의 전위차를 상기 센스앰프는 증폭하는 것이다.

상기한 동작을 수행하는 종래의 센스앰프는 제1도로서 나타나 있다. 제1도를 참조하면, 접힘(Folded)비트라인 구조를 가지는 비트라인에 연결되어 증폭 기능을 하는 엔 모오스(NMOS)센스앰프부 103, 피 모오스 센스앰프부 104, 셀 어레이 101를 전기적으로 스위칭하기 위한 격리(isolation)부 102, 그리고 증폭단 비트라인을 프리 차아지 시키는 트랜지스터 소자 105, 및 입출력 게이팅 및 IO라인 106등은 센스앰프를 구성한다.

상기 제1도의 센스앰프에 대한 노말센싱 동작을 제2도을 참조하여 설명한다.

먼저, 제1도의 셀 어레이 101의 제1단에 연결된 비트 라인 BL1에는 소거된 셀이 선택되어 디벨롭된 전압이 나타나고, 제2단에 연결된 비트 라인 BL2에는 레퍼런스 셀이 선택되어 그에 따른 전압이 나타나는 경우라고 가정한다. 이 경우에 레퍼런스 셀은 소거된 셀과 프로그램된 셀의 전압에 대한 중간 레벨로서 설계된다.

상기 비트 라인 BL1,2, 이 충분히 디벨롭(develop)된 상태에서 제2도의 펄스 신호 ISO가 상기 격리부 102내의 트랜지스터를 구동시킨다. 여기서, 상기 펄스신호의 하이레벨은 전원 전압과 문턱전압의 2배의 합(Vcc+2Vt)레벨 이상으로 되어야 하는데 이는 격리 트랜스터들에 의해 상기 비트라인들의 전압이 강하되는 것을 막기위해서 이다. 따라서, 제2도의 파형 BL1,2와 같이 디벨롭된 상기 셀 어레이 101단의 비트라인들의 레벨은 파형 SBL1,2로 천이된다. 이 천이된 레벨은 전원전압 Vcc 레벨까지 프리차아지된 증폭단의 비트라인 SBL1,2상에 나타난다. 센스앰프 인에이블 신호 LA, LAB가 엔 모오스 및 피모오스 센스앰프부에 인가됨에 따라 상기 증폭단 SBL1의 전압레벨은 0볼트로 센싱되고 증폭단 SBL2의 전압레벨은 전원전압 Vcc으로 센싱된다. 이 센싱된 전압은 입출력 게이팅 및 IO라인 106에 인가된다.

상기 제1,2도를 통하여 설명된 종래의 센스앰프는 비트라인 격리신호 ISO가 센싱동작시 일정한 구간을 가지는 펄스형태로 유지되어야 하고, 그 펄스의 하이레벨이 전원 전압과 문턱전압의 2배의 합(Vcc+2Vt)레벨 이상으로 되어야하는 설계상의 제약을 가진다. 또한 센싱시 셀 어레이단의 비트라인 로딩이 후단의 증폭단에 영향을 주어 센싱 스피드의 지연 및 피크 전류(peak current)의 증가문제를 초래한다. 더구나, 상기의 회로는 노말센싱 동작만을 할 뿐, 선택된 셀 데이터와는 반대의 데이터가 나오도록 센싱 동작을 수행하는 인버티드 센싱동작을 수행할 수 없는 문제점을 가지고 있어 입출력 게이팅부의 설계를 프리하게 할 수 없게 만드는 요인이 된다.

따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 센스앰프를 제공함에 있다.

본 발명의 다른 목적은 비트라인 격리 신호를 펄스형태로 인가함이 없이도 안정된 센싱동작을 수행할 수 있는 접힘 비트라인 구조를 가지는 불휘발성 반도체 메모리의 센스앰프를 제공함에 있다.

본 발명의 또 다른 목적은 센싱동작시 메모리 셀 어레이단의 비트라인을 증폭단의 비트라인과 전기적으로 격리할 수 있는 센스앰프를 제공함에 있다.

본 발명의 또 다른 목적은 노말센싱 동작만 뿐만 아니라 선택된 셀 데이터에 대해 반대논리의 데이터가 출력되게 센싱 동작을 수행하는 인버티드 센싱동작을 수행할 수 있는 플래쉬 메모리용 센스앰프를 제공함에 있다.

상기한 목적들을 달성하기 위한 본 발명의 센스앰프에 따르면, 접힘 비트라인 구조를 가지는 불휘발성 반도체 메모리의 센스앰프 회로에서:

레퍼런스 셀 및 낸드 셀 구조를 가지는 셀 어레이에 각기 연결된 제1,2비트 라인에 연결되고 센싱동작시 인가되는 격리신호에 응답하여 상기 제1,2비트라인을 전기적으로 격리시키기 위한 격리부와;

입출력 게이팅부의 전단에 각기 연결된 제1,2증폭 비트라인에 연결되고 인가되는 프리차아지 및 등화신호에 응답하여 상기 제1,2증폭 비트라인을 프리차아지 및 등화하는 프리차아지 및 등화부와;

상기 프리차아지 및 등화부의 전단에 위치하고 상기 제1,2증폭 비트라인에 연결되어 인가되는 래치전압에 따라 센싱동작을 수행하는 래치타입 센스앰프부와;

상기 래치타입 센스앰프부와 상기 격리부간에 위치되며, 상기 제1,2비트라인에 각각의 게이트단자가 크로스 연결되고 그의 드레인 단자들은 각기 상기 제1,2증폭 비트라인에 연결된 제1,2트랜지스터와, 센싱시작을 알리는 외부제어신호에 응답하여 상기 제1,2트랜지스터의 소오스 단자들로 미리설정된 전원전압을 각기 인가하는 제3,4트랜지스터로 이루어진 격리 래치부를 가진다.

이하에서는 본 발명에 따른 바람직한 센스앰프 회로가 첨부된 도면과 함께 설명될 것이다. 첨부된 도면의 참조부호들중 동일한 참조부호는 비록 다른 도면 상에 표시되어 있더라도 가능한한 동일 구성 및 기능을 가지는 것을 가르킨다.

그러므로, 종래의 도면에서 표기된 부호가 본 발명의 도면에 나타나 있다면 균등물 또는 대응되는 등가소자로서 이해되어야 할 것이다. 다음의 설명에서, 그러한 구성에 대한 상세한 항목들이 본 발명의 보다 철저한 이해를 제공하기 위해 자세하게 설명된다. 그러나, 당해 기술분야에 숙련된 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 실시될 수 있다는 것이 명백할 것이다. 또한, 잘 알려진 기본적 소자의 특징 및 구성들은 본 발명을 모호하지 않게 하기 위해 상세히 설명하지 않는다.

먼저, 본 발명에 따른 센스앰프의 일예를 도시한 제3도를 참조하면, 레퍼런스 셀 및 낸드 셀 구조를 가지는 셀 어레이 101에 각기 연결된 제1,2비트라인에 연결되고 센싱동작시 인가되는 격리신호에 응답하여 상기 제1,2비트라인을 전기적으로 격리시키기 위한 격리부 102와, 입출력 게이팅부 106의 전단에 각기 연결된 제1,2증폭 비트인에 연결되고 인가되는 프리차아지 및 등화신호에 응답하여 상기 제1,2증폭 비트라인을 프리차아지 및 등화하는 프리차아지 및 등화부 206와, 상기 프리차아지 및 등화부 206의 전단에 위치하고 상기 제1,2증폭 비트라인에 연결되어 인가되는 래치전압에 따라 센싱동작을 수행하는 래치타입 센스앰프부 103,104와, 상기 래치타입 센스앰프부 103와 상기 격리부 102간에 위치되며 상기 제1,2비트라인에 각각의 게이트단자가 크로스 연결되고 그의 드레인 단자들은 각기 상기 제1,2증폭 비트라인에 연결되며 소오스 단자들은 외부제어신호에 응답되어진 미리설정된 전원전압을 각기 수신하는 제1,2트랜지스터 N1,N2로 이루어진 격리 래치부 203로 구성된다. 여기서, 상기 미리 설정된 전원 전압 VSA은 상기 외부제어신호 PISA에 따라 구동되는 엔 모오스 트랜지스터들 N3,N4에 의해 제공된다.

본 발명에 따른 센스앰프의 다른 일예를 도시한 제6도를 참조하면, 격리부 102, 프리차아지 및 등화부 206, 래치타입 센스앰프부 103,104, 및 래치타입 센스앰프부 103는 상기 제3도의 구성과 동일하게 되어 있으며, 상기 센스앰프부 103는 상기 제3도의 구성과 동일하게 되어 있으며, 상기 센스앰프부 103와 격리부 102간에 위치되며 상기 제1,2비트라인에 각각의 게이트단자가 대응되어 연결되고 그의 드레인 단자들은 각기 상기 제1,2증폭 비트라인에 연결되며 소오스 단자들은 외부제어신호에 응답되어진 미리설정된 전원전압을 각기 수신하는 제1,2트랜지스터 N1,N2로 이루어진 격리 래치부 203로 구성된다. 여기서, 상기 미리 설정된 전원 전압 VSA은 상기 외부제어신호 PISA에 따라 구동되는 엔 모오스 트랜지스터들 N3,N4에 의해 제공된다.

상기 제3도와 같이 구성된 센스앰프의 동작을 제4,5도를 참조하여 이하에서 설명한다. 먼저, 제4a도를 참조하여 노말 센싱동작을 보면, 제1,2증폭 비트라인 SBL1,2는 프리차아지 및 등화부 206내의 엔형 모오스 트랜지스터에 의해 전원전압 Vcc 레벨로 프리차아지 된다. 또한, 상기 외부제어신호 PISA에 의해 인가되는 상기 미리 설정된 전원전압 VSA는 OV로서 인가된다. 래치신호 LA, LAB는 모두 전원전압 Vcc레벨로 프리차아지된다. 이러한 초기조건하에서 상기 제1,2비트라인들중의 하나가 워드라인 제어신호에 의해 선택된 셀의 상태에 따라 디벨롭되면, 제4a도에서와 같이 일정시간 이후에 상기 디벨롭된 비트 라인 및 레퍼렌스 비트라인간의 전위차를 센싱하는 동작이 시작된다. 따라서, 외부제어신호 PISA가 하이로 천이됨에 의해 트랜지스터 N3,4가 턴온되며, 래치형 센스앰프 103,104는 센싱 동작을 시작한다. 여기서, 상기 신호 PISA는 센싱이후 디벨롭된 상기 제1,2비트라인들 BL1, BL2의 게이트 바이어스에 의해 유발되는 제1,2증폭 비트라인 SBL1, SBL2의 접지 DC 전류패스를 방지하고자 일정시간 뒤에는 디스에이블되는 신호이다. 또한, 비트라인 격리신호 ISO를 계속 로우레벨로 디스에이블시켜 비트 라인 로딩이 완전히 배재된 상태에서 상기 SBL1,2라인을 디벨롭하는 것이 좋다. 여기서, 상기 제1,2증폭 비트라인 SBL1,2 라인는 Vcc로, VSA는 그라운드로 프리차아지 또는 스위칭되어있는 상태에서 센싱동작을 수행하게 되므로, BL1이 OV로, Bl2가 레퍼런스 레벨로 디벨롭되는 온 셀 데이터의 센싱인 경우 상기 라인 SBL1는 OV로, SBL2는 Vcc로 디벨롭되어 셀 데이터와 동일한 위상 데이터가 억세스된다.

다음에, 인버티드 센싱동작을 제4b도를 참조하여 살펴보면, 제1,2증폭 비트라인 SBL1,2를 상기 프리차아지 및 등화부 206를 통해 OV로 디스차아지 시키고 VSA에는 Vcc를 인가하고 LA, LAB는 둘다 OV로 디스차아지된 초기 조건하에서 상기한 동작은 수행된다. 이 경우에도 상기 노말일때와 유사한 센싱동작을 수행하므로 BL1이 OV로, BL2가 레퍼런스 레벨로 디벨롭되는 온 셀(erased 셀)데이타 센싱인 경우 상기 SBL1은 Vcc로, SBL2는 OV로 디벨롭되어 셀 데이터와 정반대의 위상의 데이터가 억세스된다.

제5a,b도에는 각기 제3도에 따른 노말 센싱 및 인버티드 센싱의 시뮬레이션 결과에 대한 그래프가 도시된다. 전원전압 Vcc은 3.8V, 온도는 -5도씨 일 때 노말 및 인버티드 센싱에 대한 각 라인의 파형은 상기 제3도의 라인 번호와 대응되어 나타나 있다. 따라서, 종래에 비해 제3도는 센싱동작시 셀 어레이부의 비트 라인이 전기적으로 격리되므로 센싱 스피드 및 피크 전류가 현저히 감소함을 알 수 있다.

한편, 상기 제6도와 같이 구성된 센스앰프의 동작을 제4,5도를 참조하여 이하에서 설명한다. 먼저, 제4a도를 참조하여 인버티드 센싱동작을 보면, 제1,2증폭 비트라인 SBL1,2는 프리차아지 및 등화부 206내의 엔형 모오스 트랜지스터에 의해 전원전압 Vcc 레벨로 프리차아지 된다. 또한, 상기 외부제어신호 PISA에 의해 인가되는 상기 미리 설정된 전원전압 VSA는 OV로서 인가된다. 래치신호 LA, LAB는 모두 전원전압 Vcc레벨로 프리차아지된다. 이러한 초기조건하에서 상기 제1,2비트라인들중의 하나가 워드라인 제어신호에 의해 선택된 셀의 상태에 따라 디벨롭되면, 제4a도에서와 같이 일정시간 이후에 상기 디벨롭된 비트 라인 및 레퍼렌스 비트라인간의 전이차를 센싱하는 동작이 시작된다. 따라서, 외부제어신호 PISA가 하이로 천이됨에 의해 트랜지스터 N3,4가 턴온되며, 래치형 센스앰프 103,104는 센싱동작을 시작한다. 여기서, 상기 신호 PISA는 센싱이후 디벨롭된 상기 제1,2비트라인들 BL1, BL2의 게이트 바이어스에 의해 유발되는 제1,2증폭 비트라인 SBL1, SBL2의 접지 DC 전류패스를 방지하고자 일정시간 뒤에는 디스에이블되는 신호이다. 또한, 비트라인 격리신호 ISO를 계속 로우레벨로 디스에이블시켜 비트 라인 로딩이 완전히 배제된 상태에서 상기 SBL1,2라인을 디벨롭하는 것이 좋다. 여기서, 상기 제1,2증폭 비트라인 SBL1,2는 Vcc로, VSA는 그라운드로 프리차아지 또는 스위칭되어있는 상태에서 센싱동작을 수행하게 되므로, BL1이 OV로, BL2가 레퍼런스 레벨로 디벨롭되는 온 셀 데이터의 센싱인 경우 상기라인 SBL1은 Vcc로, SBL2는 OV로 디벨롭되어 셀 데이터와 반대의 위상 데이터가 억세스된다.

다음에, 노말 센싱동작을 제4b도를 참조하여 살펴보면, 제1,2증폭 비트라인 SBL1,2를 상기 프리차아지 및 등화부 206를 통해 OV로 디스차아지 시키고 VSA에는 Vcc를 인가하고 LA, LAB는 둘다 OV로 디스차아지된 초기 조건하에서 상기한 동작은 수행된다. 이 경우에도 상기 노말일때와 유사한 센싱동작을 수행하므로 BL1이 OV로, BL2가 레퍼런스 레벨로 디벨롭되는 온 셀(erased 셀)데이타 센싱인 경우 상기 SBL1은 OV로, SBL2는 Vcc로 디벨롭되어 셀 데이터와 동일한 위상의 데이터가 억세스된다.

제5a,b도에는 각기 제6도에 따른 인버티드 센싱 및 노말 센싱의 시뮬레이션 결과에 대한 그래프가 도시된다. 전원전압 Vcc은 3.8V, 온도는 -5도씨 일때 인버티드 센싱 및 노말 센싱에 대한 각 라인의 파형은 상기 제6도의 라인 번호와 대응되어 나타나 있다. 따라서, 종래에 비해 제6도는 센싱동작시 셀 어레이부의 비트라인이 전기적으로 격리되므로 센싱 스피등 및 피크 전류가 현저히 감소함을 알 수 있다.

상술한 바와 같이, 본 발명의 센스앰프에 따르면 비트라인 격리 신호를 펄스형태로 인가함이 없이도 안정된 센싱동작을 수행할 수 있는 효과가 있다. 또한, 센싱동작시 메모리 셀 어레이단의 비트라인을 증폭단의 비트라인과 전기적으로 격리할 수 있어 센싱 스피드의 증가 및 피크전류의 감소이점을 가진다. 더구나, 노말센싱 동작 뿐만 아니라 선택된 셀 데이터에 대해 반대논리의 데이터가 출력되게 센싱 동작을 수행하는 인버티드 센싱동자글 수행할 수 있어 설계상의 응용을 자유롭게 할 수 있는 장점이 있다.

Claims (8)

1. 접힘 비트라인 구조를 가지는 불휘발성 반도체 메모리의 센스앰프 회로에 있어서: 레퍼런스 셀 및 낸드 셀 구조를 가지는 셀 어레이에 각기 연결된 제1,2비트라인에 연결되고 센싱동작시 인가되는 격리신호에 응답하여 상기 제1,2비트라인을 전기적으로 격리시키기 위한 격리부와; 입출력 게이팅부의 전단에 각기 연결된 제1,2증폭 비트라인에 연결되고 인가되는 프리차아지 및 등화신호에 응답하여 상기 제1,2 증폭 비트라인을 프리차아지 및 등화하는 프리차아지 및 등화부와; 상기 프리차아지 및 등화부의 전단에 위치하고 상기 제1,2증폭 비트라인에 연결되어 인가되는 래치전압에 따라 센싱동작을 수행하는 래치타입 센스앰프부와; 상기 래치타입 센스앰프부와 상기 격리부간에 위치되며, 상기 제1,2비트라인에 각각의 게이트단자가 크로스 연결되고 그의 드레인 단자들은 각기 상기 제1,2증폭 비트라인에 연결된 제1,2트랜지스터와, 센싱시작을 알리는 외부제어신호에 응답하여 상기 제1.2트랜지스터의 소오스 단자들로 미리설정된 전원전압을 각기 인가하는 제3,4트랜지스터로 이루어진 격리 래치부를 포함하는 것을 특징으로 하는 회로.
2. 제1항에 있어서, 상기 격리부는 상기 제1,2비트라인에 각기 드레인단자가 연결된 N형 모오스 트랜지스터들로 구성되며 센싱동작시 상기 트랜지스터들의 게이트에 는 OV가 인가되는 것을 특징으로 하는 회로.
3. 제1항에 있어서, 상기 격리 래치부의 제1,2트랜지스터는 N형 모오스 트랜지스터들로 구성된 것을 특징으로 하는 회로.
4. 제1항에 있어서, 상기 외부 제어신호는 센싱시 하이 레벨로 엔에이블되는 신호임을 특징으로 하는 회로.
5. 제1항에 있어서, 상기 래치타임 센스앰프는 PMOS와 NMOS 트랜지스터의 래치형태로 구성되며, 이들의 인에이블 신호의 초기 레벨은 노말 센싱일때는 모두 전원전압 또는 OV의 전압을 가짐을 특징으로 하는 회로.
6. 제5항에 있어서, 상기 인에이블 신호의 초기 레벨은 인버티드 센싱일때는 모두 상기 노말센싱과는 반대의 전압을 가지며, 그의 인에이블 시점은 상기 격리 래치부의 소오스단에 전압이 인가되는 시점과 동시 또는 그 이후로 됨을 특징으로 하는 회로.
7. 접힘 비트라인 구조를 가지는 플래쉬 메모리의 센스앰프에 있어서: 낸드구조 셀 어레이에 각기 연결된 제1,2비트라인에 연결되고 센싱동작시 인가되는 격리신호에 응답하여 상기 제1,2비트라인을 전기적으로 격리시키기 위한 격리부와; 입출력 게이팅부의 전단에 각기 연결된 제1,2증폭 비트라인에 연결되고 인가되는 프리차아지 및 등화신호에 응답하여 상기 제1,2증폭 비트라인을 프리차아지 및 등화하는 프리차아지 및 등화부와; 상기 프리차아지 및 등화부의 전단에 위치하고 상기 제1,2증폭 비트라인에 연결되어 인가되는 래치전압에 따라 센싱동작을 수행하는 래치타입 센스앰프부와; 상기 래치타입 센스앰프부와 상기 격리부간에 위치되며 상기 제1,2비트라인에 각각의 게이트단자가 크로스 연결되고 그의 드레인 단자들은 상기 제1,2증폭 비트라인에 연결되며 소오스 단자들은 외부제어신호에 응답되어진 미리설정된 전원전압을 각기 수신하는 제1,2트랜지스터 및 상기 제1,2트랜지스터의 드레인단자들에 각기 연결되어 상기 전원전압을 제공하는 전류소오스 소자로 이루어진 격리 래치수단을 포함하는 것을 특징으로 하는 센스앰프.
8. 접힘 비트라인 구조를 가지는 불휘발성 반도체 메모리의 센스앰프 회로에 있어서: 레퍼런스 셀 및 낸드 셀 구조를 가지는 셀 어레이에 각기 연결된 제1,2비트 라인에 연결되고 센싱동작시 인가되는 격리신호에 응답하여 상기 제1,2비트라인을 전기적으로 격리시키기 위한 격리부와; 입출력 게이팅부의 전단에 각기 연결된 제1,2증폭 비트라인에 연결되고 인가되는 프리차아지 및 등화신호에 응답하여 상기 제1,2증폭 비트라인을 프리차아지 및 등화하는 프리차아지 및 등화부와; 상기 프리차아지 및 등화부의 전단에 위치하고 상기 제1,2증폭 비트라인에 연결되어 인가되는 래치전압에 따라 센싱동작을 수행하는 래치타입 센스앰프부와; 상기 래치타입 센스앰프부와 상기 격리부간에 위치되며 상기 제1,2비트라인에 각각의 게이트단자가 대응되어 연결되고 그의 드레인 단자들은 각기 상기 제1,2증폭 비트라인에 연결된 제1,2트랜지스터와, 센싱시작을 알리는 외부제어신호에 응답하여 상기 제1,2트랜지스터의 소오스 단자들로 미리설정된 전원전압을 각기 인가하는 제3,4트랜지스터로 이루어진 격리 래치부를 포함하는 것을 특징으로 하는 회로.