CN1151593A - 一种非易失性半导体存储器装置的检测放大器电路 - Google Patents

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Abstract

本发明提供一种具有NAND结构单元的闪速EEPROM装置的检测放大器电路，与存储器单元阵列连接的位线和与输入/输出门电路连接的子位线之间设置位线绝缘部，在该位线绝缘部施加绝缘控制信号，在子位线上连接电压控制电流源，在该电压控制电流源和信号线之间连接切换部。因绝缘控制信号在读出操作中变为无效状态，并在读出操作中，由于位线和检测放大器电路完全绝缘，所以读出操作则完全不受位线负载影响，可提高读出速度，减少峰值电流。

Description

一种非易失性半导体存储器 装置的检测放大器电路
本发明涉及非易失性半导体存储器装置的检测放大器电路，特别涉及具有NAND结构单元(NAND Structured cell)的闪速(flash)EEPROM(electrically era-sable and programmable read-onlymemory)装置的检测放大器电路。
一般，在像笔记本大小的便携式电池供电的微计算机***中，因主要作为辅助存储装置用的硬盘占有相当大的面积，因而***设计者对开发占据更小面积的高密度、高性能的EEPROM深表关切。为了制作这种高密度、高性能的EEPROM，缩小存储单元所占据的面积是个重要课题。为解决此课题，有人开发了可使每个单元的选择晶体管的数和位线的接触孔的数减少的具有NAND结构单元的EEPROM。这种改进的NAND EEPROM结构及采用此种结构的装置的改进的擦除和编程技术见1990年出版的Symposium on VLSI Technology，pp.129～130，“A NAND STRUCTURED CELL WITH A NEW PROGRAMMINGTECHNOLOGY FOR HIHGLY RELIABLE 5V-ONLY FLASHEEPROM”。前述文献揭示的NAND EEPROM具有一擦除存储器单元中所编程的信息的模式。具有这种模式的EEPROM通常被称作闪速EEPROM或称作闪速存储器。
通常的闪速存储器在进行读出操作时，在选定单元的晶体管的栅极端子即字线上施加0V电压。此时，在选定的单元晶体管具有正的门限电压的编程情况，与前述的单元晶体管连接的位线维持初期的预充电值。与此相反，在上述选定的单元晶体管具有负的门限电压的编程时，与上述选定的单元晶体管连接的位线放电为接地电平。采用这种闪速存储器的读出放大器电路，由于读出操作之时所选定的单元晶体管的门限电压，而具有读出并放大或维持预充电电平或维持接地电压电平的位线的电位和基准位线的电位之间的差值的功能。图1表示采用具有折叠位线结构的NAND闪速EEPROM的已有技术的检测放大器电路。
参照图1，检测放大器电路1位于单元阵列100和输入/输出门电路200之间。上述单元阵列100包含供给基准电压的基准单元阵列。输入/输出门电路200将被上述检测放大器电路1放大的数据传给各输入/输出线。在检测放大器电路1中，连接到单元阵列100的位线BLi，BLj与连接到输入/输出门电路200的子位线SBLi，SBLj之间设置位线绝缘部2。此位线绝缘部2由N沟道MOSFET Q1，Q2构成。借助于此，使位线BLi，BLj和子位线SBLi，SBLj各自相互选择地电绝缘。在子位线SBLi，SBLj上连接着由N沟道MOS晶体管Q3，Q4构成的N锁存读出放大部3、由P沟MOS晶体管Q5，Q6构成的P锁存读出放大部4、由P沟道MOS晶体管Q7，Q8构成的预充电部5以及由P沟道MOS晶体管Q9构成的均衡部6。在说明读出放大器电路1的操作之前，为便于说明，假定，在位线BLi根据选择擦除单元传送放电电压，根据选择位线BLj的基准单元传送可得到的读出基准电压。此时，通常将上述基准电压设计为擦除单元的所选择的电压和编程单元所选择的电压的中间电平。
图2表示用于NAND闪速存储器的读出操作的图1所示的检测放大器电路1的读出操作的时序图。参照图2，位线BLi，BLj和锁存放大的驱动线LA， LA先预充电到电源电压。另外，子位线SBLi，SBLj也根据预充电控制信号 φEQ预充电到Vcc电平。根据单元的选择，使位线BLi，BLj的电压充分充电，就产生脉冲波形的绝缘控制信号ISO。根据该绝缘控制信号ISO绝缘晶体管Q1，Q2各自变为导通状态，N锁存放大器的驱动线LA的电位下降到接地电平GND即0V。此时，为了防止位线电压因绝缘晶体管Q1，Q2而下降，必须使前述绝缘控制信号ISO的高电平维持在Vcc＋2Vtn(其中的Vtn是N沟道MOS晶体管的门限电压)电平以上。当绝缘晶体管Q1，Q2变为导通状态，通过位线BLi，BLj和子位线SBLi，SBLj之间的电荷分配，而改变子位线电压。此时，使在擦除单元和电连接的位线BLi之间进行电荷分配的子位线SBLi的电位相对低速地变化，使晶体管Q3，Q6导通。其结果，通过锁存放大器的驱动线LA， LA，使子位线SBLi的电位下降到GND电平，子位线SBLi的电位上升到Vcc电平。这时，位线BLi，BLj之间的微细的电位差由检测放大器电路1放大后提供给输入/输出门电路200。
然而，前述的检测放大器电路在读出操作中，绝缘控制信号ISO必须具有脉冲波形 LA，上述绝缘控制信号的高电平也必须控制在Vcc＋2Vtn电平以上。另外，在读出操作时，上述检测放大器电路1变得受单元阵列的位线负载的影响，因此，产生了读出速度的延迟及峰值电流增加等问题。进而，该检测放大器电路只能执行正常读出操作，而不能执行输出存储在选定的单元中的数据的反码数据的反向读出操作。这些因素限制了输入/输出电路的设计。
图3表示采用具有折叠位线结构的NAND闪速EEPROM的另一种已有技术的检测放大器电路。参照图3，在由P沟道MOS晶体管Q10，Q11构成的预充电部7和由N沟道MOS晶体管Q12构成的均衡部8之间设置单元阵列100。单元阵列100的位线BLi，BLj和子位线SBLi，SBLj之间设置由N道沟MOS晶体管Q13，Q14构成的位线绝缘部9。通过该位线绝缘部9使位线BLi，BLj和子位线SBLi，SBLj相互各自电绝缘。在子位线SBLi，SBLj中，连接着由N沟道MOS晶体管Q15，Q16构成的N锁存放大部10和由P沟道MOS晶体管Q17，Q18构成的P锁存放大部11。N沟道MOS晶体管Q15，Q16的漏极共同连接到锁存放大驱动线Vsal，P沟道MOS晶体管Q17，Q18的源极共同连接到锁存放大驱动线Vsah。
图4表示用于NAND闪速存储器的读出操作的图3所示的检测放大器电路的读出操作的时序图。参照图4，首先，在预充电和均衡动作后，根据被字线的信号WL所选定的单元的状态，使位线BLi的电位放电。此时，当所选定的单元是关闭单元(off-cell)即已编程的单元时，因所选定的单元晶体管具有正的门限电压，在上述所选定的单元晶体管的栅极上施加0V的字线的选择信号，使上述选定的单元晶体管不导通，据此，使位线BLi的电位依旧维持在预充电电平。相反，当所选定的单元是开放单元(on-cell)即擦除单元时，因所选定的单元晶体管具有负的门限电压，即使在上述所选定的单元晶体管的栅极上施加0V的字线的选择信号，上述选定的单元晶体管也导通。因此，位线BLi，BLj的电位变成比与基准单元连接的位线BLj的电位还低。然后，产生具有预定脉宽的绝缘控制信号ISOi，ISOj使绝缘晶体管Q13，Q14分别变为导通状态。相反，在脉冲波形的绝缘控制信号ISO处于有效状态期间，N锁存放大驱动线Vsal的电位从预充电电平(高电平)下落到低电平(0V)，P锁存放大驱动线Vsah的电位从预充电电平(低电平)上升到高电平。其结果，位线BLi上的数据由N锁存放大部10及P锁存放大部11读出。这时，位线BLi，BLj之间的微小电位差由检测放大器电路放大提供给输入/输出门电路200。
图5表示用于NAND闪速存储器程序校验及编程禁上的图3所示的检测放大器电路的读出操作的时序图。程序校验是指在所选定的开放单元的负的门限电压随着编程操作转变为正的门限电压时，认定预定的门限电压的编程结束，终止编程操作。编程禁止是指在编程操作时，使非选定的开放单元不能编程。
首先，在编程操作中，为使与选定的位线BLi连接的开放单元不被编程，与上述选定的位线BLi对应的子位线SBLi必须持续地维持在Vcc电平。在禁止该编程操作中，参照图5，通过I/O门电路200所提供的外部数据信号，使子位线SBLi，SBLj的电位分别处于预充电到Vcc电平和GND电平(0V)的状态，绝缘控制信号ISOj变为激活态。因此，与基准单元连接的非选定的位线BLj放电，使所述位线BLi，BLj的电位落到GND电平。此时锁存驱动信号Vsal，Vsah成为非激活状态。其结果，在后续的读出操作中，因为与开放单元连接的位线BLi的电平已放电到低电平，所以即使子位线SBLj的电位为GND电平，子位线SBLi的电平也仍旧维持在Vcc电平。
然后，在与选定的位线BLi相连接的开放单元(即被擦除的单元)进行编程的编程操作(在此操作中被选定的位线BLi维持在GND电平)中，根据外部数据信号将子位线SBLi，SBLj的电位分别预充电到GND电平和Vcc电平后，执行按与公知的程序检验模式相同的操作。在此后的单元读出操作中，子位线SBLi的电位从GND电平转变为Vcc电平，变成编程序禁止状态，编程动作自动中止。
在这种检测放大器电路中，在位线读出期间，根据使绝缘控制信号ISOi，ISOj和锁存驱动信号Vsal，Vsah重叠的程度及工艺参数，产生用作使各位线和各子位线之间的去耦的去耦裕度的变化和读出裕度的变化。另外，在编程校验及禁止操作中，因为首先必须使与位线BLj相连接的绝缘晶体管Q14处于导通状态，所以与执行正常的读出操作的检测放大器电路不同，需要另外的控制逻辑，产生了使校验时间变长的问题。
本发明的目的在于提供一种不使用脉冲波形的位线绝缘信号，执行稳定读出操作的具有折叠位线结构的非易失性半导体存储器装置的检测放大器电路。
本发明的另一目的在于提供一种具有折叠位线结构的非易失性半导体存储器装置的并不受与存储单元连接的位线的负载影响的检测放大器电路。
本发明的又一目的在于提供一种耗电小的非易失性半导体存储器装置的检测放大器电路。
本发明的又一目的在于提供一种不仅执行正常读出操作而且可以执行反向读出操作的用于闪速存储装置的检测放大器电路。
本发明的再一个目的在于提供一种在读出时可使去耦裕度及读出裕度的变化减至最小的用于闪速存储装置的检测放大器电路。
本发明的另一目的在于提供一种执行快速读出操作的用于闪速存储器装置的检测放大器电路。
本发明的又一目的在于提供一种顺利执行编程校检操作及编程禁止操作的用于闪速存储器装置的检测放大器电路。
为达到上述目的，本发明的特征之一在于，一种非易失性半导体存储器装置的检测放大器电路包含：分别连接在用于存储被存入的数据的NAND结构的存储单元阵列和供给预定的基准电压的基准单元阵列的第一和第二位线；与前述第一和第二位线分别相对应的第一和第二子位线；与前述各位线和各子位线连接的并根据预定的绝缘控制信号有选择的使前述各位线与前述各子位线绝缘的位线绝缘装置；在预定的预充电期间，使前述各子位线均衡预充电的装置；与预定的外部电压信号连接的信号线；具有分别与前述第一和第二子位线连接的第一和第二电流通路，在预定的读出期间，根据前述第一位线的电压电平，控制流过前述第二电流通路的电流，根据前述第二位线的电压电平，控制流过前述第一电流通路的电流的电压控制电流源；根据预定的切换控制信号，使前述第一和第二电流通路有选择地与前述信号线连接的切换装置；以及当前述第一子位线的电压和前述第二子位线的电压之间的电位差在预定值以上时，使前述第一和第二子位线各自锁存在预定的第一和第二电压电平的锁存放大装置。
在上述检测放大器电路中，所述位线的绝缘装置在所述预充电期间及所述读出期间，使所述各位线和所述各子位线完全绝缘。因而检测操作完全不受位线负载影响。其结果，提高了读出速度，减少了峰值电流。另外，在前述放大器电路中，在所述信号线预充电到Vcc电平，前述子位线各自预充电到GND电平的状态下执行读出操作时，存取与存储器单元数据的相位相反的数据。
根据本发明的另一特征，一种非易失性半导体存储器装置的检测放大器电路包含：分别连接在用于存储被存入的数据的NAND结构的存储单元阵列和供给预定的基准电压的基准单元阵列的第一和第二位线；在预定的预充电期间，使所述各位线均衡预充电的装置；与前述第一和第二位线分别对应的、根据外部提供的数据信号各自预充电的第一和第二子位线；与前述各位线和各子位线连接的、根据预定的第一和第二绝缘控制信号有选择的使前述各位线与前述各子位线绝缘的位线绝缘装置；具有分别与前述第一和第二子位线连接的第一和第二电流通路，在预定的读出期间，根据前述第一位线的电压电平，控制流过前述第二电流通路的电流，根据前述第二位线的电压电平，控制流过前述第一电流通路的电流的电压控制电流源；输出预定恒压信号的稳压电源；根据第一和第二切换控制信号使前述第一和第二电流通路有选择地与前述稳压电源连接的切换装置；以及当前述第一子位线的电压和前述第二子位线的电压之间的电位差在预定值以上时，使前述第一和第二子位线各自锁存在预定的第一和第二电压电平的锁存放大装置。
根据如此构成的检测放大器电路，即使位线的绝缘装置不施加脉冲的位线绝缘信号，仍能执行读出操作，而且可节约编程校验及禁止所需要的时间。
该特征的检测放大器电路，在所述切换装置和所述稳压电源之间具有相互分别并列连接的第三和第四电流通路；还附加：在所述读出期间根据所述第一位线的电压电平来控制流过前述第三电流通路的电流量，根据所述第二位线的电压电平控制流过前述第四电流通路的电流量的另一个电压控制电流源。
下面结合附图详细说明本发明的实施方式，首先是附图说明：
图1是表示已有技术的检测放大器的结构的电路图。
图2是表示图1所示的检测放大器的读出操作时序图。
图3是表示另一个已有技术的检测放大器的结构的电路图。
图4是表示用于图3所示的检测放大器的读操作的读出操作的时序图。
图5是表示用于图3所示的检测放大器的编程校验及编程禁止的读出操作的时序图。
图6是表示本发明的第一实施例的检测放大器结构的电路图。
图7是表示用于图6所示的检测放大器的正常读出操作的时序图。
图8是表示用于图6所示的检测放大器的反向读出操作的时序图。
图9是表示用于图6所示的检测放大器的正常读出操作的根据模拟结果的位线电压波形图。
图10是表示用于图6所示的检测放大器的反向读出操作的根据模拟结果的位线电压波形图。
图11是表示本发明的第二实施例的检测放大器结构的电路图。
图12是表示用于图11所示的检测放大器的读操作的读出操作的时序图。
图13是表示用于图11所示的检测放大器的编程校检及编程禁止的读出操作的时序图。
图14是表示本发明的第三实施例的检测放大器结构的电路图。
图15是表示用于图14所示的检测放大器的读操作的读出操作的时序图。
图16是表示用于图14所示的检测放大器的编程校检及编程禁止的读出操作的时序图。
下面，根据附图对本发明的优选实施例加以详细说明。为便于说明，假定，在位线BLi根据选择擦除的单元来传递所发出的电压，在位线BLj根据选择基准单元来传递可以得到的读出基准电压，然后说明根据实施例的检测放大器电路。
【实施例1】图6是表示根据本实施例的用于具有折叠位线结构NAND的闪速存储装置的检测放大器电路。参照图6，本实施例的检测放大器电路位于包含用于存储信息的由NAND结构构成的存储单元阵列和用于供给基准电压的基准单元阵列的单元阵列100和输入/输出门电路200之间。在检测放大器电路中，位线绝缘装置12位于与单元阵列100连接的位线BLi，BLj和与输入/输出门电路200连接的子位线SBLi，SBLj之间。该位线绝缘装置12由N沟道MOS晶体管Q19，Q20构成。在N沟道MOS晶体管Q19，Q20的栅极上施加绝缘控制信号ISO。位线BLi，BLj和子位线SBLi，SBLi相互选择被位线绝缘装置12电绝缘。N沟道MOS晶体管Q21，Q22构成的锁存状态的电压控制电流源13连接在子位线SBLi，SBLj上，由N沟道MOS晶体管Q23，Q24构成的切换部14连接在该电压控制电流源13和信号线VSA之间。在电压控制电流源13中，晶体管Q1的漏极与子位线SBLi连接，其源极与晶体管Q23的漏极相连接，前述的晶体管Q21的栅极与位线BLj及绝缘晶体管Q20的漏极共同连接。另外，晶体管Q22的漏极连接在子位线SBLj上，其源极与晶体管Q24的漏极连接。所述晶体管Q22的栅极与位线BLi和晶体管Q19的漏极共同连接。构成切换部14的晶体管Q23，Q24的源极与信号线VSA共同连接，它们的栅极施加脉冲形态的开关控制信号φSA。另外，由N沟道MOS晶体管Q25，Q26构成的N锁存读出放大部15、由P沟道MOS晶体管Q27，Q28构成的P锁存读出放大部16、由N沟道MOS晶体管Q29，Q30构成的预充电部17以及由N沟道MOS晶体管Q31构成的均衡部18均连接在子位线SBLi，SBLj上。
图7是表示用于图6所示的检测放大器的正常读出操作的时序图。参照图7，使位线BLi，BLj预充电到Vcc电平。在预充电及均衡的控制信号φEQ维持Vcc＋2Vtn(此处的Vtn是N沟道MOS晶体管的门限电压)电平期间，子位线SBLi，SBLj通过预充电部17及均衡部18各自预充电到Vcc电平。在此读出操作中，信号线VSA及P锁存读出放大的驱动线LA的电位分别维持GND电平及Vcc电平，在脉冲状态的切换控制信号φSA产生前，N锁存读出放大的驱动线 LA也维持Vcc电平。在此状态下，根据字线信号WL选择存储单元。图7表示仅以选定的存储器单元为开放单元的情况作为例子。根据选定单元的状态(即，是否为开放单元，或是否为关闭单元)，放电位线BLi，BLj各自的电位一旦在两个位线BLi，BLj之间产生预定电位差，即从位线BLi的电位比位线BLj的电位变低开始经过预定的时间，切换控制信号φSA变为有效状态。此时开始读出位线BLi，BLj之间的电位差的读出操作。一旦切换控制信号φSA转换为高电平，晶体管Q23，Q24就导通。此时，由于位线BLj的电位比位线BLi的电位高，通过晶体管Q21子位线SBLi比子位线SBLj放电更快。其结果，子位线SBLi的电位变得比子位线SBLj的电位还低。此时，N锁存读出放大器的驱动线LA的电位Vcc电平迁移到GND电平，P锁存读出放大器的驱动线LA的电位维持Vcc电平，因而晶体管Q25，Q28导通。因此，子位线SBLi的电位变为GND电平，子位线SBLj的电位变为Vcc电平，因而位线BLi，BLj之间的微小的电位差被检测放大器电路放大。
在前述的读出操作中，如图7所示，在信号线VSA预充电到GND电平，子位线SBLi，SBLj预充电到Vcc电平的条件下，执行读出操作。参照图7，比如，在读出位线BLi及BLj为各自放电到GND电平0V及基准电压电平(Vref)的开放单元数据的情况下，可以看到子位线SBLi及SBLj各自放电到GND电平及Vcc电平。因此，根据上述条件，用本实施例的检测放大器电路可以进行与单元数据的相位相同的数据存取。
另一方面，在本实施例中，由于放电的位线BLi，BLj，为了防止实质读出操作之后继续形成从子位线SBLi，SBLj经过电压控制电流源13及切换部14到GND(即信号线VSA)的DC电流通路，上述切换控制信号φSA具有如图7所示的脉冲波形。另外，在本实施例中，因绝缘控制信号ISO在读出操作中变为无效状态，维持GND电平，且由于作读出操作的位线BLi，BLj和读出放大器电路完全绝缘，读出操作则完全不受位线负载影响。因此，可以得到提高读出速度减少峰值电流的效果。
图8表示用于图6所示的检测放大器电路的反向读出操作的时序图。参照图8，位线BLi，BLj被预充电到Vcc电平。在预充电及均衡控制信号φEQ维持Vcc＋2Vtn电平期间，子位线SBLi，SBLj由预充电部17及均衡部18分别预充电到GND电平。在该读出操作，即反向读出操作中，信号线VSA及P锁存读出放大的驱动线LA的电位分别维持在Vcc及GND电平。在脉冲状态的切换控制信号φSA产生之前，锁存放大器的驱动线LA， LA分别维持GND电平。在此状态下，通过字线信号WL选择存储单元。根据所选定的单元状态，放电位线BLi，BLj各自的电位，当两个位线BLi，BLj之间产生预定的电压差时，切换控制信号FSA变成有效状态。切换控制信号φSA转换到高电平后，晶体管Q23，Q24导通，开始读出操作。此时，因位线BLj的电位比位线BLi的电位高，通过晶体管Q21使子位线SBLi比子位线SBLj充电更快。其结果，子位线SBLi的电位变得比子位线SBLj的电位还高。此时，P锁存读出放大的驱动线LA的电位从GND电平迁移到Vcc电平，P锁存读出放大的驱动线 LA的电位维持GND电平，因而，电压控制电流源15、16的晶体管Q26，27导通。因此，由于子位线SBLi的电位变成Vcc电平，子位线SBLj的电位变为GND电平，使位线BLi，BLj之间的微小的电位差被检测放大器电路放大。
以这样的读出操作，如图8所示，信号线VSA预充电到Vcc电平，子位线SBLi，SBLj各自预充电到GND电平的条件下，执行读出操作。参照图8，比如，在读出位线BLi及BLj分别放电到GND电平及基准电压(Vref)电平的开放单元数据时，可以看到子位线SBLi及SBLj各自放电到GND电平及Vcc电平。从而，依前述条件，用本实施例的检测放大器电路能存取与单元数据的相位相反的数据。
图9及图10表示根据图6所示的实施例的检测放大器电路的正常读出及反向读出操作的模拟结果的位线电压波形。该模拟是在电源电压Vcc为3.8V，温度为-5℃的条件下进行的。在图9及图10中，在与各线对应的波形旁标记该线的标号。根据本实施例，在读出操作时，使检测放大器电路和单元阵列的位线BLi，Blj相互电绝缘，因此，如前述附图所示，可以看到提高了读出速度，并且几乎没有峰值电流。
如上所述，根据本实施例，在位线绝缘部即使不施加绝缘控制信号ISO仍能执行稳定的读出操作。另外，除提高了读出速度和减少了峰值电流外，还有可执行正常读出操作和反向读出操作，具有在设计上运用自由的优点。
【实施例2】图11表示根据本实施例的具有折叠位线结构的NAND闪速存储装置的检测放大器电路的构成。参照图11，检测放大器电路位于包含基准单元阵列的单元阵列100和输入/输出门电路200之间。检测放大器电路中，在与单元阵列100连接的位线BLi，BLj和与输入/输出门电路200连接的子位线SBLi，SBLj之间，设置由N沟道MOS晶体管Q35，Q36构成的位线绝缘部21。在该位线绝缘部21和单元阵列100之间的位线BLi，BLj上连接着由P沟道MOS晶体管Q32，Q33构成的预充电部19和由N沟道MOS晶体管Q34构成的均衡部20。在子位线SBLi，SBLj上连接着由N沟道MOS晶体管Q37，Q38构成的电压控制电流源22，在该电压控制电流源22和接地(或者低于Vcc电平的预定电位)之间，连接着由N沟道MOS晶体管Q39，Q40构成的切换部23。在电压控制电流源22，晶体管Q37的漏极与子位线BLi连接，其源极与晶体管Q39的漏极连接，前述的晶体管Q37的栅极共同与位线BLj和绝缘晶体管Q36的漏极连接。另外，晶体管Q38的漏极与子位线SBLj连接，其源极与晶体管Q40的漏极连接。前述晶体管Q38的栅极共同与位线BLi和绝缘晶体管Q35的漏极连接。构成切换部23的晶体管Q39，Q40的源极共同连接到接地或比Vcc电平低的预定电位，在各栅极上分别施加脉冲形态的切换控制信号φSAi，φSAj。另外在子位线SBLi，SBLj连接着由N沟道MOS晶体管Q41，Q42构成的N锁存读出放大部24和由P沟道MOS晶体管Q43，Q44构成的P锁存读出放大部25。
图12表示用于读出操作的如图11所示的检测放大器电路的读出操作的时序图。参照图12，在字线信号WL维持低电平期间，位线BLi，BLj预充电到Vcc电平。此时，绝缘控制信号ISOi，ISOj及P锁存读出放大的驱动线Vsah的电位维持GND电平，N锁存读出放大的驱动线Vsal的电位维持在Vcc电平。在此状态下，通过字线信号WL迁移到高电平而选择存储单元。根据选定的单元的状态，如图12所示，放电位线BLi，BLj各自的电位，在两个位线BLi，BLj之间产生了预定的电位差。此后，切换控制信号φSAi，φSAj变成有效状态，P锁存读出放大的驱动线Vsah的电位和N锁存读出放大的驱动线Vsal的电位分别从预充电电平迁移到高电平(Vcc电平)及低电平(GND电平)。从此此开始读出子位线SBLi，SBLj之间的电位差的读出操作。一旦切换控制信号φSAi，φSAj迁移到高电平，晶体管Q39，Q40就各自导通。
此时，在由字线信号WL所选定的单元为开放单元(即擦除单元)的情况下，由于位线BLj的电位比位线BLi的电位高，而使流过晶体管Q37的电流量变得比流过晶体管Q38的电流量多。因此，子位线SBLi比子位线SBLj放电更快。其结果，子位线SBLi的电位变得比子位线SBLj的电位还低。此时，电压控制电流源24，25的晶体管Q41，Q42被锁存驱动线Vsal，Vsah导通。因此，子位线SBLi的电位放电到GND电平，子位线SBLj的电位放电到Vcc电平，由检测放大器电路放大位线BLi，BLj之间的微小的电位差。
相反，在选定的单元为开放单元(即编程单元)时，因位线BLi的电位比位线BLj的电位高，而使流过晶体管Q38的电流量变得比流过晶体管Q37的电流量多。因此，子位线SBLj比子位线SBLi放电更快。其结果，使子位线SBLj的电位变得比子位线SBLi的电位低。此时，子位线SBLj的电位变成GND电平，子位线SBLi的电位变为Vcc电平，由检测放大器电路放大位线BLi，BLj之间的微小电位差。
本实施例与前一实施例相同，为防止在实际读出操作期间以外由放电的位线BLi，BLj继续形成从预充电的子位线SBLi，SBLj通过电压控制电流源22及切换部23到GND的DC电流通过，所述切换控制信号φSAi，φSAj具有如图12所述的脉冲波形。另外，在本实施例中，因绝缘控制信号ISOi，ISOj读出操作中变为无效状态，维持GND电平，在检测操作中，使位线BLi，BLj和子位线SBLi，SBLj完全去耦。在此状态下，因子位线SBLi，SBLj可以放电，所以提高读出速度，减少损耗电流，执行稳定的读出操作。
图13表示用于编程校检及编程禁止的图11所示的检测放大器的读出操作的时序图。首先，在编程操作中，为使与选定的位线BLi连接的开放单元不被编程，与上述选定的位线BLi对应的子位线SBLi必须继续维持Vcc电平。在该编程禁止操作中，由N锁存读出放大部24，25锁存从输入/输出门电路200所提供的外部数据信号，子位线SBLi，SBLj分别变为Vcc电平及GND电平。在此状态下，参照图13，绝缘控制信号ISOi，ISOj变为无效状态，执行读出(即读出)操作。此时，由于只是切换控制信号φSAj变为有效状态，在切换部23由于只有晶体管Q40导通，所选定的子位线SBLj预充电到GND电平，锁存驱动信号Vsal Vsah变成有效状态。与此相反，在N锁存读出放大部24的驱动信号Vsal暂时变为无效状态，切换控制信号φSAj变为有效状态时，有同它一起变为有效状态的可能性。如前所述，由于子位线SBLj维持GND电平，在后续的读出操作中，所选定的位线BLi的电位向低电位放电，上述子位线SBLi的电位已经是GND电平，所以子位线SBLi的电位仍旧维持Vcc电平。因此，禁止所选定的开放单元的编程。
然后，在编程与所选定的位线BLi连接的开放单元(即擦除单元)的编程操作(此动作期间所选定的位线BLi维持GND电平)中，根据输入/输出门电路200所提供的外部数据信号，子位线SBLi，SBLj分别锁存在GND电平及Vcc电平后，执行与众所周知的程序检验模式相同的操作。编程操作当中，所选定的单元进行完全的编程，即位线BLi的电位变得比位线BLj的基准电平还高，晶体管Q38的导电性变得比晶体管Q37的更好。结果，所选定的单元在完全编程状态下，切换控制信号φSAj变为有效时，使从子位线SBLj经锁存放大器22的晶体管Q38流到地的电流量(该电流量随着单元编程的程度而变化)急剧增加。因此，使上述子位线SBLj充分放电，变成GND电平。此后，根据N锁存读出放大部24，25，使子位线SBLi的电位从GND电平迁移到Vcc电平后，便成为编程禁止状态。因此，自动中止所选定的开放单元的编程操作。如上所述，为了编程校验及禁止，在与基准位线连接的绝缘晶体管Q36开始读出操作之前，不必事先导通，据此，在读出操作之前，因为无须使上述绝缘晶体管Q36导通的另外的控制逻辑，与已有技术相比，存储器装置不仅结构简单，而且节约编程校验及禁止时间。
相反，在编程操作中，为了由外部数据信号预充电的子位线SBLi的电位传递给位线BLi，仅使位线绝缘部21的晶体管Q31本身导通，为了与非选定的位线BLi连接的单元被禁止编程，仅使预充电晶体管Q33本身导通，上述位线BLj预充电到Vcc电平。
如上所述，根据本实施例，在位线绝缘部即使不施加绝缘控制信号ISOi，ISOj，不仅能执行稳定的读出操作，而且可以节约编程校验及禁止时间。
【实施例3】图14表示用于具有依实施例的折叠位线结构的NAND闪速存储器装置的检测放大器电路的构成。参照图14，本实施例的检测放大器电路具有在前述的第二实施例的电路的构成上又增加了另一个电压控制电流源30的结构。前述电压控制电流源30由N沟道MOS晶体管Q45，Q46构成。这两个晶体管Q45，Q46的漏极相互连接，前述的晶体管Q45，Q46的源极也相互连接，晶体管Q39，Q40的源极和晶体管Q45，Q46的漏极相互连接，晶体管Q45，Q46的源极与信号线Vsan连接。晶体管Q45的栅极和位线BLj连接。晶体管Q46的栅极和位线BLj连接。
图15表示用于读出操作的图14所示的检测放大器电路的读出操作时序图。参照图15，在预充电及均衡操作后，通过字线信号WL向高电平迁移，选择存储器单元，根据所选定的单元的状态，如图15所示，使位线BLi，BLj的各自电位放电，在这两个位线BLi，BLj之间产生预定的电位差。然后，切换控制信号φSAi，φSAj变为有效状态，P锁存读出放大的驱动线Vsah的电位和N锁存读出放大的驱动线Vsal的电位从预充电电平分别向高电平(Vcc电平)和低电平(CND电平)迁移。从此时开始读出位线BLi，BLj之间的电位差的读出操作。在读出操作时，由维持GND电平的Vsan信号线向电压控制电流源30的晶体管Q45，Q46提供充分的栅极偏置。一旦切换控制信号φSAi，φSAj转换到高电平，晶体管Q39，Q40便分别导通。因该检测放大器电路的另一读出操作执行与实施例2相同的读出操作，省略其说明。还因为，同前一实施例相同，为防止由于放电的位线BLi，BLj在实际的读出操作中形成从子位线SBLi，SBLj经电压控制电流源22及切换部23到GND的DC电流通路，上述切换控制信号φSAi，φSAj具有如图12所示的脉冲波形。另外，由于本实施例绝缘控制信号ISOi，ISOj在读出操作中变为无效状态，而维持GND电平，读出操作中位线BLi，BLj和子位线SBLi，SBLj完全去耦。在此状态下，因子位线SBLi，SBLj可以放电，而提高了读出速度，并减少了损耗电流，可执行稳定的读出操作。
图16表示用于编程校验及编程禁止的图14所示的检测放大器的读出操作的时序图。首先为使在编程操作中与所选定的位线BLi连接的开放单元不被编程，通过由输入/输出门电路200所提供有的外部数据信号，子位线SBLi，SBLj分别处于预充电到Vcc电平及GND电平的状态，执行读出操作。此时，在信号线Vsan上施加比从基准电压(Vref)减去晶体管Q45或Q46的上升门限电压(Vtn)的电压稍高的电位，据此，将栅极连接在位线BLj的晶体管Q46和栅极连接在位线BLi的晶体管Q45同时截止。其结果，子位线SBLi及SBLj依旧维持预充电电平，即Vcc电平及GND电平。从而，可以防止所选定的开放单元的编程。相反，如图16所示，在P锁存读出放大的驱动线Vsah变成暂时的无效状态后，切换控制信号φSAi变成有效状态时，也有与其同时变为有效状态的可能性。
其次，在使与选定的位线BLi连接的开放单元(即擦除单元)编程的编程操作中，根据由输入/输出门电路200所提供的外部数据，子位线SBLi，SBLj预充电到GND电平及Vcc电平后，以众所周知的编程检验模式执行相同的操作。选定的单元完全被编程，使位线BLi的电位变为Vsan＋Vtn后，晶体管Q45导通。所选定的单元完全编程的状态下，一旦切换控制信号φSAj变为有效状态，子位线SBLj就变成完全放电的GND电平。此后，根据N锁存读出放大部24、25，一旦子位线SBLi的电位从GND电平迁移到Vcc电平就变为编程禁止状态，据此，所选定的开放单元的编程动作自动中止。

Claims (25)

1、一种非易失性半导体存储器装置的检测放大器电路，包含：
分别连接在用于存储被存入的数据的NAND结构的存储单元阵列和供给预定的基准电压的基准单元阵列的第一和第二位线(BLi，BLj)；
与前述第一和第二位线分别对应的第一和第二子位线(SBLi，SBLj)；
与前述各位线和各子位线连接的、根据预定的绝缘控制信号(ISO)有选择地使前述各位线与前述各子位线绝缘的位线绝缘装置(12)；
在预定的预充电期间，使前述各子位线均衡预充电的装置(17、18)；
与预定的外部电压信号连接的信号线(VSA)；
具有分别与前述第一和第二子位线连接的第一和第二电流通路，在预定的读出期间，根据前述第一位线的电压电平，控制流过前述第二电流通路的电流，根据前述第二位线的电压电平，控制流过前述第一电流通路的电流的电压控制电流源(13)；
根据预定的切换控制信号(φAS)，使前述第一和第二电流通路有选择地与前述信号线连接的切换装置；以及
当前述第一子位线的电压和前述第二子位线的电压之间的电位差在预定值以上时，使前述第一和第二子位线各自锁存在预定的第一和第二电压电平的锁存放大装置。
2、一种如权利要求1所记载的非易失性半导体存储器装置的检测放大器电路，其中，
所述的位线的绝缘装置，在所述预充电期间及所述读出期间，使所述各位线和所述各子位线绝缘。
3、一种如权利要求2所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的电压控制电流源包含：
具有与所述第一子位线连接的源漏沟道和与所述第二位线连接的栅极的第一N沟道MOS晶体管(Q21)，和
具有与所述第二子位线连接的源漏沟道和与所述第一位线连接的栅极的第二N沟道MOS晶体管(Q22)。
4、一种如权利要求3所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的切换装置包含：
具有与所述信号线、所述第一N沟道MOS晶体管的所述源漏沟道串联连接的源漏沟道和与所述切换控制信号连接的栅极的MOS晶体管，以及
具有与所述信号线、所述第二N沟道MOS晶体管的所述源漏沟道串联连接的源漏沟道和与所述切换控制信号连接的栅极的MOS晶体管。
5、一种如权利要求4所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的切换控制信号是从读出操作开始时刻到经过预定时间时刻所产的脉冲信号。
6、一种如权利要求5所记载的非易失性半导体存储器装置的检测放大器的电路，其中，所述的放大装置包含：
具有连接在施加预定的第一驱动电压信号的第一驱动线(LA)和所述第一子位线之间源漏沟道和与所述第二子位线连接的栅极的N沟道MOS晶体管(Q25)；
具有连接在第一驱动线和所述第二子位线之间源漏沟道和与所述第一子位线连接的栅极的N沟道MOS晶体管(Q26)；
具有连接在施加预定的第二驱动电压信号的第二驱动线(LA)和所述第一子位线之间源漏沟道和与所述第二子位线连接的栅极的P沟道MOS晶体管(Q27)，以及
具有连接在第二驱动线和所述第二子位线之间源漏沟道和与所述第一子位线连接的栅极的P沟道MOS晶体管(Q28)。
7、一种如权利要求6所记载的非易失性半导体存储器装置的检测放大器的电路，其中，所述的预充电和均衡装置使所述子位线各自预充电到电源电压电平。
8、一种如权利要求7所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的外部信号在所述预充电期间和所述读出期间维持在接地电压电平。
9、一种如权利要求8所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的第一驱动电压信号在所述预充电期间维持在所述电源电压电平，在所述读出期间维持接地电压电平；
所述的第二驱动电压信号在所述预充电期间和在所述读出期间维持在所述电源电压电平。
10、一种如权利要求6所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的预充电及均衡装置使所述各子位线分别预充电到接地电压电平。
11、一种如权利要求10所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的外部电压信号在所述预充电期间和所述读出期间维持在所述电源电压电平。
12、一种如权利要求11所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的第一驱动电压信号在所述预充电期间和所述读出期间维持在所述接地电压电平；
所述的第二驱动电压信号在所述预充电期间维持所述接地电压电平，在所述读出期间维持所述电源电压电平。
13、一种非易失性半导体存储器装置的检测放大器电路，包含：
分别连接在用于存储被存入的数据的NAND结构的存储单元阵列和供给预定的基准电压的基准单元阵列的第一和第二位线(BLi，BLj)；
在预定的预充电期间，使所述各位线均衡预充电的装置(19、20)；
与前述第一和第二位线分别对应的，根据外部提供的数据信号各自预充电的第一和第二子位线(SBLi，SBLj)；
与前述各位线和各子位线连接的、根据预定的第一和第二绝缘控制信号(ISOi、ISOj)有选择地使前述各位线与前述各子位线绝缘的位线绝缘装置(21)；
具有分别与前述第一和第二子位线连接的第一和第二电流通路，在预定的读出期间，根据前述第一位线的电压电平，控制流过前述第二电流通路的电流，根据前述第二位线的电压电平，控制流过前述第一电流通路的电流的电压控制电流源(22)；
输出预定恒压信号的稳压电源；
对应第一和第二切换控制信号(φASi，φASj)使前述第一和第二电流通路有选择地与前述稳压电源连接的切换装置；以及
当前述第一子位线的电压和前述第二子位线的电压之间的电位差在预定值以上时，使前述第一和第二子位线各自锁存在预定的第一和第二电压电平的锁存放大装置。
14、一种如权利要求13所记载的非易失性半导体存储器装置的检测放大器电路，其中，
所述的位线绝缘装置在所述预充电期间及所述读出期间使前述各位线与所述各子位线绝缘。
15、一种如权利要求14所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的电压控制电流源包含：
具有与所述第一子位线连接的源漏沟道和与所述第二位线连接的栅极的第一N沟道MOS晶体管(Q37)，和
具有与所述第二子位线连接的源漏沟道和与所述第一位线连接的栅极的第二N沟道MOS晶体管(Q38)。
16、一种如权利要求15所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的切换装置包含：
具有与所述稳压电源和所述第一N沟道MOS晶体管的所述源漏沟道串联连接的源漏沟道和与所述切换控制信号(φSAi)连接的栅极的MOS晶体管，以及
具有与所述电源电压和所述第二N沟道MOS晶体管的所述源漏沟道串联连接的源漏沟道和与所述第二切换控制信号(φSAj)连接的栅极的MOS晶体管。
17、一种如权利要求16所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的放大装置包含：
具有连接在施加预定的第一驱动电压信号的第一驱动线(Vsal)和所述第一子位线之间源漏沟道和与所述第二子位线连接的栅极N沟道MOS晶体管(Q41)；
具有连接在第一驱动线和所述第二子位线之间源漏沟道和与所述第一子位线连接的栅极的N沟道MOS晶体管(Q42)；
具有连接在施加预定的第二驱动电压信号的第二驱动线(Vsah)和所述第一子位线之间源漏沟道和与所述第二子位线连接的栅极的P沟道MOS晶体管(Q43)；以及
具有连接在第二驱动线和所述第二子位线之间源漏沟道和与所述第一子位线连接的栅极的P沟道MOS晶体管(Q44)。
18、一种如权利要求17所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的预充电及均衡装置使所述各位线分别预充电到电源电压电平。
19、一种如权利要求18所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的稳压信号在预充电期间和读出期间维持在所述接地电压电平。
20、一种如权利要求19所记载的非易失性半导体存储器装置的检测放大器电路，其中，所述的第一驱动电压信号在所述预充电期间维持在所述电源电压电平，在所述读出期间维持接地电压电平；
所述的第二驱动电压信号在所述预充电期间维持在所述接地电压电平，在前述读出期间维持前述电源电压电平。
21、一种如权利要求20所记载的非易失性半导体存储器装置的检测放大器电路，还包含：
具有分别相互并联连接在其中所述的切换装置和所述稳压电源之间的第三和第四电流通路，在所述读出期间，根据所述第一位线的电压电平，控制流过所述第三电流通路的电流量，根据所述第二位线的电压电平控制流过所述第四电流通路的电流量的另一个电压控制的电流源(30)。
22、一种如权利要求21所记载的非易失性半导体存储器装置的检测放大器电路，其中，
所述的第一及各切换控制信号是从用于读出的读出操作开始时至经过预定时间之间分别所产生的脉冲信号。
23、一种如权利要求22所记载的非易失性半导体存储器装置的检测放大器电路，其中，
所述第一驱动电压信号在预充电期间和读出期间维持在所述接地电压电平；
所述第二驱动电压信号在所述编程校验和禁止的所述预充电及前述读出期间维持在前述电源电压电平。
24、一种如权利要求21所记载的非易失性半导体存储器装置的检测放大器电路，其中，
所述第一切换控制信号在用于编程校验和禁止的预充电期间及读出期间维持接地电压电平，所述第二切换控制信号是在用于编程检验和禁止的读出操作开始时至经过预定时间之间所产生的脉冲信号。
25、一种如权利要求13所记载的非易失性半导体存储器装置的检测放大器电路，其中，
所述的位线绝缘装置，在使连接在所述第一位线上的开放单元进行编程的编程操作期间，根据所述第二切换控制信号变成激活态，使前述第一位线和所述第一子位线相连接。
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