JPH1056150A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ビット線やワード線の間隙にコンタクトを形成
する構造において、コンタクトとビット線およびワード
線の絶縁を確保した半導体記憶装置を提供する。 【解決手段】選択トランジスタを構成するワード線３１
上に絶縁膜を介して選択トランジスタのビット線３２が
配線され、そのビット線上に絶縁膜を介してメモリ・キ
ャパシタが形成され、メモリ・キャパシタと選択トラン
ジスタの拡散層とを接続するコンタクトが、一対の隣接
するビット線間の間隙及び一対の隣接するワード線間の
間隙に形成されている半導体記憶装置において、上記ワ
ード線３１とビット線３２の少なくとも互いに隣接する
一対の対向する側壁が、共に絶縁膜２２、２３、２６を
介して絶縁性エッチング停止膜２４、２７で被覆されて
いる構造とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法に関し、とくにいわゆるＤＲＡＭ（Dy
namic Random Access Memory）など、スイッチング用の
ＭＯＳＦＥＴとメモリ・キャパシタとからなるセル構造
を有する半導体記憶装置およびその製造方法に関する。

【０００２】

【従来の技術】近年、いわゆるＤＲＡＭなど、スイッチ
ング用のＭＯＳＦＥＴとメモリ・キャパシタとからなる
セル構造を有する半導体記憶装置では、その高集積化に
伴いメモリセルの縮小化が図られ、メモリ・キャパシタ
の占有面積も縮小化しており、少ない専有面積で所望の
蓄積容量を確保することの重要性が増加している。

【０００３】メモリ・キャパシタの形成方法としては、
プレーナ型、スタック型およびトレンチ型がある。この
内、蓄積容量の増大のためには表面積が広くなるように
立体構造を持つ、スタック型あるいはトレンチ型が有利
である。トレンチ型は基板に対して深さ方向にキャパシ
タを形成したもので、基板を掘ることによる弊害を検討
する必要がある。一方スタック型はＣＯＢ（capacitor
over bitline）とＣＵＢ（capacitor under bitline ）
という２タイプに分類でき、中でもＣＯＢのスタック型
の場合、ビット線よりも後にキャパシタを形成するた
め、セル領域上に微細加工で決まる最大のキャパシタを
形成することができる。

【０００４】上記のようなＣＯＢのスタック型にはフィ
ン型や円筒（シリンドリカル）型などの構造を複雑化す
ることで表面積を増やし、蓄電容量を増加させるタイプ
のものが開発されている。また、同じく表面積を増やす
目的でキャパシタ電極表面を粗面化する方法もある。

【０００５】上記のＣＯＢのスタック型キャパシタを有
するＤＲＡＭは、例えば図２４に示すようなレイアウト
を有する。このＤＲＡＭは、ビット線とワード線とが直
交して配線され、活性領域が斜めに形成され、ビット線
とワード線の交差する間隙にキャパシタのコンタクトが
とられている構造である。

【０００６】図２４のＡ−Ａ’線に沿った断面図を図２
５（ａ）に、Ｂ−Ｂ’線に沿った断面図を図２５（ｂ）
に示す。なお、図２５においては説明を簡単にするた
め、キャパシタは、シリンドリカルセルではなく、プレ
ート状の電極としている。このレイアウトでは、キャパ
シタＣａｐと基板の拡散層ＡＥを接続するコンタクトＣ
Ｃは、図２５（ａ）に示すように、第１層間絶縁膜２５
上に配線されている一対のビット線ＢＬの間隙を貫通す
ると共に、図２５（ｂ）に示すように、一対のワード線
ＷＬ間の間隙を貫通している。

【０００７】

【発明が解決しようとする課題】しかしながら、コンタ
クト孔をレジストパターニングする際に、下層のビット
線ＢＬ又はワード線ＷＬに対し、合わせずれをおこす場
合が考えられる。ワード線ＷＬと平行方向、つまり図２
５（ａ）において左右方向、又はビット線ＢＬと平行方
向、つまり図２５（ｂ）において、左右方向に合わせず
れをおこすと、それぞれビット線ＢＬとコンタクトＣＣ
との距離ｄ_a 、ｄ_a ' 、またはワード線ＷＬとコンタク
トＣＣとの距離ｄ_b 、ｄ_b ' が変動し、絶縁耐圧が低下
して、ワード線又はビット線とショートするおそれがあ
り、信頼性が劣化する。また、合わせ余裕が必要である
ことから、セルの微細化を阻害する。

【０００８】また、セルの微細化が進むにつれて、キャ
パシタのストレージ電極の専有できる面積も小さくな
る。しかし、キャパシタンスはセンシングのマージンを
確保するためには減少させることはできない。よって、
ストレージ電極の表面積を効果的に増加させる工夫が必
要である。

【０００９】本発明は、上記事情に鑑みなされたもの
で、ビット線やワード線の間隙にコンタクトを形成する
構造のトランジスタにおいて、コンタクトと、ビット線
およびワード線との絶縁が確保できる半導体記憶装置、
及びこれに加えてキャパシタ電極の表面積を効果的に増
加させることができる製造方法を提供することを目的と
する。

【００１０】

【課題を解決するための手段】本発明は、上記目的を達
成するため、選択トランジスタを構成するワード線上に
絶縁膜を介して選択トランジスタのビット線が配線さ
れ、そのビット線上に絶縁膜を介してメモリ・キャパシ
タが形成され、メモリ・キャパシタと選択トランジスタ
の拡散層とを接続するコンタクトが、一対の隣接するビ
ット線間の間隙及び一対の隣接するワード線間の間隙に
形成されている半導体記憶装置において、上記ワード線
とビット線の少なくとも互いに隣接する一対の対向する
側壁が、共に絶縁膜を介して絶縁性エッチング停止膜で
被覆されている構造を有することを特徴とする半導体記
憶装置を提供する。

【００１１】本発明の半導体記憶装置は、ビット線の上
にキャパシタを有するスタック構造で、一対のビット線
間の間隙及び一対のワード線間の間隙にキャパシタと選
択トランジスタの拡散層とを接続するコンタクトが通っ
ている構造を有する。そして、本発明においては、これ
らの一対のビット線及びワード線の対向する側壁をエッ
チング停止膜で覆っているから、コンタクトを形成する
コンタクト孔を開口するエッチングの際に、ビット線及
びワード線の側壁がエッチング停止膜で保護され、コン
タクトとこれらのビット線、ワード線との絶縁が確保さ
れ、ショートのおそれはなくなり、装置の信頼性が大き
く向上する。また、コンタクトがワード線、ビット線に
対して自己整合的に形成できるため、微細化に貢献でき
る。

【００１２】また、本発明は、上記目的を達成するた
め、選択トランジスタのゲート電極を構成する互いに隣
接する一対のワード線の少なくとも対向する側壁を絶縁
膜を介して絶縁性第１エッチング停止膜で被覆する工程
と、該ワード線を第１層間絶縁膜で埋める工程と、該第
１層間絶縁膜上にビット線を配線する工程と、該ビット
線を絶縁膜を介して絶縁性第２エッチング停止膜で被覆
する工程と、上記ビット線相互の間において、該第１層
間絶縁膜と第１及び第２エッチング停止膜とを貫通して
一対のワード線間の拡散層に達するコンタクトホールを
開口する工程と、該コンタクトホールを埋めるコンタク
トを形成する工程と、該コンタクトと接続するキャパシ
タを形成する工程とを有することを特徴とする半導体記
憶装置の製造方法を提供する。

【００１３】この場合、上記第２エッチング停止膜で被
覆する工程後、第２層間絶縁膜を形成する工程と、該第
２層間絶縁膜に予備コンタクトホールを開口する工程
と、該予備コンタクトホールにキャパシタの一部を構成
する導電性膜を形成した後、異方性エッチングすること
により該予備コンタクトホールの側壁に導電性サイドウ
オールを形成する工程と、該導電性サイドウオールをマ
スクとしてコンタクトホールを開口する工程とを有する
ことが好ましい。

【００１４】かかる半導体記憶装置の製造方法は、ワー
ド線の側壁とビット線の側壁にエッチング停止膜を形成
する工程を有するから、コンタクトとこれらのビット
線、ワード線との絶縁が確保され、信頼性が大きく向上
した半導体記憶装置を確実に製造することができる。

【００１５】また、コンタクトホール形成時に、予備コ
ンタクトホールを開口し、その内壁に導電性サイドウオ
ールを形成し、その導電性サイドウオールをマスクとし
てコンタクト孔を開口するので、コンタクトホールの直
径をマスクの寸法より縮小でき、微細化を促進すること
ができる。また、このコンタクトホール形成の際に、導
電性サイドウオールが形成されていた絶縁層が消失して
導電性サイドウオールが独立して立設するので、これを
利用してコンタクトを埋め込むと同時にこの導線性サイ
ドウオールを被覆して、円筒型キャパシタを構成するこ
とができ、合理的にキャパシタ面積を大きくすることが
できる。更に、この円筒型を二重円筒型の内筒としてそ
の外側に更に少なくとも１個の円筒を形成して更に表面
積を大きくすることも容易である。

【００１６】このように、本発明の半導体記憶装置の製
造方法によれば、キャパシタ表面積を十分に確保でき、
微細化しても必要なキャパシタンスを得ることができ
る。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態につい
て具体的に説明する。本発明の半導体記憶装置は、例え
ば図２４に示したレイアウトをとることができる。同図
のＡ−Ａ’線に沿った断面図を図１（ａ）に、Ｂ−Ｂ’
線に沿った断面図を図１（ｂ）にそれぞれ一形態として
示す。

【００１８】この半導体記憶装置の構成は、図２４に示
したレイアウトに対応させて説明すると、基板１０面に
選択トランジスタＳＴのゲート電極を構成するワード線
ＷＬが配線され、ワード線ＷＬの上には、第１層間絶縁
膜を介してワード線と直交するビット線ＢＬが配線され
ている。また、ビット線ＢＬの上には二重円筒型のキャ
パシタＣａｐが設けられ、このキャパシタＣａｐのスト
レージ電極は、コンタクトＣＣを介して選択トランジス
タＳＴの拡散層ＡＥと接続され、ビット線ＢＬの上にキ
ャパシタＣａｐを有するスタック構造である。

【００１９】図１に示した断面構造をより詳細に説明す
る。例えばＰ型シリコン基板１０に酸化シリコンからな
るトレンチ型素子分離絶縁膜２１が埋め込まれている。
基板面にはポリシリコンとシリサイドの積層体から構成
される図面上一対のワード線が配線され、活性領域で
は、図示しないゲート絶縁膜が基板との間に介在してい
る。基板１０中にイオン注入により形成されたソース・
ドレイン拡散層１１とワード線３１により、選択トラン
ジスタが形成されている。ワード線３１は膜厚およそ２
０〜４００ｎｍの酸化シリコンからなるオフセット絶縁
膜２２とサイドウォール絶縁膜２３により被覆されてい
る。また、膜厚およそ５〜２００ｎｍの例えば窒化シリ
コン膜で構成される絶縁性第１エッチング停止膜２４に
より基板全面が被覆され、コンタクト側のサイドウオー
ル絶縁膜の側面も第１エッチング停止膜２４ａで被覆さ
れている。

【００２０】ワード線３１の上層には膜厚１００〜８０
０ｎｍのＢＰＳＧあるいはＰＳＧからなる第１層間絶縁
膜２５を介してワード線３１と垂直方向にポリシリコン
とシリサイドの積層体で構成されるビット線３２が配線
されている。ビット線は、基板全面を覆う膜厚５〜３０
０ｎｍの酸化シリコンからなる絶縁膜と膜厚５〜３００
ｎｍの例えば窒化シリコンからなるエッチング停止膜２
７により被覆されている。ビット線の上方には二重円筒
型のキャパシタが形成されている。このキャパシタは、
二重円筒型のストレージ電極と、その表面を覆う例えば
ＯＮＯ膜で構成される誘電体膜、誘電体膜を覆うプレー
ト電極から構成されている。ストレージ電極は、図１
（ａ）に示すように、ビット線間の間隙、及び図１
（ｂ）に示すように、一対のワード線間の間隙を貫通し
ているコンタクトにより、基板の拡散層と接続されてい
る。ストレージ電極３７は４層のポリシリコン層を堆積
・エッチングを繰り返して形成されたものであり、第１
ストレージ電極層３３ａ、第１ストレージ電極サイドウ
ォール３３ｂ、第２ストレージ電極サイドウォール３４
ａ、第３ストレージ電極層３５、第４ストレージ電極サ
イドウォール３６ａからなる。ストレージ電極３７表面
には膜厚１〜１０ｎｍのＯＮＯ膜からなるキャパシタ膜
３８が形成されており、ストレージ電極３７はこの膜を
介してプレート電極３９と接し、全体でキャパシタを形
成する。

【００２１】この半導体記憶装置の構造は、ワード線を
被覆する絶縁膜２２、２３を介してエッチング停止膜が
ワード線を含む基板全面を覆って形成され、コンタクト
部分だけ第１エッチング停止膜が除かれている。また、
ビット線にも、ビット線を覆う絶縁膜２６を介して第２
エッチング停止膜が基板全面を覆って形成されており、
コンタクト部分だけ第２エッチング停止膜が除かれてい
る。コンタクトＣＣとワード線の間には、絶縁膜２３と
絶縁性エッチング停止膜２４ａが介在する。そのため、
コンタクト孔の位置ずれが生じても、コンタクト孔がワ
ード線やビット線の側壁を覆うエッチング停止膜にかか
り、エッチング停止膜をエッチングする際に、エッチン
グ停止膜のサイドウオールが形成され、エッチング停止
膜に被覆された絶縁膜２２、２３、２６がワード線やビ
ット線の側壁から無くなることはないので、絶縁性が確
保され、コンタクトとワード線とがショートすることは
ない。従って、コンタクトホールは、エッチング停止膜
の存在により、自己整合的に形成されるので、コンタク
トホールの合わせずれが生じてもコンタクトホールがワ
ード線、ビット線への接近が妨げられ、ショートや信頼
性の劣化を防止できる。

【００２２】キャパシタは、二重円筒型であり、専有面
積が小さく、表面積が大きくできる構造となっている。
本実施形態では、コンタクトが、キャパシタのストレー
ジ電極の一部を構成し、コンタクトを構成する導電層
が、キャパシタのストレージ電極の一部として用いられ
ている。これは、コンタクトを形成するためのコンタク
トホールが、導電性サイドウオールをマスクとしてエッ
チングされ、そのコンタクトホールを埋め込み、導電性
サイドウオールを二重円筒型の内筒として用いているか
らである。

【００２３】次に、図１〜図１１を用いて、本発明に係
る半導体記憶装置の製造方法について説明する。まず、
図２に至る工程までを説明する。例えばＰ型シリコン基
板１０上にレジストパターニングし、ＲＩＥ（反応性イ
オンエッチング）などの異方性エッチングにより深さ２
０〜４００ｎｍの溝を形成し、ＣＶＤにより酸化シリコ
ンを埋め込む。エッチバックまたはＣＭＰ（Chemical M
echanical Polishing）により平坦化し、トレンチ素子
分離絶縁膜２１を形成する。素子分離絶縁膜としてはＬ
ＯＣＯＳを用いることもできる。犠牲酸化等によるウエ
ルの形成や素子分離絶縁膜領域下にチャネルストップの
ためのイオン注入を行った後、図示しないゲート酸化膜
を膜厚３〜２０ｎｍで形成する。次に、膜厚がそれぞれ
３０〜３００ｎｍの不純物含有ポリシリコン層、３０〜
３００ｎｍのタングステンシリサイド層、３０〜３００
ｎｍの酸化シリコン層をＣＶＤによりそれぞれこの順に
堆積し、ワード線の形状にレジストパターニングし、酸
化シリコン層を反応性イオンエッチング等の異方性エッ
チング（ＲＩＥ）し、続けてポリシリコン層をＲＩＥな
どの異方性エッチング後、レジストを剥離することによ
り、オフセット酸化膜付きのポリサイドからなるワード
線（ゲート電極）３１を形成する。ワード線３１として
はポリシリコン層などの導電体を用いてもよい。ｎ型不
純物のイオン注入によりソース・ドレイン拡散層１１を
形成し、酸化シリコンを２０〜４００ｎｍ堆積し、異方
性エッチングによりサイドウォール絶縁膜２３を形成す
る。さらに絶縁性エッチング停止膜として、例えば窒化
シリコン層を５〜２００ｎｍの厚さでＣＶＤして絶縁性
第１エッチング停止膜２４とする。エッチング停止膜と
しては、窒化シリコン膜以外に例えば酸化チタンなどの
金属酸化物などでも良く、層間絶縁膜とエッチング比が
異なるものを選択することができる。ＰＳＧまたはＢＰ
ＳＧをＣＶＤして１００〜８００ｎｍの第１層間絶縁膜
２５を堆積し、リフロー、エッチバックまたはＣＭＰに
より平坦化する。続いて、膜厚がそれぞれ３０〜３００
ｎｍの不純物含有ポリシリコン層、３０〜３００ｎｍの
タングステンシリサイド層をＣＶＤにより堆積し、ワー
ド線３１と垂直方向に走るビット線の形状にレジストパ
ターニングし、異方性エッチングによりビット線３２と
する。ビット線３２としてはこのようなポリサイドでは
なくタングステン層などの導電体を用いてもよい。続い
てビット線被覆絶縁膜２６として酸化シリコンを５〜３
００ｎｍ、絶縁性第２エッチング停止膜２７として例え
ば窒化シリコンを５〜３００ｎｍＣＶＤする。その上層
に不純物含有ポリシリコンからなる第１ストレージ電極
層３３を５〜３００ｎｍの厚さでＣＶＤする。次に酸化
シリコンを１００〜８００ｎｍＣＶＤしてリフロー、エ
ッチバックまたはＣＭＰにより平坦化し、第２層間絶縁
膜２８とする。次に、予備コンタクトホール開口のため
のレジストＲ１形成により図２までの構造が完成する。

【００２４】次に図３に示すようにレジストＲ１をマス
クにして異方性エッチングを施し、第１ストレージ電極
層まで予備コンタクトホールを開口し、レジスト除去後
に膜厚１０〜３００ｎｍの第２ストレージ電極層３４を
ＣＶＤにより堆積する。次に図４に示すように異方性エ
ッチングにより予備コンタクトホール内のストレージ電
極層をサイドウォール状に成形し、第１導電性サイドウ
ォール３３ｂ、第２導電性サイドウォール３４ａとす
る。エッチングの進行度によりサイドウォールは１段に
なってもよい。

【００２５】次に図５に示すように予備コンタクトホー
ル内に形成した導電性サイドウォールをマスクにして窒
化シリコンとのエッチングの選択比を大きくした条件で
異方性エッチングを施し、絶縁性第１エッチング停止膜
２４まで開口する。このとき、第２層間絶縁膜２８も除
去され、導電性サイドウオール３４ａが独立して立設す
る状態となる。

【００２６】このように、導電性サイドウオールをマス
クとしてコンタクトホールをエッチングすることによ
り、予備コンタクトホールの直径を規定するマスクの寸
法よりコンタクトホールの直径を縮小できるので、最小
設計ルールより直径の小さなコンタクトホールが形成で
きることになり、微細化を促進することができる。

【００２７】また、上記エッチング工程で、キャパシタ
の円筒の形状を規定する外郭を自動的に形成することが
でき、次のコンタクトホールを埋める工程でキャパシタ
の円筒を形成することが可能となる。次に図６に示すよ
うに窒化シリコン膜を選択的にエッチングする条件で異
方性エッチングを行い、コンタクトホール内の窒化シリ
コン膜を除去し、拡散層が露出したところで添加物含有
ポリシリコンからなる第３ストレージ電極層３５を１０
〜４００ｎｍの厚さでＣＶＤする。これにより、内側の
円筒電極が形成される。

【００２８】次に図７に示すように酸化シリコンからな
る円筒電極形成用絶縁膜２９を２００〜１０００ｎｍの
厚さでＣＶＤし、キャパシタのパターンにレジストＲ２
をパターニングする。次に図８に示すようにレジストＲ
２をマスクにして異方性エッチングを行い、円筒電極形
成用絶縁膜２９を外側の円筒電極形成のための型となる
ように異方性エッチングし、レジストＲ２を除去する。

【００２９】次に図９に示すように円筒電極形成用絶縁
膜２９を被覆するようにポリシリコンからなる第４スト
レージ電極層３６を２０〜２００ｎｍの厚さでＣＶＤに
より堆積する。次に図１０に示すように異方性エッチン
グを行い、第４ストレージ電極サイドウォール３６ａに
形成して外側の円筒電極とし、ストレージ電極３７が完
成する。このストレージ電極３７は、ワード線、ビット
線どちらとも酸化シリコン絶縁膜、窒化シリコン絶縁膜
により絶縁が保たれている。

【００３０】次に図１１に示すように円筒電極形成用絶
縁膜２９を異方性エッチングにより除去する。最後に図
１に示すようにストレージ電極３７の表面にＯＮＯ膜な
どの窒化シリコン等の誘電体からなる１〜１０ｎｍの厚
さのキャパシタ膜３８をＣＶＤにより堆積し、さらに添
加物含有ポリシリコン等の導電体をストレージ電極の凹
部に埋め込むようにＣＶＤし、さらにプレート電極３０
を堆積させてキャパシタが完成する。

【００３１】本発明のストレージ電極はその構造上、自
己整合的にコンタクトをとることができるため、コンタ
クト開口のためのレジストＲ１がある程度ずれてしまっ
ても問題なくコンタクトをとることができる。その様子
を図１２〜図２１に示す。ビット線に垂直な面に対して
ずれてしまった場合について図１２〜図１６に示した。
図１２は図２（ａ）に、図１３は図３（ａ）に、図１４
は図４（ａ）に、図１５は図５（ａ）に、図１６は図６
（ａ）に対応している。図１２に示すように、予備コン
タクトホール開口のためのレジストがずれてしまった場
合、図１３に示すように、レジストのずれの分、予備コ
ンタクトホールもずれて開口される。第２ストレージ電
極層３４の堆積後、絶縁性第２エッチング停止膜２７ま
でエッチングすると、図１４に示すように、第１導電性
サイドウォールは形成されず、第２導電性サイドウォー
ル３４ａのみが形成され、一方のビット線側壁部の絶縁
性第２エッチング停止膜２７が露出する。この後、図１
５に示すように導電性サイドウォール３４ａをマスクに
して窒化シリコンとのエッチングの選択比を大きくした
条件で異方性エッチングを施し、絶縁性第１エッチング
停止膜２４まで開口する。このとき、ビット線側壁の絶
縁性第２エッチング停止膜２７の一部がエッチングされ
るが、垂直方向に厚いためサイドウォール状の絶縁膜２
７ａとなり、側壁から消失することはない。この内側に
さらにエッチング比の異なるビット線被覆絶縁膜２６が
あるために、ビット線３２は露出しない。従って、図１
６に示すように、コンタクト底部のエッチング停止膜の
除去の後に、コンタクトホール内に第３ストレージ電極
層を積層させてもビット線側壁部におけるストレージ電
極とビット線の絶縁は保たれたままとなる。

【００３２】ワード線に垂直な面に対してずれてしまっ
た場合について図１７〜図２１に示した。図１７は図２
（ｂ）に、図１８は図３（ｂ）に、図１９は図４（ｂ）
に、図２０は図５（ｂ）に、図２１は図６（ｂ）に対応
している。図１７に示すように、予備コンタクトホール
開口のためのレジストがずれてしまった場合、図１８に
示すように、レジストのずれの分、予備コンタクトホー
ルもずれて開口される。第２ストレージ電極層３４の堆
積後、絶縁性第２エッチング停止膜２７までエッチング
すると、図１９に示すように、第２導電性サイドウォー
ル３４ａのみ形成される。この後、図２０に示すように
導電性サイドウォール３４ａをマスクにして窒化シリコ
ンとのエッチングの選択比を大きくした条件で異方性エ
ッチングを施し、絶縁性第１エッチング停止膜２４まで
開口する。このとき、一方のワード線の絶縁性第１エッ
チング停止膜２４の上部と側壁部が露出する。次に図２
０に示すように窒化シリコン膜を選択的にエッチングす
る条件で異方性エッチングを行うと、拡散層が露出する
一方で、絶縁性第１エッチング停止膜２４のうちワード
線の上部の部分は除去され、側面の部分は垂直方向に厚
みがあるためサイドウォール状の絶縁膜２４ａとなる。
しかしながら、絶縁性第１エッチング停止膜２４の内側
のオフセット絶縁膜２２とサイドウォール絶縁膜２３が
除去されずに残っているため、ワード線３１は露出しな
い。従って、コンタクトホール内に第３ストレージ電極
層を積層させてもストレージ電極とワード線の絶縁は保
たれたままとなる。

【００３３】上記にように、図１２〜２１のコンタクト
レジストがずれてしまった場合には円筒電極を構成する
導電性サイドウォール電極はサイドウォール状にならな
い場合もあり、いうまでもなくサイドウォール状である
必要はない。本発明は言うまでもなく上記の形態に限定
されるものではない。例えば、本発明の半導体記憶装置
に係る製造方法として、図７に示す円筒電極形成用絶縁
膜２９は図７中にあるように平坦である必要はなく、図
２２に示すように内側の円筒電極のために生じる凹凸に
沿った膜とすることができる。この場合、キャパシタパ
ターンのレジストＲ２は必要なく、このまま異方性エッ
チングを施すことで図２３に示す態様となり、これは図
８に対応した形となっている。また、本態様で用いてい
る添加物含有ポリシリコンは予めポリシリコンに添加物
を含有させてからＣＶＤしても、ポリシリコンのままで
ＣＶＤしたのちにイオン注入等により添加物を導入して
もよい。また、ワード線、ビット線はそれぞれ導電体の
２層構成になっているが、もちろん１層でも３層以上の
多層でもよい。ソース・ドレイン拡散層はＬＤＤ(light
ly doped drain) 構造でもよい。また、本態様はＤＲＡ
Ｍについて説明したが、この他にＦＲＡＭやＶＲＡＭ等
のスイッチング用ＭＯＳＦＥＴとメモリ・キャパシタと
で１メモリセルを構成する半導体記憶装置について適用
できる。その他、本発明の趣旨を逸脱しない範囲で種々
の変更が可能である。

【００３４】

【発明の効果】本発明の半導体記憶装置および製造方法
は、自己整合的にキャパシタコンタクトを開口するので
コンタクトの開口マージンを縮小でき、メモリセルを縮
小することができる。さらに、２重円筒電極を構成する
サイドウォール状の電極をマスクにキャパシタコンタク
トを開口するのでコンタクトホールレジストパターニン
グよりも微細なコンタクトを開口できるので、微細化を
促進し、さらにメモリセルを縮小することができる。ま
た、上記のようにメモリセルを縮小した場合にも２重円
筒型キャパシタ電極によりキャパシタ容量を必要量確保
することができる。

【図面の簡単な説明】

【図１】図１は本発明の実施形態の半導体記憶装置の断
面図である。また、製造方法の製造工程を示しており、
ストレージ電極表面にキャパシタ膜を形成し、プレート
電極を形成する工程までを示す。（ａ）はビット線に垂
直な面、（ｂ）はワード線に垂直な面での断面図であ
る。

【図２】図２は本発明の実施形態の製造工程を示す断面
図であり、予備コンタクトホール形成のためのレジスト
形成工程までを示す。（ａ）はビット線に垂直な面、
（ｂ）はワード線に垂直な面での断面図である。

【図３】図３は図２の続きの工程を示す断面図であり、
第２層間絶縁膜に開口した予備コンタクトホールに第２
ストレージ電極層を堆積させる工程までを示す。（ａ）
はビット線に垂直な面、（ｂ）はワード線に垂直な面で
の断面図である。

【図４】図４は図３の続きの工程を示す断面図であり、
エッチングによる予備コンタクトホール内での導電性サ
イドウォール形成工程までを示す。（ａ）はビット線に
垂直な面、（ｂ）はワード線に垂直な面での断面図であ
る。

【図５】図５は図４の続きの工程を示す断面図であり、
第２層間絶縁膜の除去および絶縁性第１エッチング停止
膜までのコンタクトホール開口工程までを示す。（ａ）
はビット線に垂直な面、（ｂ）はワード線に垂直な面で
の断面図である。

【図６】図６は図５の続きの工程を示す断面図であり、
第３ストレージ電極層の堆積工程までを示す。（ａ）は
ビット線に垂直な面、（ｂ）はワード線に垂直な面での
断面図である。

【図７】図７は図６の続きの工程を示す断面図であり、
２重円筒キャパシタ形成のためのレジスト形成工程まで
を示す。（ａ）はビット線に垂直な面、（ｂ）はワード
線に垂直な面での断面図である。

【図８】図８は図７の続きの工程を示す断面図であり、
円筒電極形成用絶縁膜が外側の円筒電極の型となるよう
に異方性エッチングする工程およびレジストの除去工程
までを示す。（ａ）はビット線に垂直な面、（ｂ）はワ
ード線に垂直な面での断面図である。

【図９】図９は図８の続きの工程を示す断面図であり、
第４ストレージ電極層の堆積工程までを示す。（ａ）は
ビット線に垂直な面、（ｂ）はワード線に垂直な面での
断面図である。

【図１０】図１０は図９の続きの工程を示す断面図であ
り、外側の円筒電極の形成のためのエッチング工程まで
を示す。（ａ）はビット線に垂直な面、（ｂ）はワード
線に垂直な面での断面図である。

【図１１】図１１は図１０の続きの工程を示す断面図で
あり、ストレージ電極表面を露出させるためのエッチン
グ工程までを示す。（ａ）はビット線に垂直な面、
（ｂ）はワード線に垂直な面での断面図である。

【図１２】図１２は本発明の実施形態の製造工程を示す
ビット線に垂直な面における断面図であり、予備コンタ
クトホール形成のためのレジスト形成工程までを示す。

【図１３】図１３は図１２の続きの工程を示す断面図で
あり、第２層間絶縁膜に開口した予備コンタクトホール
に第２ストレージ電極層を堆積させる工程までを示す。

【図１４】図１４は図１３の続きの工程を示す断面図で
あり、エッチングによる予備コンタクトホール内での導
電性サイドウォール形成工程までを示す。

【図１５】図１５は図１４の続きの工程を示す断面図で
あり、第２層間絶縁膜の除去および絶縁性第１エッチン
グ停止膜までのコンタクトホール開口工程までを示す。

【図１６】図１６は図１５の続きの工程を示す断面図で
あり、第３ストレージ電極層の堆積工程までを示す。

【図１７】図１７は本発明の実施形態の製造工程を示す
ビット線に垂直な面における断面図であり、予備コンタ
クトホール形成のためのレジスト形成工程までを示す。

【図１８】図１８は図１７の続きの工程を示す断面図で
あり、第２層間絶縁膜に開口した予備コンタクトホール
に第２ストレージ電極層を堆積させる工程までを示す。

【図１９】図１９は図１８の続きの工程を示す断面図で
あり、エッチングによる予備コンタクトホール内での導
電性サイドウォール形成工程までを示す。

【図２０】図２０は図１９の続きの工程を示す断面図で
あり、第２層間絶縁膜の除去および絶縁性第１エッチン
グ停止膜までのコンタクトホール開口工程までを示す。

【図２１】図２１は図２０の続きの工程を示す断面図で
あり、第３ストレージ電極層の堆積工程までを示す。

【図２２】図２２は本発明の実施形態の製造工程を示す
断面図であり、内側の円筒電極を被覆して円筒電極形成
用絶縁膜を形成する工程までを示す。（ａ）はビット線
に垂直な面、（ｂ）はワード線に垂直な面での断面図で
ある。

【図２３】図２３は図２２の続きの工程を示す断面図で
あり、円筒電極形成用絶縁膜が外側の円筒電極の型とな
るようにエッチングする工程までを示す。（ａ）はビッ
ト線に垂直な面、（ｂ）はワード線に垂直な面での断面
図である。

【図２４】図２４は本発明および従来の半導体記憶装置
のレイアウトを示す平面図である。

【図２５】図２５は従来の半導体記憶装置の一実施例の
断面図である。（ａ）はビット線に垂直な面、（ｂ）は
ワード線に垂直な面での断面図である。

【符号の説明】

１０…基板、１１…ソース・ドレイン拡散層、２１…素
子分離絶縁膜、２２…オフセット絶縁膜、２３…サイド
ウォール絶縁膜、２４、２４ａ…絶縁性第１エッチング
停止膜、２５…第１層間絶縁膜、２６…ビット線被覆絶
縁膜、２７…絶縁性第２エッチング停止膜、２８…第２
層間絶縁膜、２９…円筒電極形成用絶縁膜、３０…平坦
化膜、３１…ワード線（ゲート電極）、３２…ビット
線、３３、３３ａ…第１ストレージ電極層、３３ｂ…第
１導電性サイドウォール、３４…第２ストレージ電極
層、３４ａ…第２導電性サイドウォール、３５…第３ス
トレージ電極層、３６…第４ストレージ電極層、３６ａ
…第４ストレージ電極サイドウォール、３７…ストレー
ジ電極、３８…キャパシタ膜、３９…プレート電極、Ｃ
Ｈ…コンタクトホール、ＣＣ…キャパシタコンタクト、
ＷＬ…ワード線、ＢＬ…ビット線、ＡＥ…拡散層、ＳＴ
…選択トランジスタ、Ｃａｐ…キャパシタ、ｄ_a、ｄ_a '
…ビット線とキャパシタコンタクトとの距離、ｄ_b 、
ｄ_b ' …ワード線とキャパシタコンタクトとの距離

Claims (7)

【特許請求の範囲】
1. 【請求項１】選択トランジスタを構成するワード線上に
   絶縁膜を介して選択トランジスタのビット線が配線さ
   れ、そのビット線上に絶縁膜を介してメモリ・キャパシ
   タが形成され、メモリ・キャパシタと選択トランジスタ
   の拡散層とを接続するコンタクトが、一対の隣接するビ
   ット線間の間隙及び一対の隣接するワード線間の間隙に
   形成されている半導体記憶装置において、 上記ワード線とビット線の少なくとも互いに隣接する一
   対の対向する側壁が、共に絶縁膜を介して絶縁性エッチ
   ング停止膜で被覆されている構造を有することを特徴と
   する半導体記憶装置。
2. 【請求項２】上記キャパシタが、２重円筒型の構造を有
   する請求項１記載の半導体記憶装置。
3. 【請求項３】選択トランジスタのゲート電極を構成する
   互いに隣接する一対のワード線の少なくとも対向する側
   壁を絶縁膜を介して絶縁性第１エッチング停止膜で被覆
   する工程と、 該ワード線を第１層間絶縁膜で埋める工程と、 該第１層間絶縁膜上にビット線を配線する工程と、 該ビット線を絶縁膜を介して絶縁性第２エッチング停止
   膜で被覆する工程と、 上記ビット線相互の間において、該第１層間絶縁膜と第
   １及び第２エッチング停止膜とを貫通して一対のワード
   線間の拡散層に達するコンタクトホールを開口する工程
   と、 該コンタクトホールを埋めるコンタクトを形成する工程
   と、 該コンタクトと接続するキャパシタを形成する工程とを
   有することを特徴とする半導体記憶装置の製造方法。
4. 【請求項４】上記第２エッチング停止膜で被覆する工程
   後、 第２層間絶縁膜を形成する工程と、 該第２層間絶縁膜に予備コンタクトホールを開口する工
   程と、 該予備コンタクトホールにキャパシタの一部を構成する
   導電性膜を形成した後、異方性エッチングすることによ
   り該予備コンタクトホールの側壁に導電性サイドウオー
   ルを形成する工程と、 該導電性サイドウオールをマスクとしてコンタクトホー
   ルを開口する工程とを有する請求項３記載の半導体記憶
   装置の製造方法。
5. 【請求項５】コンタクトホールを開口する工程におい
   て、 第１エッチング停止膜で一旦エッチングを停止し、その
   後、第１エッチング停止膜を除去するエッチングを行っ
   てコンタクトホールを形成する請求項３記載の半導体装
   置の製造方法。
6. 【請求項６】コンタクトホール開口後、導電性膜を成膜
   してコンタクトホールにコンタクトを形成すると共に、
   導電性サイドウオールと該コンタクトとを接続してキャ
   パシタの円筒を形成する工程を有する請求項４記載の半
   導体装置の製造方法。
7. 【請求項７】キャパシタの円筒形成後、絶縁膜を堆積す
   る工程と、 該円筒キャパシタの外側の円筒を形成するために、該絶
   縁膜と導電性膜とを同じ形状にパターニングして円柱状
   体を形成する工程と、 該円柱状体を被覆する導電性膜を形成する工程と、 該導電性膜をエッチバックして導電性サイドウオールを
   形成することによりキャパシタの外側の円筒を形成する
   工程とを有する請求項６記載の半導体記憶装置の製造方
   法。