JP3573080B2 - 電圧発生回路、これを備えた時計及び電子機器 - Google Patents
電圧発生回路、これを備えた時計及び電子機器 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の電界効果トランジスタを含む電圧発生回路、これを備えた時計及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年の集積化技術、通信技術などの進歩により、携帯電話や情報端末といった各種電子機器の携帯化が進み、これらに内蔵される半導体集積回路、ＩＣ（半導体装置）には一層の低消費電力化が要求されている。
【０００３】
例えば、ウォッチ（腕時計）の場合、環境への配慮から一次電池を使わないものが増え、自動巻き、太陽電池や熱電効果などによって自己発電した電力を二次電池に蓄えて、モータや内蔵する制御用ＩＣの電源として用いるものがある。最近では、ゼンマイにより機械的に針を動かすとともに、同時に水晶振動子や内蔵する制御用ＩＣのための発電を行って、水晶時計レベルの正確な時間を保証するものが実用化されつつある。この場合、内蔵される制御用ＩＣに許容される動作電圧及び動作電流の上限は、それぞれ例えば０．５ボルト（［Ｖ］）、５０ナノ・アンペア（［ｎＡ］）とされる。
【０００４】
一般的に、上述した制御用ＩＣは、金属酸化膜半導体（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：以下、ＭＯＳと略す。）トランジスタにより構成される。この制御用ＩＣの消費電力を低減するためには、内蔵するＭＯＳトランジスタの寄生容量の低減は言うまでもないが、消費電力が動作電圧（電源電圧）の２乗に比例するため、動作電圧を低下させることが最も効果的である。
【０００５】
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のデバイスは、接合容量の低減と、低閾値電圧による動作電圧の低下とを可能にするという特徴を有し、上述したような超低消費電力による動作が要求される各種回路を実現する技術として注目されている。
【０００６】
ウォッチ用ＩＣの場合、外付けされた水晶振動子が接続された水晶発振回路、発振出力の分周やタイミング制御を行う回路をＳＯＩ構造のＭＯＳ電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと略す。）により構成することによって、著しい低消費電流動作、低定電圧動作が可能となる。
【０００７】
しかしながら、発振回路に供給される電圧が低いと、発振動作自体に時間がかかってしまう。一方、発振回路に供給される電圧が高いと、発振開始が早くなるものの、発振動作自体に消費される電力がますます多くなる。
【０００８】
そこで、通常、電源投入時に発振回路に供給する電圧には高い電圧を印加し、ある程度発振が開始して、発振出力を検出すると、発振回路に供給する電圧を動作下限電圧として規定される回路動作停止電圧ぎりぎりになるように低くする。これにより、迅速な発振開始と、低消費電力化との両立を図る。
【０００９】
ＳＯＩ構造のデバイスの場合、ボディ部がフローティング状態とされたフローティングボディ型のデバイスにより構成された回路を用いることによって、ボディ部に蓄積されたキャリアの影響である基板浮遊効果により、閾値が変化するため、低電圧による動作が可能となり、さらに低消費電力化を図ることができる。
【００１０】
ところが、フローティングボディ型のデバイスに対して急激に供給電圧を変化させる場合、ボディ部に蓄積されたキャリアの放電に時間がかかり、そのＤＣ特性に履歴効果が存在する。
【００１１】
したがって、上述したようなウォッチ用ＩＣにおいて、発振回路からの発振出力がフローティングボディ型のＳＯＩ構造のデバイスにより構成される回路に供給された場合、当該回路を介して発振開始が検出されたとして、高電圧から低電圧に急激に切り替えると、履歴効果により、本来動作する動作電圧において、回路が動作停止してしまうことがある。そのため、切り替える低定電圧値として動作下限電圧ぎりぎりに設定することが困難であり、消費電力の増大を受け入れざるを得なかった。
【００１２】
そこで本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、履歴効果を有するＳＯＩ構造のデバイスに対して発振出力を行う発振回路に動作下限電圧ぎりぎりの動作電圧を供給可能な電圧発生回路、これを備えた時計及び電子機器を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために本発明は、第１の電位を供給する第１の電源線と、前記第１の電位よりも低い第２の電位を供給する第２の電源線と、前記第１及び第２の電源線に電気的に接続され、構成要素としてのトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタからなる定電圧発生回路と、前記定電圧発生回路によって発生される、前記第１及び第２の電位のいずれか一方を基準とした定電圧を供給するための第３の電源線と、前記第１及び第３の電源線に電気的に接続され、構成要素としてのトランジスタの少なくとも一部は、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の電界効果トランジスタからなる監視回路と、を含み、前記定電圧発生回路は、所与の制御信号に応じた値の前記定電圧を発生し、前記監視回路は、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の電界効果トランジスタにより構成される所与の動作回路を介して発振回路の発振出力を監視し、その監視結果として前記制御信号を生成するものであることを特徴とする。
【００１４】
ここで、定電圧発生回路は第１及び第２の電源線に供給される第１及び第２の電位の電位差を動作電圧として、定電圧を発生する。このような定電圧発生回路を構成するトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタからなるものであって、回路全体がこのようなソースタイ型の部分空乏型のＳＯＩ構造の電界効果トランジスタにより構成されていることが望ましい。
【００１５】
また、動作回路は、第１及び第２の電位のいずれか一方を基準として定電圧発生回路によって発生される定電圧で、好ましくは超低電圧で動作するように、その少なくとも一部がボディ領域が電気的にフローティング状態とされた部分空乏型のＳＯＩ構造の電界効果トランジスタからなるものであって、回路全体がこのようなフローティングボディ型の部分空乏型のＳＯＩ構造の電界効果トランジスタにより構成されていることが望ましい。
【００１６】
すなわち本発明によれば、高い電圧が印加される可能性がある第１及び第２の電源線に接続された定電圧発生回路を、部分空乏化状態のボディ領域とソース領域とが電気的に接続されたＳＯＩ構造の電界効果トランジスタにより構成し、動作回路に対して、第１及び第３の電源線により定電圧発生回路によって発生された定電圧を供給するようにしている。定電圧発生回路は、超低定電圧を発生することができれば、動作回路をボディ領域がフローティング状態のＳＯＩ構造の電界効果トランジスタにより構成することで、超低消費電力動作が可能な半導体集積回路を提供することができる。
【００１７】
なお、動作回路としては、論理動作を行うディジタル回路が適している。一般に、半導体集積回路のほとんどの部分は論理動作を行うディジタル回路部分である場合、上述したように超低定電圧動作が可能なフローティングボディ型のＳＯＩ構造の電界効果トランジスタを採用することで、効果的に超低消費電力化を図ることができる。
【００１８】
本発明によれば、履歴効果を有するものより低電圧で動作するフローティングボディ型のＳＯＩ構造のＭＯＳＦＥＴにより構成される分周回路などの動作回路を介した発振出力を監視し、その監視結果に基づいて、段階的に定電圧発生手段が発生する定電圧値を変化させることができるようになるので、動作電圧が急激に変化させることがなくなり、動作回路を構成するＭＯＳＦＥＴの閾値に依存する回路動作停止電圧ＶＳＴＯぎりぎりに最終的に発振回路を動作させる低定電圧値を設定することができる。したがって、発振回路の迅速な発振開始と、超低消費電力化との両立を図ることができる。
【００１９】
また本発明は、前記監視回路は、前記電源投入時からの時間経過を監視し、前記時間経過にしたがって前記定電圧の値を段階的に所与の第１の電圧値に近付けていくように前記制御信号を生成するものであることを特徴とする。
【００２０】
これにより、製造条件に依存せずに、所与の発振条件を満たした場合に段階的に第１の電圧値に近付けるように定電圧を変化させるようにしたので、閾値制御が難しいばあいであっても回路動作停止電圧ＶＳＴＯぎりぎりの低電圧値を発振回路に供給することができるようになり、さらに低消費電力化と、迅速な発振開始とを効果的に図ることができる。
【００２１】
また本発明は、前記監視回路は、前記発振回路の発振出力のパルスをカウントし、前記カウント結果に基づいて前記定電圧の値を段階的に所与の第１の電圧値に近付けていくように前記制御信号を生成するものであることを特徴とする。
【００２２】
これにより、設計時に、段階的に変化させる時間が既知である場合には、発振出力を監視する監視回路により、電源投入時から所与の時間の経過するたびに段階的に定電圧を変更させるようにすることで、構成を簡素化することができ、回路の簡素化と低コスト化とを図ることができる。
【００２３】
また本発明は、前記定電圧生成回路は、一端が前記第２の電源線に電気的に接続された第１の定電流源と、一端が前記第１の電源線に電気的に接続された第２の定電流源と、ボディ領域が前記第１の電源線に電気的に接続されたソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第１の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、ボディ領域がソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第２の定電流源の他端に電気的に接続された１又は複数のＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、ゲート電極が差動対コンパレータ回路の差動出力のうち前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続された方の差動出力に接続され、ボディ領域及びソース領域が前記第２の電源線に電気的に接続され、ドレイン領域が前記定電圧を供給するための第３の電源線に電気的に接続された第２のＮチャネル型電界効果トランジスタと、ドレイン領域が前記第１のＮチャネル型電界効果トランジスタそれぞれのソース領域に電気的に接続され、ボディ領域がそれぞれのソース領域に電気的に接続され、ゲート電極に前記所与の制御信号が供給され、前記ソース領域が前記第３の電源線に電気的に接続された１又は複数のＳＯＩ構造の第２のＮチャネル型電界効果トランジスタと、を含むことを特徴とする。
【００２４】
また本発明は、前記定電圧生成回路は、一端が前記第２の電源線に電気的に接続された第１の定電流源と、一端が前記第１の電源線に電気的に接続された第２の定電流源と、ボディ領域がソース領域に電気的に接続され、ゲート電極及びドレインが前記第１の定電流源の他端に電気的に接続された１または複数のＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、それぞれのボディ領域が前記第１の電源線に電気的に接続されたソース領域に電気的に接続され、それぞれのドレイン領域が前記第１のＰチャネル型電界効果トランジスタそれぞれのソース領域に接続され、それぞれのゲート電極に前記所与の制御信号が供給される１又は複数のＳＯＩ構造の第２のＰチャネル型電界効果トランジスタと、一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、ボディ領域がソース領域に接続され、ゲート電極及びドレイン領域が前記第２の定電流源の他端に電気的に接続され、前記ソース領域が前記定電圧を供給するための前記第３の電源線に電気的に接続されたＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、ゲート電極が差動対コンパレータ回路の差動出力のうち前記第１のＰチャネル型電界効果トランジスタのゲート電極に接続された方の差動出力に電気的に接続され、ボディ領域及びソース領域が前記第２の電源線に電気的に接続され、ドレイン領域が前記第１のＮチャネル型電界効果トランジスタのソース領域と電気的に接続された第２のＮチャネル型電界効果トランジスタと、を含むことを特徴とする。
【００２５】
このように、ボディタイ型のＳＯＩ構造のＭＯＳＦＥＴにより、段階的に供給する定電圧値を変更可能な定電圧発生回路を構成することができるので、回路の簡素化と、発生される低定電圧値の精度良い制御が可能となる。
【００２６】
また本発明は、前記定電圧生成回路は、一端が前記第２の電源線に電気的に接続された第１の定電流源と、一端が前記第１の電源線に電気的に接続された第２の定電流源と、ボディ領域が前記第１の電源線に電気的に接続されたソースに電気的に接続され、ゲート電極及びドレイン領域が前記第１の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、ボディ領域がソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第２の定電流源の他端に電気的に接続され、前記ソース領域が前記定電圧を供給するための前記第３の電源線に電気的に接続された１又は複数のＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、を含み、前記第１の定電流源の定電流値を変化させることによって、前記定電圧の値を段階的に所与の第１の電圧値に近付けていくようにしたものであることを特徴とする。
【００２７】
また本発明は、前記第２の定電流源の定電流値を変化させることによって、前記定電圧の値を段階的に所与の第１の電圧値に近付けていくようにしたものであることを特徴とする。
【００２８】
このように、ボディタイ型のＳＯＩ構造のＭＯＳＦＥＴに構成するとともに、定電流源が発生する定電流値を変更するようにして段階的に供給する定電圧値を変更可能な定電圧発生回路を構成することができるので、回路の簡素化と、発生される低定電圧値の精度良い制御が可能となる。
【００２９】
また本発明は、前記発振回路は、水晶発振器であることを特徴とする。
【００３０】
本発明によれば、水晶発振振動子の発振出力を得る水晶発振器に対して供給する定電圧を段階的に変更するようにしたので、動作電圧や周波数に依存しない安定した発振出力を、より迅速かつ、低消費電力で得ることができる。
【００３１】
また本発明は、上記いずれか記載の電圧発生回路を含む時計であることを特徴とする。
【００３２】
これにより、上述した迅速な発振開始と超低消費電力動作が可能な時計を提供することができる。
【００３３】
また本発明は、上記いずれか記載の電圧発生回路を含む電子機器であることを特徴とする。
【００３４】
これにより、上述した迅速な発振開始と超低消費電力動作で、バッテリの長寿命化を図る電子機器を提供することができる。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００３６】
１． ウォッチ用ＩＣ
本実施形態の電圧発生回路は、ＳＯＩ構造のＭＯＳＦＥＴにより構成されたウォッチ用ＩＣに含まれる。ウォッチ用ＩＣは、時計体の針の動きを監視し、監視結果に応じて適切なタイミングで時計体に供給するように、発振回路の発振出力の分周信号のタイミングを制御する。本実施形態の電圧発生回路は、この発振回路に供給される動作電圧の制御を行う。
【００３７】
１．１ 構成
図１に、本実施形態の電圧発生回路を含むＳＯＩ構造のＭＯＳＦＥＴにより構成されたウォッチ用ＩＣの構成の一例を示す。
【００３８】
ウォッチ用ＩＣは、線形動作が必要なアナログ回路部１００と、論理動作を行うディジタル回路部１１０とを含む。
【００３９】
アナログ回路部１００は、定電圧発生回路（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）１０２、発振回路（Ｏｓｃｉｌｌａｔｏｒ）１０４、検出回路（Ｄｅｔｅｃｔｏｒ）１０６を含む。
【００４０】
ディジタル回路部１１０は、分周回路（Ｄｉｖｉｄｅｒ）１１２、制御回路（Ｃｏｎｔｒｏｌｌｅｒ）１１４、監視回路１１６を含む。
【００４１】
アナログ回路部１００は、第１の電源線ＶＤＤと、第２の電源線ＶＳＳが接続されている。
【００４２】
アナログ回路部１００の定電圧発生回路１０２には、第１の電源線ＶＤＤと第２の電源線ＶＳＳが接続されている。この定電圧発生回路１０２は、第１の電源線ＶＤＤと第２の電源線ＶＳＳとの間の電位差を動作（電源）電圧として、第１の電源線ＶＤＤの電位を基準として所与の低定電圧を発生することができるようになっている。この低定電圧は、第１の電源線ＶＤＤと電源線１２０とにより、回路各部に供給される。
【００４３】
発振回路１０４、検出回路１０６は、第１の電源線ＶＤＤと、電源線１２０とが接続され、この両電源線の電位差を動作（電源）電圧として動作する。
【００４４】
ディジタル回路１１０の分周回路１１２、制御回路１１４、監視回路１１６は、第１の電源線ＶＤＤと、電源線１２０とが接続され、この両電源線の電位差を動作（電源）電圧として動作する。
【００４５】
このようなウォッチ用ＩＣは、第１の電源線ＶＤＤが接地レベルにあるものとすると、定電圧発生回路１０２には、ＩＣ外部から第２の電源線ＶＳＳを介して、外部電圧が供給されるようになっている。
【００４６】
１．１．１ アナログ回路部
本実施形態のアナログ回路部１００は、第２の電源線ＶＳＳを介して外部電源電圧が供給される定電圧発生回路１０２と、この定電圧発生回路１０２による超低定電圧が供給されない外部回路からの信号を受け付ける検出回路１０６の一部のＭＯＳＦＥＴには、それぞれボディタイ型部分空乏（Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅｄ：以下、ＰＤと略す。）型のＳＯＩ構造のＭＯＳＦＥＴを採用している。これにより、ボディ領域の基板浮遊効果を抑えて、バルク型と同レベルのアナログ特性を得ることができる。
【００４７】
さらに本実施形態では、発振回路１０４の発振インバータも、それぞれボディタイ型のＰＤ型のＳＯＩ構造のＭＯＳＦＥＴにより構成するようにしている。これは、特に発振回路の場合には、周波数依存性や電圧依存性を有しないアナログ特性が必要とされるからである。すなわち、発振回路１０４を、ボディタイ型のＰＤ型のＳＯＩ構造のＭＯＳＦＥＴを採用して、超低定電圧で動作させることにより、低消費電力動作と発振開始の迅速化とを図ることができる。
【００４８】
また、検出回路１０６において、定電圧発生回路１０２による超低定電圧が供給されない外部からの信号のインタフェース部分以外は、フローティングボディ型で構成することで、より一層の低消費電力動作を図ることができる。
【００４９】
このようなアナログ回路１００は、さらに定電流を供給し、定電流駆動とすることによって、動作電流を抑えるとともに、ＭＯＳＦＥＴの動作電流を１ｎＡ程度のサブスレッショルド領域で動作させている。これにより、低消費電流動作、定電圧動作を確保する。
【００５０】
特に、発振回路１０４の発振インバータには、Ｐチャネル型及びＮチャネル型のＳＯＩ構造のＭＯＳＦＥＴに対し、選択的に不純物をドーピングして、アナログ回路部１００の他のＭＯＳＦＥＴの閾値よりさらに低く制御することによって、発振回路１０４の低定電圧動作をも確保することができる。
【００５１】
１．１．２ ディジタル回路部
ディジタル回路部１１０は、論理的な動作が行われる論理回路であって、ウォッチ用ＩＣ内で、通常、最も素子数が多く回路のほとんどを占める。
【００５２】
本実施形態では、この分周回路１１２、制御回路１１４、監視回路１１６などのディジタル回路部１１０は、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴから構成される。
【００５３】
フローティングボディ型を採用することにより、デザインルール上最小のサイズのＭＯＳＦＥＴを実現することができ、接合容量の低減を理想的に行うことができる。
【００５４】
また、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴを採用することにより、ボディ領域の基板浮遊効果を積極的に利用して、ＤＣ動作時の閾値に対して、実動作（ＡＣ動作）時の閾値をさらに下げることができ、ウォッチ用ＩＣの大部分を占めるディジタル回路部１１０の低電圧駆動を実現することができる。これにより、効果的に超低消費電力化を図ることができる。そのため、ディジタル回路部１１０には、定電圧発生回路１０２により、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにおいて上述した基板浮遊効果を積極的に利用するために必要な超低定電圧を供給するようにしている。
【００５５】
１．２ 回路の概要
定電圧発生回路１０２は、所与の低定電圧を発生して回路各部に供給する。
【００５６】
発振回路１０４は、外付けされた３２ＫＨｚの水晶振動子１３０から、３２ＫＨｚの発振出力を取り出し、ディジタル回路部１１０に供給する。
【００５７】
ディジタル回路部１１０では、分周回路１１２により発振回路１０４からの発振出力が順次分周されて、例えば０．１Ｈｚの分周信号が生成される。
【００５８】
一方、検出回路１０６は、動作状態通知信号端子１３４から入力される図示しない時計体の動作状態を示す各種通知信号を検出し、その検出結果信号１３６をディジタル回路１１０の制御回路１１４に出力する。
【００５９】
制御回路１１４は、検出回路１０６からの検出結果信号１３６の示す結果に応じて、分周回路１１２から出力された分周信号１３２の出力タイミングなどを制御する。これにより、例えば検出回路１０６によって動作状態通知信号端子１３４からの各種通知信号により図示しない時計体の針の動きを監視し、制御回路１１４により正確なタイミングのクロック信号１３８を生成及び供給し、図示しない時計体に対して運針制御を行うことができる。
【００６０】
監視回路１１６は、制御回路１１４によって制御されて出力されたクロック信号１３８を監視して発振出力の周波数などから所与の発振条件が満たされたか否かを検出するとともに、制御信号１４０を定電圧発生回路１０２に対して供給するようになっている。
【００６１】
制御信号１４０は、クロック信号１３８の発振出力が所与の発振条件を満たしたときからの時間経過、或いは電源投入後クロック信号１３８のパルスのカウント結果から、所与の時間経過にともない、定電圧発生回路１０２によって電源線１２０に供給される定電圧値が、回路動作停止電圧として規定されている目標電圧値ぎりぎりに近付けていくように制御すべく生成される。
【００６２】
定電圧発生回路１０２は、この制御信号１４０によって指示される定電圧値を生成し、電源線１２０に供給する。
【００６３】
すなわち本実施形態の電圧発生回路は、監視回路１１６により制御回路１１４から出力されるクロック信号を監視し、その監視結果に応じて定電圧発生回路１０２を制御して、電源線１２０に供給される定電圧値を制御することができるようになっている。
【００６４】
１．３ 本実施形態の電圧発生回路
本実施形態の電圧発生回路は、制御回路１１４から出力制御されるクロック信号の監視結果に基づいて制御信号１４０を生成する監視回路１１６と、この制御信号１４０に応じた定電圧値を発生する定電圧発生回路１０２とを含む。
【００６５】
図２に、本実施形態の定電圧発生回路１０２の構成要部の一例を示す。
【００６６】
本実施形態の定電圧発生回路１０２に含まれるＰチャネル型及びＮチャネル型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴは、全てボディタイ型で、ボディ領域はソース領域に接続されている。
【００６７】
この定電圧発生回路１０２は、差動対のコンパレータ回路２００を含む。
【００６８】
この差動対のコンパレータ回路２００は、定電流源２０２、Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６、負荷側のＮチャネル型ＭＯＳＦＥＴ２０８、２１０を含む。
【００６９】
差動対のコンパレータ回路２００は、一端が接地（第１の電源線ＶＤＤに接続）された定電流源２０２の他端に、Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６のソース端子が接続されている。
【００７０】
Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６のドレイン端子は、それぞれ負荷側のＮチャネル型ＭＯＳＦＥＴ２０８、２１０のドレイン端子と接続されている。
【００７１】
負荷側のＮチャネル型ＭＯＳＦＥＴ２０８、２１０のゲート端子は互いに接続され、Ｎチャネル型ＭＯＳＦＥＴ２１０のゲート端子とドレイン端子は接続されている。これにより、負荷側にミラー回路が構成される。
【００７２】
また、Ｐチャネル型ＭＯＳＦＥＴ２１２のソース端子は接地（第１の電源線ＶＤＤに接続）され、ゲート端子とドレイン端子とが接続されている。このゲート端子及びドレイン端子は、ノードＰに接続される。ノードＰは、Ｐチャネル型ＭＯＳＦＥＴ２０４のゲート端子と、一端が第２の電源線ＶＳＳに接続された定電流源２１４の他端とに接続されている。
【００７３】
さらに、一端が接地（第１の電源線ＶＤＤに接続）された定電流源２１６の他端が、ノードＰ´に接続されている。ノードＰ´には、Ｐチャネル型ＭＯＳＦＥＴ２０６のゲート端子と、複数のＮチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・のドレイン端子とが接続されている。
【００７４】
Ｎチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・のゲート端子とドレイン端子は互いに接続されており、それぞれのソース端子は、ゲート電極に監視回路１０８からの制御信号がそれぞれ接続されたＮチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・の各ドレイン端子に接続されている。
【００７５】
これらＮチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・の各ソース端子は、ノードＱに接続されている。
このノードＱは、接地レベル（第１の電源線の電位レベル）を基準として超低定電圧値を出力する出力端子２２０と、Ｎチャネル型ＭＯＳＦＥＴ２２２のドレイン端子とが接続されている。
【００７６】
Ｎチャネル型ＭＯＳＦＥＴ２２２のゲート端子は、Ｐチャネル型ＭＯＳＦＥＴ２０４のドレイン端子及びＮチャネル型ＭＯＳＦＥＴ２０８のドレイン端子に接続されている。Ｎチャネル型ＭＯＳＦＥＴ２２２のソース端子は、第２の電源線ＶＳＳに接続されている。
【００７７】
図３に、本実施形態の監視回路１１６の構成の一例を示す。
【００７８】
本実施形態の監視回路１１６に含まれるＰチャネル型及びＮチャネル型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴは、全てフローティングボディ型であり、第１の電源線ＶＤＤと定電圧発生回路１０２により低定電圧が供給される電源線１２０との電位差を動作電圧として動作するようになっている。
【００７９】
本実施形態の監視回路１１６は、モニタ回路２５０、タイマ回路２５２、デコーダ回路２５４を含む。
【００８０】
モニタ回路２５０は、制御回路１１４によって制御されて出力されるクロック信号１３８をモニタして、所与の発振条件を満たしたか否か検出することができるようになっている。例えば、クロック信号１３８がある周波数以上となることを発振条件としたとき、モニタ回路２５０は、クロック信号１３８を監視し、その発振条件を満たしたか否かを示す発振条件検出信号２６０をタイマ回路２５２に対して出力する。
【００８１】
タイマ回路２５２は、モニタ回路２５０からの発振条件検出信号２６０によってクロック信号１３８が所与の発振条件を満たした時点から、所与の第１〜第Ｎの時間Ｔ１〜ＴＮ経過ごとに、デコーダ回路２５４に対してタイムアウト信号２６２を出力する。
【００８２】
デコーダ回路２５４は、タイムアウト信号２６２をデコードして、これによって示される時間経過に対応した複数ビットからなる制御信号１４０を生成する。
【００８３】
このようにして生成された制御信号１４０は、対応するビットごとに図２に示すＮチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・の各ゲート電極に供給されるようになっている。
【００８４】
図４（Ａ）、（Ｂ）に、このような制御信号１４０によって制御される定電圧発生回路１０２が発生する定電圧値の制御結果の一例を示す。
【００８５】
ここで、縦軸に定電圧発生回路１０２によって動作電圧として、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴから構成された動作回路に供給される定電圧値を｜ＶＩＮ｜、横軸を電源投入時からの時間としている。
【００８６】
また、動作回路が動作する下限電圧値として規定される回路動作停止電圧をＶＳＴＯとする。この回路動作停止電圧ＶＳＴＯは、動作回路を構成するＭＯＳＦＥＴの閾値に依存する。
【００８７】
さらに、電源投入時に発振回路の発振をできるだけ速く行うために供給される所与の高電圧値をＶ１、最終的にできるだけ低消費電力動作を行うためにＶＳＴＯぎりぎりに設定される定電圧値をＶ２とする。
【００８８】
従来では、図４（Ａ）に示すように、電源投入時に発振開始をできるだけ早くするために高定電圧値Ｖ１が供給されると、予め決められた時間経過後に、低定電圧値Ｖ２に切り替えられていた。
【００８９】
しかしながら、上述したようにフローティングボディ型のＳＯＩデバイスには、ボディ部に蓄積されたキャリアの影響である基板浮遊効果により、閾値が変化するため、低電圧による動作が可能となり、さらに低消費電力化を図ることができるものの、そのキャリアが蓄積されるボディ部による履歴効果により、動作電圧を急激に切り替えた場合、本来動作する動作電圧において、回路が動作停止してしまうことがある。
【００９０】
これは、回路停止電圧値ＶＳＴＯぎりぎりに、低定電圧値Ｖ２を設定することができないことを意味し、その結果低定電圧値Ｖ２と回路停止電圧値ＶＳＴＯとの差ＶＭを大きくせざるを得ず、本来はもう少し低い電圧まで動作するにもかかわらず高い電圧で動作させることになるため、その分消費電力が大きくなる。
【００９１】
これに対して、本実施形態では図４（Ｂ）に示すように、所与の時間Ｔ１、Ｔ２、・・・、ＴＮごとに段階的に、フローティングボディ型のＳＯＩデバイスに供給する定電圧値を回路停止電圧値ＶＳＴＯに近付けていくようにしたので、上述したような急激な電圧変化による履歴効果の影響をなくすことができる。したがって、回路停止電圧値ＶＳＴＯぎりぎりに、低定電圧値Ｖ２を設定することができるため、低定電圧値Ｖ２と回路停止電圧値ＶＳＴＯとの差ＶＭ´を小さくすることができ、従来と比べて迅速な発振開始と低消費電力化との両立を図ることができる。
【００９２】
このように段階的に定電圧値を切り替えることができる本実施形態における定電圧発生回路１０２は、Ｐチャネル型ＭＯＳＦＥＴ２１２のドレイン端子の電位であるノードＰの電位が、定電流源２１４によって供給される定電流値が流れるように設定される。このノードＰの電位は、上述した差動対のコンパレータ回路２００の一方の入力端子であるＰチャネル型ＭＯＳＦＥＴ２０４のゲート端子に入力される。
【００９３】
差動対のコンパレータ回路２００では、負荷側のミラー回路によって規定される動作電流となるように、Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６が動作する。
【００９４】
Ｎチャネル型ＭＯＳＦＥＴ２２２は、出力制御用トランジスタである。Ｎチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・はバイアス発生用のＭＯＳＦＥＴで、ドレイン・ソース間に電流を流すことによって、ドレイン・ソース間に所与のバイアスを発生する。Ｎチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・はドレイン・ソース間に流れる電流をオン、オフさせるスイッチである。
【００９５】
ノードＰ´には、出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２とＮチャネル型ＭＯＦＥＴ２１８１、２１８２、２１８３、・・・に制御された電位が発生し、このノードＰ´の電位は差動対のコンパレータの、他の一方の入力端子であるＰチャネル型ＭＯＳＦＥＴ２０６のゲート端子に負帰還される。この構成により、差動対Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６と出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２の動作によりノードＰとノードＰ´は同電位に制御される。
【００９６】
このようにすることによって、出力端子２２０から供給される定電圧ＶＱは、接地レベル（第１の電源線の電位レベル）を基準電位として、Ｐチャネル型ＭＯＳＦＥＴ２１２で発生した電位差ＶＰと、ノードＰ´とノードＱとの電位差との和が出力されることになる。
【００９７】
ここで、監視回路１１６によって生成される制御信号１４０の各ビットが、Ｎチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・のゲート電極に供給されている。
【００９８】
これにより、ノードＰ´とノードＱとの間に接続されるＮチャネル型ＭＯＳＦＥＴのＷ（ゲート幅）／Ｌ（ゲート長）を変更することができるので、ノードＰ´とノードＱとの間に接続されるＮチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・を、Ｎチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・により任意に遮断することによって、ノードＰ´とノードＱとの間に接続されるＭＯＳＦＥＴのＴｒサイズを変更することができる。すなわち、出力端子２２０から供給される定電圧ＶＱは、接地レベル（第１の電源線の電位レベル）を基準電位として、Ｐチャネル型ＭＯＳＦＥＴ２１２で発生した電位差ＶＰと、ノードＰ´とノードＱとに接続されたＮチャネル型ＭＯＳＦＥＴに発生した電圧ＶＮとの和が出力される。
【００９９】
ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・のＷ／Ｌをそれぞれ異ならせて形成し、そのいずれか１つ若しくは複数個の接続を選択してノードＰ´とノードＱとの間のバイアス値を制御するようにしても良い。
【０１００】
このように、制御信号１４０によって遮断、若しくは接続すべきＮチャネル型ＭＯＳＦＥＴを変更することで、段階的に定電圧値を変更することができる。
【０１０１】
ところで、回路動作停止電圧ＶＳＴＯは、低電圧が供給される回路を構成するＭＯＳＦＥＴの閾値に依存することから、本実施形態における定電圧発生回路１０２では、定電流値を調整することによって、飽和接続されたＰチャネル型ＭＯＳＦＥＴ２１２のＶｄｓ（ドレイン−ソース間電圧）の値と、飽和接続されたＮチャネル型ＭＯＳＦＥＴ２１８のＶｄｓの値との和を定電圧として出力する。
【０１０２】
したがって、出力端子２２０から供給される定電圧ＶＱは、Ｐチャネル型ＭＯＳＦＥＴ２１２、Ｎチャネル型ＭＯＳＦＥＴ２１８それぞれの閾値ＶｔｈＮ、｜ＶｔｈＰ｜の和に依存した値となる。
【０１０３】
これにより、定電圧発生回路１０２によって発生された低定電圧と、この低定電圧が供給される回路の回路動作停止電圧ＶＳＴＯの温度勾配が等しくなり、動作保証すべき温度範囲において無駄に高い定電圧値を設定することなく、常に回路動作停止電圧ＶＳＴＯよりわずかだけ高い定電圧値を供給することで、低消費電力化を効果的に図ることができる。
【０１０４】
２．構成の他の例
２．１ 定電圧発生回路の構成の他の例
本実施形態における電圧発生回路は、図２に示したように差動対のコンパレータ回路の一方に接続されたＴｒ（トランジスタ）サイズの異なるＮチャネル型ＭＯＳＦＥＴを段階的に選択することで発振回路に供給される定電圧値を段階的に変更するものとして説明したが、これに限定されるものではない。
【０１０５】
図５に、本実施形態の定電圧発生回路の構成要部の他の例を示す。
【０１０６】
この定電圧発生回路に含まれるＰチャネル型及びＮチャネル型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴも、図２に示した定電圧発生回路１０２と同様に、全てボディタイ型で、ボディ領域はソース領域に接続されている。
【０１０７】
この定電圧発生回路２８０は、基本的に図２に示した定電圧発生回路１０２と同様の構成である。
【０１０８】
しかし定電圧発生回路２８０は、図２に示した定電圧発生回路１０２がノードＰ´とノードＱとの間にＮチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・、２２４１、２２４２、２２４３、・・・が接続されているのに対してＮチャネル型ＭＯＳＦＥＴ２１８のみが接続されている。また、定電圧発生回路２８０は、図２に示した定電圧発生回路１０２が第１の電源線ＶＤＤとノードＰとの間にＰチャネル型ＭＯＳＦＥＴ２１２が接続されているのに対し、定電圧発生回路２８０は第１の電源線ＶＤＤとノードＰとの間にＰチャネル型ＭＯＳＦＥＴ２１２１、２１２２、２８２１、２８２２が接続されている。
【０１０９】
Ｐチャネル型ＭＯＳＦＥＴ２１２１、２１２２のソース端子それぞれは、ソース端子が第１の電源線ＶＤＤに接続されたＰチャネル型ＭＯＳＦＥＴ２８２１、２８２２それぞれのドレイン端子に接続されている。Ｐチャネル型ＭＯＳＦＥＴ２８２１、２８２２のゲート電極には、監視回路１１６によって生成された制御信号１４０の各ビットが接続されている。
【０１１０】
Ｐチャネル型ＭＯＳＦＥＴ２１２１、２１２２、２１２３、・・・はバイアス発生用のＭＯＳＦＥＴで、ドレイン・ソース間に電流を流すことによって、ドレイン・ソース間に所与のバイアスを発生する。Ｐチャネル型ＭＯＳＦＥＴ２８２１、２８２２、２８２３、・・・はドレイン・ソース間に流れる電流をオン、オフさせるスイッチである。
【０１１１】
ノードＰ´には、出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２とＮチャネル型ＭＯＦＥＴ２１８に制御された電位が発生し、このノードＰ´の電位は差動対のコンパレータの、他の一方の入力端子であるＰチャネル型ＭＯＳＦＥＴ２０６のゲート端子に負帰還される。この構成により、差動対Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６と出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２の動作によりノードＰとノードＰ´は同電位に制御される。
【０１１２】
ここでは、ノードＰと第１の電源線ＶＤＤの間に接続されるＰチャネル型ＭＯＳＦＥＴは、２つであるが、３つ以上を同様に接続するようにしても良い。
【０１１３】
このように構成することによって、第１の電源線ＶＤＤとノードＰとの間に接続されるＰチャネル型ＭＯＳＦＥＴのＷ（ゲート幅）／Ｌ（ゲート長）を変更することができるので、第１の電源線ＶＤＤとノードＰとの間に接続されるＰチャネル型ＭＯＳＦＥＴ２１２１、２１２２を、Ｐチャネル型ＭＯＳＦＥＴ２８２１、２８２２により任意に遮断することによって、第１の電源線ＶＤＤとノードＰとの間に接続されるＭＯＳＦＥＴのＴｒサイズを変更することができる。すなわち、出力端子２２０から供給される定電圧ＶＱは、接地レベル（第１の電源線の電位レベル）を基準電位として、第１の電源線ＶＤＤとノードＰとの間の電位差と、ノードＰ´とノードＱとに接続されたＮチャネル型ＭＯＳＦＥＴに発生した電圧ＶＮとの和が出力される。
【０１１４】
ＭＯＳＦＥＴ２１２１、２１２２のＷ／Ｌをそれぞれ異ならせて形成し、そのいずれか１つ若しくは複数個の接続を選択してノードＰのバイアス値を制御するようにしても良い。
【０１１５】
このように、制御信号１４０によって遮断、若しくは接続すべきＰチャネル型ＭＯＳＦＥＴを変更することによっても、段階的に定電圧値を変更することができる。
【０１１６】
さらにまた、本実施形態における電圧発生回路を構成する定電圧発生回路は、図２、図５に示したように差動対のコンパレータ回路の一方に接続されたＮチャネル型ＭＯＳＦＥＴ、Ｐチャネル型ＭＯＳＦＥＴのＴｒサイズを段階的に変更することで発振回路に供給される定電圧値を段階的に変更するものに限定されるものではない。
【０１１７】
この他に、第１の電源線ＶＤＤとノードＰとの間にＰチャネル型ＭＯＳＦＥＴを複数接続しないでＰチャネル型ＭＯＳＦＥＴ２１２のみを設けるとともに、ノードＰ´とノードＱとの間にもＮチャネル型ＭＯＳＦＥＴを複数接続しないでＮチャネル型ＭＯＳＦＥＴ２１８のみを設け、例えば第１の電源線ＶＤＤとノードＰとの間に接続されたＰチャネル型ＭＯＳＦＥＴのバイアス電流を供給する定電流源２１４の定電流値を段階的に変更することでも、出力端子２２０から出力される定電圧値ＶＱを段階的に変更することができる。
【０１１８】
また、ノードＰ´とノードＱとの間に接続されたＮチャネル型ＭＯＳＦＥＴのバイアス電流を供給する定電流源２１６の定電流値を段階的に変更することでも、出力端子２２０から出力される定電圧値ＶＱを段階的に変更することができる。
【０１１９】
例えば、互いに異なる定電流値を発生する複数の定電流源を設けておき、制御信号により択一的に切り替えるようにすることで、定電流値を容易に変更することができる。
【０１２０】
２．２ 監視回路の構成の他の例
本実施形態における電圧発生回路は、発振回路の発振出力が所与の発振条件を満たしたときから段階的にＭＯＳＦＥＴのＴｒサイズを段階的に変更することで発振回路に供給される定電圧値を段階的に変更するものとして説明したが、これに限定されるものではない。
【０１２１】
図６に、本実施形態の監視回路の構成の他の例を示す。
【０１２２】
この監視回路２９０に含まれるＰチャネル型及びＮチャネル型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴは、全てフローティングボディ型であり、第１の電源線ＶＤＤと定電圧発生回路１０２により低定電圧が供給される電源線１２０との電位差を動作電圧として動作するようになっている。
【０１２３】
監視回路２９０は、カウンタ回路２９２、デコーダ回路２９４を含む。
【０１２４】
カウンタ回路２９２は、制御回路１１４によって制御されて出力されるクロック信号１３８のパルスをカウントする。そして、所与のカウント数に達したとき、そのカウント数に応じたカウントアップ信号２９６をデコーダ回路２９４に対して出力する。
【０１２５】
例えば、クロック信号１３８が、第１のカウント数Ｃ１に達したとき、これに対応するカウントアップ信号をデコーダ回路２９４に出力し、さらにまたクロック信号１３８が、第２のカウント数Ｃ２に達したとき、これに対応するカウントアップ信号をデコーダ回路２９４に出力する。
【０１２６】
デコーダ回路２９４は、カウントアップ信号２９６をデコードして、これによって示されるカウント数に対応した複数ビットからなる制御信号１４０を生成する。
【０１２７】
このようにして生成された制御信号１４０は、対応するビットごとに図２に示すＮチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・、或いは図５に示すＰチャネル型ＭＯＳＦＥＴ２８２１、２８２２の各ゲート電極に供給されるようになっている。
【０１２８】
なお、各ＭＯＳＦＥＴの閾値制御が精度良く行うことができ、発振開始時間がある程度予測できる場合には、発振出力を全く監視せず、電源投入時から所与の時間経過ごとに段階的に定電圧値を変更するように制御信号１４０を生成するようにしてもよい。
【０１２９】
３． 半導体装置
上述したような本実施形態の電圧発生回路は、シリコンチップなどに実装させて半導体装置を構成することで、従来にない超低消費電力動作を行うことができる。ただし、広義には本実施形態の半導体集積回路は、半導体装置に含まれる。
【０１３０】
図７に、本実施形態の電圧発生回路が内蔵された半導体装置の構成の一例を示す。
【０１３１】
この半導体装置３００は、上述した本実施形態の電圧発生回路を含む電源・クロック生成回路３１０、ＣＰＵ３１２、ＲＡＭ３１４、ＤＭＡ３１６、タイマ回路３１８、シリアルインタフェース回路３２０などが実装されたシリコンチップと、複数の外部端子とを含んで構成される。ＣＰＵ３１２、ＲＡＭ３１４、ＤＭＡ３１６、タイマ回路３１８、シリアルインタフェース回路３２０は、互いにバス３２２で接続されている。
【０１３２】
シリコンチップ内の各回路にはこれら各種外部端子を介して半導体装置外部から入力されたり、当該回路の動作信号がこれら各種外部端子を介して半導体装置外部に出力される。
【０１３３】
本実施形態の半導体装置３００に実装されるシリコンチップは、電源・クロック生成回路３１０の一部がＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのボディタイ型で構成されるとともに、その他のＣＰＵ３１２、ＲＡＭ３１４、ＤＭＡ３１６、タイマ回路３１８、シリアルインタフェース回路３２０のうち少なくとも一部がフローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴから構成された回路を含むことを特徴としている。
【０１３４】
電源・クロック生成回路３１０は、定電圧発生回路３３０、クロック信号生成回路３３２を含み、定電圧発生回路３３０は電源端子３３４、３３６を介して第１及び第２の電源線に接続された第１及び第２の電源配線３３８、３４０、クロック信号生成回路３３２は第１の電源配線３３８と定電圧発生回路３３０によって発生された低定電圧が供給される低定電圧供給配線３４２とに、それぞれ接続される。
【０１３５】
またクロック信号生成回路３３２は、水晶振動子接続端子３４４、３４６を介して水晶振動子３４８が外付けされ、所与の周波数の発振信号を分周して、クロック信号３５０を出力するとともに、図３若しくは図６に示した監視回路を備え、クロック信号３５０を監視し、その監視結果に基づいて生成された制御信号３５２を定電圧発生回路３３０に対して出力するようになっている。
【０１３６】
定電圧発生回路３３０は、この制御信号３５２に応じて段階的に定電圧値が回路動作停止電圧ＶＳＴＯに近付くように変更し、少なくともクロック信号生成回路３３２において水晶振動子３４８の発振出力を取り出す発振回路部分に供給する。
【０１３７】
フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにより構成された回路は、第１の電源線３３８と低定電圧供給配線３４２とが接続され、クロック信号生成回路３３２によって生成されたクロック信号３５０が供給される。
【０１３８】
このように、上述したように回路の大部分を占める論理回路部分にフローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴを採用するとともに、これら論理回路部分に基板浮遊効果の影響を低減する低定電圧を供給するようにした。さらに、上述したように、この低定電圧を生成する定電圧発生回路３３０と、発振出力を得るためのクロック信号生成回路部分をＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのボディタイ型で構成するようにした。これにより、製造コストがかからず、超低消費電力動作が可能な半導体装置を提供することができる。
【０１３９】
また、クロック信号３５０の分周回路部分等に履歴効果を有するフローティングボディ型のＳＯＩデバイスが採用されていた場合であっても、段階的に電源投入時から複数の中間電位を経て回路動作停止電圧ＶＳＴＯに近付けることができ、より迅速な発振開始と超低消費電力化を図ることが可能となる。
【０１４０】
なお、クロック信号生成回路３３２の発振出力の分周回路部分は論理動作を行うため、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴを採用することで、さらに低消費電力化を図ることができる。
【０１４１】
４．電子機器
上述したような半導体集積回路、半導体装置を電子機器に適用することにより、電子機器の低消費電力化を図ることができる。これは、本実施形態のウォッチのみならず、種々の携帯型の情報端末装置に適用可能である。
【０１４２】
図８（Ａ）、（Ｂ）に、本実施形態の電子機器のブロック図の一例を示す。
【０１４３】
この電子機器４００は、図８（Ａ）に示すように、超低定電圧とこれに対応したクロック信号を生成する電源・クロック生成回路４１０と、この超低定電圧を動作電圧としてクロック信号にしたがって所与の動作を行う動作回路４２０とを含む。
【０１４４】
電源・クロック生成回路４１０は、定電圧発生回路４１２、クロック信号生成回路４１４を含む。
【０１４５】
定電圧発生回路は、第１の電源線ＶＤＤと第２の電源線ＶＳＳとの間の電位差から超低定電圧を発生し、ボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴで構成されている。
【０１４６】
クロック信号生成回路４１４は、第１の電源線ＶＤＤと定電圧発生回路４１２によって発生された超低定電圧との間の電位差を動作電圧として動作し、外付けされた水晶振動子４１６の発振出力を取り出し、これを分周してクロック信号４１８を生成する。クロック信号生成回路４１４の発振出力を取り出す部分は、ボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴで構成し、フローティングボディ型の分周部分はＰＤ型ＳＯＩ構造のＭＯＳＦＥＴで構成されることが望ましい。
【０１４７】
また、クロック信号生成回路４１４は、図３若しくは図６に示した監視回路を備え、クロック信号４１８を監視し、その監視結果に基づいて生成された制御信号４１９を定電圧発生回路４１２に対して出力するようになっている。
【０１４８】
定電圧発生回路４１２は、この制御信号４１９に応じて段階的に定電圧値が回路動作停止電圧ＶＳＴＯに近付くように変更し、少なくともクロック信号生成回路４１４において水晶振動子４１６の発振出力を取り出す発振回路部分に供給する。
【０１４９】
動作回路４２０は、このクロック信号４１８にしたがって、所与の論理動作を行い、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのフローティングボディ型で構成されている。
【０１５０】
図８（Ｂ）に示すように、動作回路４２０は、ＣＰＵ（または本実施形態の半導体集積回路（半導体装置））４２２、入力部４２４、メモリ４２６、画像生成部４２８、音出力部４３０、通信部４３２を含む。
【０１５１】
これら論理動作を行う各部は、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴで構成されていることが望ましい。
【０１５２】
ここで、入力部４２４は、種々のデータを入力するためのものである。ＣＰＵ（または本実施形態の半導体集積回路（半導体装置））４２２は、この入力部４２４により入力されたデータに基づいて種々の処理を行うことになる。メモリ４２６は、ＣＰＵ（または本実施形態の半導体集積回路（半導体装置））４２０等の作業領域となるものである。画像出力部４２８は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものであり、その機能は、ＬＣＤやＣＲＴ等のハードウェアにより実現できる。音出力部４３０は、電子機器４００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカ等のハードウェアにより実現できる。
【０１５３】
図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、画像出力部として機能し電話番号や名前やアイコン等を表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１５４】
図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、画像出力部として機能しゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１５５】
図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、画像出力部として機能し文字、数字、グラフィック等を表示するＬＣＤ９７４、音出力部９７６を備える。
【０１５６】
本実施形態の半導体集積回路、或いはこれを備えた半導体装置を図９（Ａ）〜図９（Ｃ）の電子機器に組み込むことにより、電子機器の超低消費電力化を図ることができる。
【０１５７】
なお、本実施形態を利用できる電子機器としては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャ、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、プリンタ等、種々の電子機器を考えることができる。
【０１５８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５９】
なお本実施形態における監視回路は、ディジタル回路部１１０にあるものとしてフローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにより構成されるものとして説明したが、これに限定されるものではない。監視回路は、アナログ回路部１００にあってボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにより構成するようにしてもよい。
【図面の簡単な説明】
【図１】本実施形態の電圧発生回路を含むＳＯＩ構造のＭＯＳＦＥＴにより構成されたウォッチ用ＩＣの構成の一例を示す構成図である。
【図２】本実施形態の定電圧発生回路の構成要部の一例を示す構成図である。
【図３】本実施形態の監視回路の構成の一例を示すブロック図である。
【図４】図４（Ａ）、（Ｂ）は、制御信号によって制御される定電圧発生回路が発生する定電圧値の制御結果の一例を示す説明図である。
【図５】本実施形態の定電圧発生回路の構成要部の他の例を示す構成図である。
【図６】本実施形態の監視回路の構成の他の例を示すブロック図である。
【図７】本実施形態の電圧発生回路が内蔵された半導体装置の構成の一例を示すブロック図である。
【図８】図８（Ａ）、（Ｂ）は、本実施形態の電子機器の一例のブロック図である。
【図９】図９（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１００ アナログ回路部
１０２ 定電圧発生回路
１０４ 発振回路
１０６ 検出回路
１１０ ディジタル回路部
１１２ 分周回路
１１４ 制御回路
１１６、２９０ 監視回路
１２０ 電源線
１３０ 水晶振動子
１３２ 分周信号
１３４ 動作状態通知信号端子
１３６ 検出結果信号
１３８ クロック信号
１４０ 制御信号
２００ 差動対のコンパレータ回路
２０２、２１４、２１６ 定電流源
２０４、２０６、２１２、２１２１、２１２２、２８２１、２８２２ Ｐチャネル型ＭＯＳＦＥＴ
２０８、２１０、２１８１〜２１８３、２２２、２２４１〜２２４３ Ｎチャネル型ＭＯＳＦＥＴ
２２０ 出力端子
２５０ モニタ回路
２５２ タイマ回路
２５４、２９４ デコーダ回路
２６０ 発振条件検出信号
２６２ タイムアウト信号
２９２ カウンタ回路
２９６ カウントアップ信号
【発明の属する技術分野】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の電界効果トランジスタを含む電圧発生回路、これを備えた時計及び電子機器に関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
近年の集積化技術、通信技術などの進歩により、携帯電話や情報端末といった各種電子機器の携帯化が進み、これらに内蔵される半導体集積回路、ＩＣ（半導体装置）には一層の低消費電力化が要求されている。
【０００３】
例えば、ウォッチ（腕時計）の場合、環境への配慮から一次電池を使わないものが増え、自動巻き、太陽電池や熱電効果などによって自己発電した電力を二次電池に蓄えて、モータや内蔵する制御用ＩＣの電源として用いるものがある。最近では、ゼンマイにより機械的に針を動かすとともに、同時に水晶振動子や内蔵する制御用ＩＣのための発電を行って、水晶時計レベルの正確な時間を保証するものが実用化されつつある。この場合、内蔵される制御用ＩＣに許容される動作電圧及び動作電流の上限は、それぞれ例えば０．５ボルト（［Ｖ］）、５０ナノ・アンペア（［ｎＡ］）とされる。
【０００４】
一般的に、上述した制御用ＩＣは、金属酸化膜半導体（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：以下、ＭＯＳと略す。）トランジスタにより構成される。この制御用ＩＣの消費電力を低減するためには、内蔵するＭＯＳトランジスタの寄生容量の低減は言うまでもないが、消費電力が動作電圧（電源電圧）の２乗に比例するため、動作電圧を低下させることが最も効果的である。
【０００５】
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造のデバイスは、接合容量の低減と、低閾値電圧による動作電圧の低下とを可能にするという特徴を有し、上述したような超低消費電力による動作が要求される各種回路を実現する技術として注目されている。
【０００６】
ウォッチ用ＩＣの場合、外付けされた水晶振動子が接続された水晶発振回路、発振出力の分周やタイミング制御を行う回路をＳＯＩ構造のＭＯＳ電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：以下、ＦＥＴと略す。）により構成することによって、著しい低消費電流動作、低定電圧動作が可能となる。
【０００７】
しかしながら、発振回路に供給される電圧が低いと、発振動作自体に時間がかかってしまう。一方、発振回路に供給される電圧が高いと、発振開始が早くなるものの、発振動作自体に消費される電力がますます多くなる。
【０００８】
そこで、通常、電源投入時に発振回路に供給する電圧には高い電圧を印加し、ある程度発振が開始して、発振出力を検出すると、発振回路に供給する電圧を動作下限電圧として規定される回路動作停止電圧ぎりぎりになるように低くする。これにより、迅速な発振開始と、低消費電力化との両立を図る。
【０００９】
ＳＯＩ構造のデバイスの場合、ボディ部がフローティング状態とされたフローティングボディ型のデバイスにより構成された回路を用いることによって、ボディ部に蓄積されたキャリアの影響である基板浮遊効果により、閾値が変化するため、低電圧による動作が可能となり、さらに低消費電力化を図ることができる。
【００１０】
ところが、フローティングボディ型のデバイスに対して急激に供給電圧を変化させる場合、ボディ部に蓄積されたキャリアの放電に時間がかかり、そのＤＣ特性に履歴効果が存在する。
【００１１】
したがって、上述したようなウォッチ用ＩＣにおいて、発振回路からの発振出力がフローティングボディ型のＳＯＩ構造のデバイスにより構成される回路に供給された場合、当該回路を介して発振開始が検出されたとして、高電圧から低電圧に急激に切り替えると、履歴効果により、本来動作する動作電圧において、回路が動作停止してしまうことがある。そのため、切り替える低定電圧値として動作下限電圧ぎりぎりに設定することが困難であり、消費電力の増大を受け入れざるを得なかった。
【００１２】
そこで本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、履歴効果を有するＳＯＩ構造のデバイスに対して発振出力を行う発振回路に動作下限電圧ぎりぎりの動作電圧を供給可能な電圧発生回路、これを備えた時計及び電子機器を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題を解決するために本発明は、第１の電位を供給する第１の電源線と、前記第１の電位よりも低い第２の電位を供給する第２の電源線と、前記第１及び第２の電源線に電気的に接続され、構成要素としてのトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタからなる定電圧発生回路と、前記定電圧発生回路によって発生される、前記第１及び第２の電位のいずれか一方を基準とした定電圧を供給するための第３の電源線と、前記第１及び第３の電源線に電気的に接続され、構成要素としてのトランジスタの少なくとも一部は、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の電界効果トランジスタからなる監視回路と、を含み、前記定電圧発生回路は、所与の制御信号に応じた値の前記定電圧を発生し、前記監視回路は、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の電界効果トランジスタにより構成される所与の動作回路を介して発振回路の発振出力を監視し、その監視結果として前記制御信号を生成するものであることを特徴とする。
【００１４】
ここで、定電圧発生回路は第１及び第２の電源線に供給される第１及び第２の電位の電位差を動作電圧として、定電圧を発生する。このような定電圧発生回路を構成するトランジスタの少なくとも一部は、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタからなるものであって、回路全体がこのようなソースタイ型の部分空乏型のＳＯＩ構造の電界効果トランジスタにより構成されていることが望ましい。
【００１５】
また、動作回路は、第１及び第２の電位のいずれか一方を基準として定電圧発生回路によって発生される定電圧で、好ましくは超低電圧で動作するように、その少なくとも一部がボディ領域が電気的にフローティング状態とされた部分空乏型のＳＯＩ構造の電界効果トランジスタからなるものであって、回路全体がこのようなフローティングボディ型の部分空乏型のＳＯＩ構造の電界効果トランジスタにより構成されていることが望ましい。
【００１６】
すなわち本発明によれば、高い電圧が印加される可能性がある第１及び第２の電源線に接続された定電圧発生回路を、部分空乏化状態のボディ領域とソース領域とが電気的に接続されたＳＯＩ構造の電界効果トランジスタにより構成し、動作回路に対して、第１及び第３の電源線により定電圧発生回路によって発生された定電圧を供給するようにしている。定電圧発生回路は、超低定電圧を発生することができれば、動作回路をボディ領域がフローティング状態のＳＯＩ構造の電界効果トランジスタにより構成することで、超低消費電力動作が可能な半導体集積回路を提供することができる。
【００１７】
なお、動作回路としては、論理動作を行うディジタル回路が適している。一般に、半導体集積回路のほとんどの部分は論理動作を行うディジタル回路部分である場合、上述したように超低定電圧動作が可能なフローティングボディ型のＳＯＩ構造の電界効果トランジスタを採用することで、効果的に超低消費電力化を図ることができる。
【００１８】
本発明によれば、履歴効果を有するものより低電圧で動作するフローティングボディ型のＳＯＩ構造のＭＯＳＦＥＴにより構成される分周回路などの動作回路を介した発振出力を監視し、その監視結果に基づいて、段階的に定電圧発生手段が発生する定電圧値を変化させることができるようになるので、動作電圧が急激に変化させることがなくなり、動作回路を構成するＭＯＳＦＥＴの閾値に依存する回路動作停止電圧ＶＳＴＯぎりぎりに最終的に発振回路を動作させる低定電圧値を設定することができる。したがって、発振回路の迅速な発振開始と、超低消費電力化との両立を図ることができる。
【００１９】
また本発明は、前記監視回路は、前記電源投入時からの時間経過を監視し、前記時間経過にしたがって前記定電圧の値を段階的に所与の第１の電圧値に近付けていくように前記制御信号を生成するものであることを特徴とする。
【００２０】
これにより、製造条件に依存せずに、所与の発振条件を満たした場合に段階的に第１の電圧値に近付けるように定電圧を変化させるようにしたので、閾値制御が難しいばあいであっても回路動作停止電圧ＶＳＴＯぎりぎりの低電圧値を発振回路に供給することができるようになり、さらに低消費電力化と、迅速な発振開始とを効果的に図ることができる。
【００２１】
また本発明は、前記監視回路は、前記発振回路の発振出力のパルスをカウントし、前記カウント結果に基づいて前記定電圧の値を段階的に所与の第１の電圧値に近付けていくように前記制御信号を生成するものであることを特徴とする。
【００２２】
これにより、設計時に、段階的に変化させる時間が既知である場合には、発振出力を監視する監視回路により、電源投入時から所与の時間の経過するたびに段階的に定電圧を変更させるようにすることで、構成を簡素化することができ、回路の簡素化と低コスト化とを図ることができる。
【００２３】
また本発明は、前記定電圧生成回路は、一端が前記第２の電源線に電気的に接続された第１の定電流源と、一端が前記第１の電源線に電気的に接続された第２の定電流源と、ボディ領域が前記第１の電源線に電気的に接続されたソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第１の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、ボディ領域がソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第２の定電流源の他端に電気的に接続された１又は複数のＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、ゲート電極が差動対コンパレータ回路の差動出力のうち前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続された方の差動出力に接続され、ボディ領域及びソース領域が前記第２の電源線に電気的に接続され、ドレイン領域が前記定電圧を供給するための第３の電源線に電気的に接続された第２のＮチャネル型電界効果トランジスタと、ドレイン領域が前記第１のＮチャネル型電界効果トランジスタそれぞれのソース領域に電気的に接続され、ボディ領域がそれぞれのソース領域に電気的に接続され、ゲート電極に前記所与の制御信号が供給され、前記ソース領域が前記第３の電源線に電気的に接続された１又は複数のＳＯＩ構造の第２のＮチャネル型電界効果トランジスタと、を含むことを特徴とする。
【００２４】
また本発明は、前記定電圧生成回路は、一端が前記第２の電源線に電気的に接続された第１の定電流源と、一端が前記第１の電源線に電気的に接続された第２の定電流源と、ボディ領域がソース領域に電気的に接続され、ゲート電極及びドレインが前記第１の定電流源の他端に電気的に接続された１または複数のＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、それぞれのボディ領域が前記第１の電源線に電気的に接続されたソース領域に電気的に接続され、それぞれのドレイン領域が前記第１のＰチャネル型電界効果トランジスタそれぞれのソース領域に接続され、それぞれのゲート電極に前記所与の制御信号が供給される１又は複数のＳＯＩ構造の第２のＰチャネル型電界効果トランジスタと、一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、ボディ領域がソース領域に接続され、ゲート電極及びドレイン領域が前記第２の定電流源の他端に電気的に接続され、前記ソース領域が前記定電圧を供給するための前記第３の電源線に電気的に接続されたＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、ゲート電極が差動対コンパレータ回路の差動出力のうち前記第１のＰチャネル型電界効果トランジスタのゲート電極に接続された方の差動出力に電気的に接続され、ボディ領域及びソース領域が前記第２の電源線に電気的に接続され、ドレイン領域が前記第１のＮチャネル型電界効果トランジスタのソース領域と電気的に接続された第２のＮチャネル型電界効果トランジスタと、を含むことを特徴とする。
【００２５】
このように、ボディタイ型のＳＯＩ構造のＭＯＳＦＥＴにより、段階的に供給する定電圧値を変更可能な定電圧発生回路を構成することができるので、回路の簡素化と、発生される低定電圧値の精度良い制御が可能となる。
【００２６】
また本発明は、前記定電圧生成回路は、一端が前記第２の電源線に電気的に接続された第１の定電流源と、一端が前記第１の電源線に電気的に接続された第２の定電流源と、ボディ領域が前記第１の電源線に電気的に接続されたソースに電気的に接続され、ゲート電極及びドレイン領域が前記第１の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、ボディ領域がソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第２の定電流源の他端に電気的に接続され、前記ソース領域が前記定電圧を供給するための前記第３の電源線に電気的に接続された１又は複数のＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、を含み、前記第１の定電流源の定電流値を変化させることによって、前記定電圧の値を段階的に所与の第１の電圧値に近付けていくようにしたものであることを特徴とする。
【００２７】
また本発明は、前記第２の定電流源の定電流値を変化させることによって、前記定電圧の値を段階的に所与の第１の電圧値に近付けていくようにしたものであることを特徴とする。
【００２８】
このように、ボディタイ型のＳＯＩ構造のＭＯＳＦＥＴに構成するとともに、定電流源が発生する定電流値を変更するようにして段階的に供給する定電圧値を変更可能な定電圧発生回路を構成することができるので、回路の簡素化と、発生される低定電圧値の精度良い制御が可能となる。
【００２９】
また本発明は、前記発振回路は、水晶発振器であることを特徴とする。
【００３０】
本発明によれば、水晶発振振動子の発振出力を得る水晶発振器に対して供給する定電圧を段階的に変更するようにしたので、動作電圧や周波数に依存しない安定した発振出力を、より迅速かつ、低消費電力で得ることができる。
【００３１】
また本発明は、上記いずれか記載の電圧発生回路を含む時計であることを特徴とする。
【００３２】
これにより、上述した迅速な発振開始と超低消費電力動作が可能な時計を提供することができる。
【００３３】
また本発明は、上記いずれか記載の電圧発生回路を含む電子機器であることを特徴とする。
【００３４】
これにより、上述した迅速な発振開始と超低消費電力動作で、バッテリの長寿命化を図る電子機器を提供することができる。
【００３５】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。
【００３６】
１． ウォッチ用ＩＣ
本実施形態の電圧発生回路は、ＳＯＩ構造のＭＯＳＦＥＴにより構成されたウォッチ用ＩＣに含まれる。ウォッチ用ＩＣは、時計体の針の動きを監視し、監視結果に応じて適切なタイミングで時計体に供給するように、発振回路の発振出力の分周信号のタイミングを制御する。本実施形態の電圧発生回路は、この発振回路に供給される動作電圧の制御を行う。
【００３７】
１．１ 構成
図１に、本実施形態の電圧発生回路を含むＳＯＩ構造のＭＯＳＦＥＴにより構成されたウォッチ用ＩＣの構成の一例を示す。
【００３８】
ウォッチ用ＩＣは、線形動作が必要なアナログ回路部１００と、論理動作を行うディジタル回路部１１０とを含む。
【００３９】
アナログ回路部１００は、定電圧発生回路（Ｖｏｌｔａｇｅ Ｒｅｇｕｌａｔｏｒ）１０２、発振回路（Ｏｓｃｉｌｌａｔｏｒ）１０４、検出回路（Ｄｅｔｅｃｔｏｒ）１０６を含む。
【００４０】
ディジタル回路部１１０は、分周回路（Ｄｉｖｉｄｅｒ）１１２、制御回路（Ｃｏｎｔｒｏｌｌｅｒ）１１４、監視回路１１６を含む。
【００４１】
アナログ回路部１００は、第１の電源線ＶＤＤと、第２の電源線ＶＳＳが接続されている。
【００４２】
アナログ回路部１００の定電圧発生回路１０２には、第１の電源線ＶＤＤと第２の電源線ＶＳＳが接続されている。この定電圧発生回路１０２は、第１の電源線ＶＤＤと第２の電源線ＶＳＳとの間の電位差を動作（電源）電圧として、第１の電源線ＶＤＤの電位を基準として所与の低定電圧を発生することができるようになっている。この低定電圧は、第１の電源線ＶＤＤと電源線１２０とにより、回路各部に供給される。
【００４３】
発振回路１０４、検出回路１０６は、第１の電源線ＶＤＤと、電源線１２０とが接続され、この両電源線の電位差を動作（電源）電圧として動作する。
【００４４】
ディジタル回路１１０の分周回路１１２、制御回路１１４、監視回路１１６は、第１の電源線ＶＤＤと、電源線１２０とが接続され、この両電源線の電位差を動作（電源）電圧として動作する。
【００４５】
このようなウォッチ用ＩＣは、第１の電源線ＶＤＤが接地レベルにあるものとすると、定電圧発生回路１０２には、ＩＣ外部から第２の電源線ＶＳＳを介して、外部電圧が供給されるようになっている。
【００４６】
１．１．１ アナログ回路部
本実施形態のアナログ回路部１００は、第２の電源線ＶＳＳを介して外部電源電圧が供給される定電圧発生回路１０２と、この定電圧発生回路１０２による超低定電圧が供給されない外部回路からの信号を受け付ける検出回路１０６の一部のＭＯＳＦＥＴには、それぞれボディタイ型部分空乏（Ｐａｒｔｉａｌｌｙ−Ｄｅｐｌｅｔｅｄ：以下、ＰＤと略す。）型のＳＯＩ構造のＭＯＳＦＥＴを採用している。これにより、ボディ領域の基板浮遊効果を抑えて、バルク型と同レベルのアナログ特性を得ることができる。
【００４７】
さらに本実施形態では、発振回路１０４の発振インバータも、それぞれボディタイ型のＰＤ型のＳＯＩ構造のＭＯＳＦＥＴにより構成するようにしている。これは、特に発振回路の場合には、周波数依存性や電圧依存性を有しないアナログ特性が必要とされるからである。すなわち、発振回路１０４を、ボディタイ型のＰＤ型のＳＯＩ構造のＭＯＳＦＥＴを採用して、超低定電圧で動作させることにより、低消費電力動作と発振開始の迅速化とを図ることができる。
【００４８】
また、検出回路１０６において、定電圧発生回路１０２による超低定電圧が供給されない外部からの信号のインタフェース部分以外は、フローティングボディ型で構成することで、より一層の低消費電力動作を図ることができる。
【００４９】
このようなアナログ回路１００は、さらに定電流を供給し、定電流駆動とすることによって、動作電流を抑えるとともに、ＭＯＳＦＥＴの動作電流を１ｎＡ程度のサブスレッショルド領域で動作させている。これにより、低消費電流動作、定電圧動作を確保する。
【００５０】
特に、発振回路１０４の発振インバータには、Ｐチャネル型及びＮチャネル型のＳＯＩ構造のＭＯＳＦＥＴに対し、選択的に不純物をドーピングして、アナログ回路部１００の他のＭＯＳＦＥＴの閾値よりさらに低く制御することによって、発振回路１０４の低定電圧動作をも確保することができる。
【００５１】
１．１．２ ディジタル回路部
ディジタル回路部１１０は、論理的な動作が行われる論理回路であって、ウォッチ用ＩＣ内で、通常、最も素子数が多く回路のほとんどを占める。
【００５２】
本実施形態では、この分周回路１１２、制御回路１１４、監視回路１１６などのディジタル回路部１１０は、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴから構成される。
【００５３】
フローティングボディ型を採用することにより、デザインルール上最小のサイズのＭＯＳＦＥＴを実現することができ、接合容量の低減を理想的に行うことができる。
【００５４】
また、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴを採用することにより、ボディ領域の基板浮遊効果を積極的に利用して、ＤＣ動作時の閾値に対して、実動作（ＡＣ動作）時の閾値をさらに下げることができ、ウォッチ用ＩＣの大部分を占めるディジタル回路部１１０の低電圧駆動を実現することができる。これにより、効果的に超低消費電力化を図ることができる。そのため、ディジタル回路部１１０には、定電圧発生回路１０２により、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにおいて上述した基板浮遊効果を積極的に利用するために必要な超低定電圧を供給するようにしている。
【００５５】
１．２ 回路の概要
定電圧発生回路１０２は、所与の低定電圧を発生して回路各部に供給する。
【００５６】
発振回路１０４は、外付けされた３２ＫＨｚの水晶振動子１３０から、３２ＫＨｚの発振出力を取り出し、ディジタル回路部１１０に供給する。
【００５７】
ディジタル回路部１１０では、分周回路１１２により発振回路１０４からの発振出力が順次分周されて、例えば０．１Ｈｚの分周信号が生成される。
【００５８】
一方、検出回路１０６は、動作状態通知信号端子１３４から入力される図示しない時計体の動作状態を示す各種通知信号を検出し、その検出結果信号１３６をディジタル回路１１０の制御回路１１４に出力する。
【００５９】
制御回路１１４は、検出回路１０６からの検出結果信号１３６の示す結果に応じて、分周回路１１２から出力された分周信号１３２の出力タイミングなどを制御する。これにより、例えば検出回路１０６によって動作状態通知信号端子１３４からの各種通知信号により図示しない時計体の針の動きを監視し、制御回路１１４により正確なタイミングのクロック信号１３８を生成及び供給し、図示しない時計体に対して運針制御を行うことができる。
【００６０】
監視回路１１６は、制御回路１１４によって制御されて出力されたクロック信号１３８を監視して発振出力の周波数などから所与の発振条件が満たされたか否かを検出するとともに、制御信号１４０を定電圧発生回路１０２に対して供給するようになっている。
【００６１】
制御信号１４０は、クロック信号１３８の発振出力が所与の発振条件を満たしたときからの時間経過、或いは電源投入後クロック信号１３８のパルスのカウント結果から、所与の時間経過にともない、定電圧発生回路１０２によって電源線１２０に供給される定電圧値が、回路動作停止電圧として規定されている目標電圧値ぎりぎりに近付けていくように制御すべく生成される。
【００６２】
定電圧発生回路１０２は、この制御信号１４０によって指示される定電圧値を生成し、電源線１２０に供給する。
【００６３】
すなわち本実施形態の電圧発生回路は、監視回路１１６により制御回路１１４から出力されるクロック信号を監視し、その監視結果に応じて定電圧発生回路１０２を制御して、電源線１２０に供給される定電圧値を制御することができるようになっている。
【００６４】
１．３ 本実施形態の電圧発生回路
本実施形態の電圧発生回路は、制御回路１１４から出力制御されるクロック信号の監視結果に基づいて制御信号１４０を生成する監視回路１１６と、この制御信号１４０に応じた定電圧値を発生する定電圧発生回路１０２とを含む。
【００６５】
図２に、本実施形態の定電圧発生回路１０２の構成要部の一例を示す。
【００６６】
本実施形態の定電圧発生回路１０２に含まれるＰチャネル型及びＮチャネル型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴは、全てボディタイ型で、ボディ領域はソース領域に接続されている。
【００６７】
この定電圧発生回路１０２は、差動対のコンパレータ回路２００を含む。
【００６８】
この差動対のコンパレータ回路２００は、定電流源２０２、Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６、負荷側のＮチャネル型ＭＯＳＦＥＴ２０８、２１０を含む。
【００６９】
差動対のコンパレータ回路２００は、一端が接地（第１の電源線ＶＤＤに接続）された定電流源２０２の他端に、Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６のソース端子が接続されている。
【００７０】
Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６のドレイン端子は、それぞれ負荷側のＮチャネル型ＭＯＳＦＥＴ２０８、２１０のドレイン端子と接続されている。
【００７１】
負荷側のＮチャネル型ＭＯＳＦＥＴ２０８、２１０のゲート端子は互いに接続され、Ｎチャネル型ＭＯＳＦＥＴ２１０のゲート端子とドレイン端子は接続されている。これにより、負荷側にミラー回路が構成される。
【００７２】
また、Ｐチャネル型ＭＯＳＦＥＴ２１２のソース端子は接地（第１の電源線ＶＤＤに接続）され、ゲート端子とドレイン端子とが接続されている。このゲート端子及びドレイン端子は、ノードＰに接続される。ノードＰは、Ｐチャネル型ＭＯＳＦＥＴ２０４のゲート端子と、一端が第２の電源線ＶＳＳに接続された定電流源２１４の他端とに接続されている。
【００７３】
さらに、一端が接地（第１の電源線ＶＤＤに接続）された定電流源２１６の他端が、ノードＰ´に接続されている。ノードＰ´には、Ｐチャネル型ＭＯＳＦＥＴ２０６のゲート端子と、複数のＮチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・のドレイン端子とが接続されている。
【００７４】
Ｎチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・のゲート端子とドレイン端子は互いに接続されており、それぞれのソース端子は、ゲート電極に監視回路１０８からの制御信号がそれぞれ接続されたＮチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・の各ドレイン端子に接続されている。
【００７５】
これらＮチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・の各ソース端子は、ノードＱに接続されている。
このノードＱは、接地レベル（第１の電源線の電位レベル）を基準として超低定電圧値を出力する出力端子２２０と、Ｎチャネル型ＭＯＳＦＥＴ２２２のドレイン端子とが接続されている。
【００７６】
Ｎチャネル型ＭＯＳＦＥＴ２２２のゲート端子は、Ｐチャネル型ＭＯＳＦＥＴ２０４のドレイン端子及びＮチャネル型ＭＯＳＦＥＴ２０８のドレイン端子に接続されている。Ｎチャネル型ＭＯＳＦＥＴ２２２のソース端子は、第２の電源線ＶＳＳに接続されている。
【００７７】
図３に、本実施形態の監視回路１１６の構成の一例を示す。
【００７８】
本実施形態の監視回路１１６に含まれるＰチャネル型及びＮチャネル型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴは、全てフローティングボディ型であり、第１の電源線ＶＤＤと定電圧発生回路１０２により低定電圧が供給される電源線１２０との電位差を動作電圧として動作するようになっている。
【００７９】
本実施形態の監視回路１１６は、モニタ回路２５０、タイマ回路２５２、デコーダ回路２５４を含む。
【００８０】
モニタ回路２５０は、制御回路１１４によって制御されて出力されるクロック信号１３８をモニタして、所与の発振条件を満たしたか否か検出することができるようになっている。例えば、クロック信号１３８がある周波数以上となることを発振条件としたとき、モニタ回路２５０は、クロック信号１３８を監視し、その発振条件を満たしたか否かを示す発振条件検出信号２６０をタイマ回路２５２に対して出力する。
【００８１】
タイマ回路２５２は、モニタ回路２５０からの発振条件検出信号２６０によってクロック信号１３８が所与の発振条件を満たした時点から、所与の第１〜第Ｎの時間Ｔ１〜ＴＮ経過ごとに、デコーダ回路２５４に対してタイムアウト信号２６２を出力する。
【００８２】
デコーダ回路２５４は、タイムアウト信号２６２をデコードして、これによって示される時間経過に対応した複数ビットからなる制御信号１４０を生成する。
【００８３】
このようにして生成された制御信号１４０は、対応するビットごとに図２に示すＮチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・の各ゲート電極に供給されるようになっている。
【００８４】
図４（Ａ）、（Ｂ）に、このような制御信号１４０によって制御される定電圧発生回路１０２が発生する定電圧値の制御結果の一例を示す。
【００８５】
ここで、縦軸に定電圧発生回路１０２によって動作電圧として、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴから構成された動作回路に供給される定電圧値を｜ＶＩＮ｜、横軸を電源投入時からの時間としている。
【００８６】
また、動作回路が動作する下限電圧値として規定される回路動作停止電圧をＶＳＴＯとする。この回路動作停止電圧ＶＳＴＯは、動作回路を構成するＭＯＳＦＥＴの閾値に依存する。
【００８７】
さらに、電源投入時に発振回路の発振をできるだけ速く行うために供給される所与の高電圧値をＶ１、最終的にできるだけ低消費電力動作を行うためにＶＳＴＯぎりぎりに設定される定電圧値をＶ２とする。
【００８８】
従来では、図４（Ａ）に示すように、電源投入時に発振開始をできるだけ早くするために高定電圧値Ｖ１が供給されると、予め決められた時間経過後に、低定電圧値Ｖ２に切り替えられていた。
【００８９】
しかしながら、上述したようにフローティングボディ型のＳＯＩデバイスには、ボディ部に蓄積されたキャリアの影響である基板浮遊効果により、閾値が変化するため、低電圧による動作が可能となり、さらに低消費電力化を図ることができるものの、そのキャリアが蓄積されるボディ部による履歴効果により、動作電圧を急激に切り替えた場合、本来動作する動作電圧において、回路が動作停止してしまうことがある。
【００９０】
これは、回路停止電圧値ＶＳＴＯぎりぎりに、低定電圧値Ｖ２を設定することができないことを意味し、その結果低定電圧値Ｖ２と回路停止電圧値ＶＳＴＯとの差ＶＭを大きくせざるを得ず、本来はもう少し低い電圧まで動作するにもかかわらず高い電圧で動作させることになるため、その分消費電力が大きくなる。
【００９１】
これに対して、本実施形態では図４（Ｂ）に示すように、所与の時間Ｔ１、Ｔ２、・・・、ＴＮごとに段階的に、フローティングボディ型のＳＯＩデバイスに供給する定電圧値を回路停止電圧値ＶＳＴＯに近付けていくようにしたので、上述したような急激な電圧変化による履歴効果の影響をなくすことができる。したがって、回路停止電圧値ＶＳＴＯぎりぎりに、低定電圧値Ｖ２を設定することができるため、低定電圧値Ｖ２と回路停止電圧値ＶＳＴＯとの差ＶＭ´を小さくすることができ、従来と比べて迅速な発振開始と低消費電力化との両立を図ることができる。
【００９２】
このように段階的に定電圧値を切り替えることができる本実施形態における定電圧発生回路１０２は、Ｐチャネル型ＭＯＳＦＥＴ２１２のドレイン端子の電位であるノードＰの電位が、定電流源２１４によって供給される定電流値が流れるように設定される。このノードＰの電位は、上述した差動対のコンパレータ回路２００の一方の入力端子であるＰチャネル型ＭＯＳＦＥＴ２０４のゲート端子に入力される。
【００９３】
差動対のコンパレータ回路２００では、負荷側のミラー回路によって規定される動作電流となるように、Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６が動作する。
【００９４】
Ｎチャネル型ＭＯＳＦＥＴ２２２は、出力制御用トランジスタである。Ｎチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・はバイアス発生用のＭＯＳＦＥＴで、ドレイン・ソース間に電流を流すことによって、ドレイン・ソース間に所与のバイアスを発生する。Ｎチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・はドレイン・ソース間に流れる電流をオン、オフさせるスイッチである。
【００９５】
ノードＰ´には、出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２とＮチャネル型ＭＯＦＥＴ２１８１、２１８２、２１８３、・・・に制御された電位が発生し、このノードＰ´の電位は差動対のコンパレータの、他の一方の入力端子であるＰチャネル型ＭＯＳＦＥＴ２０６のゲート端子に負帰還される。この構成により、差動対Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６と出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２の動作によりノードＰとノードＰ´は同電位に制御される。
【００９６】
このようにすることによって、出力端子２２０から供給される定電圧ＶＱは、接地レベル（第１の電源線の電位レベル）を基準電位として、Ｐチャネル型ＭＯＳＦＥＴ２１２で発生した電位差ＶＰと、ノードＰ´とノードＱとの電位差との和が出力されることになる。
【００９７】
ここで、監視回路１１６によって生成される制御信号１４０の各ビットが、Ｎチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・のゲート電極に供給されている。
【００９８】
これにより、ノードＰ´とノードＱとの間に接続されるＮチャネル型ＭＯＳＦＥＴのＷ（ゲート幅）／Ｌ（ゲート長）を変更することができるので、ノードＰ´とノードＱとの間に接続されるＮチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・を、Ｎチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・により任意に遮断することによって、ノードＰ´とノードＱとの間に接続されるＭＯＳＦＥＴのＴｒサイズを変更することができる。すなわち、出力端子２２０から供給される定電圧ＶＱは、接地レベル（第１の電源線の電位レベル）を基準電位として、Ｐチャネル型ＭＯＳＦＥＴ２１２で発生した電位差ＶＰと、ノードＰ´とノードＱとに接続されたＮチャネル型ＭＯＳＦＥＴに発生した電圧ＶＮとの和が出力される。
【００９９】
ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・のＷ／Ｌをそれぞれ異ならせて形成し、そのいずれか１つ若しくは複数個の接続を選択してノードＰ´とノードＱとの間のバイアス値を制御するようにしても良い。
【０１００】
このように、制御信号１４０によって遮断、若しくは接続すべきＮチャネル型ＭＯＳＦＥＴを変更することで、段階的に定電圧値を変更することができる。
【０１０１】
ところで、回路動作停止電圧ＶＳＴＯは、低電圧が供給される回路を構成するＭＯＳＦＥＴの閾値に依存することから、本実施形態における定電圧発生回路１０２では、定電流値を調整することによって、飽和接続されたＰチャネル型ＭＯＳＦＥＴ２１２のＶｄｓ（ドレイン−ソース間電圧）の値と、飽和接続されたＮチャネル型ＭＯＳＦＥＴ２１８のＶｄｓの値との和を定電圧として出力する。
【０１０２】
したがって、出力端子２２０から供給される定電圧ＶＱは、Ｐチャネル型ＭＯＳＦＥＴ２１２、Ｎチャネル型ＭＯＳＦＥＴ２１８それぞれの閾値ＶｔｈＮ、｜ＶｔｈＰ｜の和に依存した値となる。
【０１０３】
これにより、定電圧発生回路１０２によって発生された低定電圧と、この低定電圧が供給される回路の回路動作停止電圧ＶＳＴＯの温度勾配が等しくなり、動作保証すべき温度範囲において無駄に高い定電圧値を設定することなく、常に回路動作停止電圧ＶＳＴＯよりわずかだけ高い定電圧値を供給することで、低消費電力化を効果的に図ることができる。
【０１０４】
２．構成の他の例
２．１ 定電圧発生回路の構成の他の例
本実施形態における電圧発生回路は、図２に示したように差動対のコンパレータ回路の一方に接続されたＴｒ（トランジスタ）サイズの異なるＮチャネル型ＭＯＳＦＥＴを段階的に選択することで発振回路に供給される定電圧値を段階的に変更するものとして説明したが、これに限定されるものではない。
【０１０５】
図５に、本実施形態の定電圧発生回路の構成要部の他の例を示す。
【０１０６】
この定電圧発生回路に含まれるＰチャネル型及びＮチャネル型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴも、図２に示した定電圧発生回路１０２と同様に、全てボディタイ型で、ボディ領域はソース領域に接続されている。
【０１０７】
この定電圧発生回路２８０は、基本的に図２に示した定電圧発生回路１０２と同様の構成である。
【０１０８】
しかし定電圧発生回路２８０は、図２に示した定電圧発生回路１０２がノードＰ´とノードＱとの間にＮチャネル型ＭＯＳＦＥＴ２１８１、２１８２、２１８３、・・・、２２４１、２２４２、２２４３、・・・が接続されているのに対してＮチャネル型ＭＯＳＦＥＴ２１８のみが接続されている。また、定電圧発生回路２８０は、図２に示した定電圧発生回路１０２が第１の電源線ＶＤＤとノードＰとの間にＰチャネル型ＭＯＳＦＥＴ２１２が接続されているのに対し、定電圧発生回路２８０は第１の電源線ＶＤＤとノードＰとの間にＰチャネル型ＭＯＳＦＥＴ２１２１、２１２２、２８２１、２８２２が接続されている。
【０１０９】
Ｐチャネル型ＭＯＳＦＥＴ２１２１、２１２２のソース端子それぞれは、ソース端子が第１の電源線ＶＤＤに接続されたＰチャネル型ＭＯＳＦＥＴ２８２１、２８２２それぞれのドレイン端子に接続されている。Ｐチャネル型ＭＯＳＦＥＴ２８２１、２８２２のゲート電極には、監視回路１１６によって生成された制御信号１４０の各ビットが接続されている。
【０１１０】
Ｐチャネル型ＭＯＳＦＥＴ２１２１、２１２２、２１２３、・・・はバイアス発生用のＭＯＳＦＥＴで、ドレイン・ソース間に電流を流すことによって、ドレイン・ソース間に所与のバイアスを発生する。Ｐチャネル型ＭＯＳＦＥＴ２８２１、２８２２、２８２３、・・・はドレイン・ソース間に流れる電流をオン、オフさせるスイッチである。
【０１１１】
ノードＰ´には、出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２とＮチャネル型ＭＯＦＥＴ２１８に制御された電位が発生し、このノードＰ´の電位は差動対のコンパレータの、他の一方の入力端子であるＰチャネル型ＭＯＳＦＥＴ２０６のゲート端子に負帰還される。この構成により、差動対Ｐチャネル型ＭＯＳＦＥＴ２０４、２０６と出力制御用Ｎチャネル型ＭＯＳＦＥＴ２２２の動作によりノードＰとノードＰ´は同電位に制御される。
【０１１２】
ここでは、ノードＰと第１の電源線ＶＤＤの間に接続されるＰチャネル型ＭＯＳＦＥＴは、２つであるが、３つ以上を同様に接続するようにしても良い。
【０１１３】
このように構成することによって、第１の電源線ＶＤＤとノードＰとの間に接続されるＰチャネル型ＭＯＳＦＥＴのＷ（ゲート幅）／Ｌ（ゲート長）を変更することができるので、第１の電源線ＶＤＤとノードＰとの間に接続されるＰチャネル型ＭＯＳＦＥＴ２１２１、２１２２を、Ｐチャネル型ＭＯＳＦＥＴ２８２１、２８２２により任意に遮断することによって、第１の電源線ＶＤＤとノードＰとの間に接続されるＭＯＳＦＥＴのＴｒサイズを変更することができる。すなわち、出力端子２２０から供給される定電圧ＶＱは、接地レベル（第１の電源線の電位レベル）を基準電位として、第１の電源線ＶＤＤとノードＰとの間の電位差と、ノードＰ´とノードＱとに接続されたＮチャネル型ＭＯＳＦＥＴに発生した電圧ＶＮとの和が出力される。
【０１１４】
ＭＯＳＦＥＴ２１２１、２１２２のＷ／Ｌをそれぞれ異ならせて形成し、そのいずれか１つ若しくは複数個の接続を選択してノードＰのバイアス値を制御するようにしても良い。
【０１１５】
このように、制御信号１４０によって遮断、若しくは接続すべきＰチャネル型ＭＯＳＦＥＴを変更することによっても、段階的に定電圧値を変更することができる。
【０１１６】
さらにまた、本実施形態における電圧発生回路を構成する定電圧発生回路は、図２、図５に示したように差動対のコンパレータ回路の一方に接続されたＮチャネル型ＭＯＳＦＥＴ、Ｐチャネル型ＭＯＳＦＥＴのＴｒサイズを段階的に変更することで発振回路に供給される定電圧値を段階的に変更するものに限定されるものではない。
【０１１７】
この他に、第１の電源線ＶＤＤとノードＰとの間にＰチャネル型ＭＯＳＦＥＴを複数接続しないでＰチャネル型ＭＯＳＦＥＴ２１２のみを設けるとともに、ノードＰ´とノードＱとの間にもＮチャネル型ＭＯＳＦＥＴを複数接続しないでＮチャネル型ＭＯＳＦＥＴ２１８のみを設け、例えば第１の電源線ＶＤＤとノードＰとの間に接続されたＰチャネル型ＭＯＳＦＥＴのバイアス電流を供給する定電流源２１４の定電流値を段階的に変更することでも、出力端子２２０から出力される定電圧値ＶＱを段階的に変更することができる。
【０１１８】
また、ノードＰ´とノードＱとの間に接続されたＮチャネル型ＭＯＳＦＥＴのバイアス電流を供給する定電流源２１６の定電流値を段階的に変更することでも、出力端子２２０から出力される定電圧値ＶＱを段階的に変更することができる。
【０１１９】
例えば、互いに異なる定電流値を発生する複数の定電流源を設けておき、制御信号により択一的に切り替えるようにすることで、定電流値を容易に変更することができる。
【０１２０】
２．２ 監視回路の構成の他の例
本実施形態における電圧発生回路は、発振回路の発振出力が所与の発振条件を満たしたときから段階的にＭＯＳＦＥＴのＴｒサイズを段階的に変更することで発振回路に供給される定電圧値を段階的に変更するものとして説明したが、これに限定されるものではない。
【０１２１】
図６に、本実施形態の監視回路の構成の他の例を示す。
【０１２２】
この監視回路２９０に含まれるＰチャネル型及びＮチャネル型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴは、全てフローティングボディ型であり、第１の電源線ＶＤＤと定電圧発生回路１０２により低定電圧が供給される電源線１２０との電位差を動作電圧として動作するようになっている。
【０１２３】
監視回路２９０は、カウンタ回路２９２、デコーダ回路２９４を含む。
【０１２４】
カウンタ回路２９２は、制御回路１１４によって制御されて出力されるクロック信号１３８のパルスをカウントする。そして、所与のカウント数に達したとき、そのカウント数に応じたカウントアップ信号２９６をデコーダ回路２９４に対して出力する。
【０１２５】
例えば、クロック信号１３８が、第１のカウント数Ｃ１に達したとき、これに対応するカウントアップ信号をデコーダ回路２９４に出力し、さらにまたクロック信号１３８が、第２のカウント数Ｃ２に達したとき、これに対応するカウントアップ信号をデコーダ回路２９４に出力する。
【０１２６】
デコーダ回路２９４は、カウントアップ信号２９６をデコードして、これによって示されるカウント数に対応した複数ビットからなる制御信号１４０を生成する。
【０１２７】
このようにして生成された制御信号１４０は、対応するビットごとに図２に示すＮチャネル型ＭＯＳＦＥＴ２２４１、２２４２、２２４３、・・・、或いは図５に示すＰチャネル型ＭＯＳＦＥＴ２８２１、２８２２の各ゲート電極に供給されるようになっている。
【０１２８】
なお、各ＭＯＳＦＥＴの閾値制御が精度良く行うことができ、発振開始時間がある程度予測できる場合には、発振出力を全く監視せず、電源投入時から所与の時間経過ごとに段階的に定電圧値を変更するように制御信号１４０を生成するようにしてもよい。
【０１２９】
３． 半導体装置
上述したような本実施形態の電圧発生回路は、シリコンチップなどに実装させて半導体装置を構成することで、従来にない超低消費電力動作を行うことができる。ただし、広義には本実施形態の半導体集積回路は、半導体装置に含まれる。
【０１３０】
図７に、本実施形態の電圧発生回路が内蔵された半導体装置の構成の一例を示す。
【０１３１】
この半導体装置３００は、上述した本実施形態の電圧発生回路を含む電源・クロック生成回路３１０、ＣＰＵ３１２、ＲＡＭ３１４、ＤＭＡ３１６、タイマ回路３１８、シリアルインタフェース回路３２０などが実装されたシリコンチップと、複数の外部端子とを含んで構成される。ＣＰＵ３１２、ＲＡＭ３１４、ＤＭＡ３１６、タイマ回路３１８、シリアルインタフェース回路３２０は、互いにバス３２２で接続されている。
【０１３２】
シリコンチップ内の各回路にはこれら各種外部端子を介して半導体装置外部から入力されたり、当該回路の動作信号がこれら各種外部端子を介して半導体装置外部に出力される。
【０１３３】
本実施形態の半導体装置３００に実装されるシリコンチップは、電源・クロック生成回路３１０の一部がＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのボディタイ型で構成されるとともに、その他のＣＰＵ３１２、ＲＡＭ３１４、ＤＭＡ３１６、タイマ回路３１８、シリアルインタフェース回路３２０のうち少なくとも一部がフローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴから構成された回路を含むことを特徴としている。
【０１３４】
電源・クロック生成回路３１０は、定電圧発生回路３３０、クロック信号生成回路３３２を含み、定電圧発生回路３３０は電源端子３３４、３３６を介して第１及び第２の電源線に接続された第１及び第２の電源配線３３８、３４０、クロック信号生成回路３３２は第１の電源配線３３８と定電圧発生回路３３０によって発生された低定電圧が供給される低定電圧供給配線３４２とに、それぞれ接続される。
【０１３５】
またクロック信号生成回路３３２は、水晶振動子接続端子３４４、３４６を介して水晶振動子３４８が外付けされ、所与の周波数の発振信号を分周して、クロック信号３５０を出力するとともに、図３若しくは図６に示した監視回路を備え、クロック信号３５０を監視し、その監視結果に基づいて生成された制御信号３５２を定電圧発生回路３３０に対して出力するようになっている。
【０１３６】
定電圧発生回路３３０は、この制御信号３５２に応じて段階的に定電圧値が回路動作停止電圧ＶＳＴＯに近付くように変更し、少なくともクロック信号生成回路３３２において水晶振動子３４８の発振出力を取り出す発振回路部分に供給する。
【０１３７】
フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにより構成された回路は、第１の電源線３３８と低定電圧供給配線３４２とが接続され、クロック信号生成回路３３２によって生成されたクロック信号３５０が供給される。
【０１３８】
このように、上述したように回路の大部分を占める論理回路部分にフローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴを採用するとともに、これら論理回路部分に基板浮遊効果の影響を低減する低定電圧を供給するようにした。さらに、上述したように、この低定電圧を生成する定電圧発生回路３３０と、発振出力を得るためのクロック信号生成回路部分をＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのボディタイ型で構成するようにした。これにより、製造コストがかからず、超低消費電力動作が可能な半導体装置を提供することができる。
【０１３９】
また、クロック信号３５０の分周回路部分等に履歴効果を有するフローティングボディ型のＳＯＩデバイスが採用されていた場合であっても、段階的に電源投入時から複数の中間電位を経て回路動作停止電圧ＶＳＴＯに近付けることができ、より迅速な発振開始と超低消費電力化を図ることが可能となる。
【０１４０】
なお、クロック信号生成回路３３２の発振出力の分周回路部分は論理動作を行うため、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴを採用することで、さらに低消費電力化を図ることができる。
【０１４１】
４．電子機器
上述したような半導体集積回路、半導体装置を電子機器に適用することにより、電子機器の低消費電力化を図ることができる。これは、本実施形態のウォッチのみならず、種々の携帯型の情報端末装置に適用可能である。
【０１４２】
図８（Ａ）、（Ｂ）に、本実施形態の電子機器のブロック図の一例を示す。
【０１４３】
この電子機器４００は、図８（Ａ）に示すように、超低定電圧とこれに対応したクロック信号を生成する電源・クロック生成回路４１０と、この超低定電圧を動作電圧としてクロック信号にしたがって所与の動作を行う動作回路４２０とを含む。
【０１４４】
電源・クロック生成回路４１０は、定電圧発生回路４１２、クロック信号生成回路４１４を含む。
【０１４５】
定電圧発生回路は、第１の電源線ＶＤＤと第２の電源線ＶＳＳとの間の電位差から超低定電圧を発生し、ボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴで構成されている。
【０１４６】
クロック信号生成回路４１４は、第１の電源線ＶＤＤと定電圧発生回路４１２によって発生された超低定電圧との間の電位差を動作電圧として動作し、外付けされた水晶振動子４１６の発振出力を取り出し、これを分周してクロック信号４１８を生成する。クロック信号生成回路４１４の発振出力を取り出す部分は、ボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴで構成し、フローティングボディ型の分周部分はＰＤ型ＳＯＩ構造のＭＯＳＦＥＴで構成されることが望ましい。
【０１４７】
また、クロック信号生成回路４１４は、図３若しくは図６に示した監視回路を備え、クロック信号４１８を監視し、その監視結果に基づいて生成された制御信号４１９を定電圧発生回路４１２に対して出力するようになっている。
【０１４８】
定電圧発生回路４１２は、この制御信号４１９に応じて段階的に定電圧値が回路動作停止電圧ＶＳＴＯに近付くように変更し、少なくともクロック信号生成回路４１４において水晶振動子４１６の発振出力を取り出す発振回路部分に供給する。
【０１４９】
動作回路４２０は、このクロック信号４１８にしたがって、所与の論理動作を行い、ＰＤ型ＳＯＩ構造のＭＯＳＦＥＴのフローティングボディ型で構成されている。
【０１５０】
図８（Ｂ）に示すように、動作回路４２０は、ＣＰＵ（または本実施形態の半導体集積回路（半導体装置））４２２、入力部４２４、メモリ４２６、画像生成部４２８、音出力部４３０、通信部４３２を含む。
【０１５１】
これら論理動作を行う各部は、フローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴで構成されていることが望ましい。
【０１５２】
ここで、入力部４２４は、種々のデータを入力するためのものである。ＣＰＵ（または本実施形態の半導体集積回路（半導体装置））４２２は、この入力部４２４により入力されたデータに基づいて種々の処理を行うことになる。メモリ４２６は、ＣＰＵ（または本実施形態の半導体集積回路（半導体装置））４２０等の作業領域となるものである。画像出力部４２８は、電子機器が表示する各種の画像（文字、アイコン、グラフィック等）を出力するためのものであり、その機能は、ＬＣＤやＣＲＴ等のハードウェアにより実現できる。音出力部４３０は、電子機器４００が出力する各種の音（音声、ゲーム音等）を出力するためのものであり、その機能は、スピーカ等のハードウェアにより実現できる。
【０１５３】
図９（Ａ）に、電子機器の１つである携帯電話９５０の外観図の例を示す。この携帯電話９５０は、入力部として機能するダイヤルボタン９５２や、画像出力部として機能し電話番号や名前やアイコン等を表示するＬＣＤ９５４や、音出力部として機能し音声を出力するスピーカ９５６を備える。
【０１５４】
図９（Ｂ）に、電子機器の１つである携帯型ゲーム装置９６０の外観図の例を示す。この携帯型ゲーム装置９６０は、入力部として機能する操作ボタン９６２、十字キー９６４や、画像出力部として機能しゲーム画像を表示するＬＣＤ９６６や、音出力部として機能しゲーム音を出力するスピーカ９６８を備える。
【０１５５】
図９（Ｃ）に、電子機器の１つであるパーソナルコンピュータ９７０の外観図の例を示す。このパーソナルコンピュータ９７０は、入力部として機能するキーボード９７２や、画像出力部として機能し文字、数字、グラフィック等を表示するＬＣＤ９７４、音出力部９７６を備える。
【０１５６】
本実施形態の半導体集積回路、或いはこれを備えた半導体装置を図９（Ａ）〜図９（Ｃ）の電子機器に組み込むことにより、電子機器の超低消費電力化を図ることができる。
【０１５７】
なお、本実施形態を利用できる電子機器としては、図９（Ａ）、（Ｂ）、（Ｃ）に示すもの以外にも、携帯型情報端末、ページャ、電子卓上計算機、タッチパネルを備えた装置、プロジェクタ、ワードプロセッサ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、プリンタ等、種々の電子機器を考えることができる。
【０１５８】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５９】
なお本実施形態における監視回路は、ディジタル回路部１１０にあるものとしてフローティングボディ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにより構成されるものとして説明したが、これに限定されるものではない。監視回路は、アナログ回路部１００にあってボディタイ型のＰＤ型ＳＯＩ構造のＭＯＳＦＥＴにより構成するようにしてもよい。
【図面の簡単な説明】
【図１】本実施形態の電圧発生回路を含むＳＯＩ構造のＭＯＳＦＥＴにより構成されたウォッチ用ＩＣの構成の一例を示す構成図である。
【図２】本実施形態の定電圧発生回路の構成要部の一例を示す構成図である。
【図３】本実施形態の監視回路の構成の一例を示すブロック図である。
【図４】図４（Ａ）、（Ｂ）は、制御信号によって制御される定電圧発生回路が発生する定電圧値の制御結果の一例を示す説明図である。
【図５】本実施形態の定電圧発生回路の構成要部の他の例を示す構成図である。
【図６】本実施形態の監視回路の構成の他の例を示すブロック図である。
【図７】本実施形態の電圧発生回路が内蔵された半導体装置の構成の一例を示すブロック図である。
【図８】図８（Ａ）、（Ｂ）は、本実施形態の電子機器の一例のブロック図である。
【図９】図９（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機器の外観図の例である。
【符号の説明】
１００ アナログ回路部
１０２ 定電圧発生回路
１０４ 発振回路
１０６ 検出回路
１１０ ディジタル回路部
１１２ 分周回路
１１４ 制御回路
１１６、２９０ 監視回路
１２０ 電源線
１３０ 水晶振動子
１３２ 分周信号
１３４ 動作状態通知信号端子
１３６ 検出結果信号
１３８ クロック信号
１４０ 制御信号
２００ 差動対のコンパレータ回路
２０２、２１４、２１６ 定電流源
２０４、２０６、２１２、２１２１、２１２２、２８２１、２８２２ Ｐチャネル型ＭＯＳＦＥＴ
２０８、２１０、２１８１〜２１８３、２２２、２２４１〜２２４３ Ｎチャネル型ＭＯＳＦＥＴ
２２０ 出力端子
２５０ モニタ回路
２５２ タイマ回路
２５４、２９４ デコーダ回路
２６０ 発振条件検出信号
２６２ タイムアウト信号
２９２ カウンタ回路
２９６ カウントアップ信号
Claims (9)
- 第１の電位を供給する第１の電源線と、
前記第１の電位よりも低い第２の電位を供給する第２の電源線と、
前記第１及び第２の電源線に電気的に接続され、構成要素としてのトランジスタは、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタからなる定電圧発生回路と、
前記定電圧発生回路によって発生される、前記第１及び第２の電位のいずれか一方を基準とした定電圧を供給するための第３の電源線と、
前記第１及び第３の電源線に電気的に接続され、構成要素としてのトランジスタは、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の電界効果トランジスタからなる監視回路と、を含み、
前記定電圧発生回路は、所与の制御信号に応じた値の前記定電圧を発生し、
前記監視回路は、電源投入時からの時間経過を監視し、前記時間経過にしたがって前記定電圧の値を段階的に所与の第１の電圧値に近付けていくように前記制御信号を生成するものであり、
前記定電圧を、発振回路の動作電圧として供給することを特徴とする電圧発生回路。 - 第１の電位を供給する第１の電源線と、
前記第１の電位よりも低い第２の電位を供給する第２の電源線と、
前記第１及び第２の電源線に電気的に接続され、構成要素としてのトランジスタは、ボディ領域とソース領域とが電気的に接続された部分空乏型のＳＯＩ構造の電界効果トランジスタからなる定電圧発生回路と、
前記定電圧発生回路によって発生される、前記第１及び第２の電位のいずれか一方を基準とした定電圧を供給するための第３の電源線と、
前記第１及び第３の電源線に電気的に接続され、構成要素としてのトランジスタは、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の電界効果トランジスタからなる監視回路と、を含み、
前記定電圧発生回路は、所与の制御信号に応じた値の前記定電圧を発生し、
前記監視回路は、ボディ領域が電気的にフローティング状態である部分空乏型のＳＯＩ構造の電界効果トランジスタにより構成される所与の動作回路を介して発振回路の発振出力のパルスをカウントし、前記カウント結果に基づいて前記定電圧の値を段階的に所与の第１の電圧値に近付けていくように前記制御信号を生成するものであり、
前記発振回路は、前記第１及び第３の電源線に電気的に接続され、該第１及び第３の電源線の間の電圧を動作電圧とすることを特徴とする電圧発生回路。 - 請求項１又は２において、
前記定電圧生成回路は、
一端が前記第２の電源線に電気的に接続された第１の定電流源と、
一端が前記第１の電源線に電気的に接続された第２の定電流源と、
ボディ領域が前記第１の電源線に電気的に接続されたソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第１の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、
一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、
ボディ領域がソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第２の定電流源の他端に電気的に接続された１又は複数のＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、
ゲート電極が差動対コンパレータ回路の差動出力のうち前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続された方の差動出力に接続され、ボディ領域及びソース領域が前記第２の電源線に電気的に接続され、ドレイン領域が前記定電圧を供給するための第３の電源線に電気的に接続された第２のＮチャネル型電界効果トランジスタと、
ドレイン領域が前記第１のＮチャネル型電界効果トランジスタそれぞれのソース領域に電気的に接続され、ボディ領域がそれぞれのソース領域に電気的に接続され、ゲート電極に前記所与の制御信号が供給され、前記ソース領域が前記第３の電源線に電気的に接続された１又は複数のＳＯＩ構造の第２のＮチャネル型電界効果トランジスタと、
を含むことを特徴とする電圧発生回路。 - 請求項１又は２において、
前記定電圧生成回路は、
一端が前記第２の電源線に電気的に接続された第１の定電流源と、
一端が前記第１の電源線に電気的に接続された第２の定電流源と、
ボディ領域がソース領域に電気的に接続され、ゲート電極及びドレインが前記第１の定電流源の他端に電気的に接続された１または複数のＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、
それぞれのボディ領域が前記第１の電源線に電気的に接続されたソース領域に電気的に接続され、それぞれのドレイン領域が前記第１のＰチャネル型電界効果トランジスタそれぞれのソース領域に接続され、それぞれのゲート電極に前記所与の制御信号が供給される１又は複数のＳＯＩ構造の第２のＰチャネル型電界効果トランジスタと、
一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、
ボディ領域がソース領域に接続され、ゲート電極及びドレイン領域が前記第２の定電流源の他端に電気的に接続され、前記ソース領域が前記定電圧を供給するための前記第３の電源線に電気的に接続されたＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、
ゲート電極が差動対コンパレータ回路の差動出力のうち前記第１のＰチャネル型電界効果トランジスタのゲート電極に接続された方の差動出力に電気的に接続され、ボディ領域及びソース領域が前記第２の電源線に電気的に接続され、ドレイン領域が前記第１のＮチャネル型電界効果トランジスタのソース領域と電気的に接続された第２のＮチャネル型電界効果トランジスタと、
を含むことを特徴とする電圧発生回路。 - 請求項１又は２において、
前記定電圧生成回路は、
一端が前記第２の電源線に電気的に接続された第１の定電流源と、
一端が前記第１の電源線に電気的に接続された第２の定電流源と、
ボディ領域が前記第１の電源線に電気的に接続されたソースに電気的に接続され、ゲート電極及びドレイン領域が前記第１の定電流源の他端に電気的に接続されたＳＯＩ構造の第１のＰチャネル型電界効果トランジスタと、
一方が前記第１のＰチャネル型電界効果トランジスタのゲート電極に電気的に接続され、他方が前記第２の定電流源の他端に電気的に接続された差動対コンパレータ回路と、
ボディ領域がソース領域に電気的に接続され、ゲート電極及びドレイン領域が前記第２の定電流源の他端に電気的に接続され、前記ソース領域が前記定電圧を供給するための前記第３の電源線に電気的に接続された１又は複数のＳＯＩ構造の第１のＮチャネル型電界効果トランジスタと、を含み、
前記第１の定電流源の定電流値を変化させることによって、前記定電圧の値を段階的に所与の第１の電圧値に近付けていくようにしたものであることを特徴とする電圧発生回路。 - 請求項５において、
前記第２の定電流源の定電流値を変化させることによって、前記定電圧の値を段階的に所与の第１の電圧値に近付けていくようにしたものであることを特徴とする電圧発生回路。 - 請求項２において、
前記発振回路は、水晶発振器であることを特徴とする電圧発生回路。 - 請求項１乃至７いずれか記載の電圧発生回路を含むことを特徴とする時計。
- 請求項１乃至７いずれか記載の電圧発生回路を含むことを特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002111006A JP2002111006A (ja) | 2002-04-12 |
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| Country | Link |
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| JP (1) | JP3573080B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4668085B2 (ja) * | 2006-02-16 | 2011-04-13 | セイコーインスツル株式会社 | 電子時計 |
| JP4623683B2 (ja) * | 2007-01-16 | 2011-02-02 | パナソニック株式会社 | 集積回路装置、集積回路装置の動作制御方法、及び集積回路装置の製造方法 |
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| JP7463744B2 (ja) | 2020-01-30 | 2024-04-09 | セイコーエプソン株式会社 | 時計 |
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