JP3144370B2 - 半導体装置 - Google Patents
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- Power Sources (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は低消費電力型半導体集積
回路に関し、特に電池で動作するとともにＭＯＳトラン
ジスタを用いたマイクロプロセッサなどの情報処理装置
に関する。
回路に関し、特に電池で動作するとともにＭＯＳトラン
ジスタを用いたマイクロプロセッサなどの情報処理装置
に関する。
【０００２】
【従来の技術】従来より、基板バイアスを印加した半導
体回路の例としては、昭和６２年２月１０日培風館より
発行の「超高速ＭＯＳデバイス」第２５９頁乃至第２６
１頁（菅野卓雄監修）に述べられているものがある。
体回路の例としては、昭和６２年２月１０日培風館より
発行の「超高速ＭＯＳデバイス」第２５９頁乃至第２６
１頁（菅野卓雄監修）に述べられているものがある。
【０００３】従来の一般的な基板バイアスの印加は、こ
の従来例のように、ｐｎ接合容量を低減することにより
高速化することを目的としている。一方、基板バイアス
の印加時にはｎチャネルＭＯＳＦＥＴのしきい値が上昇
して０．６〜１．０Ｖ程度の実用的な値になるように設
計されている。この例によれば基板バイアスの値が高い
ほどドレインの空乏層が広がり、ｐｎ接合の容量が減少
して高速化をすることができる。
の従来例のように、ｐｎ接合容量を低減することにより
高速化することを目的としている。一方、基板バイアス
の印加時にはｎチャネルＭＯＳＦＥＴのしきい値が上昇
して０．６〜１．０Ｖ程度の実用的な値になるように設
計されている。この例によれば基板バイアスの値が高い
ほどドレインの空乏層が広がり、ｐｎ接合の容量が減少
して高速化をすることができる。
【０００４】一方、ＣＭＯＳ型回路を用いたプロセッサ
の低消費電力化について対策した例として、特開昭５６
−４２８２７ 号公報に述べられているように、プログ
ラム命令によりＣＰＵ部分および動作しない回路へのク
ロック供給を停止して待機モードに入り、消費電力を抑
えようとするものがある。ＣＭＯＳ型回路ではクロック
を停止して全てのスイッチングを停止すれば、消費電力
はＭＯＳトランジスタのサブスレッショルド電流による
リーク電流のみとなるので、待機モード時の消費電流を
動作時よりも３桁以上低減させることができる。
の低消費電力化について対策した例として、特開昭５６
−４２８２７ 号公報に述べられているように、プログ
ラム命令によりＣＰＵ部分および動作しない回路へのク
ロック供給を停止して待機モードに入り、消費電力を抑
えようとするものがある。ＣＭＯＳ型回路ではクロック
を停止して全てのスイッチングを停止すれば、消費電力
はＭＯＳトランジスタのサブスレッショルド電流による
リーク電流のみとなるので、待機モード時の消費電流を
動作時よりも３桁以上低減させることができる。
【０００５】
【発明が解決しようとする課題】現状のしきい値（０．
５Ｖ程度）のＭＯＳ型トランジスタを用いたマイクロプ
ロセッサでも５Ｖの電源電圧を用いれば高速で動作させ
ることが可能であり、従来のように基板バイアスの印加
によるｐｎ接合容量の低減により高速化も可能であっ
た。しかし、低消費電力の観点からは、消費電力が電源
電圧の２乗に比例するため電源電圧を５Ｖ以下に下げる
必要がある。特に電池動作の場合には１Ｖ程度の低電圧
化が必要となる。また、ＭＯＳトランジスタの微細化が
進むにつれて素子耐圧も低下するため、電源電圧を下げ
る必要がでてきている。
５Ｖ程度）のＭＯＳ型トランジスタを用いたマイクロプ
ロセッサでも５Ｖの電源電圧を用いれば高速で動作させ
ることが可能であり、従来のように基板バイアスの印加
によるｐｎ接合容量の低減により高速化も可能であっ
た。しかし、低消費電力の観点からは、消費電力が電源
電圧の２乗に比例するため電源電圧を５Ｖ以下に下げる
必要がある。特に電池動作の場合には１Ｖ程度の低電圧
化が必要となる。また、ＭＯＳトランジスタの微細化が
進むにつれて素子耐圧も低下するため、電源電圧を下げ
る必要がでてきている。
【０００６】一方、ＣＭＯＳ回路の遅延時間は負荷容量
の電荷をドレイン電流で充放電する時間であり、電源電
圧／（電源電圧−しきい値）２乗に比例する。従って、
しきい値が無視できるような高い電源電圧では遅延時間
は電源電圧に反比例するが、しきい値が無視できなくな
る低電圧では電源電圧の低下に伴って遅延時間が急激に
増加する。このような低電圧の動作時には基板バイアス
を印加するとしきい値が上昇するため、かえって動作速
度が低下してしまう問題がある。従って、低電圧動作時
には基本的に基板バイアスを印加せず、ＭＯＳトランジ
スタのしきい値を低く保たなければならない。
の電荷をドレイン電流で充放電する時間であり、電源電
圧／（電源電圧−しきい値）２乗に比例する。従って、
しきい値が無視できるような高い電源電圧では遅延時間
は電源電圧に反比例するが、しきい値が無視できなくな
る低電圧では電源電圧の低下に伴って遅延時間が急激に
増加する。このような低電圧の動作時には基板バイアス
を印加するとしきい値が上昇するため、かえって動作速
度が低下してしまう問題がある。従って、低電圧動作時
には基本的に基板バイアスを印加せず、ＭＯＳトランジ
スタのしきい値を低く保たなければならない。
【０００７】一方、しきい値電圧を低下させることは、
ＭＯＳトランジスタのサブスレッショルド電流によるリ
ーク電流の増加につながると言う別の問題を生じる。こ
のリーク電流は、室温においてしきい値を０．１Ｖ 低
下させるごとに約４７倍と指数関数で増加する。たとえ
ば０．５Ｖから０．３Ｖまでしきい値を低下させるとリ
ーク電流は約２２００倍となる。数十万素子規模のマイ
クロプロセッサの場合、動作時の電流と比較するとこの
リーク電流は１割以下でありあまり消費電力は増加しな
い。しかしながら、従来例のようにクロックのみを停止
する待機モード時の消費電流はまさにこのリーク電流に
よるものなので、０．５Ｖから０．３Ｖまでしきい値を
低下させるとリーク電流は直接２２００倍になる。従っ
てしきい値電圧を低下した場合は、クロックを止めるだ
けでは消費電流の低減は十分でなく、待機モード時の電
池バックアップ時間が著しく短縮されると言う問題が生
ずる。
ＭＯＳトランジスタのサブスレッショルド電流によるリ
ーク電流の増加につながると言う別の問題を生じる。こ
のリーク電流は、室温においてしきい値を０．１Ｖ 低
下させるごとに約４７倍と指数関数で増加する。たとえ
ば０．５Ｖから０．３Ｖまでしきい値を低下させるとリ
ーク電流は約２２００倍となる。数十万素子規模のマイ
クロプロセッサの場合、動作時の電流と比較するとこの
リーク電流は１割以下でありあまり消費電力は増加しな
い。しかしながら、従来例のようにクロックのみを停止
する待機モード時の消費電流はまさにこのリーク電流に
よるものなので、０．５Ｖから０．３Ｖまでしきい値を
低下させるとリーク電流は直接２２００倍になる。従っ
てしきい値電圧を低下した場合は、クロックを止めるだ
けでは消費電流の低減は十分でなく、待機モード時の電
池バックアップ時間が著しく短縮されると言う問題が生
ずる。
【０００８】本発明は上述の如き本発明者等による検討
結果を基礎としてなされたものであり、その目的とする
ところは動作時は低電源電圧でも高速な動作が可能であ
り、かつ待機モード時にはリーク電流による消費電力が
少ない情報処理装置、特にこれに適したデバイス構造を
提供することである。
結果を基礎としてなされたものであり、その目的とする
ところは動作時は低電源電圧でも高速な動作が可能であ
り、かつ待機モード時にはリーク電流による消費電力が
少ない情報処理装置、特にこれに適したデバイス構造を
提供することである。
【０００９】
【課題を解決するための手段】前記の問題点は、スイッ
チング動作をしない待機モード時にもＭＯＳトランジス
タのしきい値が低いことが原因である。
チング動作をしない待機モード時にもＭＯＳトランジス
タのしきい値が低いことが原因である。
【００１０】従って、動作時にはしきい値を低くして低
電源電圧でも高速動作を可能にし、待機モード時にはし
きい値を高くしてリーク電流を低減できれば、低電源電
圧による動作時の高速動作性と待機モード時の低消費電
力性との両立が可能である。そのため、ＭＯＳトランジ
スタそのもののしきい値は低く設定し、待機モード時に
は基板バイアスを印加することによりしきい値を上昇さ
せる。
電源電圧でも高速動作を可能にし、待機モード時にはし
きい値を高くしてリーク電流を低減できれば、低電源電
圧による動作時の高速動作性と待機モード時の低消費電
力性との両立が可能である。そのため、ＭＯＳトランジ
スタそのもののしきい値は低く設定し、待機モード時に
は基板バイアスを印加することによりしきい値を上昇さ
せる。
【００１１】尚、この時の基板バイアスはしきい値の上
昇によるリーク電流の低減量が基板バイアス回路の消費
電流よりも大きくなるように設定する必要があることは
言うまでもない。
昇によるリーク電流の低減量が基板バイアス回路の消費
電流よりも大きくなるように設定する必要があることは
言うまでもない。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【作用】動作時はしきい値が低いので低電圧でも高速動
作が可能になり、一方、待機モード時にはしきい値電圧
が高くなるのでリーク電流を大幅に減少させることがで
きる。
作が可能になり、一方、待機モード時にはしきい値電圧
が高くなるのでリーク電流を大幅に減少させることがで
きる。
【００２０】
【実施例】以下、本発明の実施例を図面を参照して詳細
に説明する。
に説明する。
【００２１】図１は本発明の代表的な実施例であり、そ
の基本的な概念を説明する。まず、低電源電圧での高速
動作を保つために、ＭＯＳトランジスタ（ＭＮ，ＭＰ）
のしきい値は低く設定されている。一方、キーボード入
力が一定時間以上無い場合や、最低消費電力の状態が一
定時間以上続いた場合を判定して、プログラム命令ある
いは外部の制御信号によって待機モードに入る。
の基本的な概念を説明する。まず、低電源電圧での高速
動作を保つために、ＭＯＳトランジスタ（ＭＮ，ＭＰ）
のしきい値は低く設定されている。一方、キーボード入
力が一定時間以上無い場合や、最低消費電力の状態が一
定時間以上続いた場合を判定して、プログラム命令ある
いは外部の制御信号によって待機モードに入る。
【００２２】待機モードではクロック制御回路３により
ＭＰＵ（マイクロプロセッサ・ユニット）１に供給する
クロックＣｋｍを停止し、同時に動作モード切替信号Ａ
により基板バイアス回路２−１，２−２を作動させて、
ＮＭＯＳトランジスタ（ＭＮ）には負の基板バイアスＶ
Ｂｎ，ＰＭＯＳトランジスタ（ＭＰ）には電源よりも正
の基板バイアスＶＢｐを印加する。基板バイアスを印加
することによりＭＯＳトランジスタのしきい値は上昇
し、リーク電流はしきい値上昇分の指数関数で減少す
る。すなわち、基板バイアスを印加すると、サブスレッ
ショルド特性が改善されてリーク電流が減少する。素子
数の多いマイクロプロセッサであるほどリーク電流の低
減量は大きく、基板バイアス回路２−１，２−２の消費
電流以上の値となる。以上の作用により、低電圧での高
速動作が可能で待機モード時には低消費電力の少ない情
報処理装置が可能になる。
ＭＰＵ（マイクロプロセッサ・ユニット）１に供給する
クロックＣｋｍを停止し、同時に動作モード切替信号Ａ
により基板バイアス回路２−１，２−２を作動させて、
ＮＭＯＳトランジスタ（ＭＮ）には負の基板バイアスＶ
Ｂｎ，ＰＭＯＳトランジスタ（ＭＰ）には電源よりも正
の基板バイアスＶＢｐを印加する。基板バイアスを印加
することによりＭＯＳトランジスタのしきい値は上昇
し、リーク電流はしきい値上昇分の指数関数で減少す
る。すなわち、基板バイアスを印加すると、サブスレッ
ショルド特性が改善されてリーク電流が減少する。素子
数の多いマイクロプロセッサであるほどリーク電流の低
減量は大きく、基板バイアス回路２−１，２−２の消費
電流以上の値となる。以上の作用により、低電圧での高
速動作が可能で待機モード時には低消費電力の少ない情
報処理装置が可能になる。
【００２３】次に図１の実施例を図面を参照して詳細に
説明する。図１に示すように、ＭＰＵ１，基板バイアス
回路２−１，２−２，クロック制御回路３等が１チップ
上に集積化されることにより、マイクロプロセッサが構
成されている。ＭＰＵ１は同業者に周知のように、命令
フェッチユニット，命令デコーダ，命令実行部等から構
成されている。ＭＰＵ１はＣＭＯＳ回路で構成され、Ｎ
ＭＯＳトランジスタのしきい値は０．３Ｖ，ＰＭＯＳト
ランジスタのしきい値は−０．３Ｖに設定して、電源電
圧Ｖｃｃが１Ｖの低電圧でも高速な動作を可能にしてい
る。尚、マイクロプロセッサのチップの電源電圧Ｖｃｃ
の供給端子は電池（図示せず）に接続されており、電源
電圧Ｖｃｃは電池から供給されている。また、基板バイ
アス印加のために、ＭＰＵ１のＮＭＯＳとＰＭＯＳの各
基板（またはウェル領域）には端子が出ている。
説明する。図１に示すように、ＭＰＵ１，基板バイアス
回路２−１，２−２，クロック制御回路３等が１チップ
上に集積化されることにより、マイクロプロセッサが構
成されている。ＭＰＵ１は同業者に周知のように、命令
フェッチユニット，命令デコーダ，命令実行部等から構
成されている。ＭＰＵ１はＣＭＯＳ回路で構成され、Ｎ
ＭＯＳトランジスタのしきい値は０．３Ｖ，ＰＭＯＳト
ランジスタのしきい値は−０．３Ｖに設定して、電源電
圧Ｖｃｃが１Ｖの低電圧でも高速な動作を可能にしてい
る。尚、マイクロプロセッサのチップの電源電圧Ｖｃｃ
の供給端子は電池（図示せず）に接続されており、電源
電圧Ｖｃｃは電池から供給されている。また、基板バイ
アス印加のために、ＭＰＵ１のＮＭＯＳとＰＭＯＳの各
基板（またはウェル領域）には端子が出ている。
【００２４】プログラム命令あるいは外部信号に応答し
た動作モード切換信号ＡがＮＭＯＳ，ＰＭＯＳ用の基板
バイアス回路２−１，２−２が印加され、基板バイアス
ＶＢｐ，ＶＢｎのレベルを制御する。モードの切替は、
キーボードからの入力の有無や、消費電流の大小などの
条件で行うことが出来る。クロック制御回路３を動作モ
ード切換信号Ａと周波数切換信号Ｂで制御することによ
り、ＭＰＵ１に供給されるクロックのオン・オフおよび
周波数が制御される。
た動作モード切換信号ＡがＮＭＯＳ，ＰＭＯＳ用の基板
バイアス回路２−１，２−２が印加され、基板バイアス
ＶＢｐ，ＶＢｎのレベルを制御する。モードの切替は、
キーボードからの入力の有無や、消費電流の大小などの
条件で行うことが出来る。クロック制御回路３を動作モ
ード切換信号Ａと周波数切換信号Ｂで制御することによ
り、ＭＰＵ１に供給されるクロックのオン・オフおよび
周波数が制御される。
【００２５】通常動作モード，低消費電力モード，待機
モードの各動作モードにおけるクロックと基板バイアス
の変化を、図２に示す。
モードの各動作モードにおけるクロックと基板バイアス
の変化を、図２に示す。
【００２６】通常動作モードでは１６ＭＨｚの高速クロ
ックが供給され、基板バイアスは印加されない。従って
Ｎ，Ｐの各チャネルＭＯＳトランジスタのしきい値の絶
対値は０．３Ｖ のままであるので、１Ｖの低電源電圧
Ｖｃｃでも高速動作が可能である。一方、しきい値が低
いのでサブスレッショルド電流による定常的なリーク電
流は流れているが、１０万ゲートのマイクロプロセッサ
の場合、定常的なリーク電流による消費電流はスイッチ
ング動作による消費電流の１／１０以下なので動作時の
消費電流はあまり変化しない。
ックが供給され、基板バイアスは印加されない。従って
Ｎ，Ｐの各チャネルＭＯＳトランジスタのしきい値の絶
対値は０．３Ｖ のままであるので、１Ｖの低電源電圧
Ｖｃｃでも高速動作が可能である。一方、しきい値が低
いのでサブスレッショルド電流による定常的なリーク電
流は流れているが、１０万ゲートのマイクロプロセッサ
の場合、定常的なリーク電流による消費電流はスイッチ
ング動作による消費電流の１／１０以下なので動作時の
消費電流はあまり変化しない。
【００２７】低消費電力モードではスイッチングによる
消費電力を抑えるため、クロック制御回路３は周波数切
換信号Ｂに応答して、クロック周波数は２分周の８ＭＨ
ｚに低下する。基板バイアス回路２−１，２−２により
−０．５Ｖ のＮＭＯＳ用基板バイアスＶＢｎと＋１．
５Ｖ のＰＭＯＳ用基板バイアスＶＢｐを印加してＭＯ
Ｓトランジスタのしきい値を絶対値で０．５Ｖ 程度ま
で上昇させる。動作速度が遅いのでしきい値を上げても
動作上問題が無い。この低消費電力モードによりスイッ
チング電流は１／２、リーク電流は約１／２２００に低
減することができる。
消費電力を抑えるため、クロック制御回路３は周波数切
換信号Ｂに応答して、クロック周波数は２分周の８ＭＨ
ｚに低下する。基板バイアス回路２−１，２−２により
−０．５Ｖ のＮＭＯＳ用基板バイアスＶＢｎと＋１．
５Ｖ のＰＭＯＳ用基板バイアスＶＢｐを印加してＭＯ
Ｓトランジスタのしきい値を絶対値で０．５Ｖ 程度ま
で上昇させる。動作速度が遅いのでしきい値を上げても
動作上問題が無い。この低消費電力モードによりスイッ
チング電流は１／２、リーク電流は約１／２２００に低
減することができる。
【００２８】待機モードでは動作を行わないため、クロ
ックを停止させる。クロックを停止すれば、スイッチン
グ動作は一切停止する。また、絶対値で上昇されたしき
い値を得るため、同様に基板バイアスＶＢｎ， ＶＢｐ
を印加する。従って、ＣＭＯＳ回路の消費電流は高いし
きい値に対応する極めて微小のサブスレッショルド電流
によるリーク電流のみになる。基板バイアス印加により
しきい値の絶対値が０．５Ｖ程度に上昇しているので、
リーク電流は動作時の約１／２２００に抑えることがで
きる。
ックを停止させる。クロックを停止すれば、スイッチン
グ動作は一切停止する。また、絶対値で上昇されたしき
い値を得るため、同様に基板バイアスＶＢｎ， ＶＢｐ
を印加する。従って、ＣＭＯＳ回路の消費電流は高いし
きい値に対応する極めて微小のサブスレッショルド電流
によるリーク電流のみになる。基板バイアス印加により
しきい値の絶対値が０．５Ｖ程度に上昇しているので、
リーク電流は動作時の約１／２２００に抑えることがで
きる。
【００２９】次に、基板バイアス回路２−１， ２−２
の実施例を、図３に示す。動作モード切換信号が１にな
ると基板バイアス回路にクロック信号が供給され動作が
開始する。チャージポンピング回路を用いて、ＮＭＯＳ
用に負電圧，ＰＭＯＳ用に電源電圧より高い電圧を発生
させている。電源電圧Ｖｃｃが１Ｖの場合ＮＭＯＳ用に
−０．５Ｖ程度，ＰＭＯＳ用に＋１．５Ｖ程度のバイア
ス電圧ＶＢｎ，ＶＢｐが発生できる。このクロック信号
は時計，マイクロプロセッサなどのために常時動作させ
る基本クロックを用いるので、新たな発振回路は不必要
であり、基板バイアス印加のための消費電流は１００μ
Ａ程度である。本実施例では、単一電源を基本に考え基
板バイアス回路を設けたが、電池動作の場合には基板バ
イアス専用の電池を設けても良い。
の実施例を、図３に示す。動作モード切換信号が１にな
ると基板バイアス回路にクロック信号が供給され動作が
開始する。チャージポンピング回路を用いて、ＮＭＯＳ
用に負電圧，ＰＭＯＳ用に電源電圧より高い電圧を発生
させている。電源電圧Ｖｃｃが１Ｖの場合ＮＭＯＳ用に
−０．５Ｖ程度，ＰＭＯＳ用に＋１．５Ｖ程度のバイア
ス電圧ＶＢｎ，ＶＢｐが発生できる。このクロック信号
は時計，マイクロプロセッサなどのために常時動作させ
る基本クロックを用いるので、新たな発振回路は不必要
であり、基板バイアス印加のための消費電流は１００μ
Ａ程度である。本実施例では、単一電源を基本に考え基
板バイアス回路を設けたが、電池動作の場合には基板バ
イアス専用の電池を設けても良い。
【００３０】次に、クロック制御回路３の実施例を図４
に示す。基本クロック信号は動作モード切換信号Ａが０
のときにクロック制御回路３を通してクロック出力ＣＫ
ｍとしてＭＰＵ１に供給される。待機モード時には動作
モード切替信号が１となり、クロック出力はＭＰＵ１に
供給されない。クロック入力の一方はＴフリップフロッ
プによる分周回路に入り、他方は素通りしてクロック周
波数切換回路に入る。クロック周波数切換信号Ｂが１の
ときには高速のクロックがそのままＭＰＵ１に供給さ
れ、クロック周波数切換信号Ｂが０のときには１／２に
分周された低消費電力モード用の低速クロックが供給さ
れる。
に示す。基本クロック信号は動作モード切換信号Ａが０
のときにクロック制御回路３を通してクロック出力ＣＫ
ｍとしてＭＰＵ１に供給される。待機モード時には動作
モード切替信号が１となり、クロック出力はＭＰＵ１に
供給されない。クロック入力の一方はＴフリップフロッ
プによる分周回路に入り、他方は素通りしてクロック周
波数切換回路に入る。クロック周波数切換信号Ｂが１の
ときには高速のクロックがそのままＭＰＵ１に供給さ
れ、クロック周波数切換信号Ｂが０のときには１／２に
分周された低消費電力モード用の低速クロックが供給さ
れる。
【００３１】ＣＭＯＳトランジスタに基板バイアスを印
加するための素子構造の実施例を図５に示す。通常のＣ
ＭＯＳ構造でも基板を接地せずにバイアスを印加するこ
とは可能であるが、パッケージングが複雑になったり、
ノイズ等を拾いやすい問題がある。Ｐ型半導体基板１を
接地した状態でＮ，Ｐ両チャネルＭＯＳトランジスタに
基板バイアスＶＢｎ，ＶＢｐを加えるために、Ｎチャネ
ルＭＯＳの基板ｐウェル３は基板１からＰチャネルＭＯ
Ｓの基板ｎエピタキシャル層２により絶縁されている。
ｐウェル３には基板バイアス端子５−１を通してＮＭＯ
Ｓ基板バイアスＶＢｎとして負の電圧が、ｎエピタキシ
ャル層２には基板バイアス端子５−２を通してＰＭＯＳ
基板バイアスＶＢｐとして正の電圧が印加されるが、全
てのバイアス関係はｐｎ接合の逆バイアスなのでお互い
に絶縁される。
加するための素子構造の実施例を図５に示す。通常のＣ
ＭＯＳ構造でも基板を接地せずにバイアスを印加するこ
とは可能であるが、パッケージングが複雑になったり、
ノイズ等を拾いやすい問題がある。Ｐ型半導体基板１を
接地した状態でＮ，Ｐ両チャネルＭＯＳトランジスタに
基板バイアスＶＢｎ，ＶＢｐを加えるために、Ｎチャネ
ルＭＯＳの基板ｐウェル３は基板１からＰチャネルＭＯ
Ｓの基板ｎエピタキシャル層２により絶縁されている。
ｐウェル３には基板バイアス端子５−１を通してＮＭＯ
Ｓ基板バイアスＶＢｎとして負の電圧が、ｎエピタキシ
ャル層２には基板バイアス端子５−２を通してＰＭＯＳ
基板バイアスＶＢｐとして正の電圧が印加されるが、全
てのバイアス関係はｐｎ接合の逆バイアスなのでお互い
に絶縁される。
【００３２】低電源電圧では発生できる基板バイアス電
圧も低いため、デバイス構造を工夫している。Ｎチャネ
ルＭＯＳのゲート電極直下のｐ形高濃度領域７およびＰ
チャネルＭＯＳのゲート電極直下のｎ形高濃度領域８は
それぞれチャネル反転層形成時の表面空乏層の厚さより
も深い位置に設けている。従って、基板バイアスが印加
されないときにはしきい値に影響を与えない。基板バイ
アスを印加すると空乏層は高濃度領域７，８に広がり、
実効的な基板濃度が高いためしきい値は基板バイアスに
より大きく変化する。基板バイアスとしきい値の変化量
を図６に示す。ｐ形ウェル３の表面濃度は５×１０１６
／ｃｍ３ ，ｐ形高濃度領域７の濃度は３×１０１７／
ｃｍ３ にしてある。ｐ形高濃度領域７が無い場合は基
板定数が小さいために基板バイアスを印加してもしきい
値の変化は少なく、低電源電圧ではしきい値の制御幅が
小さすぎる。ｐ形高濃度領域７を設けることにより、基
板定数が２倍以上になってしきい値を大きく制御するこ
とができる。基板バイアス０．５Ｖ の印加により、し
きい値を約０．２Ｖ 上昇させることができる。
圧も低いため、デバイス構造を工夫している。Ｎチャネ
ルＭＯＳのゲート電極直下のｐ形高濃度領域７およびＰ
チャネルＭＯＳのゲート電極直下のｎ形高濃度領域８は
それぞれチャネル反転層形成時の表面空乏層の厚さより
も深い位置に設けている。従って、基板バイアスが印加
されないときにはしきい値に影響を与えない。基板バイ
アスを印加すると空乏層は高濃度領域７，８に広がり、
実効的な基板濃度が高いためしきい値は基板バイアスに
より大きく変化する。基板バイアスとしきい値の変化量
を図６に示す。ｐ形ウェル３の表面濃度は５×１０１６
／ｃｍ３ ，ｐ形高濃度領域７の濃度は３×１０１７／
ｃｍ３ にしてある。ｐ形高濃度領域７が無い場合は基
板定数が小さいために基板バイアスを印加してもしきい
値の変化は少なく、低電源電圧ではしきい値の制御幅が
小さすぎる。ｐ形高濃度領域７を設けることにより、基
板定数が２倍以上になってしきい値を大きく制御するこ
とができる。基板バイアス０．５Ｖ の印加により、し
きい値を約０．２Ｖ 上昇させることができる。
【００３３】次に本発明の他の実施例として、クロック
周波数により自動的に基板バイアスを切り換える基本構
成を図７に示す。クロック信号の周波数の変化を基板バ
イアス制御回路２−０が検出して基板バイアス回路２−
１，２−２から発生される基板バイアスＶＢｎ，ＶＢｐ
の値を切り換える。これによりクロック信号のみで、基
板バイアスの通常モード，低消費電力モード，待機モー
ドの切換ができる。
周波数により自動的に基板バイアスを切り換える基本構
成を図７に示す。クロック信号の周波数の変化を基板バ
イアス制御回路２−０が検出して基板バイアス回路２−
１，２−２から発生される基板バイアスＶＢｎ，ＶＢｐ
の値を切り換える。これによりクロック信号のみで、基
板バイアスの通常モード，低消費電力モード，待機モー
ドの切換ができる。
【００３４】基板バイアス制御回路２−０の実施例を図
８に示す。クロック信号からチャージポンプ回路により
電圧Ｖｃ を発生させる。Ｖｃ の値はクロックの周波
数に比例し、結合容量Ｃｃおよび負荷抵抗Ｒｂによって
調整することができる。クロック周波数が高周波の時に
はＶｃ の値が高くＭＯＳトランジスタＭＮ１が同通し
てａ点の信号はローレベルとなるため、リングオシレー
タは発振せず基板バイアスＶＢｎ，ＶＢｐは印加されな
い。次にクロック周波数が低周波の時には、Ｖｃ 値が
低くＭＮ１が同通しないため、ａ点はハイレベルにな
り、リングオシレータが発振して基板バイアスＶＢｎ，
ＶＢｐが印加される。もちろんクロック信号が停止した
ときにはａ点がハイになり、基板バイアスＶＢｎ，ＶＢ
ｐが印加される。本実施例では基板バイアス発生用にリ
ングオシレータを発振させるため、待機モード時の消費
電力が３００μＡ程度と大きくなるが、リーク電流の低
減量の方が大きいので効果はある。また、クロック周波
数により自動的に基板バイアスＶＢｎ，ＶＢｐが変化す
るので、特定の命令や制御信号を設ける必要が無い。
８に示す。クロック信号からチャージポンプ回路により
電圧Ｖｃ を発生させる。Ｖｃ の値はクロックの周波
数に比例し、結合容量Ｃｃおよび負荷抵抗Ｒｂによって
調整することができる。クロック周波数が高周波の時に
はＶｃ の値が高くＭＯＳトランジスタＭＮ１が同通し
てａ点の信号はローレベルとなるため、リングオシレー
タは発振せず基板バイアスＶＢｎ，ＶＢｐは印加されな
い。次にクロック周波数が低周波の時には、Ｖｃ 値が
低くＭＮ１が同通しないため、ａ点はハイレベルにな
り、リングオシレータが発振して基板バイアスＶＢｎ，
ＶＢｐが印加される。もちろんクロック信号が停止した
ときにはａ点がハイになり、基板バイアスＶＢｎ，ＶＢ
ｐが印加される。本実施例では基板バイアス発生用にリ
ングオシレータを発振させるため、待機モード時の消費
電力が３００μＡ程度と大きくなるが、リーク電流の低
減量の方が大きいので効果はある。また、クロック周波
数により自動的に基板バイアスＶＢｎ，ＶＢｐが変化す
るので、特定の命令や制御信号を設ける必要が無い。
【００３５】図９は、ＭＯＳトランジスタのドレイン電
流特性のしきい値による変化を示す。リーク電流とはゲ
ート電圧が０Ｖの時のドレイン電流である。しきい値を
０．３Ｖから０．５Ｖ に上昇させると、リーク電流は
４４ｎＡから約２２００分の１に低下する。しきい値電
圧が０．３Ｖ でリーク電流が４４ｎＡのＭＯＳトラン
ジスタでマイクロプロセッサを構成することを考える
と、マイクロプロセッサのゲート数が約１０万ゲートの
場合、そのリーク電流はマイクロプロセッサ全体では
４．４ｍＡに達する。基板バイアスを０．５Ｖ印加する
と、しきい値は０．５Ｖ まで上昇し、リーク電流はも
ともとのしきい値が０．５Ｖ のトランジスタとほぼ同
じ２０ｐＡ程度まで減少する。一方、基板バイアス回路
の消費電流が１００μＡ程度あるので、総合で１０２μ
Ａの消費電流となる。図１０は、マイクロプロセッサの
最大動作周波数と消費電流に関して、しきい値０．５Ｖ
および０．３Ｖの従来例と本実施例の比較をまとめて示
したものである。
流特性のしきい値による変化を示す。リーク電流とはゲ
ート電圧が０Ｖの時のドレイン電流である。しきい値を
０．３Ｖから０．５Ｖ に上昇させると、リーク電流は
４４ｎＡから約２２００分の１に低下する。しきい値電
圧が０．３Ｖ でリーク電流が４４ｎＡのＭＯＳトラン
ジスタでマイクロプロセッサを構成することを考える
と、マイクロプロセッサのゲート数が約１０万ゲートの
場合、そのリーク電流はマイクロプロセッサ全体では
４．４ｍＡに達する。基板バイアスを０．５Ｖ印加する
と、しきい値は０．５Ｖ まで上昇し、リーク電流はも
ともとのしきい値が０．５Ｖ のトランジスタとほぼ同
じ２０ｐＡ程度まで減少する。一方、基板バイアス回路
の消費電流が１００μＡ程度あるので、総合で１０２μ
Ａの消費電流となる。図１０は、マイクロプロセッサの
最大動作周波数と消費電流に関して、しきい値０．５Ｖ
および０．３Ｖの従来例と本実施例の比較をまとめて示
したものである。
【００３６】
【発明の効果】本発明によれば、しきい値電圧を低く設
定できるので低電源電圧でも高速動作が可能であり、低
速動作時や待機モード時には基板バイアスを印加してし
きい値電圧を上昇させるので消費電力を小さく抑えるこ
とができる。
定できるので低電源電圧でも高速動作が可能であり、低
速動作時や待機モード時には基板バイアスを印加してし
きい値電圧を上昇させるので消費電力を小さく抑えるこ
とができる。
【図１】本発明の一実施例による半導体集積回路のブロ
ック図を示す。
ック図を示す。
【図２】図１の半導体集積回路の各モードにおける各部
の波形変化を示す。
の波形変化を示す。
【図３】図１の半導体集積回路の基板バイアス回路の実
施例を示す。
施例を示す。
【図４】図１の半導体集積回路のクロック制御回路の実
施例を示す。
施例を示す。
【図５】図１の半導体集積回路のＣＭＯＳ構造の断面図
を示す。
を示す。
【図６】ＭＯＳトランジスタの基板バイアスとしきい値
電圧の関係を示す。
電圧の関係を示す。
【図７】本発明の他の実施例による半導体集積回路のブ
ロック図を示す。
ロック図を示す。
【図８】図７の基板バイアス制御回路と基板バイアス回
路の実施例を示す。
路の実施例を示す。
【図９】ＮチャネルＭＯＳトランジスタとしきい値電圧
とリーク電流の関係を示す。
とリーク電流の関係を示す。
【図１０】マイクロプロセッサの最大動作周波数と消費
電流に関して、従来と本発明とを比較し、まとめて示し
たものである。
電流に関して、従来と本発明とを比較し、まとめて示し
たものである。
ＶＢｎ…ＮチャネルＭＯＳ用基板バイアス、ＶＢｐ…Ｐ
チャネルＭＯＳ用基板バイアス、ＣＫｍ…マイクロプロ
セッサ用クロック信号、ＣＫｂ…基板バイアス発生用ク
ロック信号。
チャネルＭＯＳ用基板バイアス、ＣＫｍ…マイクロプロ
セッサ用クロック信号、ＣＫｂ…基板バイアス発生用ク
ロック信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/06 27/092 Ｈ０３Ｋ 19/094 (72)発明者 関 浩一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平３−82151（ＪＰ，Ａ) 特開 平１−134616（ＪＰ，Ａ) 特開 昭63−163912（ＪＰ，Ａ) 特開 昭58−107930（ＪＰ，Ａ) 特開 昭63−179576（ＪＰ，Ａ) 特開 昭63−86559（ＪＰ，Ａ) 特開 昭63−148672（ＪＰ，Ａ) 特開 平４−341996（ＪＰ，Ａ) 特開 平４−291756（ＪＰ，Ａ) 特開 平３−232272（ＪＰ，Ａ) 特開 平３−152791（ＪＰ，Ａ) 特開 平２−264462（ＪＰ，Ａ) 特開 昭63−229848（ＪＰ，Ａ) 特開 昭60−10656（ＪＰ，Ａ) 特開 昭57−133668（ＪＰ，Ａ) 特開 昭57−67332（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 1/04 - 1/08 G11C 11/408 G11C 11/413 H01L 21/822 - 21/8238 H01L 27/04 - 27/092 H03K 19/094
Claims (6)
- 【請求項１】 第１導電型の第１ＭＯＳトランジスタと第
２導電型の第２ＭＯＳトランジスタとを含む論理回路
と、 上記論理回路に供給されるクロック信号の周波数を制御
するクロック制御回路と、 上記第１ＭＯＳトランジスタおよび上記第２ＭＯＳトラ
ンジスタの基板電位を制御するための基板バイアス回路
とを備え、 上記論理回路は、第１導電型の第１半導体領域と、上記
第１半導体領域に形成された第２導電型の第２半導体領
域と、上記第２半導体領域に形成された第１導電型の第
３半導体領域とを有し、 上記第１ＭＯＳトランジスタは、上記第２半導体領域に
形成された第１導電型のソース・ドレイン領域を含み、 上記第２ＭＯＳトランジスタは、上記第３半導体領域に
形成された第２導電型のソース・ドレイン領域を含み、 上記クロック制御回路は、第１状態においては上記論理
回路に第１の周波数のクロック信号を供給し、第２状態
においては上記論理回路に上記第１の周波数よりも低い
第２の周波数のクロック信号を供給しあるいは上記論理
回路へのクロック信号の供給を停止でき、 上記基板バイアス回路は、上記第２状態における上記第
１ＭＯＳトランジスタのしきい値電圧の絶対値が上記第
１状態における上記第１ＭＯＳトランジスタのしきい値
電圧の絶対値よりも高くなり、上記第２状態における上
記第２ＭＯＳトランジスタのしきい値電圧の絶対値が上
記第１状態における第２ＭＯＳトランジスタのしきい値
電圧の絶対値よりも高くなるように、上記第２半導体領
域および上記第３半導体領域に印加する電位を制御でき
る半導体集積回路装置。 - 【請求項２】 上記第１ＭＯＳトランジスタのチャネル形
成領域の下に形成されたキャリア濃度が周囲より高い第
２導電型の第１高濃度領域と、 上記第２ＭＯＳトランジスタのチャネル形成領域の下に
形成されたキャリア濃度が周囲より高い第１導電型の第
２の高濃度領域とを有する請求項１記載の半導体集積回
路装置。 - 【請求項３】 上記第１ＭＯＳトランジスタと上記第２Ｍ
ＯＳトランジスタとは直列接続されており、 上記第１ＭＯＳトランジスタはＰＭＯＳトランジスタ、
上記第２ＭＯＳトランジスタはＮＭＯＳトランジスタで
あって、 上記基板バイアス回路は、上記第２状態においては上記
第２半導体領域に印加する電位を上記第１ＭＯＳトラン
ジスタのソース電位よりも高い電位とし、 上記基板バイアス回路は、上記第２状態においては上記
第３半導体領域に印加する電位を上記第２ＭＯＳトラン
ジスタのソース電位よりも低い電位としうる請求項１ま
たは２記載の半導体集積回路装置。 - 【請求項４】 第１導電型の第１ＭＯＳトランジスタと第
２導電型の第２ＭＯＳトランジスタとを含むマイクロプ
ロセッサと、 上記マイクロプロセッサに供給されるクロック信号の周
波数を制御するクロック制御回路と、 上記第１ＭＯＳトランジスタおよび上記第２ＭＯＳトラ
ンジスタの基板電位を制御するための基板バイアス回路
とを備え、 上記マイクロプロセッサは、第１導電型の第１半導体領
域と、上記第１半導体領域に形成された第２導電型の第
２半導体領域と、上記第２半導体領域に形成された第１
導電型の第３半導体領域とを有し、 上記第１ＭＯＳトランジスタは、上記第２半導体領域に
形成された第１導電型のソース・ドレイン領域を含み、 上記第２ＭＯＳトランジスタは、上記第３半導体領域に
形成された第２導電型のソース・ドレイン領域を含み、 上記クロック制御回路は、第１状態においては上記マイ
クロプロセッサに第１の周波数のクロック信号を供給
し、第２状態においては上記マイクロプロセッサに上記
第１の周波数よりも低い第２の周波数のクロック信号を
供給しあるいは上記マイクロプロセッサへのクロック信
号の供給を停止でき、 上記基板バイアス回路は、上記第２状態における上記第
１ＭＯＳトランジスタのしきい値電圧の絶対値が上記第
１状態における上記第１ＭＯＳトランジスタのしきい値
電圧の絶対値よりも高くなり、上記第２状態における上
記第２ＭＯＳトランジスタのしきい値電圧の絶対値が上
記第１状態における第２ＭＯＳトランジスタのしきい値
電圧の絶対値よりも高くなるように上記第２半導体領域
および上記第３半導体領域に印加する電位を制御できる
半導体集積回路装置。 - 【請求項５】 上記第１ＭＯＳトランジスタのチャネル形
成領域の下に形成されたキャリア濃度が周囲より高い第
２導電型の第１高濃度領域と、 上記第２ＭＯＳトランジスタのチャネル形成領域の下に
形成されたキャリア濃度が周囲より高い第１導電型の第
２の高濃度領域とを有する請求項４記載の半導体集積回
路装置。 - 【請求項６】 上記第１ＭＯＳトランジスタと上記第２Ｍ
ＯＳトランジスタとは直列接続されており、 上記第１ＭＯＳトランジスタはＰＭＯＳトランジスタ、
上記第２ＭＯＳトランジスタはＮＭＯＳトランジスタで
あって、 上記基板バイアス制御回路は、上記第２状態においては
上記第２半導体領域に印加する電位を上記第１ＭＯＳト
ランジスタのソース電位よりも高い電位とし、 上記基板バイアス制御回路は、上記第２状態においては
上記第３半導体領域に印加する電位を上記第２ＭＯＳト
ランジスタのソース電位よりも低い電位としうる請求項
４または５記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00537498A JP3144370B2 (ja) | 1998-01-14 | 1998-01-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00537498A JP3144370B2 (ja) | 1998-01-14 | 1998-01-14 | 半導体装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26924891A Division JP3184265B2 (ja) | 1991-10-17 | 1991-10-17 | 半導体集積回路装置およびその制御方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000333536A Division JP3446735B2 (ja) | 2000-10-27 | 2000-10-27 | 半導体集積回路及び半導体装置の制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10189883A JPH10189883A (ja) | 1998-07-21 |
| JP3144370B2 true JP3144370B2 (ja) | 2001-03-12 |
Family
ID=11609407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00537498A Expired - Fee Related JP3144370B2 (ja) | 1998-01-14 | 1998-01-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3144370B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3533306B2 (ja) * | 1996-04-02 | 2004-05-31 | 株式会社東芝 | 半導体集積回路装置 |
| WO2000045437A1 (fr) | 1999-01-26 | 2000-08-03 | Hitachi, Ltd. | Procede de reglage de polarisation inverse de circuit mos, et circuit integre mos |
| JP5006580B2 (ja) * | 2006-05-31 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 保護回路を備える半導体装置 |
| JP2017156700A (ja) | 2016-03-04 | 2017-09-07 | 株式会社ジャパンディスプレイ | 表示装置 |
-
1998
- 1998-01-14 JP JP00537498A patent/JP3144370B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10189883A (ja) | 1998-07-21 |
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