JP3506638B2 - 論理回路 - Google Patents
論理回路Info
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- JP3506638B2 JP3506638B2 JP21020299A JP21020299A JP3506638B2 JP 3506638 B2 JP3506638 B2 JP 3506638B2 JP 21020299 A JP21020299 A JP 21020299A JP 21020299 A JP21020299 A JP 21020299A JP 3506638 B2 JP3506638 B2 JP 3506638B2
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Description
【０００１】
【発明の属する技術分野】本発明は、特にＭＩＳ・ＦＥ
Ｔ（金属絶縁半導体型電解効果トランジスタ）により構
成される論理回路に属する。
Ｔ（金属絶縁半導体型電解効果トランジスタ）により構
成される論理回路に属する。
【０００２】
【従来の技術】近年、ＭＩＳ集積回路の設計に於いて
は、消費電力削減技術が注目されているが、これには主
にデバイスの高速化に伴う発熱の問題と、携帯機器の発
達とが関連している。
は、消費電力削減技術が注目されているが、これには主
にデバイスの高速化に伴う発熱の問題と、携帯機器の発
達とが関連している。
【０００３】デバイスが高速化し、動作周波数が高くな
れば、スイッチング動作回数もこれに伴って増加し、消
費電力が増加して発熱量も大きくなる。その結果、放熱
及び冷却の技術が必要となり、これらがデバイスの製造
コストを高くする要因となる。コストを削減するにはこ
れらの放熱、及び冷却の装置を不要とすればよい。この
ためには消費電力を削減する事が肝要である。
れば、スイッチング動作回数もこれに伴って増加し、消
費電力が増加して発熱量も大きくなる。その結果、放熱
及び冷却の技術が必要となり、これらがデバイスの製造
コストを高くする要因となる。コストを削減するにはこ
れらの放熱、及び冷却の装置を不要とすればよい。この
ためには消費電力を削減する事が肝要である。
【０００４】一方、携帯機器の発達については、様々な
携帯機器が普及しているが、小型軽量化が厳しく要求さ
れるため、通常ＭＩＳ集積回路により、携帯機器に必要
な回路が構成されており、また、これらの携帯機器の電
源は電池である。従って、携帯機器に搭載されるＭＩＳ
集積回路の消費電力の増大は、そのまま電池の駆動時間
の短縮になってしまう。
携帯機器が普及しているが、小型軽量化が厳しく要求さ
れるため、通常ＭＩＳ集積回路により、携帯機器に必要
な回路が構成されており、また、これらの携帯機器の電
源は電池である。従って、携帯機器に搭載されるＭＩＳ
集積回路の消費電力の増大は、そのまま電池の駆動時間
の短縮になってしまう。
【０００５】従って、電池の駆動時間を延ばすために
は、やはりＭＩＳ集積回路の消費電力を削減する必要が
有る。また、電池の駆動時間を延ばす必要が無い場合に
おいても、ＭＩＳ集積回路の消費電力を削減することに
より電池の容量を小さく出来るので、携帯機器のサイズ
も小さく出来るという効果もある。
は、やはりＭＩＳ集積回路の消費電力を削減する必要が
有る。また、電池の駆動時間を延ばす必要が無い場合に
おいても、ＭＩＳ集積回路の消費電力を削減することに
より電池の容量を小さく出来るので、携帯機器のサイズ
も小さく出来るという効果もある。
【０００６】以上の様な事情により、ＭＩＳ集積回路の
設計に於いては、消費電力を削減する技術は近年特に重
要性を増してきている。
設計に於いては、消費電力を削減する技術は近年特に重
要性を増してきている。
【０００７】従来技術に於いて、消費電力を削減する技
術には様々な方法があるが、電源電圧を下げる方法は最
も効果的な方法の一つである。しかしながら、電源電圧
を下げると、ＭＩＳ・ＦＥＴのスイッチング速度が低下
するという新たな問題が発生してしまう。このため、Ｍ
ＩＳ・ＦＥＴのスイッチング速度を低下させる事無く電
源電圧を下げる方法として、ＭＩＳ・ＦＥＴの閾値電圧
Ｖｔの絶対値を下げる方法が提案されている。例えば、
Ｖｔは電源電圧が５Ｖ程度のデバイスであれば、その絶
対値は０．７Ｖ程度、電源電圧が１．８Ｖ〜２．０Ｖ程
度まで下げられている場合には、ＭＩＳ・ＦＥＴのスイ
ッチング速度低下を防止すべく閾値電圧Ｖｔの絶対値も
０．３Ｖ〜０．４Ｖ程度にまで下げられている。
術には様々な方法があるが、電源電圧を下げる方法は最
も効果的な方法の一つである。しかしながら、電源電圧
を下げると、ＭＩＳ・ＦＥＴのスイッチング速度が低下
するという新たな問題が発生してしまう。このため、Ｍ
ＩＳ・ＦＥＴのスイッチング速度を低下させる事無く電
源電圧を下げる方法として、ＭＩＳ・ＦＥＴの閾値電圧
Ｖｔの絶対値を下げる方法が提案されている。例えば、
Ｖｔは電源電圧が５Ｖ程度のデバイスであれば、その絶
対値は０．７Ｖ程度、電源電圧が１．８Ｖ〜２．０Ｖ程
度まで下げられている場合には、ＭＩＳ・ＦＥＴのスイ
ッチング速度低下を防止すべく閾値電圧Ｖｔの絶対値も
０．３Ｖ〜０．４Ｖ程度にまで下げられている。
【０００８】
【発明が解決しようとする課題】しかしながら、従来技
術には以下に掲げる問題点があった。つまり、Ｖｔの絶
対値をさげるとＭＩＳ・ＦＥＴがオフしている時のリー
ク電流が増大して、ＭＩＳ・ＦＥＴより構成されている
論理回路の消費電流が増大する問題があった。デバイス
の製造プロセス依存や周囲環境の温度依存もあるが、一
般的にはリーク電流はトランジスタのＶｔの絶対値が１
００ｍＶ〜１４０ｍＶ変化すると約１００倍変化する。
Ｖｔの絶対値が０．７Ｖのものを０．４Ｖに下げると、
１万倍リーク電流が増大する事になる。
術には以下に掲げる問題点があった。つまり、Ｖｔの絶
対値をさげるとＭＩＳ・ＦＥＴがオフしている時のリー
ク電流が増大して、ＭＩＳ・ＦＥＴより構成されている
論理回路の消費電流が増大する問題があった。デバイス
の製造プロセス依存や周囲環境の温度依存もあるが、一
般的にはリーク電流はトランジスタのＶｔの絶対値が１
００ｍＶ〜１４０ｍＶ変化すると約１００倍変化する。
Ｖｔの絶対値が０．７Ｖのものを０．４Ｖに下げると、
１万倍リーク電流が増大する事になる。
【０００９】このため、ＭＩＳ・ＦＥＴにより構成され
る回路の動作時と待機時とで、ＭＩＳ・ＦＥＴの基板電
位とソース電位との差電位を制御してこのリーク電流問
題を解決する半導体回路が特開平６−２１４４３号報、
並びに特開平９−５５４７０号公報に記載されている。
る回路の動作時と待機時とで、ＭＩＳ・ＦＥＴの基板電
位とソース電位との差電位を制御してこのリーク電流問
題を解決する半導体回路が特開平６−２１４４３号報、
並びに特開平９−５５４７０号公報に記載されている。
【００１０】しかし、これらの公報に記載された技術に
よれば、論理回路が非活性状態にある時、即ち待機時の
リーク電流は削減されるものの、論理回路が活性状態に
あるとき、即ち動作時においてはリーク電流が依然流れ
続けるため、動作時に於ける消費電力の削減効果が全く
ない。そのため、全体として消費電力の削減効果が低
く、特に、非活性状態が少ない論理回路（動作率の高い
論理回路）では、消費電力の削減効果は期待出来ない。
よれば、論理回路が非活性状態にある時、即ち待機時の
リーク電流は削減されるものの、論理回路が活性状態に
あるとき、即ち動作時においてはリーク電流が依然流れ
続けるため、動作時に於ける消費電力の削減効果が全く
ない。そのため、全体として消費電力の削減効果が低
く、特に、非活性状態が少ない論理回路（動作率の高い
論理回路）では、消費電力の削減効果は期待出来ない。
【００１１】本発明は以上の点に鑑みなされたもので、
その目的とするところは、論理回路の活性状態・非活性
状態に関わらず、常時リーク電流の小さいＭＩＳ／ＦＥ
Ｔを用いた論理回路を提供する点にある。
その目的とするところは、論理回路の活性状態・非活性
状態に関わらず、常時リーク電流の小さいＭＩＳ／ＦＥ
Ｔを用いた論理回路を提供する点にある。
【００１２】また、本発明の他の目的は、ＭＩＳ／ＦＥ
Ｔのオフの時とオンの時とで、閾値電圧Ｖｔの絶対値を
可変制御することにより、論理回路の動作が論理出力の
変化遷移時とその前後の僅かな時間を除き、不要なリー
ク電流の発生を抑圧し得る論理回路を提供することにあ
る。
Ｔのオフの時とオンの時とで、閾値電圧Ｖｔの絶対値を
可変制御することにより、論理回路の動作が論理出力の
変化遷移時とその前後の僅かな時間を除き、不要なリー
ク電流の発生を抑圧し得る論理回路を提供することにあ
る。
【００１３】
【課題を解決するための手段】本発明は上記課題を解決
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、第一の電源端子と出力端子との間に接続され
た一導電型の第一のトランジスタと、第二の電源端子と
前記出力端子との間に接続された逆導電型の第二のトラ
ンジスタと、前記第一及び第二のトランジスタのゲート
電極に入力信号を供給する信号供給手段と、前記第一の
電源端子と、前記第一のトランジスタの基板との間に接
続された逆導電型の第三のトランジスタと、前記第二の
電源端子と、前記第二のトランジスタの基板との間に接
続された一導電型の第四のトランジスタと、前記第一の
トランジスタの基板と第三の電源端子との間に接続され
た一導電型の第五のトランジスタと、前記第二のトラン
ジスタの基板と第四の電源端子との間に接続された逆導
電型の第六のトランジスタと、前記第三、第四、第五及
び第六のトランジスタのゲートに出力信号を供給する出
力供給手段とを備え、前記第三のトランジスタ及び前記
第四のトランジスタはデプレッション型のトランジスタ
であることを特徴とする論理回路に存する。請求項２記
載の発明の要旨は、前記第三の電源端子の電位は前記第
一、第二及び第四のいずれの電源端子の電位よりも高
く、前記第四の電源端子の電位は前記第一、第二及び第
三のいずれの電源端子の電位よりも低いことを特徴とす
る請求項１に記載の論理回路に存する。請求項３記載の
発明の要旨は、第一の電源端子と出力端子との間に並列
に接続された一導電型の第一及び第二のトランジスタ
と、第二の電源端子と前記出力端子との間に直列に接続
された逆導電型の第三及び第四のトランジスタと、前記
第一、第二、第三及び第四のトランジスタのゲートに入
力信号を供給する信号供給手段と、前記第一の電源端子
と前記第一のトランジスタ及び前記第二のトランジスタ
の基板との間に接続された逆導電型の第五のトランジス
タと、前記第二の電源端子と前記第三のトランジスタ及
び前記第四のトランジスタの基板との間に接続された一
導電型の第六のトランジスタと、第三の電源端子と前記
第一のトランジスタ及び前記第二のトランジスタの基板
との間に接続された一導電型の第七のトランジスタと、
第四の電源端子と前記第三のトランジスタ及び前記第四
のトラ ンジスタの基板との間に接続された逆導電型の第
八のトランジスタと、前記第五、第六、第七及び第八の
トランジスタのゲートに出力信号を供給する出力供給手
段とを備え、前記第五のトランジスタ及び前記第六のト
ランジスタはデプレッション型のトランジスタであるこ
とを特徴とする論理回路に存する。請求項４記載の発明
の要旨は、第一の電源端子と出力端子との間に接続され
た一導電型の第一のトランジスタと、前記第一の電源端
子と前記第一のトランジスタの基板との間に接続された
逆導電型の第二のトランジスタと、前記第一のトランジ
スタのゲートに入力信号を供給する信号供給手段と、前
記第二のトランジスタのゲートに出力信号を供給する出
力供給手段と、前記第一のトランジスタの基板と第二の
電源端子との間に接続され、ゲートが前記出力端子に接
続された前記一導電型の第三のトランジスタと、前記第
一のトランジスタ及び、前記出力端子との接続点と第三
の電源端子との間に接続されたインピーダンス素子とを
備え、前記第二のトランジスタはデプレッション型のト
ランジスタであることを特徴とする論理回路に存する。
請求項５記載の発明の要旨は、前記第一の電源端子の電
圧は前記第二の電源端子の電位よりも高く、且つ、前記
第三の電源端子よりも低いことを特徴とする請求項４に
記載の論理回路に存する。請求項６記載の発明の要旨
は、前記第一のトランジスタのゲートに入力信号を供給
する前記信号供給手段は、前記第一の電源端子の電位に
ほぼ等しい第一の電位と、前記第三の電源端子の電位に
ほぼ等しい第二の電位のいずれか一方の電位の前記入力
信号を供給することを特徴とする請求項４又は５に記載
の論理回路に存する。請求項７記載の発明の要旨は、前
記第一の電源端子の電圧は前記第二の電源端子の電位よ
りも低く、且つ、前記第三の電源端子よりも高いことを
特徴とする請求項４に記載の論理回路に存する。請求項
８記載の発明の要旨は、第一の電源端子と出力端子の間
に直列に接続された一導電型のＮ個の第一のトランジス
タと、前記第一の電源端子と第一のトランジスタの各々
の基板との間に接続された逆導電型の第二のトランジス
タと、前記Ｎ個の第一のトランジスタのゲートに入力信
号を供給する信号供給手段と、前 記第二のトランジスタ
のゲートに出力信号を供給する第一の出力供給手段と、
前記Ｎ個の第一のトランジスタの各々の基板と第二の電
源端子との間に接続された一導電型である第三のトラン
ジスタと、前記第三のトランジスタのゲートに出力信号
を供給する第二の出力供給手段と、前記出力端子と第三
の電源端子との間に接続されたインピーダンス素子とを
備え、前記第二のトランジスタはデプレッション型のト
ランジスタであることを特徴とする論理回路に存する。
請求項９記載の発明の要旨は、前記第一の電源端子の電
位は前記第二の電源端子の電位よりも高く、且つ、前記
第三の電源端子よりも低いことを特徴とする請求項８に
記載の論理回路に存する。請求項１０記載の発明の要旨
は、前記第一の電源端子の電位は前記第二の電源端子の
電位よりも低く、且つ、前記第三の電源端子よりも高い
ことを特徴とする請求項８に記載の論理回路に存する。
請求項１１記載の発明の要旨は、前記Ｎ個の第一のトラ
ンジスタのゲートに入力信号を供給する前記信号供給手
段は、前記第一の電源端子の電位にほぼ等しい第一の電
位と、前記第三の電源端子の電位にほぼ等しい第二の電
位のいずれか片方の電位の入力信号を供給することを特
徴とする請求項８乃至１０のいずれかに記載の論理回路
に存する。請求項１２記載の発明の要旨は、前記Ｎは、
２以上の整数であることを特徴とする請求項８乃至１１
のいずれかに記載の論理回路に存する。
すべく、以下に掲げる構成とした。請求項１記載の発明
の要旨は、第一の電源端子と出力端子との間に接続され
た一導電型の第一のトランジスタと、第二の電源端子と
前記出力端子との間に接続された逆導電型の第二のトラ
ンジスタと、前記第一及び第二のトランジスタのゲート
電極に入力信号を供給する信号供給手段と、前記第一の
電源端子と、前記第一のトランジスタの基板との間に接
続された逆導電型の第三のトランジスタと、前記第二の
電源端子と、前記第二のトランジスタの基板との間に接
続された一導電型の第四のトランジスタと、前記第一の
トランジスタの基板と第三の電源端子との間に接続され
た一導電型の第五のトランジスタと、前記第二のトラン
ジスタの基板と第四の電源端子との間に接続された逆導
電型の第六のトランジスタと、前記第三、第四、第五及
び第六のトランジスタのゲートに出力信号を供給する出
力供給手段とを備え、前記第三のトランジスタ及び前記
第四のトランジスタはデプレッション型のトランジスタ
であることを特徴とする論理回路に存する。請求項２記
載の発明の要旨は、前記第三の電源端子の電位は前記第
一、第二及び第四のいずれの電源端子の電位よりも高
く、前記第四の電源端子の電位は前記第一、第二及び第
三のいずれの電源端子の電位よりも低いことを特徴とす
る請求項１に記載の論理回路に存する。請求項３記載の
発明の要旨は、第一の電源端子と出力端子との間に並列
に接続された一導電型の第一及び第二のトランジスタ
と、第二の電源端子と前記出力端子との間に直列に接続
された逆導電型の第三及び第四のトランジスタと、前記
第一、第二、第三及び第四のトランジスタのゲートに入
力信号を供給する信号供給手段と、前記第一の電源端子
と前記第一のトランジスタ及び前記第二のトランジスタ
の基板との間に接続された逆導電型の第五のトランジス
タと、前記第二の電源端子と前記第三のトランジスタ及
び前記第四のトランジスタの基板との間に接続された一
導電型の第六のトランジスタと、第三の電源端子と前記
第一のトランジスタ及び前記第二のトランジスタの基板
との間に接続された一導電型の第七のトランジスタと、
第四の電源端子と前記第三のトランジスタ及び前記第四
のトラ ンジスタの基板との間に接続された逆導電型の第
八のトランジスタと、前記第五、第六、第七及び第八の
トランジスタのゲートに出力信号を供給する出力供給手
段とを備え、前記第五のトランジスタ及び前記第六のト
ランジスタはデプレッション型のトランジスタであるこ
とを特徴とする論理回路に存する。請求項４記載の発明
の要旨は、第一の電源端子と出力端子との間に接続され
た一導電型の第一のトランジスタと、前記第一の電源端
子と前記第一のトランジスタの基板との間に接続された
逆導電型の第二のトランジスタと、前記第一のトランジ
スタのゲートに入力信号を供給する信号供給手段と、前
記第二のトランジスタのゲートに出力信号を供給する出
力供給手段と、前記第一のトランジスタの基板と第二の
電源端子との間に接続され、ゲートが前記出力端子に接
続された前記一導電型の第三のトランジスタと、前記第
一のトランジスタ及び、前記出力端子との接続点と第三
の電源端子との間に接続されたインピーダンス素子とを
備え、前記第二のトランジスタはデプレッション型のト
ランジスタであることを特徴とする論理回路に存する。
請求項５記載の発明の要旨は、前記第一の電源端子の電
圧は前記第二の電源端子の電位よりも高く、且つ、前記
第三の電源端子よりも低いことを特徴とする請求項４に
記載の論理回路に存する。請求項６記載の発明の要旨
は、前記第一のトランジスタのゲートに入力信号を供給
する前記信号供給手段は、前記第一の電源端子の電位に
ほぼ等しい第一の電位と、前記第三の電源端子の電位に
ほぼ等しい第二の電位のいずれか一方の電位の前記入力
信号を供給することを特徴とする請求項４又は５に記載
の論理回路に存する。請求項７記載の発明の要旨は、前
記第一の電源端子の電圧は前記第二の電源端子の電位よ
りも低く、且つ、前記第三の電源端子よりも高いことを
特徴とする請求項４に記載の論理回路に存する。請求項
８記載の発明の要旨は、第一の電源端子と出力端子の間
に直列に接続された一導電型のＮ個の第一のトランジス
タと、前記第一の電源端子と第一のトランジスタの各々
の基板との間に接続された逆導電型の第二のトランジス
タと、前記Ｎ個の第一のトランジスタのゲートに入力信
号を供給する信号供給手段と、前 記第二のトランジスタ
のゲートに出力信号を供給する第一の出力供給手段と、
前記Ｎ個の第一のトランジスタの各々の基板と第二の電
源端子との間に接続された一導電型である第三のトラン
ジスタと、前記第三のトランジスタのゲートに出力信号
を供給する第二の出力供給手段と、前記出力端子と第三
の電源端子との間に接続されたインピーダンス素子とを
備え、前記第二のトランジスタはデプレッション型のト
ランジスタであることを特徴とする論理回路に存する。
請求項９記載の発明の要旨は、前記第一の電源端子の電
位は前記第二の電源端子の電位よりも高く、且つ、前記
第三の電源端子よりも低いことを特徴とする請求項８に
記載の論理回路に存する。請求項１０記載の発明の要旨
は、前記第一の電源端子の電位は前記第二の電源端子の
電位よりも低く、且つ、前記第三の電源端子よりも高い
ことを特徴とする請求項８に記載の論理回路に存する。
請求項１１記載の発明の要旨は、前記Ｎ個の第一のトラ
ンジスタのゲートに入力信号を供給する前記信号供給手
段は、前記第一の電源端子の電位にほぼ等しい第一の電
位と、前記第三の電源端子の電位にほぼ等しい第二の電
位のいずれか片方の電位の入力信号を供給することを特
徴とする請求項８乃至１０のいずれかに記載の論理回路
に存する。請求項１２記載の発明の要旨は、前記Ｎは、
２以上の整数であることを特徴とする請求項８乃至１１
のいずれかに記載の論理回路に存する。
【００１４】
【発明の実施の形態】以下、本発明の各実施の形態を図
面に基づいて詳細に説明する。図１は本発明の第一の実
施の形態による論理回路１００を表す電気回路図を示
す。図１に示すように、第一の実施の形態に係る論理回
路１００は、インバータ論理回路を構成している。
面に基づいて詳細に説明する。図１は本発明の第一の実
施の形態による論理回路１００を表す電気回路図を示
す。図１に示すように、第一の実施の形態に係る論理回
路１００は、インバータ論理回路を構成している。
【００１５】説明に先立ち、論理回路１００及び後述す
る各実施の形態の論理回路において用いている各トラン
ジスタは、その構造上、異種の基板電位をそれぞれ取り
うるものとする。さらに、かかる論理回路１００及び、
後述する各実施の形態の論理回路は、半導体基板上に集
積されている。また、本発明の実施の形態が適用される
半導体装置は特に限定されない、即ちマイクロ・コンピ
ュータであってもよいし、メモリで有っても良い。ま
た、ＡＳＩＣ（特定用途ＩＣ）であっても良い。尚、説
明の便宜上特にデプレッション型と宣言していないＭＩ
Ｓトランジスタは全てエンハンスメント型のＭＩＳトラ
ンジスタである。この事は各々の閾値電圧ＶｔがＰチャ
ンネル型ＭＩＳトランジスタは負（代表的な値は−０．
４Ｖ）、Ｎチャンネル型ＭＩＳトランジスタは正（代表
的な値は０．４Ｖ）である事を示しており、デプレッシ
ョン型はその逆である。
る各実施の形態の論理回路において用いている各トラン
ジスタは、その構造上、異種の基板電位をそれぞれ取り
うるものとする。さらに、かかる論理回路１００及び、
後述する各実施の形態の論理回路は、半導体基板上に集
積されている。また、本発明の実施の形態が適用される
半導体装置は特に限定されない、即ちマイクロ・コンピ
ュータであってもよいし、メモリで有っても良い。ま
た、ＡＳＩＣ（特定用途ＩＣ）であっても良い。尚、説
明の便宜上特にデプレッション型と宣言していないＭＩ
Ｓトランジスタは全てエンハンスメント型のＭＩＳトラ
ンジスタである。この事は各々の閾値電圧ＶｔがＰチャ
ンネル型ＭＩＳトランジスタは負（代表的な値は−０．
４Ｖ）、Ｎチャンネル型ＭＩＳトランジスタは正（代表
的な値は０．４Ｖ）である事を示しており、デプレッシ
ョン型はその逆である。
【００１６】図１に示す様に、本実施の形態に係る論理
回路１００は、通常のインバータ回路と同様、第一の高
位側電源端子ＶＤＤ１１と第一の低位側電源端子ＧＮＤ
１１との間に接続されたＰチャンネル型ＭＩＳトランジ
スタＭＰ１１及びＮチャンネル型ＭＩＳトランジスタＭ
Ｎ１１を備える他基板電位制御回路１０及び、２０を有
している。基板電位制御回路１０はＮチャンネル型ＭＩ
ＳトランジスタＭＮ１１の基板電位を論理出力に応答し
て制御する回路であり、基板電位制御回路２０は、Ｐチ
ャンネル型ＭＩＳトランジスタＭＰ１１の基板電位を論
理出力に応答して制御する回路である。
回路１００は、通常のインバータ回路と同様、第一の高
位側電源端子ＶＤＤ１１と第一の低位側電源端子ＧＮＤ
１１との間に接続されたＰチャンネル型ＭＩＳトランジ
スタＭＰ１１及びＮチャンネル型ＭＩＳトランジスタＭ
Ｎ１１を備える他基板電位制御回路１０及び、２０を有
している。基板電位制御回路１０はＮチャンネル型ＭＩ
ＳトランジスタＭＮ１１の基板電位を論理出力に応答し
て制御する回路であり、基板電位制御回路２０は、Ｐチ
ャンネル型ＭＩＳトランジスタＭＰ１１の基板電位を論
理出力に応答して制御する回路である。
【００１７】詳細に回路動作を説明すると、基板電位制
御回路１０は、第一の低位側電源端子ＧＮＤ１１とＮチ
ャンネル型ＭＩＳトランジスタＭＮ１１の基板の間に接
続されたデプレッション型ＰチャンネルＭＩＳトランジ
スタＭＰ１３と、第二の低位側電源端子ＧＮＤ１２とＮ
チャンネル型ＭＩＳトランジスタＭＮ１１の基板の間に
接続されたＮチャンネル型ＭＩＳトランジスタＭＮ１２
とからなり、デプレッション型ＰチャンネルＭＩＳトラ
ンジスタＭＰ１３とＮチャンネル型ＭＩＳトランジスタ
ＭＮ１２のゲートには共に出力信号が供給されている。
また、この回路構成時に於いては、第二の低位側電源端
子ＧＮＤ１２は、第一の低位側電源端子ＧＮＤ１１より
も低い電位である。
御回路１０は、第一の低位側電源端子ＧＮＤ１１とＮチ
ャンネル型ＭＩＳトランジスタＭＮ１１の基板の間に接
続されたデプレッション型ＰチャンネルＭＩＳトランジ
スタＭＰ１３と、第二の低位側電源端子ＧＮＤ１２とＮ
チャンネル型ＭＩＳトランジスタＭＮ１１の基板の間に
接続されたＮチャンネル型ＭＩＳトランジスタＭＮ１２
とからなり、デプレッション型ＰチャンネルＭＩＳトラ
ンジスタＭＰ１３とＮチャンネル型ＭＩＳトランジスタ
ＭＮ１２のゲートには共に出力信号が供給されている。
また、この回路構成時に於いては、第二の低位側電源端
子ＧＮＤ１２は、第一の低位側電源端子ＧＮＤ１１より
も低い電位である。
【００１８】一方、基板電位制御回路２０は、第一の高
位側電源端子ＶＤＤ１１とＰチャンネル型ＭＩＳトラン
ジスタＭＰ１１の基板の間に接続されたデプレッション
型ＮチャンネルＭＩＳトランジスタＭＮ１３と、第二の
高位側電源端子ＶＤＤ１２とＰチャンネル型ＭＩＳトラ
ンジスタＭＰ１１の基板の間に接続されたＰチャンネル
型ＭＩＳトランジスタＭＰ１２とからなり、デプレッシ
ョン型ＮチャンネルＭＩＳトランジスタＭＮ１３とＰチ
ャンネル型ＭＩＳトランジスタＭＰ１２のゲートは共に
出力信号が供給されている。また、この回路構成時に於
いては、第二の高位側電源端子ＶＤＤ１２は、第一の高
位側電源端子ＶＤＤ１１よりも高い電位である。
位側電源端子ＶＤＤ１１とＰチャンネル型ＭＩＳトラン
ジスタＭＰ１１の基板の間に接続されたデプレッション
型ＮチャンネルＭＩＳトランジスタＭＮ１３と、第二の
高位側電源端子ＶＤＤ１２とＰチャンネル型ＭＩＳトラ
ンジスタＭＰ１１の基板の間に接続されたＰチャンネル
型ＭＩＳトランジスタＭＰ１２とからなり、デプレッシ
ョン型ＮチャンネルＭＩＳトランジスタＭＮ１３とＰチ
ャンネル型ＭＩＳトランジスタＭＰ１２のゲートは共に
出力信号が供給されている。また、この回路構成時に於
いては、第二の高位側電源端子ＶＤＤ１２は、第一の高
位側電源端子ＶＤＤ１１よりも高い電位である。
【００１９】論理回路１００の動作について説明する。
先ず、入力端子ＩＮ１１のレベルが第一の高位側電源端
子ＶＤＤ１１とほぼ同じ場合、即ちハイレベルの信号が
入力されると、Ｎチャンネル型ＭＩＳトランジスタＭＮ
１１はオン状態、Ｐチャンネル型ＭＩＳトランジスタＭ
Ｐ１１はオフ状態となる。これにより、オン状態にある
Ｎチャンネル型ＭＩＳトランジスタＭＮ１１とオフ状態
にあるＰチャンネル型ＭＩＳトランジスタＭＰ１１の動
作により、出力レベルは第一の低位側電源端子ＧＮＤ１
１のレベル迄下がる。この出力レベルをうけて、デプレ
ッション型ＮチャンネルＭＩＳトランジスタＭＮ１３は
オン、デプレッション型ＮチャンネルＭＩＳトランジス
タＭＮ１３はオフ、Ｎチャンネル型ＭＩＳトランジスタ
ＭＮ１２はオフ、Ｐチャンネル型ＭＩＳトランジスタＭ
Ｐ１２はオンとなる。
先ず、入力端子ＩＮ１１のレベルが第一の高位側電源端
子ＶＤＤ１１とほぼ同じ場合、即ちハイレベルの信号が
入力されると、Ｎチャンネル型ＭＩＳトランジスタＭＮ
１１はオン状態、Ｐチャンネル型ＭＩＳトランジスタＭ
Ｐ１１はオフ状態となる。これにより、オン状態にある
Ｎチャンネル型ＭＩＳトランジスタＭＮ１１とオフ状態
にあるＰチャンネル型ＭＩＳトランジスタＭＰ１１の動
作により、出力レベルは第一の低位側電源端子ＧＮＤ１
１のレベル迄下がる。この出力レベルをうけて、デプレ
ッション型ＮチャンネルＭＩＳトランジスタＭＮ１３は
オン、デプレッション型ＮチャンネルＭＩＳトランジス
タＭＮ１３はオフ、Ｎチャンネル型ＭＩＳトランジスタ
ＭＮ１２はオフ、Ｐチャンネル型ＭＩＳトランジスタＭ
Ｐ１２はオンとなる。
【００２０】これにより、Ｎチャンネル型ＭＩＳトラン
ジスタＭＮ１１はソースと基板が同一の第一の低位側電
源端子ＧＮＤ１１に接続されるため、閾値電圧の基板バ
イアス効果による変動は無く、その閾値はＶｔ０となっ
ている（ソース電位と基板電位が同じ場合の閾値電圧Ｖ
ｔの絶対値を特にＶｔ０と呼ぶこととする）、負荷に対
して、十分小さなオン抵抗をもって負荷をドライブ出来
る。一方Ｐチャンネル型ＭＩＳトランジスタＭＰ１１は
ソース電位が第一の高位側電源端子ＶＤＤ１１に繋がっ
ており、基板がＰチャンネル型ＭＩＳトランジスタＭＰ
１２により第二の高位側電源端子ＶＤＤ１２に接続され
るので、その閾値は基板バイアス効果により絶対値が大
きくなる。このため、Ｐチャンネル型ＭＩＳトランジス
タＭＰ１１のリーク電流は削減される。
ジスタＭＮ１１はソースと基板が同一の第一の低位側電
源端子ＧＮＤ１１に接続されるため、閾値電圧の基板バ
イアス効果による変動は無く、その閾値はＶｔ０となっ
ている（ソース電位と基板電位が同じ場合の閾値電圧Ｖ
ｔの絶対値を特にＶｔ０と呼ぶこととする）、負荷に対
して、十分小さなオン抵抗をもって負荷をドライブ出来
る。一方Ｐチャンネル型ＭＩＳトランジスタＭＰ１１は
ソース電位が第一の高位側電源端子ＶＤＤ１１に繋がっ
ており、基板がＰチャンネル型ＭＩＳトランジスタＭＰ
１２により第二の高位側電源端子ＶＤＤ１２に接続され
るので、その閾値は基板バイアス効果により絶対値が大
きくなる。このため、Ｐチャンネル型ＭＩＳトランジス
タＭＰ１１のリーク電流は削減される。
【００２１】以上の状態で系は第一の安定状態となって
おり、リーク電流による消費電力の増大も抑制されてい
る。
おり、リーク電流による消費電力の増大も抑制されてい
る。
【００２２】次に、入力端子ＩＮ１１の電位が降下して
第一の低位側電源端子ＧＮＤ１１とほぼ同じ電位、即ち
ローレベルに変化すると、論理回路１００には次の変化
が起こる。
第一の低位側電源端子ＧＮＤ１１とほぼ同じ電位、即ち
ローレベルに変化すると、論理回路１００には次の変化
が起こる。
【００２３】先ず、Ｎチャンネル型ＭＩＳトランジスタ
ＭＮ１１はＶｔがＶｔ０であるので、オン状態からオフ
状態へと速やかに状態遷移する。Ｐチャンネル型ＭＩＳ
トランジスタＭＰ１１は基板バイアス効果により、Ｖｔ
０より大きなＶｔとなっているが、入力のレベルの変化
に応答して、オフ状態からオンの状態へと遷移する。
ＭＮ１１はＶｔがＶｔ０であるので、オン状態からオフ
状態へと速やかに状態遷移する。Ｐチャンネル型ＭＩＳ
トランジスタＭＰ１１は基板バイアス効果により、Ｖｔ
０より大きなＶｔとなっているが、入力のレベルの変化
に応答して、オフ状態からオンの状態へと遷移する。
【００２４】それらの状態遷移をうけて、出力端子ＯＵ
Ｔ１１は第一の低位側電源端子ＧＮＤ１１の電位から、
第一の高位側電源端子ＶＤＤ１１の電位へと変化する。
この変化により、デプレッション型ＰチャンネルＭＩＳ
トランジスタＭＰ１３並びに、Ｐチャンネル型ＭＩＳト
ランジスタＭＰ１２はオン状態からオフ状態へと状態遷
移する。一方Ｎチャンネル型ＭＩＳトランジスタＭＮ１
２並びにデプレッション型ＮチャンネルＭＩＳトランジ
スタＭＮ１３はオフ状態からオン状態へと状態遷移す
る。
Ｔ１１は第一の低位側電源端子ＧＮＤ１１の電位から、
第一の高位側電源端子ＶＤＤ１１の電位へと変化する。
この変化により、デプレッション型ＰチャンネルＭＩＳ
トランジスタＭＰ１３並びに、Ｐチャンネル型ＭＩＳト
ランジスタＭＰ１２はオン状態からオフ状態へと状態遷
移する。一方Ｎチャンネル型ＭＩＳトランジスタＭＮ１
２並びにデプレッション型ＮチャンネルＭＩＳトランジ
スタＭＮ１３はオフ状態からオン状態へと状態遷移す
る。
【００２５】Ｐチャンネル型ＭＩＳトランジスタＭＰ１
１の基板には第一の高位側電源端子ＶＤＤ１１の電位が
デプレッション型ＮチャンネルＭＩＳトランジスタＭＮ
１３により供給されるので、その閾値ＶｔはＶｔ０とな
って、オン抵抗は小さくなり、負荷を十分にドライブ出
来る。また、Ｎチャンネル型ＭＩＳトランジスタＭＮ１
１の基板には、第二の低位側電源端子ＧＮＤ１２の電位
がＮチャンネル型ＭＩＳトランジスタＭＮ１２により与
えられる、この電位はＮチャンネル型ＭＩＳトランジス
タＭＮ１１のソース電位より低いので、Ｎチャンネル型
ＭＩＳトランジスタＭＮ１１は基板バイアス効果により
その閾値ＶｔはＶｔ０より大きくなっており、リーク電
流が抑制されている。この状態で系は第二の安定状態と
なっている。
１の基板には第一の高位側電源端子ＶＤＤ１１の電位が
デプレッション型ＮチャンネルＭＩＳトランジスタＭＮ
１３により供給されるので、その閾値ＶｔはＶｔ０とな
って、オン抵抗は小さくなり、負荷を十分にドライブ出
来る。また、Ｎチャンネル型ＭＩＳトランジスタＭＮ１
１の基板には、第二の低位側電源端子ＧＮＤ１２の電位
がＮチャンネル型ＭＩＳトランジスタＭＮ１２により与
えられる、この電位はＮチャンネル型ＭＩＳトランジス
タＭＮ１１のソース電位より低いので、Ｎチャンネル型
ＭＩＳトランジスタＭＮ１１は基板バイアス効果により
その閾値ＶｔはＶｔ０より大きくなっており、リーク電
流が抑制されている。この状態で系は第二の安定状態と
なっている。
【００２６】次に、再度入力端子ＩＮ１１のレベルが第
一の高位側電源端子ＶＤＤ１１とほぼ同じ場合、即ちハ
イレベルの信号に変化すると、Ｐチャンネル型ＭＩＳト
ランジスタＭＰ１１はオン状態からオフ状態へと状態遷
移し、Ｎチャンネル型ＭＩＳトランジスタＭＮ１１はオ
ン状態となる。これにより、オン状態にあるＮチャンネ
ル型ＭＩＳトランジスタＭＮ１１とオフ状態にあるＰチ
ャンネル型ＭＩＳトランジスタＭＰ１１の動作により、
出力レベルは第一の低位側電源端子ＧＮＤ１１のレベル
迄下がる。この出力レベルをうけて、Ｎチャンネル型Ｍ
ＩＳトランジスタＭＮ１２はオフ、Ｐチャンネル型ＭＩ
ＳトランジスタＭＰ１２はオンとなる。またデプレッシ
ョン型ＮチャンネルＭＩＳトランジスタＭＮ１３はオ
フ、デプレッション型ＰチャンネルＭＩＳトランジスタ
ＭＰ１３はオンとなる。
一の高位側電源端子ＶＤＤ１１とほぼ同じ場合、即ちハ
イレベルの信号に変化すると、Ｐチャンネル型ＭＩＳト
ランジスタＭＰ１１はオン状態からオフ状態へと状態遷
移し、Ｎチャンネル型ＭＩＳトランジスタＭＮ１１はオ
ン状態となる。これにより、オン状態にあるＮチャンネ
ル型ＭＩＳトランジスタＭＮ１１とオフ状態にあるＰチ
ャンネル型ＭＩＳトランジスタＭＰ１１の動作により、
出力レベルは第一の低位側電源端子ＧＮＤ１１のレベル
迄下がる。この出力レベルをうけて、Ｎチャンネル型Ｍ
ＩＳトランジスタＭＮ１２はオフ、Ｐチャンネル型ＭＩ
ＳトランジスタＭＰ１２はオンとなる。またデプレッシ
ョン型ＮチャンネルＭＩＳトランジスタＭＮ１３はオ
フ、デプレッション型ＰチャンネルＭＩＳトランジスタ
ＭＰ１３はオンとなる。
【００２７】これにより、Ｎチャンネル型ＭＩＳトラン
ジスタＭＮ１１はソースと基板が同一の第一の低位側電
源端子ＧＮＤ１１に接続されるため、閾値電圧の基板バ
イアス効果による変動は無く、その閾値はＶｔ０となっ
ている（ソース電位と基板電位が同じ場合の閾値電圧Ｖ
ｔの絶対値を特にＶｔ０と呼ぶこととする）、負荷に対
して、十分小さなオン抵抗をもって負荷をドライブ出来
る。一方Ｐチャンネル型ＭＩＳトランジスタＭＰ１１は
ソース電位が第一の高位側電源端子ＶＤＤ１１に繋がっ
ており、基板がデプレッション型トランジスタＭＰ１２
により第二の高位側電源端子ＶＤＤ１２に接続されるの
で、その閾値は基板バイアス効果により絶対値が大きく
なる。このため、Ｐチャンネル型ＭＩＳトランジスタＭ
Ｐ１１のリーク電流は削減される。
ジスタＭＮ１１はソースと基板が同一の第一の低位側電
源端子ＧＮＤ１１に接続されるため、閾値電圧の基板バ
イアス効果による変動は無く、その閾値はＶｔ０となっ
ている（ソース電位と基板電位が同じ場合の閾値電圧Ｖ
ｔの絶対値を特にＶｔ０と呼ぶこととする）、負荷に対
して、十分小さなオン抵抗をもって負荷をドライブ出来
る。一方Ｐチャンネル型ＭＩＳトランジスタＭＰ１１は
ソース電位が第一の高位側電源端子ＶＤＤ１１に繋がっ
ており、基板がデプレッション型トランジスタＭＰ１２
により第二の高位側電源端子ＶＤＤ１２に接続されるの
で、その閾値は基板バイアス効果により絶対値が大きく
なる。このため、Ｐチャンネル型ＭＩＳトランジスタＭ
Ｐ１１のリーク電流は削減される。
【００２８】以上の状態で系は第一の安定状態に戻り、
リーク電流による消費電力の増大も抑制されている。こ
れ以降は入力信号のレベル変化に応じて、上記２種の安
定状態を交互に繰り返し行う。
リーク電流による消費電力の増大も抑制されている。こ
れ以降は入力信号のレベル変化に応じて、上記２種の安
定状態を交互に繰り返し行う。
【００２９】第一の実施の形態に係る論理回路１００は
上記の如く構成されているので、以下に掲げる効果を奏
する。つまり、論理回路１００は、入力信号及び出力信
号のレベル変化に応じて、インバータ回路を構成するＮ
チャンネル型ＭＩＳトランジスタＭＮ１１及びＰチャン
ネル型ＭＩＳトランジスタＭＰ１１の基板電位を制御
し、オンしている側のトランジスタの閾値Ｖｔの絶対値
を変えることなく、オフしている側のトランジスタの閾
値Ｖｔの絶対値を大きくしているので、電源電圧を低く
して、Ｖｔ０の絶対値を小さくしても、リーク電流の増
加を抑えて、且つ回路動作の速度低下も抑える事が可能
となる。
上記の如く構成されているので、以下に掲げる効果を奏
する。つまり、論理回路１００は、入力信号及び出力信
号のレベル変化に応じて、インバータ回路を構成するＮ
チャンネル型ＭＩＳトランジスタＭＮ１１及びＰチャン
ネル型ＭＩＳトランジスタＭＰ１１の基板電位を制御
し、オンしている側のトランジスタの閾値Ｖｔの絶対値
を変えることなく、オフしている側のトランジスタの閾
値Ｖｔの絶対値を大きくしているので、電源電圧を低く
して、Ｖｔ０の絶対値を小さくしても、リーク電流の増
加を抑えて、且つ回路動作の速度低下も抑える事が可能
となる。
【００３０】より具体的には、第一の高位側電源端子Ｖ
ＤＤ１１を２．０Ｖ、第一の低位側電源端子ＧＮＤ１１
を０Ｖとすると、第二の高位側電源端子ＶＤＤ１２を
２．３Ｖ〜２．４Ｖ、第二の低位側電源端子ＧＮＤ１２
を−０．３〜−０．４Ｖに設定する事により、リーク電
流の増加を防止出来る。但し、これらの電圧値は、本実
施の形態の好ましい一例であって、本発明はこれに限定
されるものではない。
ＤＤ１１を２．０Ｖ、第一の低位側電源端子ＧＮＤ１１
を０Ｖとすると、第二の高位側電源端子ＶＤＤ１２を
２．３Ｖ〜２．４Ｖ、第二の低位側電源端子ＧＮＤ１２
を−０．３〜−０．４Ｖに設定する事により、リーク電
流の増加を防止出来る。但し、これらの電圧値は、本実
施の形態の好ましい一例であって、本発明はこれに限定
されるものではない。
【００３１】以上の様に、論理回路１００によれば、従
来の様にスイッチング速度の低下を防止すべく、トラン
ジスタの閾値電圧の絶対値を下げても、これにともなっ
てリーク電流が増大する事がなく、従って、消費電力の
低減と、高速動作とを両立させる事が可能となる。従っ
て、論理回路１００を動作周波数の高いデバイスに使用
した場合は、発熱量が低減する事から、放熱装置や冷却
装置が不要、若しくは簡単となり、全体的なコストを削
減する事が可能となる。一方、論理回路１００を電池駆
動による携帯機器に使用した場合は、消費電力が低減す
る事から、電池の駆動時間を延ばす事ができる。
来の様にスイッチング速度の低下を防止すべく、トラン
ジスタの閾値電圧の絶対値を下げても、これにともなっ
てリーク電流が増大する事がなく、従って、消費電力の
低減と、高速動作とを両立させる事が可能となる。従っ
て、論理回路１００を動作周波数の高いデバイスに使用
した場合は、発熱量が低減する事から、放熱装置や冷却
装置が不要、若しくは簡単となり、全体的なコストを削
減する事が可能となる。一方、論理回路１００を電池駆
動による携帯機器に使用した場合は、消費電力が低減す
る事から、電池の駆動時間を延ばす事ができる。
【００３２】尚、本実施の形態の論理回路１００を用い
ると、論理動作に必要な２つのトランジスタ、即ちＰチ
ャンネル型ＭＩＳトランジスタＭＰ１１と、Ｎチャンネ
ル型ＭＩＳトランジスタＭＮ１１の他に４つのトランジ
スタが必要となり、面積的にやや不利となるが、本実施
例の形態による上記効果はこれを補って余りあるもので
ある。
ると、論理動作に必要な２つのトランジスタ、即ちＰチ
ャンネル型ＭＩＳトランジスタＭＰ１１と、Ｎチャンネ
ル型ＭＩＳトランジスタＭＮ１１の他に４つのトランジ
スタが必要となり、面積的にやや不利となるが、本実施
例の形態による上記効果はこれを補って余りあるもので
ある。
【００３３】即ち、論理動作に必要なトランジスタのサ
イズを、例えば、Ｌ＝０．２５μｍ、Ｗ＝５．０μｍと
すれば、他の４つのトランジスタ（ＭＰ１２，ＭＰ１
３，ＭＮ１２，ＭＮ１３）のサイズはその１／４から１
／５も有れば十分である。
イズを、例えば、Ｌ＝０．２５μｍ、Ｗ＝５．０μｍと
すれば、他の４つのトランジスタ（ＭＰ１２，ＭＰ１
３，ＭＮ１２，ＭＮ１３）のサイズはその１／４から１
／５も有れば十分である。
【００３４】つまり、これら４つのトランジスタはＬ＝
０．２５μｍ、Ｗ＝１．０μｍ程度で良く、従って極端
な面積の増大を招く訳ではない。しかも、電源電圧を下
げ、低電圧で動作されることに伴って、トランジスタの
閾値Ｖｔの絶対値を０．４Ｖ程度迄下げている場合、ト
ランジスタのリーク電流は極めて大きく、例えば、ここ
から更に閾値の絶対値を０．１Ｖ下げれば、リーク電流
は約１００倍にも増加してしまう。従って、より低電圧
での動作が求められ、これに伴って、トランジスタの閾
値電圧Ｖｔの絶対値をより下げる必要が有れば有るほ
ど、本発明の効果は顕著となる。
０．２５μｍ、Ｗ＝１．０μｍ程度で良く、従って極端
な面積の増大を招く訳ではない。しかも、電源電圧を下
げ、低電圧で動作されることに伴って、トランジスタの
閾値Ｖｔの絶対値を０．４Ｖ程度迄下げている場合、ト
ランジスタのリーク電流は極めて大きく、例えば、ここ
から更に閾値の絶対値を０．１Ｖ下げれば、リーク電流
は約１００倍にも増加してしまう。従って、より低電圧
での動作が求められ、これに伴って、トランジスタの閾
値電圧Ｖｔの絶対値をより下げる必要が有れば有るほ
ど、本発明の効果は顕著となる。
【００３５】尚、第二の低位側電源端子ＧＮＤ１２や第
二の高位側電源端子ＶＤＤ１２を生成する回路の消費電
力も極めて小さく抑える事が出来る。これは第二の低位
側電源端子ＧＮＤ１２や第二の高位側電源端子ＶＤＤ１
２の供給先がトランジスタの基板であり、これを駆動す
るのに大きな電力は必要無いからである。これらの基板
電位制御用電源は簡単なＤＣ−ＤＣコンバータの集積回
路への内蔵によっても、外部電源によっても容易に実現
出来る。
二の高位側電源端子ＶＤＤ１２を生成する回路の消費電
力も極めて小さく抑える事が出来る。これは第二の低位
側電源端子ＧＮＤ１２や第二の高位側電源端子ＶＤＤ１
２の供給先がトランジスタの基板であり、これを駆動す
るのに大きな電力は必要無いからである。これらの基板
電位制御用電源は簡単なＤＣ−ＤＣコンバータの集積回
路への内蔵によっても、外部電源によっても容易に実現
出来る。
【００３６】次に、本発明の第二の実施の形態による論
理回路２００について図２を参照して、説明する。図２
に示すように、本実施の形態に係る論理回路２００は、
２入力ＮＡＮＤ論理回路であり、半導体基板上に集積さ
れている。
理回路２００について図２を参照して、説明する。図２
に示すように、本実施の形態に係る論理回路２００は、
２入力ＮＡＮＤ論理回路であり、半導体基板上に集積さ
れている。
【００３７】図２に示す様に、論理回路２００は、通常
の２入力ＮＡＮＤ論理回路と同様、第一の高位側電源端
子ＶＤＤ２１と、出力端子ＯＵＴ２１との間に並列に接
続されたＰチャンネル型ＭＩＳトランジスタＭＰ２１，
ＭＰ２２と第一の低位側電源端子ＧＮＤ２１と出力端子
ＯＵＴ２１との間に直列に接続されたＮチャンネル型Ｍ
ＩＳトランジスタＭＮ２１，ＭＮ２２とを備える他、基
板電位制御回路３０及び４０を有している。基板電位制
御回路３０は、Ｎチャンネル型ＭＩＳトランジスタＭＮ
２１，ＭＮ２２の基板電位を出力端子ＯＵＴ２１の出力
信号レベルに応答して、制御する回路であり、基板電位
制御回路４０は、Ｐチャンネル型ＭＩＳトランジスタＭ
Ｐ２１，ＭＰ２２の基板電位を出力端子ＯＵＴ２１の出
力信号レベルに応答して、制御する回路である。
の２入力ＮＡＮＤ論理回路と同様、第一の高位側電源端
子ＶＤＤ２１と、出力端子ＯＵＴ２１との間に並列に接
続されたＰチャンネル型ＭＩＳトランジスタＭＰ２１，
ＭＰ２２と第一の低位側電源端子ＧＮＤ２１と出力端子
ＯＵＴ２１との間に直列に接続されたＮチャンネル型Ｍ
ＩＳトランジスタＭＮ２１，ＭＮ２２とを備える他、基
板電位制御回路３０及び４０を有している。基板電位制
御回路３０は、Ｎチャンネル型ＭＩＳトランジスタＭＮ
２１，ＭＮ２２の基板電位を出力端子ＯＵＴ２１の出力
信号レベルに応答して、制御する回路であり、基板電位
制御回路４０は、Ｐチャンネル型ＭＩＳトランジスタＭ
Ｐ２１，ＭＰ２２の基板電位を出力端子ＯＵＴ２１の出
力信号レベルに応答して、制御する回路である。
【００３８】詳細に説明すると、基板電位制御回路３０
は、第一の低位側電源端子ＧＮＤ２１とＮチャンネル型
ＭＩＳトランジスタＭＮ２１，ＭＮ２２の基板との間に
接続されたデプレッション型ＰチャンネルＭＩＳトラン
ジスタＭＰ２４と第二の低位側電源端子ＧＮＤ２２とＮ
チャンネル型ＭＩＳトランジスタＭＮ２１，ＭＮ２２と
の間に接続されたＮチャンネル型ＭＩＳトランジスタＭ
Ｎ２３とから成る。デプレッション型ＰチャンネルＭＩ
ＳトランジスタＭＰ２４、Ｎチャンネル型ＭＩＳトラン
ジスタＭＮ２３のゲートは出力端子ＯＵＴ２１に接続さ
れている。ここで、第二の低位側電源端子ＧＮＤ２２の
電位は第一の低位側電源端子ＧＮＤ２１より低い電位で
ある。
は、第一の低位側電源端子ＧＮＤ２１とＮチャンネル型
ＭＩＳトランジスタＭＮ２１，ＭＮ２２の基板との間に
接続されたデプレッション型ＰチャンネルＭＩＳトラン
ジスタＭＰ２４と第二の低位側電源端子ＧＮＤ２２とＮ
チャンネル型ＭＩＳトランジスタＭＮ２１，ＭＮ２２と
の間に接続されたＮチャンネル型ＭＩＳトランジスタＭ
Ｎ２３とから成る。デプレッション型ＰチャンネルＭＩ
ＳトランジスタＭＰ２４、Ｎチャンネル型ＭＩＳトラン
ジスタＭＮ２３のゲートは出力端子ＯＵＴ２１に接続さ
れている。ここで、第二の低位側電源端子ＧＮＤ２２の
電位は第一の低位側電源端子ＧＮＤ２１より低い電位で
ある。
【００３９】一方、基板電位制御回路４０は、第一の高
位側電源端子ＶＤＤ２１とＰチャンネル型ＭＩＳトラン
ジスタＭＰ２１，ＭＰ２２の基板との間に接続されたデ
プレッション型ＮチャンネルＭＩＳトランジスタＭＮ２
４と第二の高位側電源端子ＶＤＤ２２とＰチャンネル型
ＭＩＳトランジスタＭＰ２１，ＭＰ２２との間に接続さ
れたＰチャンネル型ＭＩＳトランジスタＭＰ２３とから
成る。デプレッション型ＮチャンネルＭＩＳトランジス
タＭＮ２４、Ｐチャンネル型ＭＩＳトランジスタＭＰ２
３のゲートは出力端子ＯＵＴ２１に接続されている。第
二の高位側電源端子ＶＤＤ２２は第一の高位側電源端子
ＶＤＤ２１より高い電位である。
位側電源端子ＶＤＤ２１とＰチャンネル型ＭＩＳトラン
ジスタＭＰ２１，ＭＰ２２の基板との間に接続されたデ
プレッション型ＮチャンネルＭＩＳトランジスタＭＮ２
４と第二の高位側電源端子ＶＤＤ２２とＰチャンネル型
ＭＩＳトランジスタＭＰ２１，ＭＰ２２との間に接続さ
れたＰチャンネル型ＭＩＳトランジスタＭＰ２３とから
成る。デプレッション型ＮチャンネルＭＩＳトランジス
タＭＮ２４、Ｐチャンネル型ＭＩＳトランジスタＭＰ２
３のゲートは出力端子ＯＵＴ２１に接続されている。第
二の高位側電源端子ＶＤＤ２２は第一の高位側電源端子
ＶＤＤ２１より高い電位である。
【００４０】次に、本実施の形態に係る論理回路２００
の動作について説明する。先ず、入力端子ＩＮ２１、Ｉ
Ｎ２２に第一の高位側電源端子ＶＤＤ２１とほぼ同じ電
位が供給されている場合を考える。入力端子ＩＮ２１，
ＩＮ２２に供給される入力信号レベルを受けて、論理を
取るＰチャンネル型ＭＩＳトランジスタＭＰ２１，並び
にＰチャンネル型ＭＩＳトランジスタＭＰ２２は各々オ
フ状態、一方論理をとるＮチャンネル型ＭＩＳトランジ
スタＭＮ２１，並びにＮチャンネル型ＭＩＳトランジス
タＭＮ２２はオン状態となる。以上により、出力端子Ｏ
ＵＴ２１は、論理をとるＮチャンネル型ＭＩＳトランジ
スタＭＮ２１，並びにＮチャンネル型ＭＩＳトランジス
タＭＮ２２により負荷電流をシンクして、ほぼ第一の低
位側電源端子ＧＮＤ２１と同じレベル迄電位が低下す
る。
の動作について説明する。先ず、入力端子ＩＮ２１、Ｉ
Ｎ２２に第一の高位側電源端子ＶＤＤ２１とほぼ同じ電
位が供給されている場合を考える。入力端子ＩＮ２１，
ＩＮ２２に供給される入力信号レベルを受けて、論理を
取るＰチャンネル型ＭＩＳトランジスタＭＰ２１，並び
にＰチャンネル型ＭＩＳトランジスタＭＰ２２は各々オ
フ状態、一方論理をとるＮチャンネル型ＭＩＳトランジ
スタＭＮ２１，並びにＮチャンネル型ＭＩＳトランジス
タＭＮ２２はオン状態となる。以上により、出力端子Ｏ
ＵＴ２１は、論理をとるＮチャンネル型ＭＩＳトランジ
スタＭＮ２１，並びにＮチャンネル型ＭＩＳトランジス
タＭＮ２２により負荷電流をシンクして、ほぼ第一の低
位側電源端子ＧＮＤ２１と同じレベル迄電位が低下す
る。
【００４１】これを受けて、基板電位制御回路３０はデ
プレッション型ＰチャンネルＭＩＳトランジスタＭＰ２
４がオン状態、Ｎチャンネル型ＭＩＳトランジスタＭＮ
２３がオフ状態となる。このため、論理をとるＮチャン
ネル型ＭＩＳトランジスタＭＮ２１，並びにＮチャンネ
ル型ＭＩＳトランジスタＭＮ２２の基板は第一の低位側
電源端子ＧＮＤ２１の電位が供給されて、閾値電圧Ｖｔ
の絶対値はＶｔ０の絶対値と等しくなり、各々のトラン
ジスタのオン抵抗が小さくなっている。
プレッション型ＰチャンネルＭＩＳトランジスタＭＰ２
４がオン状態、Ｎチャンネル型ＭＩＳトランジスタＭＮ
２３がオフ状態となる。このため、論理をとるＮチャン
ネル型ＭＩＳトランジスタＭＮ２１，並びにＮチャンネ
ル型ＭＩＳトランジスタＭＮ２２の基板は第一の低位側
電源端子ＧＮＤ２１の電位が供給されて、閾値電圧Ｖｔ
の絶対値はＶｔ０の絶対値と等しくなり、各々のトラン
ジスタのオン抵抗が小さくなっている。
【００４２】一方、基板遷移制御回路４０はデプレッシ
ョン型ＮチャンネルＭＩＳトランジスタＭＮ２４がオフ
状態、Ｐチャンネル型ＭＩＳトランジスタＭＰ２３がオ
ン状態となる。このため、論理をとるＰチャンネル型Ｍ
ＩＳトランジスタＭＰ２１，並びにＰチャンネル型ＭＩ
ＳトランジスタＭＰ２２の基板は第二の高位側電源端子
ＶＤＤ２２の電位が供給されて、閾値電圧Ｖｔの絶対値
はＶｔ０の絶対値より大きくなり、各々のトランジスタ
のリーク電流が抑制される。
ョン型ＮチャンネルＭＩＳトランジスタＭＮ２４がオフ
状態、Ｐチャンネル型ＭＩＳトランジスタＭＰ２３がオ
ン状態となる。このため、論理をとるＰチャンネル型Ｍ
ＩＳトランジスタＭＰ２１，並びにＰチャンネル型ＭＩ
ＳトランジスタＭＰ２２の基板は第二の高位側電源端子
ＶＤＤ２２の電位が供給されて、閾値電圧Ｖｔの絶対値
はＶｔ０の絶対値より大きくなり、各々のトランジスタ
のリーク電流が抑制される。
【００４３】以上を受けて、論理をとるＮチャンネル型
ＭＩＳトランジスタＭＮ２１，並びにＮチャンネル型Ｍ
ＩＳトランジスタＭＮ２２は十分な負荷電流をシンク
し、出力端子ＯＵＴ２１の出力は第一の低位側電源端子
ＧＮＤ２１の電位とほぼ等しい出力電位となって、系は
第一の安定状態となっている。
ＭＩＳトランジスタＭＮ２１，並びにＮチャンネル型Ｍ
ＩＳトランジスタＭＮ２２は十分な負荷電流をシンク
し、出力端子ＯＵＴ２１の出力は第一の低位側電源端子
ＧＮＤ２１の電位とほぼ等しい出力電位となって、系は
第一の安定状態となっている。
【００４４】次に、入力端子ＩＮ２１の電位が第一の低
位側電源端子ＧＮＤ２１の電位に近く成るように降下す
ると、Ｐチャンネル型ＭＩＳトランジスタＭＰ２１はオ
フ状態からオン状態へと状態遷移する。このため、第一
の高位側電源端子ＶＤＤ２１から出力端子ＯＵＴ２１へ
の電流パスが形成される。一方、Ｎチャンネル型ＭＩＳ
トランジスタＭＮ２１はオンからオフ状態へと状態遷移
するので、出力端子ＯＵＴ２１からＮチャンネル型ＭＩ
ＳトランジスタＭＮ２１、並びにＮチャンネル型ＭＩＳ
トランジスタＭＮ２２による第一の低位側電源端子ＧＮ
Ｄ２１への電流パスは無くなる。
位側電源端子ＧＮＤ２１の電位に近く成るように降下す
ると、Ｐチャンネル型ＭＩＳトランジスタＭＰ２１はオ
フ状態からオン状態へと状態遷移する。このため、第一
の高位側電源端子ＶＤＤ２１から出力端子ＯＵＴ２１へ
の電流パスが形成される。一方、Ｎチャンネル型ＭＩＳ
トランジスタＭＮ２１はオンからオフ状態へと状態遷移
するので、出力端子ＯＵＴ２１からＮチャンネル型ＭＩ
ＳトランジスタＭＮ２１、並びにＮチャンネル型ＭＩＳ
トランジスタＭＮ２２による第一の低位側電源端子ＧＮ
Ｄ２１への電流パスは無くなる。
【００４５】以上により、出力端子ＯＵＴ２１の電位は
第一の高位側電源端子ＶＤＤ２１の電位へと上昇する。
これを受けて、基板電位制御回路４０のデプレッション
型ＮチャンネルＭＩＳトランジスタＭＮ２４はオフから
オンへと状態遷移し、Ｐチャンネル型ＭＩＳトランジス
タＭＰ２３はオンからオフへと状態遷移する。このた
め、論理をとるＰチャンネル型ＭＩＳトランジスタＭＰ
２１，並びにＰチャンネル型ＭＩＳトランジスタＭＰ２
２の基板電位は第一の高位側電源端子ＶＤＤ２１の電位
が供給されるため、夫々のトランジスタの閾値電圧Ｖｔ
の絶対値はＶｔ０の絶対値と等しくなる。このため、論
理をとるＰチャンネル型ＭＩＳトランジスタＭＰ２１の
オン抵抗は低くなり、負荷電流を十分にソース出来る。
第一の高位側電源端子ＶＤＤ２１の電位へと上昇する。
これを受けて、基板電位制御回路４０のデプレッション
型ＮチャンネルＭＩＳトランジスタＭＮ２４はオフから
オンへと状態遷移し、Ｐチャンネル型ＭＩＳトランジス
タＭＰ２３はオンからオフへと状態遷移する。このた
め、論理をとるＰチャンネル型ＭＩＳトランジスタＭＰ
２１，並びにＰチャンネル型ＭＩＳトランジスタＭＰ２
２の基板電位は第一の高位側電源端子ＶＤＤ２１の電位
が供給されるため、夫々のトランジスタの閾値電圧Ｖｔ
の絶対値はＶｔ０の絶対値と等しくなる。このため、論
理をとるＰチャンネル型ＭＩＳトランジスタＭＰ２１の
オン抵抗は低くなり、負荷電流を十分にソース出来る。
【００４６】一方、基板電位制御回路３０のデプレッシ
ョン型ＰチャンネルＭＩＳトランジスタＭＰ２４はオン
からオフへと状態遷移し、Ｎチャンネル型ＭＩＳトラン
ジスタＭＮ２３はオフからオンへと状態遷移する。この
ため、論理をとるＮチャンネル型ＭＩＳトランジスタＭ
Ｎ２１，並びにＮチャンネル型ＭＩＳトランジスタＭＮ
２２の基板電位は第二の低位側電源端子ＧＮＤ２２の電
位が供給されるため、夫々のトランジスタの閾値電圧Ｖ
ｔの絶対値はＶｔ０の絶対値より大きく成る。このた
め、論理をとるＮチャンネル型ＭＩＳトランジスタＭＮ
２１とＮチャンネル型ＭＩＳトランジスタＭＮ２２を介
したリーク電流は抑制されるため、出力端子ＯＵＴ２１
から第一の低位側電源端子ＧＮＤ２１へのリーク電流も
抑制される。この状態で、系は第二の安定状態となる。
ョン型ＰチャンネルＭＩＳトランジスタＭＰ２４はオン
からオフへと状態遷移し、Ｎチャンネル型ＭＩＳトラン
ジスタＭＮ２３はオフからオンへと状態遷移する。この
ため、論理をとるＮチャンネル型ＭＩＳトランジスタＭ
Ｎ２１，並びにＮチャンネル型ＭＩＳトランジスタＭＮ
２２の基板電位は第二の低位側電源端子ＧＮＤ２２の電
位が供給されるため、夫々のトランジスタの閾値電圧Ｖ
ｔの絶対値はＶｔ０の絶対値より大きく成る。このた
め、論理をとるＮチャンネル型ＭＩＳトランジスタＭＮ
２１とＮチャンネル型ＭＩＳトランジスタＭＮ２２を介
したリーク電流は抑制されるため、出力端子ＯＵＴ２１
から第一の低位側電源端子ＧＮＤ２１へのリーク電流も
抑制される。この状態で、系は第二の安定状態となる。
【００４７】更に、入力端子ＩＮ２２の入力電位が第一
の低位側電源端子ＧＮＤ２１の電位に近くなる様に降下
すると、Ｐチャンネル型ＭＩＳトランジスタＭＰ２２が
オフからオンへと状態遷移する。既にオン状態にある、
論理をとるＰチャンネル型ＭＩＳトランジスタＭＰ２１
と共に出力端子ＯＵＴ２１へ負荷電流をソースする。
の低位側電源端子ＧＮＤ２１の電位に近くなる様に降下
すると、Ｐチャンネル型ＭＩＳトランジスタＭＰ２２が
オフからオンへと状態遷移する。既にオン状態にある、
論理をとるＰチャンネル型ＭＩＳトランジスタＭＰ２１
と共に出力端子ＯＵＴ２１へ負荷電流をソースする。
【００４８】一方論理をとるＮチャンネル型ＭＩＳトラ
ンジスタＭＮ２２はオン状態からオフ状態へと状態遷移
する。既に論理をとるＮチャンネル型ＭＩＳトランジス
タＭＮ２１はオフ状態であり、夫々のトランジスタの閾
値Ｖｔの絶対値はＶｔ０の絶対値より大きいので、これ
らトランジスタを介して出力端子ＯＵＴ２１から第一の
低位側電源端子ＧＮＤ２１へのリーク電流は更に抑制さ
れる事となる。
ンジスタＭＮ２２はオン状態からオフ状態へと状態遷移
する。既に論理をとるＮチャンネル型ＭＩＳトランジス
タＭＮ２１はオフ状態であり、夫々のトランジスタの閾
値Ｖｔの絶対値はＶｔ０の絶対値より大きいので、これ
らトランジスタを介して出力端子ＯＵＴ２１から第一の
低位側電源端子ＧＮＤ２１へのリーク電流は更に抑制さ
れる事となる。
【００４９】以上により、系は出力端子ＯＵＴ２１に対
して第一の高位側電源端子ＶＤＤ２１から負荷電流を十
分にソースすると共に、出力端子ＯＵＴ２１から第一の
低位側電源端子ＧＮＤ２１へのリーク電流が抑制され
て、第三の安定状態となる。
して第一の高位側電源端子ＶＤＤ２１から負荷電流を十
分にソースすると共に、出力端子ＯＵＴ２１から第一の
低位側電源端子ＧＮＤ２１へのリーク電流が抑制され
て、第三の安定状態となる。
【００５０】次に、入力端子ＩＮ２１の入力電位が上昇
して、第一の高位側電源端子ＶＤＤ２１の電位へと上昇
すると、先ず論理をとるＰチャンネル型ＭＩＳトランジ
スタＭＰ２１がオン状態からオフ状態へと状態遷移す
る。論理をとるＰチャンネル型ＭＩＳトランジスタＭＰ
２２はオン状態のままである。論理をとるＮチャンネル
型ＭＩＳトランジスタＭＮ２１はオフからオンへと状態
遷移する。しかしながら、論理をとるＮチャンネル型Ｍ
ＩＳトランジスタＭＮ２２はオフ状態のままであるの
で、出力端子ＯＵＴ２１から論理をとるＮチャンネル型
ＭＩＳトランジスタ各々を直列に介して第一の低位側電
源端子ＧＮＤ２１へのリーク電流は抑制されている。論
理をとるＰチャンネル型ＭＩＳトランジスタＭＰ２２は
オン状態のままであるから、論理出力端子ＯＵＴ２１の
出力電位は第一の高位側電源端子ＶＤＤ２１の電位のま
まである。この状態で系は第四の安定状態となってい
る。
して、第一の高位側電源端子ＶＤＤ２１の電位へと上昇
すると、先ず論理をとるＰチャンネル型ＭＩＳトランジ
スタＭＰ２１がオン状態からオフ状態へと状態遷移す
る。論理をとるＰチャンネル型ＭＩＳトランジスタＭＰ
２２はオン状態のままである。論理をとるＮチャンネル
型ＭＩＳトランジスタＭＮ２１はオフからオンへと状態
遷移する。しかしながら、論理をとるＮチャンネル型Ｍ
ＩＳトランジスタＭＮ２２はオフ状態のままであるの
で、出力端子ＯＵＴ２１から論理をとるＮチャンネル型
ＭＩＳトランジスタ各々を直列に介して第一の低位側電
源端子ＧＮＤ２１へのリーク電流は抑制されている。論
理をとるＰチャンネル型ＭＩＳトランジスタＭＰ２２は
オン状態のままであるから、論理出力端子ＯＵＴ２１の
出力電位は第一の高位側電源端子ＶＤＤ２１の電位のま
まである。この状態で系は第四の安定状態となってい
る。
【００５１】更に、入力端子ＩＮ２２の入力電位が上昇
して、第一の高位側電源端子ＶＤＤ２１の電位へと上昇
すると、系は第一の安定状態へと戻る事となる。以降入
力信号の組み合わせに応じて、系は上記第一から第四の
何れかの安定状態を交互に繰り返し行い、論理動作をリ
ーク電流を抑制したまま繰り返す事となる。
して、第一の高位側電源端子ＶＤＤ２１の電位へと上昇
すると、系は第一の安定状態へと戻る事となる。以降入
力信号の組み合わせに応じて、系は上記第一から第四の
何れかの安定状態を交互に繰り返し行い、論理動作をリ
ーク電流を抑制したまま繰り返す事となる。
【００５２】本発明の第二の実施の形態である論理回路
２００の論理をとるトランジスタ回路と、その論理をと
るトランジスタ回路の基板電位制御回路の構成に着目す
ると、論理をとるトランジスタ回路は基板電位の制御を
のぞけば通常のＣＭＯＳ論理回路の構成である。この事
は、本発明の論理回路のバリエーションが通常のＣＭＯ
Ｓ論理回路の殆どの回路構成に対しても適用可能で有る
ことを示している。
２００の論理をとるトランジスタ回路と、その論理をと
るトランジスタ回路の基板電位制御回路の構成に着目す
ると、論理をとるトランジスタ回路は基板電位の制御を
のぞけば通常のＣＭＯＳ論理回路の構成である。この事
は、本発明の論理回路のバリエーションが通常のＣＭＯ
Ｓ論理回路の殆どの回路構成に対しても適用可能で有る
ことを示している。
【００５３】第二の実施の形態に係る論理回路２００は
上記の如く構成されているので、以下に掲げる効果を奏
する。つまり、第二の実施の形態の論理回路２００に於
いても、前述の第一の実施の形態の論理回路１００と同
様に論理回路の動作速度を損なうことなしに、リーク電
流を削減出来る事が解る。また、入力信号の数が先に示
した第一の実施の形態の論理回路より増加しているにも
関わらず、基板電位制御回路３０、並びに基板電位制御
回路４０の回路構成は変わらず、各々１対のデプレッシ
ョン型ＭＩＳトランジスタとＭＩＳトランジスタの組み
合わせで構成可能である。即ち、従来回路に比べて付加
すべき回路の構成は単純である。
上記の如く構成されているので、以下に掲げる効果を奏
する。つまり、第二の実施の形態の論理回路２００に於
いても、前述の第一の実施の形態の論理回路１００と同
様に論理回路の動作速度を損なうことなしに、リーク電
流を削減出来る事が解る。また、入力信号の数が先に示
した第一の実施の形態の論理回路より増加しているにも
関わらず、基板電位制御回路３０、並びに基板電位制御
回路４０の回路構成は変わらず、各々１対のデプレッシ
ョン型ＭＩＳトランジスタとＭＩＳトランジスタの組み
合わせで構成可能である。即ち、従来回路に比べて付加
すべき回路の構成は単純である。
【００５４】次に、本発明の第三の実施の形態について
説明する。図３は、本発明の第三の実施の形態による論
理回路３００を表す電気回路図を示す。この第三の実施
の形態の論理回路３００は、本発明の第一の実施の形態
で説明したインバーター論理回路の変形の１つである。
説明する。図３は、本発明の第三の実施の形態による論
理回路３００を表す電気回路図を示す。この第三の実施
の形態の論理回路３００は、本発明の第一の実施の形態
で説明したインバーター論理回路の変形の１つである。
【００５５】第一の高位側電源端子ＶＤＤ３１と出力端
子ＯＵＴ３１の間には抵抗Ｒ３１が接続されており、基
板電位制御回路５０は、第一の低位側電源端子ＧＮＤ３
１とＮチャンネル型ＭＩＳトランジスタＭＮ３１の基板
の間に接続されたデプレッション型ＰチャンネルＭＩＳ
トランジスタＭＰ３１と、第二の低位側電源端子ＧＮＤ
３２とＮチャンネル型ＭＩＳトランジスタＭＮ３１の基
板の間に接続されたＮチャンネル型ＭＩＳトランジスタ
ＭＮ３２とからなり、この回路構成時に於いては、第二
の低位側電源端子ＧＮＤ３２は、第一の低位側電源端子
ＧＮＤ３１よりも低い電位である。
子ＯＵＴ３１の間には抵抗Ｒ３１が接続されており、基
板電位制御回路５０は、第一の低位側電源端子ＧＮＤ３
１とＮチャンネル型ＭＩＳトランジスタＭＮ３１の基板
の間に接続されたデプレッション型ＰチャンネルＭＩＳ
トランジスタＭＰ３１と、第二の低位側電源端子ＧＮＤ
３２とＮチャンネル型ＭＩＳトランジスタＭＮ３１の基
板の間に接続されたＮチャンネル型ＭＩＳトランジスタ
ＭＮ３２とからなり、この回路構成時に於いては、第二
の低位側電源端子ＧＮＤ３２は、第一の低位側電源端子
ＧＮＤ３１よりも低い電位である。
【００５６】論理回路３００の動作について説明する。
先ず、入力端子ＩＮ３１のレベルが第一の高位側電源端
子ＶＤＤ１１とほぼ同じ場合、即ちハイレベルの信号が
入力されると、Ｎチャンネル型ＭＩＳトランジスタＭＮ
３１はオン状態となる。これを受けて、出力端子ＯＵＴ
３１には第一の高位側電源端子ＶＤＤ３１から抵抗Ｒ３
１を介して第一の低位側電源端子ＧＮＤ３１へと電流が
流れる。この電流により、出力端子ＯＵＴ３１には第一
の高位側電ＶＤＤ３１より抵抗Ｒ３１に生じた電圧降下
分低い電位が出力される。さらにこれを受けてデプレッ
ション型ＰチャンネルＭＩＳトランジスタＭＰ３１はオ
ン状態、Ｎチャンネル型ＭＩＳトランジスタＭＮ３２は
オフ状態となる。
先ず、入力端子ＩＮ３１のレベルが第一の高位側電源端
子ＶＤＤ１１とほぼ同じ場合、即ちハイレベルの信号が
入力されると、Ｎチャンネル型ＭＩＳトランジスタＭＮ
３１はオン状態となる。これを受けて、出力端子ＯＵＴ
３１には第一の高位側電源端子ＶＤＤ３１から抵抗Ｒ３
１を介して第一の低位側電源端子ＧＮＤ３１へと電流が
流れる。この電流により、出力端子ＯＵＴ３１には第一
の高位側電ＶＤＤ３１より抵抗Ｒ３１に生じた電圧降下
分低い電位が出力される。さらにこれを受けてデプレッ
ション型ＰチャンネルＭＩＳトランジスタＭＰ３１はオ
ン状態、Ｎチャンネル型ＭＩＳトランジスタＭＮ３２は
オフ状態となる。
【００５７】論理をとるＮチャンネル型ＭＩＳトランジ
スタＭＮ３１の基板には、デプレッション型Ｐチャンネ
ルＭＩＳトランジスタＭＰ３１を介して第一の低位側電
源端子ＧＮＤ３１の電位が供給されるので、論理をとる
Ｎチャンネル型ＭＩＳトランジスタＭＮ３１の閾値Ｖｔ
の絶対値はＶｔ０となっている。従って論理をとるＮチ
ャンネル型ＭＩＳトランジスタＭＮ３１は出力端子ＯＵ
Ｔ３１並びに、第一の高位側電源端子ＶＤＤ３１から抵
抗Ｒ３１を介して流れる電流を第一の低位側電源端子Ｇ
ＮＤ３１方向へと十分にシンク出来る。以上の状態で系
は第一の安定状態となっている。
スタＭＮ３１の基板には、デプレッション型Ｐチャンネ
ルＭＩＳトランジスタＭＰ３１を介して第一の低位側電
源端子ＧＮＤ３１の電位が供給されるので、論理をとる
Ｎチャンネル型ＭＩＳトランジスタＭＮ３１の閾値Ｖｔ
の絶対値はＶｔ０となっている。従って論理をとるＮチ
ャンネル型ＭＩＳトランジスタＭＮ３１は出力端子ＯＵ
Ｔ３１並びに、第一の高位側電源端子ＶＤＤ３１から抵
抗Ｒ３１を介して流れる電流を第一の低位側電源端子Ｇ
ＮＤ３１方向へと十分にシンク出来る。以上の状態で系
は第一の安定状態となっている。
【００５８】次に、入力端子ＩＮ３１の電位が降下して
第一の低位側電源端子ＧＮＤ３１とほぼ同じ電位、即ち
ローレベルに変化すると、論理回路３００には次の変化
が起こる。先ず、Ｎチャンネル型ＭＩＳトランジスタＭ
Ｎ３１は、オン状態からオフ状態へと状態遷移する。こ
の状態遷移をうけて、出力端子ＯＵＴ１１は抵抗Ｒ３１
を介して第一の低位側電源端子ＧＮＤ３１の電位から電
流が供給されて、第一の高位側電源端子ＶＤＤ３１の電
位へと変化する。この変化により、デプレッション型Ｐ
チャンネルＭＩＳトランジスタＭＰ３１はオンからオフ
へと状態遷移し、Ｎチャンネル型ＭＩＳトランジスタＭ
Ｎ３２はオフからオンへと状態遷移する。
第一の低位側電源端子ＧＮＤ３１とほぼ同じ電位、即ち
ローレベルに変化すると、論理回路３００には次の変化
が起こる。先ず、Ｎチャンネル型ＭＩＳトランジスタＭ
Ｎ３１は、オン状態からオフ状態へと状態遷移する。こ
の状態遷移をうけて、出力端子ＯＵＴ１１は抵抗Ｒ３１
を介して第一の低位側電源端子ＧＮＤ３１の電位から電
流が供給されて、第一の高位側電源端子ＶＤＤ３１の電
位へと変化する。この変化により、デプレッション型Ｐ
チャンネルＭＩＳトランジスタＭＰ３１はオンからオフ
へと状態遷移し、Ｎチャンネル型ＭＩＳトランジスタＭ
Ｎ３２はオフからオンへと状態遷移する。
【００５９】Ｎチャンネル型ＭＩＳトランジスタＭＮ３
１の基板には第二の低位側電源端子ＧＮＤ３２の電位が
Ｎチャンネル型ＭＩＳトランジスタＭＮ３２により供給
されるので、その閾値Ｖｔの絶対値はＶｔ０の絶対値よ
り大きくなってリーク電流が抑制されている。この状態
で系は第二の安定状態となっている。
１の基板には第二の低位側電源端子ＧＮＤ３２の電位が
Ｎチャンネル型ＭＩＳトランジスタＭＮ３２により供給
されるので、その閾値Ｖｔの絶対値はＶｔ０の絶対値よ
り大きくなってリーク電流が抑制されている。この状態
で系は第二の安定状態となっている。
【００６０】次に、再度入力端子ＩＮ３１のレベルが第
一の高位側電源端子ＶＤＤ３１とほぼ同じに上昇した場
合、即ちハイレベルの信号に変化すると、系は前期第一
の安定状態へと戻る。以降、入力信号の変化に応じて、
系は２つの安定状態を相互に繰り返す事となる。
一の高位側電源端子ＶＤＤ３１とほぼ同じに上昇した場
合、即ちハイレベルの信号に変化すると、系は前期第一
の安定状態へと戻る。以降、入力信号の変化に応じて、
系は２つの安定状態を相互に繰り返す事となる。
【００６１】第三の実施の形態に係る論理回路３００は
上記の如く構成されているので、以下に掲げる効果を奏
する。つまり、論理回路３００は、入力信号及び出力信
号のレベル変化に応じて、インバータ回路を構成するＮ
チャンネル型ＭＩＳトランジスタＭＮ３１の基板電位を
制御し、オンしている時のトランジスタの閾値Ｖｔの絶
対値を変えることなく、オフしている時のトランジスタ
の閾値Ｖｔの絶対値を大きくしているので、電源電圧を
低くして、Ｖｔ０の絶対値を小さくしても、リーク電流
の増加を抑えて、且つ回路動作の速度低下も抑える事が
可能となる。
上記の如く構成されているので、以下に掲げる効果を奏
する。つまり、論理回路３００は、入力信号及び出力信
号のレベル変化に応じて、インバータ回路を構成するＮ
チャンネル型ＭＩＳトランジスタＭＮ３１の基板電位を
制御し、オンしている時のトランジスタの閾値Ｖｔの絶
対値を変えることなく、オフしている時のトランジスタ
の閾値Ｖｔの絶対値を大きくしているので、電源電圧を
低くして、Ｖｔ０の絶対値を小さくしても、リーク電流
の増加を抑えて、且つ回路動作の速度低下も抑える事が
可能となる。
【００６２】本発明の第三の実施の形態である論理回路
３００の論理をとるトランジスタとインピーダンス素子
の構成は、その論理をとるトランジスタの基板電位制御
回路３００の構成を除けば、基本的なＮチャンネルＭＩ
Ｓ論理回路の構成である。即ち、本回路構成は、Ｎチャ
ンネルＭＩＳ論理回路構成の様々なバリエーションに応
用可能である。また、Ｐチャンネル論理回路への応用も
可能である。第四図に本発明の第四の実施の形態のＮチ
ャンネルＭＩＳ２入力ＮＡＮＤ論理回路４００の回路図
を記載する。第五図に本発明の第五の実施の形態のＮチ
ャンネルＭＩＳ２入力ＮＯＲ論理回路５００の回路図を
記載する。第六図に本発明の第六の実施の形態のＰチャ
ンネルＭＩＳインバータ論理回路６００の回路図を記載
する。
３００の論理をとるトランジスタとインピーダンス素子
の構成は、その論理をとるトランジスタの基板電位制御
回路３００の構成を除けば、基本的なＮチャンネルＭＩ
Ｓ論理回路の構成である。即ち、本回路構成は、Ｎチャ
ンネルＭＩＳ論理回路構成の様々なバリエーションに応
用可能である。また、Ｐチャンネル論理回路への応用も
可能である。第四図に本発明の第四の実施の形態のＮチ
ャンネルＭＩＳ２入力ＮＡＮＤ論理回路４００の回路図
を記載する。第五図に本発明の第五の実施の形態のＮチ
ャンネルＭＩＳ２入力ＮＯＲ論理回路５００の回路図を
記載する。第六図に本発明の第六の実施の形態のＰチャ
ンネルＭＩＳインバータ論理回路６００の回路図を記載
する。
【００６３】なお、本実施の形態においては、本発明は
それに限定されず、本発明を適用する上で好適な形態に
適用することができる。
それに限定されず、本発明を適用する上で好適な形態に
適用することができる。
【００６４】また、上記構成部材の数、位置、形状等は
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
上記実施の形態に限定されず、本発明を実施する上で好
適な数、位置、形状等にすることができる。
【００６５】なお、各図において、同一構成要素には同
一符号を付している。
一符号を付している。
【００６６】
【発明の効果】本発明は以上のように構成されているの
で、以下に掲げる効果を奏する。以上の通り、本発明に
よれば、従来の様にスイッチング速度の低下を防止すべ
く、トランジスタの閾値電圧の絶対値を下げても、これ
に伴ってリーク電流が増大する事が無く、従って、消費
電力の低減と高速動作とを両立することが可能となる。
このため、本発明を動作周波数の高いデバイスに適用す
れば、発熱量が低減することから、放熱装置や、冷却装
置が不要若しくは、簡単となり、全体的なコストを削減
する事が出来る。一方本発明を電池駆動による形態機器
に適用すれば、消費電力が低減する事から、電池の駆動
時間を延ばす事が出来る。
で、以下に掲げる効果を奏する。以上の通り、本発明に
よれば、従来の様にスイッチング速度の低下を防止すべ
く、トランジスタの閾値電圧の絶対値を下げても、これ
に伴ってリーク電流が増大する事が無く、従って、消費
電力の低減と高速動作とを両立することが可能となる。
このため、本発明を動作周波数の高いデバイスに適用す
れば、発熱量が低減することから、放熱装置や、冷却装
置が不要若しくは、簡単となり、全体的なコストを削減
する事が出来る。一方本発明を電池駆動による形態機器
に適用すれば、消費電力が低減する事から、電池の駆動
時間を延ばす事が出来る。
【図１】本発明の第一の実施の形態による論理回路１０
０を表す電気回路図である。
０を表す電気回路図である。
【図２】本発明の第二の実施の形態による論理回路２０
０を表す電気回路図である。
０を表す電気回路図である。
【図３】本発明の第三の実施の形態による論理回路３０
０を表す電気回路図である。
０を表す電気回路図である。
【図４】本発明の第四の実施の形態のＮチャンネルＭＩ
Ｓ２入力ＮＡＮＤ論理回路４００の電気回路図である。
Ｓ２入力ＮＡＮＤ論理回路４００の電気回路図である。
【図５】本発明の第五の実施の形態のＮチャンネルＭＩ
Ｓ２入力ＮＯＲ論理回路５００の電気回路図である。
Ｓ２入力ＮＯＲ論理回路５００の電気回路図である。
【図６】本発明の第六の実施の形態のＰチャンネルＭＩ
Ｓインバータ論理回路６００の電気回路図である。
Ｓインバータ論理回路６００の電気回路図である。
１０，２０：基板電位制御回路
３０，４０：基板電位制御回路
５０ ：基板電位制御回路
６０ ：基盤電位制御装置
７０ ：基盤電位制御装置
８０ ：基盤電位制御装置
１００，２００，３００： 論理回路
４００： ＮチャンネルＭＩＳ２入力ＮＡＮＤ論理回路
５００： ＮチャンネルＭＩＳ２入力ＮＯＲ論理回路
６００： ＰチャンネルＭＩＳインバータ論理回路
ＭＮ１１：Ｎチャンネル型ＭＩＳトランジスタ
ＭＮ１２：Ｎチャンネル型ＭＩＳトランジスタ
ＭＮ１３：デプレッション型ＮチャンネルＭＩＳトラン
ジスタ ＭＮ２１：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ２２：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ２３：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ２４：デプレッション型ＮチャンネルＭＩＳトラン
ジスタ ＭＮ３１：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ３２：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ４１：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ４２：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ４３：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ５１〜ＭＮ５３：Ｎチャンネル型ＭＩＳトランジス
タ ＭＮ６１：デプレッション型ＮチャンネルＭＩＳトラン
ジスタ ＭＮ６２：デプレッション型Ｎチャンネル型ＭＩＳトラ
ンジスタ ＭＰ１１，ＭＰ１２：Ｐチャンネル型ＭＩＳトランジス
タ ＭＰ１３：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ２１〜ＭＰ２３：Ｐチャンネル型ＭＩＳトランジス
タ ＭＰ２４：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ３１：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ４１：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ５１：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ６１：Ｐチャンネル型ＭＩＳトランジスタ ＭＰ６３：Ｐチャンネル型ＭＩＳトランジスタ Ｒ３１：抵抗 Ｒ４１：抵抗 Ｒ５１：抵抗 Ｒ６１：抵抗 ＶＤＤ１１：第一の高位側電源端子 ＶＤＤ１２：第二の高位側電源端子 ＶＤＤ２１：第一の高位側電源端子 ＶＤＤ２２：第二の高位側電源端子 ＶＤＤ３１：第一の高位側電源端子 ＶＤＤ４１：第一の高位側電源端子 ＶＤＤ５１：第一の高位側電源端子 ＶＤＤ６１：第一の高位側電源端子 ＶＤＤ６２：第二の高位側電源端子 ＧＮＤ１１：第一の低位側電源端子 ＧＮＤ１２：第二の低位側電源端子 ＧＮＤ２１：第一の低位側電源端子 ＧＮＤ２２：第二の低位側電源端子 ＧＮＤ３１：第一の低位側電源端子 ＧＮＤ３２：第二の低位側電源端子 ＧＮＤ４１：第一の低位側電源端子 ＧＮＤ４２：第二の低位側電源端子 ＧＮＤ５１：第一の低位側電源端子 ＧＮＤ５２：第二の低位側電源端子 ＧＮＤ６１：第一の低位側電源端子 ＩＮ１１：入力端子 ＩＮ２１，ＩＮ２２：入力端子 ＩＮ３１：入力端子 ＩＮ４１，ＩＮ４２：入力端子 ＩＮ５１，ＩＮ５２：入力端子 ＩＮ６１：入力端子 Ｎ１１，Ｎ１２：節点 Ｎ２１，Ｎ２２：節点 Ｎ３１：節点 Ｎ４１，Ｎ４２：節点 Ｎ５１：節点 Ｎ６１：節点 ＯＵＴ１１：出力端子 ＯＵＴ２１：出力端子 ＯＵＴ３１：出力端子 ＯＵＴ４１：出力端子 ＯＵＴ５１：出力端子 ＯＵＴ６１：出力端子
ジスタ ＭＮ２１：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ２２：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ２３：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ２４：デプレッション型ＮチャンネルＭＩＳトラン
ジスタ ＭＮ３１：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ３２：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ４１：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ４２：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ４３：Ｎチャンネル型ＭＩＳトランジスタ ＭＮ５１〜ＭＮ５３：Ｎチャンネル型ＭＩＳトランジス
タ ＭＮ６１：デプレッション型ＮチャンネルＭＩＳトラン
ジスタ ＭＮ６２：デプレッション型Ｎチャンネル型ＭＩＳトラ
ンジスタ ＭＰ１１，ＭＰ１２：Ｐチャンネル型ＭＩＳトランジス
タ ＭＰ１３：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ２１〜ＭＰ２３：Ｐチャンネル型ＭＩＳトランジス
タ ＭＰ２４：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ３１：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ４１：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ５１：デプレッション型Ｐチャンネル型ＭＩＳトラ
ンジスタ ＭＰ６１：Ｐチャンネル型ＭＩＳトランジスタ ＭＰ６３：Ｐチャンネル型ＭＩＳトランジスタ Ｒ３１：抵抗 Ｒ４１：抵抗 Ｒ５１：抵抗 Ｒ６１：抵抗 ＶＤＤ１１：第一の高位側電源端子 ＶＤＤ１２：第二の高位側電源端子 ＶＤＤ２１：第一の高位側電源端子 ＶＤＤ２２：第二の高位側電源端子 ＶＤＤ３１：第一の高位側電源端子 ＶＤＤ４１：第一の高位側電源端子 ＶＤＤ５１：第一の高位側電源端子 ＶＤＤ６１：第一の高位側電源端子 ＶＤＤ６２：第二の高位側電源端子 ＧＮＤ１１：第一の低位側電源端子 ＧＮＤ１２：第二の低位側電源端子 ＧＮＤ２１：第一の低位側電源端子 ＧＮＤ２２：第二の低位側電源端子 ＧＮＤ３１：第一の低位側電源端子 ＧＮＤ３２：第二の低位側電源端子 ＧＮＤ４１：第一の低位側電源端子 ＧＮＤ４２：第二の低位側電源端子 ＧＮＤ５１：第一の低位側電源端子 ＧＮＤ５２：第二の低位側電源端子 ＧＮＤ６１：第一の低位側電源端子 ＩＮ１１：入力端子 ＩＮ２１，ＩＮ２２：入力端子 ＩＮ３１：入力端子 ＩＮ４１，ＩＮ４２：入力端子 ＩＮ５１，ＩＮ５２：入力端子 ＩＮ６１：入力端子 Ｎ１１，Ｎ１２：節点 Ｎ２１，Ｎ２２：節点 Ｎ３１：節点 Ｎ４１，Ｎ４２：節点 Ｎ５１：節点 Ｎ６１：節点 ＯＵＴ１１：出力端子 ＯＵＴ２１：出力端子 ＯＵＴ３１：出力端子 ＯＵＴ４１：出力端子 ＯＵＴ５１：出力端子 ＯＵＴ６１：出力端子
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平７−86917（ＪＰ，Ａ)
特開 平９−8642（ＪＰ，Ａ)
特開 平４−355298（ＪＰ，Ａ)
特開 平11−17523（ＪＰ，Ａ)
特開 平11−355123（ＪＰ，Ａ)
特開 平11−346151（ＪＰ，Ａ)
特開 昭59−201526（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03K 19/00
Claims (12)
- 【請求項１】 第一の電源端子と出力端子との間に接続
された一導電型の第一のトランジスタと、 第二の電源端子と前記出力端子との間に接続された逆導
電型の第二のトランジスタと、 前記第一及び第二のトランジスタのゲート電極に入力信
号を供給する信号供給手段と、前記第一の電源端子と、前記第一のトランジスタの基板
との間に接続された逆導電型の第三のトランジスタと、 前記第二の電源端子と、前記第二のトランジスタの基板
との間に接続された一導電型の第四のトランジスタと、 前記第一のトランジスタの基板と第三の電源端子との間
に接続された一導電型の第五のトランジスタと、 前記第二のトランジスタの基板と第四の電源端子との間
に接続された逆導電型の第六のトランジスタと、 前記第三、第四、第五及び第六のトランジスタのゲート
に出力信号を供給する出力供給手段とを備え、 前記第三のトランジスタ及び前記第四のトランジスタは
デプレッション型のトランジスタである ことを特徴とす
る論理回路。 - 【請求項２】 前記第三の電源端子の電位は前記第一、
第二及び第四のいずれの電源端子の電位よりも高く、前
記第四の電源端子の電位は前記第一、第二及び第三のい
ずれの電源端子の電位よりも低いことを特徴とする請求
項１に記載の論理回路。 - 【請求項３】 第一の電源端子と出力端子との間に並列
に接続された一導電型の第一及び第二のトランジスタ
と、 第二の電源端子と前記出力端子との間に直列に接続され
た逆導電型の第三及び第四のトランジスタと、前記第一、第二、第三及び第四 のトランジスタのゲート
に入力信号を供給する信号供給手段と、前記第一の電源端子と前記第一のトランジスタ及び前記
第二のトランジスタの基板との間に接続された逆導電型
の第五のトランジスタと、 前記第二の電源端子と前記第三のトランジスタ及び前記
第四のトランジスタの基板との間に接続された一導電型
の第六のトランジスタと、 第三の電源端子と前記第一のトランジスタ及び前記第二
のトランジスタの基板との間に接続された一導電型の第
七のトランジスタと、 第四の電源端子と前記第三のトランジスタ及び前記第四
のトランジスタの基板との間に接続された逆導電型の第
八のトランジスタと、 前記第五、第六、第七及び第八のトランジスタのゲート
に出力信号を供給する出力供給手段とを備え、 前記第五のトランジスタ及び前記第六のトランジスタは
デプレッション型のトランジスタである ことを特徴とす
る論理回路。 - 【請求項４】 第一の電源端子と出力端子との間に接続
された一導電型の第一のトランジスタと、 前記第一の電源端子と前記第一のトランジスタの基板と
の間に接続された逆導電型の第二のトランジスタと、 前記第一のトランジスタのゲートに入力信号を供給する
信号供給手段と、 前記第二のトランジスタのゲートに出力信号を供給する
出力供給手段と、 前記第一のトランジスタの基板と第二の電源端子との間
に接続され、ゲートが前記出力端子に接続された前記一
導電型の第三のトランジスタと、 前記第一のトランジスタ及び、前記出力端子との接続点
と第三の電源端子との間に接続されたインピーダンス素
子とを備え、 前記第二のトランジスタはデプレッション型のトランジ
スタであることを特徴とする 論理回路。 - 【請求項５】 前記第一の電源端子の電圧は前記第二の
電源端子の電位よりも高く、且つ、前記第三の電源端子
よりも低いことを特徴とする請求項４に記載の論理回
路。 - 【請求項６】 前記第一のトランジスタのゲートに入力
信号を供給する前記信号供給手段は、前記第一の電源端
子の電位にほぼ等しい第一の電位と、前記第 三の電源端
子の電位にほぼ等しい第二の電位のいずれか一方の電位
の前記入力信号を供給することを特徴とする請求項４又
は５に記載の論理回路。 - 【請求項７】 前記第一の電源端子の電圧は前記第二の
電源端子の電位よりも低く、且つ、前記第三の電源端子
よりも高いことを特徴とする請求項４に記載の論理回
路。 - 【請求項８】 第一の電源端子と出力端子の間に直列に
接続された一導電型のＮ個の第一のトランジスタと、 前記第一の電源端子と第一のトランジスタの各々の基板
との間に接続された逆導電型の第二のトランジスタと、 前記Ｎ個の第一のトランジスタのゲートに入力信号を供
給する信号供給手段と、 前記第二のトランジスタのゲートに出力信号を供給する
第一の出力供給手段と、 前記Ｎ個の第一のトランジスタの各々の基板と第二の電
源端子との間に接続された一導電型である第三のトラン
ジスタと、 前記第三のトランジスタのゲートに出力信号を供給する
第二の出力供給手段と、 前記出力端子と第三の電源端子との間に接続されたイン
ピーダンス素子とを備え、 前記第二のトランジスタはデプレッション型のトランジ
スタである ことを特徴とする論理回路。 - 【請求項９】 前記第一の電源端子の電位は前記第二の
電源端子の電位よりも高く、且つ、前記第三の電源端子
よりも低いことを特徴とする請求項８に記載の論理回
路。 - 【請求項１０】 前記第一の電源端子の電位は前記第二
の電源端子の電位よりも低く、且つ、前記第三の電源端
子よりも高いことを特徴とする請求項８に記載の論理回
路。 - 【請求項１１】 前記Ｎ個の第一のトランジスタのゲー
トに入力信号を供給する前記信号供給手段は、前記第一
の電源端子の電位にほぼ等しい第一の電位と 、前記第三
の電源端子の電位にほぼ等しい第二の電位のいずれか片
方の電位の入力信号を供給することを特徴とする請求項
８乃至１０のいずれかに記載の論理回路。 - 【請求項１２】 前記Ｎは、２以上の整数であることを
特徴とする請求項８乃至１１のいずれかに記載の論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21020299A JP3506638B2 (ja) | 1999-07-26 | 1999-07-26 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21020299A JP3506638B2 (ja) | 1999-07-26 | 1999-07-26 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001044821A JP2001044821A (ja) | 2001-02-16 |
| JP3506638B2 true JP3506638B2 (ja) | 2004-03-15 |
Family
ID=16585492
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21020299A Expired - Fee Related JP3506638B2 (ja) | 1999-07-26 | 1999-07-26 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3506638B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9710006B2 (en) * | 2014-07-25 | 2017-07-18 | Mie Fujitsu Semiconductor Limited | Power up body bias circuits and methods |
-
1999
- 1999-07-26 JP JP21020299A patent/JP3506638B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001044821A (ja) | 2001-02-16 |
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