JP3944226B2 - バックアップ回路 - Google Patents

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Description

【技術分野】
本発明は、電源瞬断時にデジタル回路の中の記憶回路に記憶された情報を保持するバックアップ回路に係り、特に、標準CMOSプロセスで構成可能なバックアップ回路に関する。
【背景技術】
従来のデジタル回路では、例えば、特開2001−327101号公報に記載されているように、電源供給端子とデジタル回路との間にバックアップコンデンサからなるバックアップ回路を備えたものが知られている。電源供給端子から電圧が供給されているとき、バックアップコンデンサはチャージされ、電源瞬断時に電源供給端子から電圧が遮断されると、バックアップコンデンサにチャージされた電荷により、電圧がデジタル回路に供給され、記憶回路に記憶された情報を保持するようにしている。
そして、バックアップコンデンサにチャージされた電圧が、電源供給端子から外部に供給されるのを防止するために、電源供給端子とバックアップコンデンサとの間に、ダイオードを配置することが知られている。ここで、ダイオードのアノードが電源供給端子に接続され、ダイオードのカソードがバックアッブコンデンサの一方の端子に接続されることにより、電源供給端子から供給される電圧が低下した場合にはバックアップコンデンサから電源供給端子への電流の逆流を防止する。
しかしながら、ダイオードを用いるものでは、ダイオードとデジタル回路を同一のLSIチップに構成するには標準CMOSプロセスでは不可能であるため、SOIプロセス等の特殊なプロセスが必要となる。このため、デジタル回路を標準CMOSプロセスで構成した場合には、ダイオードは外部素子になるという問題があった。また、ダイオードを用いる場合には、通常動作時においてもダイオ一ドが電圧降下を発生させるという問題があった。
それに対して、ダイオードに代えて、発振器とチャージポンプで駆動されるMOSトランジスタを用いるものも知られている。この構成では、電源供給端子から供給される電圧により発振器を駆動し、この発振器の出力によりチャージポンプを駆動する。また、MOSトランジスタのアノードが電源供給端子に接続され、MOSトランジスタのカソードがバックアップコンデンサの一方の端子に接続される。チャージポンプの出力は、MOSトランジスタのゲートに供給される。そして、電源供給端子から供給される電圧が低下した場合には発振器が停止し、チャージポンプからMOSトランジスタのゲートに印加する電圧を低下させて、MOSトランジスタをオフにし、バックアップコンデンサから電源供給端子に電流が逆流することを防止する。この構成では、標準CMOSプロセスで構成することができるので、デジタル回路と同一半導体チップに集積化することができ、また、電圧降下もほとんど生じないものである。
【特許文献1】
特開2001−327101号公報
【発明の開示】
【発明が解決しようとする課題】
しかしながら、発振器とチャージポンプとMOSトランジスタを用いるものでは、発振器とチャージポンプを構成するために約15点のトランジスタ素子が必要であり、素子数が多くなるため、回路規模が大きくなるという問題があった。
本発明の目的は、標準CMOSプロセスで構成することができ、回路規模の小さなバックアップ回路を提供することにある。
【課題を解決するための手段】
(1)上記目的を達成するために、本発明は、記憶回路を含むデジタル回路とこのデジタル回路に電源を供給する電源供給端子との間に配置され、電源瞬断時に前記デジタル回路にバックアップ電圧を供給するバックアップコンデンサを有し、前記記憶回路に記憶された情報を保持するバックアップ回路において、前記電源供給端子と前記バックアップコンデンサとの間に配置され、前記電源供給端子に電源が正常に供給されている時には抵抗として働き、電源が遮断された時には前記デジタル回路から前記電源供給端子への方向を順方向とするダイオードとして働くとともに、標準CMOSプロセスで構成することができる素子を備えるようにしたものである。
かかる構成により、標準CMOSプロセスで構成することができ、回路規模を小さくし得るものとなる。
(2)上記(1)において、好ましくは、前記素子は、MOSトランジスタであり、このMOSトランジスタのゲート端子がグランド電位に接続するようにしたものである。
(3)上記(2)において、好ましくは、前記MOSトランジスタは、複数個直列に接続されたものである。
(4)上記(1)において、好ましくは、前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路を低消費電力状態に移行させる移行手段を備えるようにしたものである。
(5)上記(4)において、好ましくは、前記移行手段は、前記電源供給端子の電圧を検出する電圧検出手段であり、予め定められた電圧以下になった場合に前記デジタル回路をスタンバイ状態に移行させるものである。
(6)上記(4)において、好まし’くは、前記移行手段は、前記電源供給端子から供給される電圧によって駆動される発振器であり、この発振器から出力されるクロック信号により、前記デジタル回路を駆動するとともに、前記電源供給端子から供給される電圧が予め定められた電圧になると、発振を停止するものである。
(7)上記(1)において、好ましくは、前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路をリセットするリセット手段を備えるようにしたものである。
(8)上記(7)において、好ましくは、前記リセット手段は、前記電源供給端子の電圧が予め定められた電圧以下になった後、所定時間遅延して前記デジタル回路をリセットするようにしたものである。
【発明の効果】
本発明によれば、標準CMOSプロセスで構成することができ、回路規模を小さくすることができる。
【発明を実施するための最良の形態】
以下、図1〜図4を用いて、本発明の第1の実施形態によるバックアップ回路の構成および動作について説明する。
最初に、図1を用いて、本実施形態によるバックアップ回路の構成について説明する。
図1は、本発明の第1の実施形態によるバックアップ回路の構成を示す回路図である。
バックアップ回路10は、直列に接続されたP−MOSトランジスタMOS1,MOS2と、バックアップコンデンサC1と、電圧検出回路12と、遅延回路14とから構成される。
MOSトランジスタMOS1のカソード端子K1は、電源供給端子TINに接続されている。MOSトランジスタMOS1のアノード端子A1は、MOSトランジスタMOS2のカソード端子K2に接続されている。MOSトランジスタMOS1のゲート端子G1は、電源供給端子TGNDに接続されている。電源供給端子TGNDは接地電位である。電源供給端子TIN,TGNDには、外部電源が接続され、電圧V1が供給される。
MOSトランジスタMOS2のカソード端子K2は、MOSトランジスタMOS1のアノード端子A1に接続されている。MOSトランジスタMOS2のアノード端子A2は、デジタル回路20の電源供給端子VDDに接続されている。MOSトランジスタMOS2のゲート端子G2は、電源供給端子TGNDに接続されている・これによって、MOSトランジスタMOS1,MOS2は、電源供給端子TINと、デジタル回路20の電源供給端子VDDの間に直列に接続されている。
直列接続されたp−MOSトランジスタMOS1,MOS2は、図2を用いて後述するように、外部から電源が正常に供給されている時には抵抗として働き、電源が遮断された時にはデジタル回路20から電源供給端子TINへの方向を順方向とするダイオードとして働く素子である。
バックアップコンデンサC1の一方の端子は、MOSトランジスタMOS2のアノード端子A2と、デジタル回路20の電源供給端子VDDとの接続点に接続されている。バックアップコンデンサC1の一方の端子は、電源供給端子TGNDに接続されている。バックアップコンデンサC1には、電源供給端子TIN,TGNDからデジタル回路20の電源供給端子VDDに供給される電源電圧を充電する。
電圧検出回路12は、電源供給端子TIN,TGNDの両端電圧を検出し、デジタル回路20を低電力状態(スタンバイ状態)に移行させる信号を発生する。電圧検出回路12の出力は、デジタル回路20のスタンバイ端子STANBYに入力する。デジタル回路20のスタンバイ端子STANBYの入力信号がハイレベルになると、デジタル回路20は、その内部に備えられているCPU(演算器)等への電力供給を停止して、デジタル回路20を低電力状態に移行する。なお、このとき、デジタル回路20の内部のROMなどの記憶素子は、デジタル回路20の電源供給端子VDDから供給される電圧によって記憶されている情報を保持する。
遅延回路14は、電圧検出回路12の出力信号を遅延させた遅延信号を発生する。遅延回路14の出力信号は、デジタル回路20のリセット端子RESETに供給される。デジタル回路20は、リセット端子RESETの入力信号がローレベルからハイレベルに変化すると、内部のCPU等にリセットをかけ、デジタル回路20の動作を復帰させる。
次に、図2を用いて、本実施形態によるバックアップ回路に用いるMOSトランジスタの断面構造について説明する。
図2は、本発明の第1の実施形態によるバックアップ回路に用いるMOSトランジスタの断面構造を示す断面図である。なお、図1と同一符号は、同一部分を示している。
p−MOSトランジスタMOS1,MOS2は、P−SUB基板m1に互いに分離されたN−WELLm2,m2を配置し、このN−WELLm2,m3にそれぞれP+拡散m4,m5,m6,m7とゲート電極m8,m9を配置することにより構成され、標準CMOSプロセスで容易に構成できるものである。
次に、図1および図3を用いて、本実施形態によるバックアツプ回路の動作に
ついて説明する。
図3は、本発明の第1の実施形態によるバックアップ回路の動作説明図である。
図1に示したバックアップ回路10において、通常時には、MOSトランジスタMOS1,MOS2のゲート端子がグランド電位に接続されているので、MOSトランジスタMOS1,MOS2はオン状態であるため、微小抵抗として働き、ほとんど電圧降下を発生させずに電源供給端子TIN,TGNDに供給された電圧をデジタル回路20に供給する。ここで、1個のMOSトランジスタのオン状態における抵抗を2Ωとすると、2個のMOSトランジスタMOS1,MOS2の抵抗値は4Ωである。MOSトランジスタMOS1,MOS2を流れる電流を10mAとすると、MOSトランジスタMOS1,MOS2における電圧ドロップは、わずか0.04Vである。
したがって、図3に示すように、通常時は、電源供給端子TIN,TGNDに供給される外部電圧V1に対して、デジタル回路20の電源供給端子VDDに供給される電圧V2は、わずか0.04V程度低い電圧である。
一方、電源瞬断時には、MOSトランジスタMOS2は、MOSトランジスタとしての動作はせず、P+拡散m7とN−WELLm3によりダイオードとして動作し、MOSトランジスタMOS1もP+拡散m5とN−WELLm2によりダイオードとして動作する。
このため、図3に示すように、時刻t1において電源瞬断となると、電源供給端子TIN,TGNDの電圧V1が0Vになっても、デジタル回路20に供給される電圧V2はダイオードの順方向電圧Vdの2個分の電圧2Vd(約1.2V)が維持される。一般にデジタル回路20の記憶装置は、例えばフリップフロップやRAMから構成され、これらの記憶装置は、電源電圧が0.5V程度まで低下しても情報を維持することができる。つまり、本実施形態のバックアップ回路10によって、デジタル回路20に供給する電源電圧をダイオードの順方向電圧2個分の電圧である約1.2Vに維持させておくことで、デジタル回路内部にあるフリップフロップやRAMの情報を維持させることができる。このことにより、電源瞬断の回復後もデジタル回路20を正常に動作させることができるようになる。
なお、一般的に記憶装置は電源電圧が0.5V程度まで低下しても情報を維持できるものであり、そのためには、MOSトランジスタは1個だけ用いるようにしてもよいものである。ただし、記憶装置は、製造時のばらつきにより情報を維持できる電圧にもばらつきがあるため、本実施形態では、MOSトランジスタを2個直列接続して、電源電圧を約1.2Vとして、記憶装置にばらつきがあっても情報が維持できるようにしている。
以上説明したように、本実施形態では、外部から電源が正常に供給されている時には抵抗として働き、電源が遮断された時にはデジタル回路20から電源供給端子TINへの方向を順方向とするダイオードとして働く素子であるp−MOSトランジスタMOS1,MOS2を、電源供給端子TINとデジタル回路20の電源供給端子VDDに接続している。MOSトランジスタは、標準MOSプロセスによって構成することができるため、デジタル回路と同一半導体チップに集積化することができる。また、MOSトランジスタは、通常時には電圧降下もほとんど生じないものである。さらに、電源瞬断時には、ダイオードとして機能するため、バックアップコンデンサから電源供給端子方向への逆流を防止することができる。
また、2個のMOSトランジスタを用いるだけであるため、発振器とチャージポンプとMOSトランジスタを用いる従来のものに比べて、発振器とチャージポンプが不要になり、MOSトランジスタが1個追加されるだけであるため、素子数を少なくでき、結果として、回路規模は約1/2にすることができる。
なお、MOSトランジスタは、p−MOSとして説明したが、n−MOSを用いて構成することも可能である。
また、電圧検出回路12は、電源瞬断時に、デジタル回路20を低消費電力状態にするようにして、電源電圧をバックアップするバックアップコンデンサC1が電源電圧を保持する時間を長くするようにしている。
また、遅延回路14は、電源瞬断からの復帰後に遅延回路の遅延時間後に、デジタル回路20にリセット信号を供給するようにするために設けられている。これによって、電源瞬断からの復帰後不安定になる恐れのあるデジタル回路の場合にも、復帰時に安定化することができる。
次に、図4を用いて、本実施形態によるバックアップ回路の具体的な構成について説明する。
図4は、本発明の第1の実施形態によるバックアップ回路の具体的な構成を示す回路図である。なお、図1と同一符号は、同一部分を示している。
図4においては、電圧検出回路12として、インバータMOS回路INV1を用い、遅延回路14として、インバータMOS回路INV2を用いている。インバータMos回路INv1の出力は、図3の時刻t3において、電源供給端子TIN,TGNDの電圧V1がOVになったとき、ローレベルからハイレベルに変化する。 インバータMOS回路INV1の出力がハイレベルになることにより、デジタル回路20は、スタンバイ状態に移行して、低消費電力状態に移行する。
インバータMOS回路INV2は、入力信号を遅延させるものであり、複数のインバータが直列接続されている。図3の時刻t1において、インバータMos回路INV1の出力がローレベルからハイレベルに変化するものとし、デジタル回路20は、リセット端子RESETの入力信号がローレベルからハイレベルに変化した場合に、内部のCPU等にリセットをかけるものとすると、インバータMOS回路INV2を構成するインバータの個数は、偶数個とする。電源瞬断後からの復帰時に不安定になるデジタル回路20においては、この不安定さが解消されるまでの時間だけ遅延させる。単一のインバータによる遅延時間が、例えば、10nsとすると、デジタル回路20の安定化まで必要とされる遅延時間が確保できるように、直列接続するインバータの個数を設定する。また、この遅延時間が長い場合には、図示するように、インバータMOS回路INV2の出力にコンデンサC2を接続し、このコンデンサC2のチャージ時間だけ、遅延時間を確保するようにすることもできる。
以上説明したように、本実施形態によれば、電源供給端子から供給される電圧が低下した場合にはデジタル回路20に供給される電圧V2はダイオードの順方向電圧Vdの2個分の電圧2Vd(約1.2V)が維持される。しかも、標準CMOSプロセスで製造することが可能である。さらに、回路規模を小さくすることが可能である。
次に、図5および図6を用いて、本発明の第2の実施形態によるバックアップ回路の構成および動作について説明する。
図5は、本発明の第2の実施形態によるバックアップ回路の構成を示す回路図である。図6は、本発明の第2の実施形態によるバックアップ回路によってバックアップされるデジタル回路の構成を示すブロック図である。なお、図5において、図1と同一符号は、同一部分を示している。
図5において、バックアップ回路10Aは、直列に接続されたp−MOSトランジスタMOS1,MOS2と、バックアップコンデンサC1と、発振器16とから構成される。p−MOSトランジスタMOS1,MOS2および、バックアップコンデンサC1の動作は、図1に示したものと同様である。
発振器16は、電源供給端子TIN,TGNDの両端電圧によって動作し、クロック端子CLKからクロック信号を出力する。クロック信号は、デジタル回路20のクロック端子CLKに供給される。発振器16は、電源供給端子TIN,TGNDの両端電圧が低下すると、発振を自動的に停止する。
図6において、デジタル回路20Aは、プログラムカウンタ21と、ROM22と、レジスタ群23と、演算器24と、入出力回路25とから構成される。プログラムカウンタ21は、0から最大値までを繰り返し巡回しプログラムの実行を管理する。ROM22は、プログラムカウンタ21の出力に応じて予め格納されたプログラムを出力する。ROM22から出力されるプログラムコードは、制御コードバスCCBを介して、レジスタ群23,演算器24,入出力回路25に送られる。レジスタ群23は一時的にデータを保持するものであり、演算器24は演算を実行するものであり、入出力回路25は入出力を行うものである。なお、レジスタ群23と演算器24と入出力回路25の間のデータのやり取りは、データバスDBを介して行われる。
図5の発振器16から入力したクロック信号は、それぞれ、プログラムカウンタ21,ROM22,レジスタ群23,演算器24,入出力回路25に供給されている。電源供給端子TIN,TGNDの両端電圧が低下して、発振器43が発振を自動的に停止すると、発振器43から動作クロックを供給されるデジタル回路20Aのプログラムカウンタ21,ROM22,レジスタ群23,演算器24,入出力回路25も動作停止して、低消費電力状態になる。
また、デジタル回路20Aは、プログラムカウンタ21を巡回させて、プログラムを巡回動作させるものであるため、電源が瞬断してプログラム動作が暴走しても巡回動作であるために必ず復帰する。すなわち、リセット動作を行うことなく、復帰することができる。
以上説明したように、本実施形態によれば、電源供給端子から供給される電圧が低下した場合にはデジタル回路20に供給される電圧V2はダイオードの順方向電圧Vdの2個分の電圧2Vd(約1.2V)が維持される。しかも、標準CMOSプロセスで製造することが可能である。さらに、回路規模を小さくすることが可能である。
【図面の簡単な説明】
【図1】 図1は、本発明の第1の実施形態によるバックアップ回路の構成を示す回路図である。
【図2】 図2は、本発明の第1の実施形態によるバックアップ回路に用いるMOSトラン3ジスタの断面構造を示す断面図である。
【図3】 図3は、本発明の第1の実施形態によるバックアップ回路の動作説明図である。
【図4】 図4は、本発明の第1の実施形態によるバックアップ回路の具体的な構成を示す回路図である。
【図5】 図5は、本発明の第2の実施形態によるバックアップ回路の構成を示す回路図である。
【図6】 図6は、本発明の第2の実施形態によるバックアップ回路によってバックアップれるデジタル回路の構成を示すブロック図である。

Claims (8)

  1. 記憶回路を含むデジタル回路(20)とこのデジタル回路に電源を供給する電源供給端子(TIN,TGND)との間に配置され、電源瞬断時に前記デジタル回路にバックアップ電圧を供給するバックアップコンデンサ(Cl)を有し、前記記憶回路に記憶された情報を保持するバックアップ回路において、
    前記電源供給端子(TIN,TGND)と前記バックアップコンデンサ(C1)との間に配置され、前記電源供給端子に電源が正常に供給されている時には抵抗として働き、電源が遮断された時には前記デジタル回路から前記電源供給端子への方向を順方向とするダイオードとして働くとともに、標準CMOSプロセスで構成することができる素子(MOSl,MOS2)を備えたことを特徴とするバックアップ回路。
  2. 請求項1記載のバックアップ回路において、
    前記素子は、MOSトランジスタ(MOS1,MOS2)であり、
    このMOSトランジスタのゲート端子(Gl,G2)がグランド電位に接続されることを特徴とするバックアップ回路。
  3. 請求項2記載のバックアップ回路において、
    前記MOSトランジスタ(MOS1,MOS2)は、複数個直列に接続されたことを特徴とするバックアップ回路。
  4. 請求項1記載のバックアップ回路において、さらに、
    前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路を低消費電力状態に移行させる移行手段(12)を備えたことを特徴とするバックアップ回路。
  5. 請求項4記載のバックアップ回路において、
    前記移行手段(12)は、前記電源供給端子の電圧を検出する電圧検出手段であり、
    予め定められた電圧以下になった場合に前記デジタル回路をスタンバイ状態に移行させることを特徴とするバックアップ回路。
  6. 請求項4記載のバックアップ回路において、
    前記移行手段(12)は、前記電源供給端子から供給される電圧によって駆動される発振器であり、この発振器から出力されるクロック信号により、前記デジタル回路を駆動するとともに、前記電源供給端子から供給される電圧が予め定められた電圧になると、発振を停止することを特徴とするバックアップ回路。
  7. 請求項1記載のバックアップ回路において、さらに、
    前記電源供給端子の電圧が予め定められた電圧以下になった場合に前記デジタル回路をリセットするリセット手段(14)を備えたことを特徴とするバックアップ回路。
  8. 請求項7記載のバックアップ回路において、
    前記リセット手段(14)は、前記電源供給端子の電圧が予め定められた電圧以下になった後、所定時間遅延して前記デジタル回路をリセットすることを特徴とす
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